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JP2018148211A - 半導体装置、及び半導体装置の作製方法 - Google Patents

半導体装置、及び半導体装置の作製方法 Download PDF

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安孝 中澤
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泰靖 保坂
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Abstract

【課題】電気特性の良好な半導体装置を提供する。信頼性の高い半導体装置を提供する。
消費電力の低い半導体装置を提供する。
【解決手段】ゲート電極と、ゲート電極上の第１の絶縁層と、第１の絶縁層上の金属酸化物層と、金属酸化物層上の一対の電極と、一対の電極上の第２の絶縁層とを有し、第１の絶縁層は第１の領域と第２の領域とを有し、第１の領域は金属酸化物層と接し、且つ第２の領域よりも酸素の含有量が多い領域を有し、第２の領域は第１の領域よりも窒素の含有量が多い領域を有し、金属酸化物層は、膜厚方向において少なくとも酸素の濃度勾配を有し、第１の領域側と第２の絶縁層側とで酸素濃度が高い半導体装置。
【選択図】図１

Description

本発明の一態様は、半導体装置とその作製方法に関する。本発明の一態様は、トランジスタとその作製方法に関する。本発明の一態様は、表示装置とその作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
なお、本発明の一態様は、前述の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
トランジスタに適用可能な半導体材料として、酸化物半導体が注目されている。例えば、特許文献１では、複数の酸化物半導体層を積層し、当該複数の酸化物半導体層の中で、チャネルとなる酸化物半導体層がインジウム及びガリウムを含み、且つインジウムの割合をガリウムの割合よりも大きくすることで、電界効果移動度（単に移動度、またはμＦＥという場合がある）を高めた半導体装置が開示されている。
半導体層に用いることのできる酸化物半導体は、スパッタリング法などを用いて形成できるため、大型の表示装置を構成するトランジスタの半導体層に用いることができる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられる。また、酸化物半導体を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。
特開２０１４−７３９９号公報
表示装置の高精細化、または半導体装置の高集積化に伴い、トランジスタの微細化が求められている。トランジスタの微細化として、具体的にはチャネル長を短くすることが挙げられる。しかしながら、チャネル長が短いトランジスタにおいては、チャネル領域のキャリア密度及び欠陥準位が、電気特性及び信頼性に顕著に影響する。
上記に鑑み、本発明の一態様は、電気特性の良好な半導体装置を提供することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、消費電力の低い半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、生産性の高い半導体装置の作製方法を提供することを課題の一とする。または、歩留りの高い半導体装置の作製方法を提供することを課題の一とする。または、新規な半導体装置の作製方法を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
本発明の一態様は、ゲート電極と、ゲート電極上の第１の絶縁層と、第１の絶縁層上の金属酸化物層と、金属酸化物層上の一対の電極と、一対の電極上の第２の絶縁層と、を有し、金属酸化物層は、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンまたはマグネシウムの一以上）と、亜鉛と、を有し、第１の絶縁層は、第１の領域と、第２の領域と、を有し、第１の領域は、金属酸化物層と接し、且つ第２の領域よりも酸素の含有量が多い領域を有し、第２の領域は、第１の領域よりも窒素の含有量が多い領域を有し、金属酸化物層は、膜厚方向において、少なくとも酸素の濃度勾配を有し、濃度勾配は、第１の領域側と、第２の絶縁層側とで高くなる半導体装置である。
前述の半導体装置において、第１の領域は、膜厚方向において、１ｎｍ以上１０ｎｍ以下の領域を有すると好ましい。
前述の半導体装置において、金属酸化物層は、Ｉｎの原子数比が１の場合、Ｍの原子数比が０．５以上１．５以下であり、且つＺｎの原子数比が０．１以上２以下であると好ましい。
前述の半導体装置において、金属酸化物層は、Ｉｎの原子数比が４の場合、Ｍの原子数比が１．５以上２．５以下であり、且つＺｎの原子数比が２以上４以下であると好ましい。
前述の半導体装置において、金属酸化物層は、Ｉｎの原子数比が５の場合、Ｍの原子数比が０．５以上１．５以下であり、且つＺｎの原子数比が５以上７以下であると好ましい。
前述の半導体装置において、金属酸化物層は、第１の金属酸化物層と、第１の金属酸化物層上の第２の金属酸化物層と、を有し、第１の金属酸化物層は、第２の金属酸化物層よりも結晶性が低い領域を有すると好ましい。
前述の半導体装置において、金属酸化物層は、第１の金属酸化物層と、第１の金属酸化物層上の第２の金属酸化物層と、第１の金属酸化物層の下側に接する第３の金属酸化物層と、を有し、第１の金属酸化物層は、第２の金属酸化物層及び第３の金属酸化物層のいずれか一方または双方よりも結晶性が低い領域を有すると好ましい。
前述の半導体装置において、第２の絶縁層上に、さらに第３の絶縁層を有し、第３の絶縁層は、シリコンと、窒素とを含むと好ましい。
前述の半導体装置において、第２の絶縁層上に、さらに第３の絶縁層を有し、第３の絶縁層は、元素Ｘ（Ｘは、アルミニウム、インジウム、ガリウム又は亜鉛の一以上）と、酸素と、を含むと好ましい。
本発明の一態様は、ゲート電極を形成する工程と、ゲート電極上に、第１の絶縁層を形成する工程と、第１の絶縁層の表面近傍に、酸素を添加する工程と、第１の絶縁層上に、金属酸化物層を形成する工程と、金属酸化物層上に、一対の電極を形成する工程と、一対の電極上に、第２の絶縁層を形成する工程と、を有し、金属酸化物層を形成する工程において、金属酸化物層は、第１の工程及び第２の工程に分けて、真空中で連続して成膜され、第１の工程は、第２の工程の前に行われ、第２の工程は、第１の工程よりも成膜ガス全体に占める酸素流量比が高い半導体装置の作製方法である。
本発明の一態様は、ゲート電極を形成する工程と、ゲート電極上に、第１の絶縁層を形成する工程と、第１の絶縁層の表面近傍に、酸素を添加する工程と、第１の絶縁層上に、金属酸化物層を形成する工程と、金属酸化物層上に、一対の電極を形成する工程と、一対の電極上に、第２の絶縁層を形成する工程と、を有し、金属酸化物層を形成する工程において、金属酸化物層は、第１の工程乃至第３の工程に分けて、真空中で連続して成膜され、第１の工程は、第２の工程の前に行われ、第２の工程は、第１の工程よりも成膜ガス全体に占める酸素流量比が高く、第３の工程は、第１の工程の前に行われ、且つ、第１の工程よりも成膜ガス全体に占める酸素流量比が高い半導体装置の作製方法である。
本発明の一態様によれば、電気特性の良好な半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。または、消費電力の低い半導体装置を提供できる。または、新規な半導体装置を提供できる。または、生産性の高い半導体装置の作製方法を提供できる。または、歩留りの高い半導体装置の作製方法を提供できる。または、新規な半導体装置の作製方法を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
半導体装置の構成例。 半導体層中に拡散する酸素の経路を表す概念図。 空隙部の一例を示す断面図。 半導体装置の構成例。 半導体装置の構成例。 半導体装置の構成例。 半導体装置の構成例。 半導体装置の構成例。 半導体装置の構成例。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置のブロック図及び回路図。 表示装置のブロック図。 電子機器の構成例。 テレビジョン装置の構成例。 実施例１に係るＸＰＳスペクトル。 実施例１に係る断面ＴＥＭ像。 実施例１に係る断面ＴＥＭ像。 実施例２に係る試料の測定座標を説明する図。 実施例２に係るＸＲＤスペクトル。 実施例２に係るＸＲＤスペクトル。 実施例２に係るＸＲＤスペクトル。 実施例２に係るＸＲＤスペクトル。 実施例３に係るトランジスタのＩｄ−Ｖｇ特性。 実施例３に係るトランジスタのＩｄ−Ｖｇ特性。 実施例３に係るトランジスタのＩｄ−Ｖｇ特性。 実施例３に係るトランジスタのＩｄ−Ｖｇ特性。 実施例３に係るトランジスタのＧＢＴ試験結果。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、チャネル領域を介して、ソース、ドレイン間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
前述オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、トランジスタのしきい値電圧とは、トランジスタにチャネルが形成されたときのゲート電圧（Ｖｇ）を指す。具体的には、トランジスタのしきい値電圧とは、ゲート電圧（Ｖｇ）を横軸に、ドレイン電流（Ｉｄ）の平方根を縦軸にプロットした曲線（Ｖｇ−√Ｉｄ特性）において、最大傾きである接線を外挿したときの直線と、ドレイン電流（Ｉｄ）の平方根が０（Ｉｄが０Ａ）との交点におけるゲート電圧（Ｖｇ）を指す場合がある。あるいは、トランジスタのしきい値電圧とは、チャネル長をＬ、チャネル幅をＷとし、Ｉｄ［Ａ］×Ｌ［μｍ］／Ｗ［μｍ］の値が１×１０−９［Ａ］となるゲート電圧（Ｖｇ）を指す場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に低い場合は、「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」と、「絶縁体」とは、互いに言い換えることが可能な場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に高い場合は、「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」と、「導電体」とは、互いに言い換えることが可能な場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
また、本明細書等において、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、本明細書等において、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、前述の導電性の機能を有し、絶縁性領域は、前述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、前述ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
金属酸化物の結晶構造の一例について説明する。なお、以下では、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法にて成膜された金属酸化物を一例として説明する。前述ターゲットを用いて、基板温度を１００℃以上１３０℃以下として、スパッタリング法により形成した金属酸化物をｓＩＧＺＯと呼称し、前述ターゲットを用いて、基板温度を室温（Ｒ．Ｔ．）として、スパッタリング法により形成した金属酸化物をｔＩＧＺＯと呼称する。例えば、ｓＩＧＺＯは、ｎｃ（ｎａｎｏ ｃｒｙｓｔａｌ）及びＣＡＡＣのいずれか一方または双方の結晶構造を有する。また、ｔＩＧＺＯは、ｎｃの結晶構造を有する。なお、ここでいう室温（Ｒ．Ｔ．）とは、基板を意図的に加熱しない場合の温度を含む。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。
また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などのコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネルなどと呼ぶ場合がある。
また、本明細書等において、タッチセンサは指やスタイラスなどの被検知体が触れる、押圧する、または近づくことなどを検出する機能を有するものである。またその位置情報を検知する機能を有していてもよい。したがってタッチセンサは入力装置の一態様である。例えばタッチセンサは１以上のセンサ素子を有する構成とすることができる。
また、本明細書等では、タッチセンサを有する基板を、タッチセンサパネル、または単にタッチセンサなどと呼ぶ場合がある。また、本明細書等では、タッチセンサパネルの基板に、例えばＦＰＣもしくはＴＣＰなどのコネクターが取り付けられたもの、または基板にＣＯＧ方式等によりＩＣが実装されたものを、タッチセンサパネルモジュール、タッチセンサモジュール、センサモジュール、または単にタッチセンサなどと呼ぶ場合がある。
なお、本明細書等において、表示装置の一態様であるタッチパネルは表示面に画像等を表示（出力）する機能と、表示面に指やスタイラスなどの被検知体が触れる、押圧する、または近づくことなどを検出するタッチセンサとしての機能と、を有する。したがってタッチパネルは入出力装置の一態様である。
タッチパネルは、例えばタッチセンサ付き表示パネル（または表示装置）、タッチセンサ機能つき表示パネル（または表示装置）とも呼ぶことができる。
タッチパネルは、表示パネルとタッチセンサパネルとを有する構成とすることもできる。または、表示パネルの内部または表面にタッチセンサとしての機能を有する構成とすることもできる。
また、本明細書等では、タッチパネルの基板に、例えばＦＰＣもしくはＴＣＰなどのコネクターが取り付けられたもの、または基板にＣＯＧ方式等によりＩＣが実装されたものを、タッチパネルモジュール、表示モジュール、または単にタッチパネルなどと呼ぶ場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置と、その作製方法について説明する。ここでは半導体装置の一態様であるトランジスタについて説明する。
本発明の一態様のトランジスタは、ゲート電極としての機能を有する第１の導電層と、ゲート絶縁層としての機能を有する第１の絶縁層と、半導体層と、それぞれソース電極またはドレイン電極としての機能を有する第２の導電層及び第３の導電層と、保護層としての機能を有する第２の絶縁層及び第３の絶縁層とを有する。
半導体層は、金属酸化物膜を用いることが好ましい。特に、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムの一以上）と、亜鉛とを有すると好ましい。特に元素Ｍはアルミニウム、ガリウム、イットリウムまたはスズとすることが好ましい。
半導体層として、不純物濃度が低く、欠陥準位密度の低い金属酸化物膜を用いることで、優れた電気特性を有するトランジスタを作製することができ、好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である半導体層は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該半導体層にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが抑制される。また、高純度真性または実質的に高純度真性である半導体層は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である半導体層は、オフ電流が著しく低い。
トランジスタのチャネル領域のキャリア密度及び欠陥準位は、トランジスタの電気特性及び信頼性に影響する。特に、チャネル長が短いトランジスタにおいては、チャネル領域のキャリア密度及び欠陥準位が、電気特性及び信頼性に顕著に影響する。したがって、チャネル領域のキャリア密度及び欠陥準位を低減することで、チャネル長が短いトランジスタにおいても良好な電気特性及び信頼性を得られる。
半導体層が有する金属酸化物膜から酸素が脱離し、酸素欠損（以下、Ｖｏと記す場合がある）が形成される場合がある。半導体層中に酸素欠損が多く存在すると、半導体層中の欠陥準位密度が高くなるなどし、トランジスタの電気特性及び信頼性に悪影響を及ぼす場合がある。したがって、トランジスタ作製工程において、十分な量の酸素を半導体層中に導入し、酸素欠損を低減することで、電気特性が良好で、信頼性の高いトランジスタを作製できる。また、酸素欠損の低減とともに、トランジスタの作製工程において、酸素欠損の発生を抑制することも重要である。
半導体層中に酸素欠損及び水素が存在すると、酸素欠損に水素が入った状態（以下、ＶｏＨと記す場合がある）が形成される場合がある。ＶｏＨはキャリア発生源となり、トランジスタの電気特性及び信頼性に悪影響を及ぼす場合がある。したがって、半導体層中の水素及びＶｏＨを低減することにより、キャリア密度を低減でき、電気特性が良好で、信頼性の高いトランジスタを作製できる。また、水素及びＶｏＨの低減とともに、外部から半導体層中へ水素を有する不純物が拡散するのを抑制することが重要である。水素を有する不純物としては、例えば水素、水などがある。
半導体層中の酸素欠損を低減する方法の一つとして、加熱により酸素を放出しうる層を半導体層の近傍に配置して加熱処理を施すことにより、該層から半導体層へ酸素を供給する方法を用いることができる。
保護層としての機能を有する第２の絶縁層は、半導体層の上面に接する。第２の絶縁層は、酸素を有することが好ましい。第２の絶縁層は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁膜であるとさらに好ましい。例えば、シリコンと酸素とを含む絶縁膜、又はシリコンと酸素と窒素を含む絶縁膜などを用いることが好ましい。
本明細書等において、化学量論的組成を超えて含まれる酸素を過剰酸素（ｅｘＯ）と記す場合がある。または、過剰酸素とは、例えば、加熱することで酸素が含まれる膜又は層から放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動できる。過剰酸素の移動は、膜や層の原子間を移動する場合や、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合などがある。また、本明細書等において、過剰酸素（ｅｘＯ）を単に酸素と記す場合がある。
半導体層上に第２の絶縁膜を設けた後に加熱処理を行うことで、第２の絶縁層から半導体層に酸素が拡散し、半導体層中に酸素が供給される。半導体層中に供給された酸素が、半導体層が有する酸素欠損に近づくと、酸素は酸素欠損に捕獲され、酸素欠損が補填される。また、酸素が、半導体層が有する水素に近づくと、酸素と水素が作用して水（Ｈ２Ｏ）となり、半導体層から水分子として脱離する。また、酸素が、半導体層が有するＶｏＨに近づくと、酸素はＶｏＨの酸素欠損を補填する。また、該ＶｏＨが有していた水素は別の酸素と作用して水となり、半導体層から水として脱離する。このようにして、第２の絶縁層が有する酸素により、半導体層中の酸素欠損、水素及びＶｏＨを低減させることができる。
保護層としての機能を有する第３の絶縁層は、第２の絶縁層の上面に接する。第３の絶縁層は、第２の絶縁層より窒素濃度が高い材料を用いることが好ましい。例えば、シリコン及び窒素を主成分とする絶縁膜を有することが好ましい。シリコン及び窒素を主成分とする絶縁膜は、水、水素、及び酸素などが拡散しにくい特徴を有する。そのため、第２の絶縁層上に第３の絶縁層を設けることで、半導体層及び第２の絶縁層から外部へ酸素が拡散（脱離）するのを抑制できる。したがって、半導体層中の酸素欠損が増加するのを抑制できる。
第３の絶縁層として、例えば、元素Ｘ（Ｘはアルミニウム、インジウム、ガリウム又は亜鉛の一以上）を有する酸化物を用いることができる。特に、金属と酸素を主成分として含む絶縁膜を用いることが好ましい。例えば、第３の絶縁層として酸化アルミニウム、又はＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
また、前述した第２の絶縁層に空隙部が生じる場合がある。空隙部が存在すると、空隙部を介して外部から半導体層へ水、水素等の不純物が拡散し、半導体層中の水素が増加する場合がある。第２の絶縁層上に第３の絶縁層を設け、空隙部を覆うことで、空隙部を介して外部から半導体層へ不純物が拡散するのを抑制でき、半導体層中の水素が増加するのを抑制できる。
第２の絶縁層上に第３の絶縁層を設けることで、半導体層中の酸素欠損、水素及びＶｏＨを低減させることができる。したがって、電気特性が良好で、信頼性が高いトランジスタを作製できる。
以下では、本発明の一態様のより具体的な例について、図面を参照して説明する。以下では、半導体装置の一例として、トランジスタを例に挙げて説明する。
＜構成例１＞
本発明の一態様の半導体装置であるトランジスタ１００Ａの上面図を図１（Ａ）、断面図を図１（Ｂ）及び図１（Ｃ）に示す。図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ｘ１−Ｘ２における切断図の断面図に相当し、図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ｙ１−Ｙ２における切断図の断面図に相当する。なお、図１（Ａ）において、煩雑になることを避けるため、トランジスタ１００Ａの構成要素の一部（ゲート絶縁層等）を省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。また、トランジスタの上面図においては、以降の図面においても図１（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
トランジスタ１００Ａは、基板１０２上の導電層１０４と、基板１０２及び導電層１０４上の絶縁層１０６と、絶縁層１０６上の金属酸化物層１０８と、金属酸化物層１０８の上面に接し、金属酸化物層１０８上で間をあけて設けられる導電層１１２ａ及び導電層１１２ｂと、を有する。また導電層１１２ａ、導電層１１２ｂ及び金属酸化物層１０８上の絶縁層１１４と、絶縁層１１４上の絶縁層１１６とを有する。
導電層１０４の一部はゲート電極として機能する。絶縁層１０６の一部はゲート絶縁層として機能する。導電層１１２ａはソース電極及びドレイン電極の一方として機能し、導電層１１２ｂはソース電極及びドレイン電極の他方として機能する。絶縁層１１４及び絶縁層１１６はそれぞれ保護層として機能する。
トランジスタ１００Ａは、いわゆるチャネルエッチ型、シングルゲート構造のトランジスタである。
図１（Ａ）、図１（Ｂ）及び図１（Ｃ）に示すように、金属酸化物層１０８は、第１の金属酸化物層１０８ａと、第１の金属酸化物層１０８ａ上の第２の金属酸化物層１０８ｂの積層構造とすることが好ましい。
第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂは、それぞれ金属酸化物を含むことが好ましい。第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂには、それぞれ前述した材料を用いることができる。
第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂは、それぞれＩｎの原子数比がＭの原子数比より多い領域を有すると、トランジスタの電界効果移動度を高めることができ、好ましい。一例としては、第１の金属酸化物層１０８ａと第２の金属酸化物層１０８ｂのＩｎ、Ｍ、及びＺｎの原子数の比を、それぞれ、Ｉｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍、あるいはＩｎ：Ｍ：Ｚｎ＝５：１：７またはその近傍とすると好ましい。ここで、近傍とは、Ｉｎが４の場合、Ｍが１．５以上２．５以下であり、かつＺｎが２以上４以下を含み、Ｉｎが５の場合、Ｍが０．５以上１．５以下であり、かつＺｎが５以上７以下を含む。第１の金属酸化物層１０８ａと第２の金属酸化物層１０８ｂを概略同じ組成とすることで、同じスパッタリングターゲットを用いて形成できるため、製造コストを抑制できる。
また、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂは、Ｉｎ、Ｍ、及びＺｎの原子数の比を、それぞれ、Ｉｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍を用いることができる。ここで、近傍とは、Ｉｎが１の場合、Ｍが０．５以上１．５以下であり、かつＺｎが０．１以上２以下を含む。ＩｎとＭの原子数の比を概略同じとすることにより、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂに酸素欠損が発生することを抑制でき、好ましい。酸素欠損の発生を抑制できることから、電気特性が良好で、信頼性が高いトランジスタを作製できる。
第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂは、それぞれ組成の異なるターゲットを用いて成膜された膜を用いてもよいが、特に同じ組成のターゲットを用い、大気に曝すことなく連続して成膜された積層膜を用いることが好ましい。連続して成膜することで、１つの成膜装置で処理を行えるほか、第１の金属酸化物層１０８ａと第２の金属酸化物層１０８ｂの間に不純物が残留することを抑制できる。金属酸化物層の不純物はキャリア源となりうるため、不純物の増加を抑制することで、電気特性が良好で、信頼性が高いトランジスタを作製できる。
第２の金属酸化物層１０８ｂは、第１の金属酸化物層１０８ａよりも、結晶性の高い領域を有することが好ましい。第２の金属酸化物層１０８ｂは結晶性の高い領域を有することで、第１の金属酸化物層１０８ａよりもエッチング耐性に優れた膜とすることができる。そのため、導電層１１２ａ及び導電層１１２ｂを形成する際に、第２の金属酸化物層１０８ｂがエッチングにより消失してしまうことを防ぐことができる。したがって、図１（Ａ）、図１（Ｂ）及び図１（Ｃ）に示すようなチャネルエッチ構造のトランジスタを実現できる。さらに、トランジスタのバックチャネル側に位置する第２の金属酸化物層１０８ｂに結晶性の高い膜を用いることで、導電層１０４側の第１の金属酸化物層１０８ａへ拡散しうる不純物を低減できるため、電気特性が良好で、信頼性が高いトランジスタを作製できる。
また、第１の金属酸化物層１０８ａに、第２の金属酸化物層１０８ｂよりも結晶性の低い領域を含む膜を用いることで、第１の金属酸化物層１０８ａ中に酸素が拡散しやすくなり、第１の金属酸化物層１０８ａにおける酸素欠損の割合を低くすることができる。特に、第１の金属酸化物層１０８ａは導電層１０４に近い側に位置し、主としてチャネルが形成されやすい層である。したがって、第１の金属酸化物層１０８ａに酸素欠損が少ない膜を用いることで、電気特性が良好で、信頼性が高いトランジスタを作製できる。
第１の金属酸化物層１０８ａと第２の金属酸化物層１０８ｂとは、例えば成膜条件を異ならせることで作り分けることができる。例えば、第１の金属酸化物層１０８ａと第２の金属酸化物層１０８ｂとで、成膜ガス中の酸素ガスの流量を異ならせることができる。
このとき、第１の金属酸化物層１０８ａの成膜条件として、ガス流量全体に占める酸素ガス流量の割合（酸素流量比又は酸素分圧ともいう）を、０％以上３０％以下、好ましくは５％以上１５％以下とする。前述の酸素流量比とすることで、第１の金属酸化物層１０８ａの結晶性を低くすることができる。
一方、第２の金属酸化物層１０８ｂの成膜条件として、酸素流量比を３０％より大きく１００％以下、好ましくは５０％以上１００％以下、さらに好ましくは７０％以上１００％以下とする。前述の酸素流量比とすることで、第２の金属酸化物層１０８ｂの結晶性を高くすることができる。
なお、酸素流量比が高いと、金属酸化物層中にスピネル型の結晶構造を有する領域が生じる場合がある。スピネル型の結晶構造を有する領域を有する場合、該領域または／および該領域とその他の領域との界面は酸素欠損密度が高くなる場合がある。したがって、スピネル型の結晶構造を有する領域が生じない酸素流量比、例えば酸素流量比を３０％より大きく５０％以下を用いてもよい。
第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂの形成時の基板温度としては、室温（２５℃）以上２００℃以下が好ましく、室温以上１３０℃以下がより好ましい。基板温度を前述範囲とすることで、大面積のガラス基板を用いる場合に、基板の撓みまたは歪みを抑制できる。ここで、第１の金属酸化物層１０８ａと第２の金属酸化物層１０８ｂとで、基板温度を同じ温度とすると、生産性を高めることができる。また、例えば第１の金属酸化物層１０８ａと第２の金属酸化物層１０８ｂとで基板温度を異ならせる場合には、第２の金属酸化物層１０８ｂ形成時の基板温度を高くすると、第２の金属酸化物層１０８ｂの結晶性をより高めることができる。
例えば、第１の金属酸化物層１０８ａにＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用い、第２の金属酸化物層１０８ｂにＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いることが好ましい。
第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂの結晶性としては、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）、電子線回折（Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）等により解析できる。
第１の金属酸化物層１０８ａの厚さとしては、１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすればよい。また、第２の金属酸化物層１０８ｂの厚さとしては、１０ｎｍより大きく１００ｎｍ以下、好ましくは２０ｎｍ以上５０ｎｍ以下とすればよい。
なお、第１の金属酸化物層１０８ａと第２の金属酸化物層１０８ｂの境界（界面）を明確に確認できない場合がある。そこで、本発明の一形態を説明する図面では、これらの境界を破線で示している。
金属酸化物層１０８において、金属酸化物層１０８が有する酸素欠損と水素が作用してＶｏＨが形成されると、キャリア密度が増加する場合がある。したがって、金属酸化物層１０８は酸素欠損が少ないことが好ましい。また、金属酸化物層１０８は不純物が少ないことが好ましい。特に、金属酸化物層１０８は水素を有する不純物が少ないことが好ましい。酸素欠損及び不純物が少ないことで、金属酸化物層１０８にＶｏＨが形成されるのが抑制される。したがって、キャリア密度が低くなり、電気特性が良好で、信頼性が高いトランジスタを得られる。
なお、金属酸化物層１０８が単層構造としてもよい。金属酸化物層１０８を金属酸化物層１０８ａと同様の構成を適用することで、トランジスタのオン電流を高めることができる。また、金属酸化物層１０８に金属酸化物層１０８ｂと同様の構成を適用することで、トランジスタの信頼性を向上させることができる。
絶縁層１１４には、酸素を含む雰囲気下で成膜した酸素を含む絶縁膜を用いることができる。酸素を含む雰囲気下で形成した絶縁膜は、加熱により多くの酸素を放出しやすい膜とすることができる。また、絶縁層１１４は、絶縁層１１６よりも窒素の濃度が低い材料を用いることが好ましい。例えば、シリコンと酸素とを含む絶縁膜、シリコンと酸素と窒素を含む絶縁膜などを用いることが好ましい。特に、酸化シリコン膜または酸化窒化シリコン膜を用いることがより好ましい。
本明細書等において、酸化窒化シリコンとは、シリコン、酸素及び窒素を有し、かつその組成として窒素よりも酸素の含有量が多い膜を指す。窒化酸化シリコンとは、シリコン、酸素及び窒素を有し、かつその組成として酸素よりも窒素の含有量が多い膜を指す。組成は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定できる。
絶縁層１１４として、酸化シリコン膜、酸化窒化シリコン膜等を用いる場合には、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置を用いて形成すると好ましい。ＰＥＣＶＤ装置は、被形成面の段差被覆性が高く、また緻密で欠陥の少ない絶縁膜を成膜できるため好ましい。
絶縁層１１４は、絶縁層１１４ａと、絶縁層１１４ａ上の絶縁層１１４ｂの積層構造としてもよい。絶縁層１１４ａ及び絶縁層１１４ｂは、それぞれ過剰酸素領域を有することが好ましい。絶縁層１１４ａ及び絶縁層１１４ｂが過剰酸素領域を有することで、金属酸化物層１０８中に酸素を供給できる。金属酸化物層１０８に形成されうる酸素欠損を酸素により補填できるため、電気特性が良好で、信頼性が高いトランジスタを提供できる。
金属酸化物層１０８のバックチャネル側に接する絶縁層１１４ａは、絶縁層１１４ｂより窒素の含有量が少ない酸化物膜を用いる構成とすることができる。絶縁層１１４ａとして窒素の含有量が少ない酸化物膜を用いることで、金属酸化物層１０８と接する絶縁層１１４ａ中に、準位を形成しうる窒素酸化物（ＮＯｘ、ｘは０よりも大きく２以下、好ましくは１以上２以下。代表的にはＮＯ２またはＮＯ）が形成されにくい構成とすることができる。絶縁層１１４ａの形成には、ＰＥＣＶＤ装置を用いることができる。絶縁層１１４ａの形成は、絶縁層１１４ｂの形成よりパワーが低く、チャンバー圧力が低い成膜条件を用いることができる。
また、絶縁層１１４ａは、酸素を透過することのできる絶縁膜である。なお、絶縁層１１４ａは、後に形成する絶縁層１１４ｂを形成する際の、金属酸化物層１０８へのダメージ緩和膜としても機能する。
絶縁層１１４ａ上に設けられる絶縁層１１４ｂは、絶縁層１１４ａより多くの過剰酸素（ｅｘＯ）を有する酸化物膜を用いる構成とすることができる。絶縁層１１４ｂの形成には、ＰＥＣＶＤ装置を用いることができる。絶縁層１１４ｂの形成は、絶縁層１１４ａの形成よりパワーが高く、チャンバー圧力が高い成膜条件を用いることができる。また、絶縁層１１４ｂを形成する際の基板温度は１８０℃以上２８０℃以下とすることが好ましい。前述の基板温度で形成された膜では、シリコンと酸素の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する絶縁膜を形成することができ、好ましい。
絶縁層１１４ａ及び絶縁層１１４ｂに同種の材料を用いる場合は、絶縁層１１４ａ及び絶縁層１１４ｂの界面を明確に確認できない場合がある。したがって、本実施の形態では、絶縁層１１４ａと絶縁層１１４ｂの界面を破線で示している。なお、本実施の形態では、絶縁層１１４ａ及び絶縁層１１４ｂの２層構造について説明したが、本発明の一態様はこれに限定されず、例えば、絶縁層１１４ａ又は絶縁層１１４ｂのどちらか一方の単層構造、あるいは３層以上の積層構造としてもよい。
絶縁層１１４から金属酸化物層１０８中に拡散する酸素の経路について、図２（Ａ）及び図２（Ｂ）を用いて説明する。図２（Ａ）及び図２（Ｂ）は、金属酸化物層１０８中に拡散する酸素の経路を表す概念図であり、図２（Ａ）はチャネル長方向の概念図であり、図２（Ｂ）はチャネル幅方向の概念図である。
絶縁層１１４ａ及び絶縁層１１４ｂが有する酸素は、上方側から、すなわち第２の金属酸化物層１０８ｂを通過して、第１の金属酸化物層１０８ａに拡散する（図２（Ａ）及び図２（Ｂ）に示すＲｏｕｔｅ １）。
あるいは、絶縁層１１４ａ及び絶縁層１１４ｂが有する酸素は、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂそれぞれの側面から金属酸化物層１０８中に拡散する（図２（Ｂ）に示すＲｏｕｔｅ ２）。
例えば、図２（Ａ）及び図２（Ｂ）に示すＲｏｕｔｅ １の場合、第２の金属酸化物層１０８ｂの結晶性が高い場合、酸素の拡散を阻害する場合がある。一方で、図２（Ｂ）に示すＲｏｕｔｅ ２の場合、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂそれぞれの側面から、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂに酸素を拡散させることが可能となる。
図２（Ｂ）に示すＲｏｕｔｅ ２の場合、第１の金属酸化物層１０８ａが、第２の金属酸化物層１０８ｂよりも結晶性が低い領域を有する場合、当該領域が酸素の拡散経路となり、第１の金属酸化物層１０８ａよりも結晶性の高い第２の金属酸化物層１０８ｂにも酸素を拡散させることができる。なお、図２（Ａ）及び図２（Ｂ）中には、図示しないが、絶縁層１０６、領域１０６ａが酸素を有する場合、絶縁層１０６、領域１０６ａからも金属酸化物層１０８中に酸素が拡散しうる。
前述したように、金属酸化物層１０８を結晶構造が異なる膜の積層構造とし、結晶性の低い領域を酸素の拡散経路とすることで、電気特性が良好で、信頼性が高いトランジスタを提供できる。
金属酸化物層１０８上に絶縁層１１４を設ける構成とすることにより、金属酸化物層１０８は膜厚方向において酸素の濃度勾配を有し、絶縁層１１４側で酸素濃度が高くなる場合がある。元素分析の手法としては、例えばエネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）や、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、オージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、などがある。
絶縁層１１４ａ及び絶縁層１１４ｂから、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂに拡散する酸素について、図２（Ｃ）を用いて説明する。図２（Ｃ）に示すように、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂには、酸素欠損（Ｖｏ）、水素（Ｈ）及び酸素欠損と水素が結合した状態（ＶｏＨ）が存在しうる。絶縁層１１４ａ及び絶縁層１１４ｂが有する酸素が、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂが有する酸素欠損に近づくと、酸素は酸素欠損に捕獲され、酸素欠損が補填される。また、酸素が水素に近づくと、酸素と水素が作用して水（Ｈ２Ｏ）となり、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂから水分子として脱離する。また、酸素がＶｏＨに近づくと、酸素は酸素欠損を補填する。また、該ＶｏＨが有していた水素は別の酸素と作用して水となり、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂから水として脱離する。このようにして、絶縁層１１４ａ及び絶縁層１１４ｂが有する酸素により、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂ中の酸素欠損、水素及びＶｏＨを低減させることができる。したがって、電気特性が良好で、信頼性が高いトランジスタを作製できる。
ここで、過剰酸素を有する絶縁層１１４を設けない状態で、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂから水素が脱離する場合を考える。第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂが有する水素は、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂが有する酸素と結合し、水分子として脱離する場合がある。その場合、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂが有する酸素が脱離することから、酸素欠損が発生し、好ましくない。
一方、本実施の形態に示すように過剰酸素を有する絶縁層１１４を設けた状態で、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂから水素が脱離する場合を考える。第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂが有する水素は、絶縁層１１４から供給された酸素と作用し、水分子として脱離する。水素が絶縁層１１４から供給された酸素と作用することで、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂに酸素欠損が新たに生成するのを抑制でき、好ましい。
絶縁層１１４ａ及び絶縁層１１４ｂから、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂに酸素を供給することで、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂが有する酸素欠損、水素及びＶｏＨを低減できる。また、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂに酸素欠損及びＶｏＨが生成するのを抑制できる。酸素欠損及びＶｏＨの生成を抑制することで、電気特性が良好で、信頼性が高いトランジスタを作製できる。
絶縁層１１４ａを形成した後、絶縁層１１４ａの表面を大気に曝すことなく、真空中で連続的に絶縁層１１４ｂを形成することが好ましい。連続して形成することで、絶縁層１１４ａの表面に大気成分由来の不純物が付着するのを抑制できる。
絶縁層１１４ｂ上に形成される絶縁層１１６は、酸素を拡散、透過しにくい絶縁膜を用いることが好ましい。また、絶縁層１１６は、不純物の放出が少なく、不純物を拡散、透過しにくい絶縁膜を用いることが好ましい。特に、絶縁層１１６は、水素を有する不純物の放出が少なく、不純物を拡散、透過しにくいことが好ましい。絶縁層１１６を設けることで、金属酸化物層１０８のキャリア密度が低くなり、電気特性が良好で、信頼性が高いトランジスタを得られる。
絶縁層１１６として、シリコン及び窒素を有する絶縁膜を用いることができる。特に、シリコンと窒素を主成分として含む絶縁膜を用いることが好ましい。例えば、窒化シリコン、窒化酸化シリコン等を単層又は積層で用いることができる。
または、絶縁層１１６として、元素Ｘ（Ｘはアルミニウム、インジウム、ガリウム又は亜鉛の一以上）を有する酸化物を用いることができる。特に、金属と酸素を主成分として含む絶縁膜を用いることが好ましい。例えば、絶縁層１１６として酸化アルミニウム、又はＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。酸素を含むガスを用いて、絶縁層１１６を形成するとより好適である。酸素を含むガスを用いることで、絶縁層１１６の被形成層である絶縁層１１４ｂに酸素を供給でき、好適である。絶縁層１１４ｂの供給された酸素は、前述したように金属酸化物層１０８中の酸素欠損、水素及びＶｏＨを低減させることができる。したがって、電気特性が良好で、信頼性が高いトランジスタを提供できる。
絶縁層１１４ａ及び絶縁層１１４ｂとして酸素を放出する絶縁膜と、絶縁層１１６として酸素を拡散、透過しにくい絶縁膜を積層した状態で、加熱処理を行うことにより、金属酸化物層１０８に効率的に酸素を供給できる。その結果、金属酸化物層１０８中の酸素欠損、及び金属酸化物層１０８と絶縁層１１４の界面の欠陥を修復し、欠陥準位を低減することができる。これにより電気特性が良好で、信頼性が高いトランジスタを作製できる。
前述した絶縁層１１４ａ及び絶縁層１１４ｂは、絶縁層１１４ａ及び絶縁層１１４ｂに空隙部１８０が生じる場合がある。図３（Ａ）に示すように、特に導電層１１２ａ及び導電層１１２ｂにより形成される絶縁層１１４ａ及び絶縁層１１４ｂの段差部分に、空隙部１８０が生じやすい。絶縁層１１４ａ及び絶縁層１１４ｂに空隙部１８０が存在すると、外部や後に形成される層から金属酸化物層１０８に不純物が拡散する場合がある。図３（Ｂ）に示すように、絶縁層１１４ａ及び絶縁層１１４ｂ上に絶縁層１１６を設けることで、金属酸化物層１０８に不純物が拡散するのを抑制できる。また、金属酸化物層１０８から酸素が脱離し、外方へ拡散するのを抑制できる。酸素が外方へ拡散するのを抑制することで、金属酸化物層１０８中の酸素欠損、水素及びＶｏＨが増加するのを抑制でき、電気特性が良好で、信頼性が高いトランジスタを作製できる。
絶縁層１１４ｂを形成した後、絶縁層１１４ｂの表面を大気に曝すことなく、真空中で連続的に絶縁層１１６を形成することが好ましい。連続して形成することで、絶縁層１１４ｂの表面に大気成分由来の不純物が付着するのを抑制できる。また、絶縁層１１４ａ、絶縁層１１４ｂ及び絶縁層１１６を真空中で連続的に形成すると、絶縁層１１４ａ及び絶縁層１１４ｂの表面に大気成分由来の不純物が付着するのを抑制でき、さらに好ましい。
絶縁層１０６には、水素や酸素などの不純物が拡散しにくい絶縁膜を用いることができる。例えば、窒化絶縁膜などのバリア性の高い絶縁膜を用いることができる。特に、シリコンと窒素を主成分として含む絶縁膜を用いることが好ましい。
絶縁層１０６は、その上面近傍に位置する領域１０６ａを有する。図１（Ｂ）及び図１（Ｃ）では、領域１０６ａの界面を破線で示している。領域１０６ａは、絶縁層１０６の他の領域よりも酸素濃度の高い領域である。なお、領域１０６ａ以外の絶縁層１０６の領域は、主成分として酸素を含まないことが好ましい。また領域１０６ａは、絶縁層１０６の他の領域よりも水素濃度の低い領域であることが好ましい。金属酸化物層１０８は、領域１０６ａと接して設けられている。
領域１０６ａとしては、厚さが１ｎｍ以上１０ｎｍ以下とすることができる。
酸素を多く含む領域１０６ａと、金属酸化物層１０８が接する構成とすることで、これらの界面に欠陥準位が形成されることを抑制することができる。したがって、領域１０６ａと金属酸化物層１０８の積層構造を有することで、トランジスタ１００Ａの電気特性を良好なものとすることができる。
領域１０６ａ上に金属酸化物層１０８を設ける構成とすることにより、金属酸化物層１０８は膜厚方向において酸素の濃度勾配を有し、領域１０６ａ側で酸素濃度が高くなる場合がある。また、前述したように、金属酸化物層１０８は絶縁層１１４側で酸素濃度が高くなる場合がある。つまり、金属酸化物層１０８は、膜厚方向において、酸素の濃度勾配を有し、領域１０６ａ側と、絶縁層１１４側とで酸素濃度が高くなる場合がある。元素分析の手法としては、例えばエネルギー分散型Ｘ線分光法（ＥＤＸ）や、二次イオン質量分析法（ＳＩＭＳ）、Ｘ線光電子分光法（ＸＰＳ）、オージェ電子分光法（ＡＥＳ）などがある。
さらにトランジスタ１００Ａは、領域１０６ａ、金属酸化物層１０８及び絶縁層１１４の積層構造を、絶縁層１０６と絶縁層１１６とで挟み込む構成を有する。絶縁層１０６及び絶縁層１１６は水、水素、及び酸素等が拡散しにくい層であるため、外部から金属酸化物層１０８へ水や水素が拡散することを防ぎ、且つ、金属酸化物層１０８から外部へ酸素が拡散（脱離）することを防ぐことができる。その結果、トランジスタ１００Ａの電気特性を良好なものとするだけでなく、信頼性を高めることができる。
領域１０６ａの存在は、例えば、絶縁層１０６における、金属酸化物層１０８との界面を含む領域の元素分析を行うことにより確認することができる。このとき、絶縁層１０６の金属酸化物層１０８に近い領域に、酸素が多く検出されうる。また、絶縁層１０６と金属酸化物層１０８の界面近傍に酸素濃度の高い領域が観測される場合がある。また、絶縁層１０６の金属酸化物層１０８に近い領域に、他の部分よりも水素濃度が低い領域が観測されうる。元素分析の手法としては、例えばエネルギー分散型Ｘ線分光法（ＥＤＸ）や、二次イオン質量分析法（ＳＩＭＳ）、Ｘ線光電子分光法（ＸＰＳ）、オージェ電子分光法（ＡＥＳ）などがある。また、領域１０６ａの存在は、断面における透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）像などにおいて、他の部分とはコントラストの違う領域として観察できる場合がある。
以上が、構成例１についての説明である。
以下では、前述構成例１と一部の構成が異なるトランジスタの構成例について説明する。なお、以下では、前述構成例１と重複する部分は説明を省略する場合がある。また、以下で示す図面において、前述構成例１と同様の機能を有する部分についてはハッチングパターンを同じくし、符号を付さない場合もある。
＜構成例２＞
本発明の一態様の半導体装置であるトランジスタ１００Ｂの上面図を図４（Ａ）、断面図を図４（Ｂ）及び図４（Ｃ）に示す。図４（Ｂ）は、図４（Ａ）に示す一点鎖線Ｘ１−Ｘ２における切断図の断面図に相当し、図４（Ｃ）は、図４（Ａ）に示す一点鎖線Ｙ１−Ｙ２における切断図の断面図に相当する。
トランジスタ１００Ｂは、金属酸化物層１０８が第１の金属酸化物層１０８ａ、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃを有する点で、構成例１で例示したトランジスタ１００Ａと相違している。
図４（Ａ）、図４（Ｂ）及び図４（Ｃ）に示すように、金属酸化物層１０８は、第３の金属酸化物層１０８ｃと、第３の金属酸化物層１０８ｃ上の第１の金属酸化物層１０８ａと、第１の金属酸化物層１０８ａ上の第２の金属酸化物層１０８ｂの積層構造とすることが好ましい。
第１の金属酸化物層１０８ａ、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃは、それぞれ金属酸化物を含むことが好ましい。第３の金属酸化物層１０８ｃとして、第１の金属酸化物層１０８ａ及び第２の金属酸化物層１０８ｂに用いることができる材料を適用できる。
第１の金属酸化物層１０８ａ、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃは、それぞれ組成の異なるターゲットを用いて成膜された膜を用いてもよいが、特に同じ組成のターゲットを用い、大気に曝すことなく連続して成膜された積層膜を用いることが好ましい。連続して成膜することで、１つの成膜装置で処理を行えるほか、第３の金属酸化物層１０８ｃと第１の金属酸化物層１０８ａの間、及び第１の金属酸化物層１０８ａと第２の金属酸化物層１０８ｂの間に不純物が残留することを抑制できる。金属酸化物層の不純物はキャリア源となりうるため、不純物の増加を抑制することで、電気特性が良好で、信頼性が高いトランジスタを作製できる。
第３の金属酸化物層１０８ｃ及び第２の金属酸化物層１０８ｂは、第１の金属酸化物層１０８ａよりも、結晶性の高い領域を有することが好ましい。第３の金属酸化物層１０８ｃは結晶性の高い領域を有することで、第３の金属酸化物層１０８ｃより下層（例えば絶縁層１０６、導電層１０４、基板１０２）から第１の金属酸化物層１０８ａに不純物が拡散するのを抑制できる。
第１の金属酸化物層１０８ａ、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃは、例えば成膜条件を異ならせることで作り分けることができる。例えば、第１の金属酸化物層１０８ａ、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃとで、成膜ガス中の酸素ガスの流量を異ならせることができる。
このとき、第１の金属酸化物層１０８ａの成膜条件として、ガス流量全体に占める酸素ガス流量の割合（酸素流量比又は酸素分圧ともいう）を、０％以上３０％以下、好ましくは５％以上１５％以下とする。前述の酸素流量比とすることで、第１の金属酸化物層１０８ａの結晶性を低くすることができる。
一方、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃの成膜条件として、酸素流量比を３０％より大きく１００％以下、好ましくは５０％以上１００％以下、さらに好ましくは７０％以上１００％以下とする。前述の酸素流量比とすることで、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃの結晶性を高くすることができる。なお、第２の金属酸化物層１０８ｂと第３の金属酸化物層１０８ｃで同じ酸素流量比としてもよいし、異なる酸素流量比としてもよい。
また、前述の酸素流量比とすることで、第３の金属酸化物層１０８ｃの形成時に、第３の金属酸化物層１０８ｃの被形成面となる絶縁層１０６中に酸素が添加される。絶縁層１０６中に添加された酸素は、過剰酸素として金属酸化物層１０８中に拡散しうる。したがって、金属酸化物層中の酸素欠損、水素及びＶｏＨを低減させることができる。
第１の金属酸化物層１０８ａ、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃの形成時の基板温度としては、室温（２５℃）以上２００℃以下が好ましく、室温以上１３０℃以下がより好ましい。基板温度を前述範囲とすることで、大面積のガラス基板を用いる場合に、基板の撓みまたは歪みを抑制できる。ここで、第１の金属酸化物層１０８ａ、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃとで、基板温度を同じ温度とすると、生産性を高めることができる。また、例えば第１の金属酸化物層１０８ａ、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃとで基板温度を異ならせる場合には、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃ形成時の基板温度を高くすると、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃの結晶性をより高めることができる。
例えば、第１の金属酸化物層１０８ａにＣＡＣ−ＯＳ膜を用い、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃにＣＡＡＣ−ＯＳ膜を用いることが好ましい。
第３の金属酸化物層１０８ｃの厚さとしては、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上１０ｎｍ以下とすればよい。また、第１の金属酸化物層１０８ａの厚さとしては、１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とすればよい。また、第２の金属酸化物層１０８ｂの厚さとしては、５ｎｍより大きく１００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすればよい。
なお、第１の金属酸化物層１０８ａ、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃの境界（界面）を明確に確認できない場合がある。そこで、本発明の一形態を説明する図面では、これらの境界を破線で示している。
＜構成例３＞
本発明の一態様の半導体装置であるトランジスタ１００Ｃの上面図を図５（Ａ）、断面図を図５（Ｂ）及び図５（Ｃ）に示す。図５（Ｂ）は、図５（Ａ）に示す一点鎖線Ｘ１−Ｘ２における切断図の断面図に相当し、図５（Ｃ）は、図５（Ａ）に示す一点鎖線Ｙ１−Ｙ２における切断図の断面図に相当する。
トランジスタ１００Ｃは、導電層１１２ａ及び導電層１１２ｂが積層構造を有する点で、構成例１で例示したトランジスタ１００Ａと相違している。
導電層１１２ａは、導電層１２１ａと、導電層１２２ａと、導電層１２３ａが順に積層された積層構造を有する。導電層１１２ｂは、導電層１２１ｂと、導電層１２２ｂと、導電層１２３ｂが順に積層された積層構造を有する。
導電層１２１ａ及び導電層１２１ｂは、第１の金属酸化物層１０８ａの側面、並びに金属酸化物層１０８ｂの上面及び側面を覆って設けられている。また、導電層１２１ａ及び導電層１２１ｂは絶縁層１０６の領域１０６ａ上に接して設けられている。導電層１２２ａ及び導電層１２２ｂは、それぞれ導電層１２１ａ及び導電層１２１ｂ上に設けられている。導電層１２２ａ及び導電層１２２ｂは、平面視において、導電層１２１ａ及び導電層１２１ｂよりも内側に位置する。導電層１２３ａ及び導電層１２３ｂは、それぞれ導電層１２２ａ及び導電層１２２ｂ上に設けられている。導電層１２３ａ及び導電層１２３ｂは、それぞれ導電層１２２ａ及び導電層１２２ｂの上面及び側面を覆って設けられている。また導電層１２３ａ及び導電層１２３ｂの一部は、それぞれ導電層１２１ａ及び導電層１２１ｂの上面に接して設けられている。導電層１２１ａと導電層１２３ａとは、平面視において端部が一致するように加工されている。導電層１２１ｂと導電層１２３ｂとは、平面視において端部が一致するように加工されている。
このような構成とすることで、導電層１２２ａは導電層１２１ａと導電層１２３ａによって囲まれた構成とすることができる。導電層１２２ｂは導電層１２１ｂと導電層１２３ｂによって囲まれた構成とすることができる。言い換えると、導電層１２２ａ及び導電層１２２ｂの表面が露出しない構成とすることができる。これにより、導電層１２２ａ及び導電層１２２ｂに、金属酸化物層１０８中に拡散しやすい材料を用いることができる。
導電層１２２ａ及び導電層１２２ｂには、導電層１２１ａ、導電層１２１ｂ、導電層１２３ａ及び導電層１２３ｂよりも低抵抗な材料を用いることが好ましい。また、導電層１２１ａ、導電層１２１ｂ、導電層１２３ａ及び導電層１２３ｂには、導電層１２２ａ及び導電層１２２ｂよりも、金属酸化物層１０８に拡散しにくい材料を用いることができる。
導電層１２２ａ及び導電層１２２ｂには、少なくとも導電層１２１ａ、導電層１２１ｂ、導電層１２３ａ及び導電層１２３ｂと異なる導電性材料を用いることができる。なお、導電層１２１ａ、導電層１２１ｂ、導電層１２３ａ及び導電層１２３ｂに、それぞれ異なる導電性材料を用いることもできる。特に、導電層１２１ａ、導電層１２１ｂ、導電層１２３ａ及び導電層１２３ｂに同じ導電性材料を用いると、製造装置を共通化でき、さらにこれらの端部における接触抵抗を低減できるため好ましい。
例えば、導電層１２１ａ、導電層１２１ｂ、導電層１２３ａ及び導電層１２３ｂに、チタン膜またはモリブデン膜を用いることが好ましい。また、導電層１２２ａ及び導電層１２２ｂには、アルミニウム膜または銅膜を用いることが好ましい。このような構成により、導電層１１２ａ及び導電層１１２ｂの配線抵抗を低くしつつ、電気特性の良好なトランジスタを実現できる。
以上が構成例３についての説明である。
＜構成例４＞
本発明の一態様の半導体装置であるトランジスタ１００Ｄの上面図を図６（Ａ）、断面図を図６（Ｂ）及び図６（Ｃ）に示す。図６（Ｂ）は、図６（Ａ）に示す一点鎖線Ｘ１−Ｘ２における切断図の断面図に相当し、図６（Ｃ）は、図６（Ａ）に示す一点鎖線Ｙ１−Ｙ２における切断図の断面図に相当する。
トランジスタ１００Ｄは、導電層１２０ａ、導電層１２０ｂ及び導電層１１２ｃを有する点で、前述構成例３で例示したトランジスタ１００Ｃと相違している。
導電層１２０ａは、絶縁層１１６上に設けられ、金属酸化物層１０８と重なる部分を有する。このとき、導電層１０４は第１のゲートとして機能し、導電層１２０ａは第２のゲートとして機能する。絶縁層１０６の一部は第１のゲート絶縁層として機能し、絶縁層１１４及び絶縁層１１６の一部は、第２のゲート絶縁層として機能する。トランジスタ１００Ｄは、一対のゲート電極を有するトランジスタである。
トランジスタ１００Ｄは、いわゆるチャネルエッチ型、デュアルゲート構造のトランジスタである。
導電層１２０ｂは、接続部１４２ｂにより導電層１１２ｂの導電層１２３ｂと電気的に接続されている。接続部１４２ｂにおいて、導電層１２０ｂは、絶縁層１１６及び絶縁層１１４に設けられた開口部を介して導電層１１２ｂの導電層１２３ｂと電気的に接続されている。
図６（Ｃ）に示すように、導電層１２０ａと導電層１０４とは接続部１４２ａにより電気的に接続される構成とすることが好ましい。接続部１４２ａには、導電層１２１ｃ、導電層１２２ｃ及び導電層１２３ｃが設けられている。接続部１４２ａにおいて、導電層１２０ａは、絶縁層１１４及び絶縁層１１６に設けられた開口を介して導電層１２３ｃと電気的に接続され、導電層１２１ｃは、絶縁層１０６に設けられた開口を介して導電層１０４と電気的に接続されている。
トランジスタ１００Ｄにおける金属酸化物層１０８は、導電層１０４と、導電層１２０ａとに挟持される。導電層１０４及び導電層１２０ａは、チャネル長方向の長さ及びチャネル幅方向の長さが、金属酸化物層１０８のチャネル長方向の長さ及びチャネル幅方向の長さよりもそれぞれ長い。そのため、金属酸化物層１０８は絶縁層１０６並びに絶縁層１１４及び絶縁層１１６を間に挟んで、導電層１０４と導電層１２０ａとに覆われた構成を有する。言い換えると、トランジスタ１００Ｄのチャネル幅方向において、導電層１０４及び導電層１２０ａは、金属酸化物層１０８を囲む構成を有する。
このような構成とすることで、トランジスタ１００Ｄが有する金属酸化物層１０８を、導電層１０４及び導電層１２０ａの電界によって電気的に囲むことができる。トランジスタ１００Ｄのように、導電層１０４及び導電層１２０ａの電界によって、チャネル領域が形成される金属酸化物層を電気的に囲むトランジスタのデバイス構造を、Ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１００Ｄは、Ｓ−ｃｈａｎｎｅｌ構造を有するため、導電層１０４及び導電層１２０ａによってチャネルを誘起させるための電界を効果的に金属酸化物層１０８に印加することができる。したがって、トランジスタ１００Ｄの駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能なため、トランジスタ１００Ｄを微細化することが可能となる。また、トランジスタ１００Ｄは、導電層１０４及び導電層１２０ａによって金属酸化物層１０８が囲まれた構造を有するため、トランジスタ１００Ｄの機械的強度を高めることができる。
また、前述構成とすることにより、金属酸化物層１０８においてキャリアの流れる領域が、金属酸化物層１０８の導電層１０４側と、金属酸化物層１０８の導電層１２０ａ側の両方に形成されることで、広い範囲となるため、トランジスタ１００Ｄはキャリア移動量が増加する。その結果、導電層１０４と導電層１２０ａのいずれか一方に所定の電位を与えた場合に比べて、トランジスタ１００Ｄのオン電流を大きくできる。
なお、図７（Ａ）、図７（Ｂ）及び図７（Ｃ）に示すトランジスタ１００Ｅのように、金属酸化物層１０８を、第３の金属酸化物層１０８ｃと、第３の金属酸化物層１０８ｃ上の第１の金属酸化物層１０８ａと、第１の金属酸化物層１０８ａ上の第２の金属酸化物層１０８ｂの積層構造としてもよい。
また、図８（Ａ）、図８（Ｂ）及び図８（Ｃ）に示すトランジスタ１００Ｆのように、導電層１１２ｃを設けない構成としてもよい。接続部１４２ａにおいて、導電層１２０ａは、絶縁層１０６、絶縁層１１４及び絶縁層１１６に設けられた開口部を介して、導電層１０４と電気的に接続されている。
以上が構成例４についての説明である。
＜構成例５＞
本発明の一態様の半導体装置であるトランジスタ１００Ｇの上面図を図９（Ａ）、断面図を図９（Ｂ）及び図９（Ｃ）に示す。図９（Ｂ）は、図９（Ａ）に示す一点鎖線Ｘ１−Ｘ２における切断図の断面図に相当し、図９（Ｃ）は、図９（Ａ）に示す一点鎖線Ｙ１−Ｙ２における切断図の断面図に相当する。
トランジスタ１００Ｇは、金属酸化物層１０８と、導電層１２０ａ及び導電層１２０ｂの間に絶縁層１５０を有する点で、前述構成例４で例示したトランジスタ１００Ｆと相違している。
絶縁層１５０は、金属酸化物層１０８の上面及び側面、ならびに絶縁層１０６を覆って設けられている。絶縁層１５０は、導電層１１２ａ及び導電層１１２ｂの加工時に金属酸化物層１０８を保護するためのチャネル保護層として機能する。
トランジスタ１００Ｇは、いわゆるチャネル保護型、デュアルゲート構造のトランジスタである。
絶縁層１５０として、前述した絶縁層１１４ａと同じ材料を用いることができる。
導電層１１２ａと導電層１１２ｂとは、それぞれ絶縁層１５０上に設けられている。導電層１１２ａは、接続部１５２ａにより金属酸化物層１０８と電気的に接続される。接続部１５２ａにおいて、導電層１１２ａは絶縁層１５０に設けられた開口部を介して、金属酸化物層１０８と電気的に接続される。導電層１１２ｂは、接続部１５２ｂにより金属酸化物層１０８と電気的に接続される。接続部１５２ｂにおいて、導電層１１２ｂは絶縁層１５０に設けられた開口部を介して、金属酸化物層１０８と電気的に接続される。
このような構成とすることで、導電層１１２ａと導電層１１２ｂを加工するためのエッチング工程において、金属酸化物層１０８が絶縁層１５０に覆われた状態で行われるため、金属酸化物層１０８がエッチングのダメージを受けにくい構成とすることができる。またこのような構成とすることで、導電層１１２ａ及び導電層１１２ｂの材料の選択の幅が広がるため好ましい。
なお、ここでは絶縁層１５０が、金属酸化物層１０８の上面だけでなく側面も覆う構成としたが、これに限られない。例えば、絶縁層１５０が島状に加工され、金属酸化物層１０８のチャネル形成領域の上に位置する構成としてもよい。
以上が、構成例５についての説明である。
＜半導体装置の構成要素＞
以下では、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
〔基板〕
基板１０２の材質などに大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板１０２とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。
〔導電層〕
導電層１０４、導電層１１２ａ、導電層１１２ｂ、導電層１２０ａ、導電層１２０ｂとしては、クロム、銅、アルミニウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルトから選ばれた金属元素、または前述した金属元素を成分とする合金か、前述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
また、導電層１０４、導電層１１２ａ、導電層１１２ｂ、導電層１２０ａ、導電層１２０ｂには、インジウムと錫とを有する酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムとタングステンとを有する酸化物（Ｉｎ−Ｗ酸化物）、インジウムとタングステンと亜鉛とを有する酸化物（Ｉｎ−Ｗ−Ｚｎ酸化物）、インジウムとチタンとを有する酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムとチタンと錫とを有する酸化物（Ｉｎ−Ｔｉ−Ｓｎ酸化物）、インジウムと亜鉛とを有する酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムと錫とシリコンとを有する酸化物（Ｉｎ−Ｓｎ−Ｓｉ酸化物）、インジウムとガリウムと亜鉛とを有する酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物）等の酸化物導電体または酸化物半導体を適用することもできる。
ここで、酸化物導電体について説明を行う。本明細書等において、酸化物導電体をＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）と呼称してもよい。酸化物導電体としては、例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。一般に、半導体特性を有する金属酸化物は、エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する金属酸化物である。したがって、酸化物導電体は、ドナー準位による吸収の影響は小さく、可視光に対して半導体特性を有する金属酸化物と同程度の透光性を有する。
また、導電層１０４、導電層１１２ａ、導電層１１２ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウェットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
また、導電層１１２ａ、導電層１１２ｂには、前述の金属元素の中でも、特に銅、チタン、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有すると好適である。また、導電層１１２ａ、導電層１１２ｂとして、銅膜やアルミニウム膜を用いると、導電層１１２ａ、１１２ｂの抵抗を低くすることができるため好適である。
〔絶縁層〕
ゲート絶縁層として機能する絶縁層１０６には、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法等により形成された、窒化酸化シリコン膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜等を一種以上含む絶縁層を用いることができる。なお、絶縁層１０６を２層以上の積層構造としてもよい。
金属酸化物層１０８上に設けられる絶縁層１１４ａ及び絶縁層１１４ｂとしては、ＰＥＣＶＤ法、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成された、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜等を一種以上含む絶縁層を用いることができる。特に、ＰＥＣＶＤ法により形成された酸化シリコン膜または酸化窒化シリコン膜を用いることが好ましい。
絶縁層１１４ａとしては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の絶縁膜を好適に用いることができる。
絶縁層１１４ａは、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。絶縁層１１４ａに含まれる欠陥密度が多いと、該欠陥に酸素が結合し、絶縁層１１４ａにおける酸素の透過性が減少してしまう。
なお、絶縁層１１４ａにおいては、外部から絶縁層１１４ａに入った酸素が全て絶縁層１１４ａの外部に移動せず、絶縁層１１４ａにとどまる酸素もある。また、絶縁層１１４ａに酸素が入ると共に、絶縁層１１４ａに含まれる酸素が絶縁層１１４ａの外部へ移動することで、絶縁層１１４ａにおいて酸素の移動が生じる場合もある。絶縁層１１４ａとして酸素を透過することができる絶縁膜を形成すると、絶縁層１１４ａ上に設けられる、絶縁層１１４ｂから脱離する酸素を、絶縁層１１４ａを介して金属酸化物層１０８ａ及び金属酸化物層１０８ｂに移動させることができる。
また、絶縁層１１４ａは、窒素酸化物に起因する準位密度が低い絶縁膜を用いて形成することができる。なお、当該窒素酸化物に起因する準位密度は、金属酸化物膜の価電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と金属酸化物膜の伝導帯の下端のエネルギー（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。前述絶縁膜として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは０よりも大きく２以下、好ましくは１以上２以下）、代表的にはＮＯ２またはＮＯは、絶縁層１１４ａなどに準位を形成する。当該準位は、金属酸化物層１０８ａ及び金属酸化物層１０８ｂのエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁層１１４ａ及び金属酸化物層１０８ｂの界面に拡散すると、当該準位が絶縁層１１４ａ側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層１１４ａ及び金属酸化物層１０８ｂ界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁層１１４ａに含まれる窒素酸化物は、加熱処理において、絶縁層１１４ｂに含まれるアンモニアと反応するため、絶縁層１１４ａに含まれる窒素酸化物が低減される。このため、絶縁層１１４ａ及び金属酸化物層１０８ｂの界面において、電子がトラップされにくい。
絶縁層１１４ａとして、前述絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
また、前述絶縁膜は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣＶＤ法を用いて、前述絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を形成することができる。
絶縁層１１４ｂは、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁膜である。前述の絶縁膜は、加熱により酸素の一部が脱離する。なお、ＴＤＳにおいて、前述の絶縁膜は、酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上の領域を有する。また、前述の酸素の放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。また、前述の酸素の放出量は、ＴＤＳにおける酸素原子に換算しての総量である。
絶縁層１１４ｂとしては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁層１１４ｂは、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、絶縁層１１４ａと比較して、絶縁層１１４ｂは金属酸化物層１０８ａ及び金属酸化物層１０８ｂから離れているため、絶縁層１１４ａより、欠陥密度が多くともよい。
保護層として機能する絶縁層１１６には、前述した材料を用いることができる。絶縁層１１６を２層以上の積層構造としてもよい。絶縁層１１６は、酸素を拡散、透過しにくい絶縁膜を用いることが好ましい。また、絶縁層１１６は、不純物の放出が少なく、不純物を拡散、透過しにくい絶縁膜を用いることが好ましい。特に、絶縁層１１６は、水素を有する不純物の放出が少なく、不純物を拡散、透過しにくいことが好ましい。
絶縁層１１６としては、厚さが５ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上１５０ｎｍ以下の絶縁膜を好適に用いることができる。
〔半導体層〕
第１の金属酸化物層１０８ａ、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃとしては、先に示す材料を用いることができる。
第１の金属酸化物層１０８ａ、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃがＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ＞Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。
また、第１の金属酸化物層１０８ａ、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃが、Ｉｎ−Ｍ−Ｚｎ酸化物の場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する金属酸化物層１０８を形成しやすくなる。なお、成膜される金属酸化物層１０８の原子数比は、前述のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、金属酸化物層１０８に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される金属酸化物層１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
また、第１の金属酸化物層１０８ａ、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃは、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
また、第１の金属酸化物層１０８ａ、第２の金属酸化物層１０８ｂ及び第３の金属酸化物層１０８ｃは、非単結晶構造であると好ましい。非単結晶構造は、例えば、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
＜トランジスタの作製方法１＞
以下では、本発明の一態様のトランジスタの作製方法例について説明する。ここでは、前述構成例３で例示したトランジスタ１００Ｃを例に挙げて説明する。
なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法や、熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法がある。
また、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）の形成には、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法等）、印刷法（スクリーン印刷、オフセット印刷等）の方法、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等の設備を用いることができる。
また、半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工することができる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
フォトリソグラフィ法としては、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
図１０乃至図１３に示す各図は、トランジスタ１００Ｃの作製方法を説明する図である、各図において、左側にチャネル長方向の断面を、右側にチャネル幅方向の断面をそれぞれ示している。
〔導電層１０４の形成〕
基板１０２上に導電膜を形成し、当該導電膜をリソグラフィ工程及びエッチング工程を行い加工して、ゲート電極として機能する導電層１０４を形成する。
〔絶縁層１０６の形成〕
導電層１０４及び基板１０２を覆う絶縁層１０６を形成する（図１０（Ａ））。絶縁層１０６は、例えばＰＥＣＶＤ法等を用いて形成することができる。
本実施の形態では、絶縁層１０６として、厚さ４００ｎｍの窒化シリコン膜を用いることができる。前述の窒化シリコン膜は、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第３の窒化シリコン膜とを有する、３層積層構造である。該３層積層構造の一例としては、以下のように形成することができる。
第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥ−ＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。
第３の窒化シリコン膜としては、第１の窒化シリコン膜と同様の成膜条件を用い、厚さが５０ｎｍとなるように形成すればよい。
なお、前述第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜形成時の基板温度は３５０℃以下とすることができる。
窒化シリコン膜を前述の３層の積層構造とすることで、例えば、導電層１０４に銅を含む導電膜を用いる場合において、以下の効果を奏する。第１の窒化シリコン膜は、導電層１０４からの銅元素の拡散を抑制することができる。第２の窒化シリコン膜は、水素を放出する機能を有し、ゲート絶縁膜としての機能を有する絶縁膜の耐圧を向上させることができる。第３の窒化シリコン膜は、第３の窒化シリコン膜からの水素放出が少なく、かつ第２の窒化シリコン膜からの放出される水素の拡散を抑制することができる。
〔領域１０６ａの形成〕
続いて、絶縁層１０６に対して酸素１３０ａを添加し、表面近傍に、酸素を含む領域１０６ａを形成すると好適である（図１０（Ｂ））。
絶縁層１０６に添加する酸素１３０ａとしては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。また、絶縁層１０６上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁層１０６に酸素１３０ａを添加してもよい。該膜は、酸素１３０ａを添加した後に除去することが好ましい。
前述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、またはタングステンの１以上を有する導電膜あるいは半導体膜を用いることができる。
また、プラズマ処理で酸素１３０ａの添加を行う場合、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させることで、絶縁層１０６への酸素添加量を増加させることができる。また、酸素を含む雰囲気下でプラズマ処理を行うことで、絶縁層１０６の表面に吸着した水や水素などを除去することができる。これにより、後に形成する金属酸化物層１０８中、または金属酸化物層１０８と絶縁層１０６との界面に存在しうる水や水素を低減できる。
絶縁層１０６として、窒化シリコンや窒化酸化シリコンなどを用いた場合には、絶縁層１０６中に水素が含まれる場合がある。このとき、前述のようなプラズマ処理等を行うことで、少なくとも金属酸化物層１０８と接する領域１０６ａにおける水素濃度を低減することができる。
また、酸素１３０ａの添加の前に、絶縁層１０６の表面及び膜中から水や水素を脱離させるための加熱処理を行ってもよい。例えば、窒素雰囲気下で３００℃以上導電層１０４の耐熱温度未満、好ましくは３００℃以上４５０℃以下の温度で加熱処理を行う。
〔金属酸化物層１０８の形成〕
続いて、絶縁層１０６上に金属酸化物膜１２８ａ及び金属酸化物膜１２８ｂを形成する（図１０（Ｃ））。
金属酸化物膜１２８ａ及び金属酸化物膜１２８ｂは、それぞれ金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。
また、金属酸化物膜１２８ａ及び金属酸化物膜１２８ｂを成膜する際に、酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。なお、金属酸化物膜を成膜する際の成膜ガス全体に占める酸素ガスの割合（以下、酸素流量比ともいう）としては、０％以上１００％以下、好ましくは５％以上２０％以下である。
酸素流量比を低くし、結晶性が比較的低い金属酸化物膜とすることで、導電性の高い金属酸化物膜を得ることができる。一方、酸素流量比を高くし、結晶性が比較的高い金属酸化物膜とすることで、エッチング耐性が高く、電気的に安定した金属酸化物膜を得ることができる。
例えば、金属酸化物膜１２８ａ及び金属酸化物膜１２８ｂの成膜条件としては、基板温度を室温以上１８０℃以下、好ましくは基板温度を室温以上１４０℃以下とすればよい。金属酸化物膜の成膜時の基板温度を、例えば、室温以上１４０℃未満とすると、生産性が高くなり好ましい。
より具体的には、金属酸化物膜１２８ａの成膜時の酸素流量比を０％以上５０％未満、好ましくは０％以上３０％以下、より好ましくは０％以上２０％以下、代表的には１０％とする。金属酸化物膜１２８ａの厚さとしては、１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすればよい。
また、金属酸化物膜１２８ｂの成膜時の酸素流量比を５０％以上１００％以下、好ましくは６０％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下、代表的には１００％とする。また、金属酸化物膜１２８ａと金属酸化物膜１２８ｂとで、成膜時の圧力、温度、電力等の条件を異ならせてもよいが、酸素流量比以外の条件を同じとすることで、成膜工程にかかる時間を短縮することができるため好ましい。金属酸化物膜１２８ｂの厚さとしては、１０ｎｍより大きく１００ｎｍ以下、好ましくは２０ｎｍ以上５０ｎｍ以下とすればよい。
なお、金属酸化物膜１２８ａと金属酸化物膜１２８ｂは、それぞれ異なる組成の膜であってもよい。このとき、金属酸化物膜１２８ａ及び金属酸化物膜１２８ｂの両方に、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いた場合、金属酸化物膜１２８ａに、金属酸化物膜１２８ｂよりもＩｎの組成が高い酸化物ターゲットを用いることが好ましい。
続いて、金属酸化物膜１２８ｂ上にレジストマスクを形成し、金属酸化物膜１２８ａ及び金属酸化物膜１２８ｂをエッチングにより加工した後、レジストマスクを除去することで、金属酸化物層１０８ａ及び金属酸化物層１０８ｂを形成する（図１１（Ａ））。
金属酸化物層１０８ａ及び金属酸化物層１０８ｂを形成した後に、加熱処理（以下、第１の加熱処理と記す）を行ってもよい。第１の加熱処理により、金属酸化物層１０８ａ及び金属酸化物層１０８ｂに含まれる水素、水等を低減することができる。なお、水素、水等の低減を目的とした加熱処理は、金属酸化物膜１２８ａと金属酸化物膜１２８ｂを島状に加工する前に行ってもよい。なお、第１の加熱処理は、金属酸化物層の高純度化処理の一つとも言える。
第１の加熱処理としては、例えば、１５０℃以上基板の歪み点未満、好ましくは２００℃以上４５０℃以下、さらに好ましくは２５０℃以上３５０℃以下とする。
また、第１の加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り基板の歪み点以上の温度で加熱処理を行うことができる。そのため、加熱時間を短縮することが可能となる。また、第１の加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、前述窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。また、窒素または希ガス雰囲気で加熱処理した後、酸素または超乾燥空気雰囲気で加熱してもよい。この結果、金属酸化物層中に含まれる水素、水等を脱離させると共に、金属酸化物層中に酸素を供給することができる。この結果、金属酸化物層中に含まれる酸素欠損を低減することができる。
〔導電層１１２ａ、導電層１１２ｂの形成〕
続いて、後に導電層１２１ａ及び導電層１２１ｂとなる導電膜１２１と、後に導電層１２２ａ及び導電層１２２ｂとなる導電膜１２２を積層して形成する。
続いて、導電膜１２２上にレジストマスク１３１を形成する（図１１（Ｂ））。レジストマスク１３１は、金属酸化物層１０８のチャネルが形成されうる領域上で間をあけて設けられる。
その後、導電膜１２２をエッチングにより加工し、導電層１２２ａ及び導電層１２２ｂを形成する（図１１（Ｃ））。このとき、図１１（Ｃ）に示すように、導電層１２２ａ及び導電層１２２ｂの端部がレジストマスク１３１の端部よりも内側に位置するように加工することが好ましい。
導電膜１２２のエッチングには、等方性のエッチング法を用いることが好ましい。好適には、ウェットエッチング法を用いることができる。これにより、導電層１２２ａ及び導電層１２２ｂの端部が後退するようにエッチングすることができる。
導電層１２２ａ及び導電層１２２ｂの形成後、レジストマスク１３１を除去する。
続いて、導電層１２１ａ、導電層１２２ａ及び導電層１２２ｂを覆って、導電膜１２３を形成する。導電膜１２３は、後に導電層１２３ａ及び導電層１２３ｂとなる導電膜である。
続いて、導電膜１２３上に、レジストマスク１３２を形成する（図１２（Ａ））。このとき、レジストマスク１３２は、レジストマスク１３１と同じフォトマスクを用いて形成することができる。これにより、フォトマスクを共通化できるため、製造コストを抑えることができる。
続いて、導電膜１２１及び導電膜１２３をエッチングにより加工し、導電層１２１ａ、導電層１２１ｂ、導電層１２３ａ及び導電層１２３ｂを形成する。このとき、導電層１２１ａと導電層１２３ａの端部が接し、導電層１２２ａが露出しないように加工することが好ましい。このとき、導電層１２１ｂと導電層１２３ｂの端部が接し、導電層１２２ｂが露出しないように加工することが好ましい。
導電膜１２１及び導電膜１２３のエッチングには、異方性のエッチング法を用いることが好ましい。好適には、ドライエッチング法を用いることができる。これにより、導電層１２１ａ、導電層１２１ｂ、導電層１２３ａ及び導電層１２３ｂの端部が後退しないように加工することが可能となる。これにより、導電層１２２ａを囲むように導電層１２１ａ及び導電層１２３ａを形成することができる。導電層１２２ｂを囲むように導電層１２１ｂ及び導電層１２３ｂを形成することができる。また、トランジスタのチャネル長のばらつきを抑制することができる。
また、導電層１２１ａ、導電層１２１ｂ、導電層１２３ａ及び導電層１２３ｂに同じ導電膜を用いることで、エッチングを容易なものとすることができる。また、導電層１２１ａ、導電層１２１ｂ、導電層１２３ａ及び導電層１２３ｂの端部に凹凸が形成されにくくなるため好ましい。
その後、レジストマスク１３２を除去する。以上の工程により、導電層１１２ａと導電層１１２ｂを形成することができる（図１２（Ｂ））。
〔絶縁層１１４、絶縁層１１６の形成〕
続いて、導電層１１２ａ、導電層１１２ｂ、及び金属酸化物層１０８等を覆うように、絶縁層１１４及び絶縁層１１６を形成する。
絶縁層１１４は、例えば酸素を含む雰囲気下で成膜することが好ましい。特に、ＰＥＣＶＤ法により形成することが好ましい。
絶縁層１１４としては、例えば酸化シリコン膜または酸化窒化シリコン膜などの酸化物膜を、酸素を含む雰囲気下でＰＥＣＶＤ装置を用いて形成することが好ましい。これにより、欠陥の少ない絶縁層１１４とすることができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。絶縁層１１４は、絶縁層１１４ａと、絶縁層１１４ａ上の絶縁層１１４ｂとの積層構造を用いることができる。
絶縁層１１４ａの形成において、前述の堆積性気体に対する酸化性気体の流量を２０倍より大きく１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０Ｐａ以下とする。
本実施の形態においては、絶縁層１１４ａとして、基板１０２を保持する温度を２２０℃とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、１００Ｗ（電力密度としては１．６×１０−２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する。
絶縁層１１４ｂとしては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
絶縁層１１４ｂの成膜条件として、前述圧力の反応室において前述パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁層１１４ｂにおける酸素含有量が化学量論的組成よりも多くなる。一方、基板温度が、前述温度で形成された膜では、シリコンと酸素の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する絶縁膜を形成することができる。
なお、絶縁層１１４ｂの形成工程において、絶縁層１１４ａが金属酸化物層１０８の保護膜となる。したがって、金属酸化物層１０８へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁層１１４ｂを形成することができる。
なお、絶縁層１１４ｂの成膜条件において、酸化性気体に対するシリコンを含む堆積性気体の流量を増加することで、絶縁層１１４ｂの欠陥量を低減することが可能である。その結果、トランジスタの信頼性を高めることができる。
なお、絶縁層１１４を、絶縁層１１４ａ及び絶縁層１１４ｂの２層構造とする構成について説明したが、本発明の一態様はこれに限定されず、例えば、絶縁層１１４は絶縁層１１４ａ又は絶縁層１１４ｂのどちらか一方の単層構造としてもよい。絶縁層１１４を単層構造とすることで、生産性を高めることができ好ましい。また、絶縁層１１４を３層以上の積層構造としてもよい。
続いて、絶縁層１１４ｂを覆うように絶縁層１１６を形成する。絶縁層１１６は、絶縁層１０６と同様の方法により形成することができる。
絶縁層１１６としては、例えば、窒化シリコン膜を用いると好適である。また、絶縁層１１６としては、例えば、スパッタリング法またはＰＥＣＶＤ法を用いて形成することができる。例えば、絶縁層１１６をＰＥＣＶＤ法で成膜する場合、基板温度は４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下である。絶縁層１１６を成膜する場合の基板温度を、上述の範囲にすることで、緻密な膜を形成できるため好ましい。また、絶縁層１１６を成膜する場合の基板温度を、上述の範囲にすることで、絶縁層１１４ａ及び絶縁層１１４ｂ中の酸素または過剰酸素を、金属酸化物層１０８に移動させることが可能となる。
また、絶縁層１１６としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する。該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒素の分解が進まず、シリコン及び水素結合が残存してしまい、水素及び欠陥が多い、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対する窒素の流量比を５倍以上５０倍以下、１０倍以上５０倍以下とすることが好ましい。前述の流量比とすることで、水素及び欠陥が少なく、密な窒化シリコンを形成できる。
本実施の形態においては、絶縁層１１６として、ＰＥＣＶＤ装置を用いて、シラン、窒素、及びアンモニアを原料ガスとして用いて、厚さ１００ｎｍの窒化シリコン膜を形成する。流量は、シランが５０ｓｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００ｓｃｃｍである。処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である。
絶縁層１１６の成膜温度を、絶縁層１１４ａ及び絶縁層１１４ｂより高い温度とすることができる。高い温度とすることで、絶縁層１１６膜中の水素などの不純物を低減することができる。また、絶縁層１１６形成時の基板温度を、絶縁層１１４ａ及び絶縁層１１４ｂと同様の温度とすることができる。同様の温度とすることで、生産性を高めることができる。
絶縁層１１４ａを形成した後、絶縁層１１４ａの表面を大気に曝すことなく、真空中で連続的に絶縁層１１４ｂを形成することが好ましい。連続して形成することで、絶縁層１１４ａの表面に大気成分由来の不純物が付着するのを抑制できる。絶縁層１１４ｂを形成した後、絶縁層１１４ｂの表面を大気に曝すことなく、真空中で連続的に絶縁層１１６を形成することが好ましい。連続して形成することで、絶縁層１１４ｂの表面に大気成分由来の不純物が付着するのを抑制できる。絶縁層１１４ａ、絶縁層１１４ｂ及び絶縁層１１６を連続して形成するとさらに好ましい。連続して形成することで、絶縁層１１４ａ及び絶縁層１１４ｂの表面に大気成分由来の不純物が付着するのを抑制できる。
絶縁層１１４ａ、絶縁層１１４ｂ及び絶縁層１１６を形成した後に、加熱処理（以下、第２の加熱処理と記す）を行うと好適である。第２の加熱処理により、絶縁層１１４ａ、絶縁層１１４ｂ及び絶縁層１１６に含まれる窒素酸化物を低減することができる。または、第２の加熱処理により、絶縁層１１４ａ及び絶縁層１１４ｂに含まれる酸素の一部を金属酸化物層１０８に移動させ、金属酸化物層１０８に含まれる酸素欠損及びＶｏＨを低減することができる。
第２の加熱処理としては、例えば、代表的には、４００℃未満、好ましくは３７５℃未満、さらに好ましくは、１５０℃以上３５０℃以下とする。
第２の加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、前述窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。該加熱処理には、電気炉、ＲＴＡ等を用いることができる。
以上の工程により、トランジスタ１００Ｃを作製することができる。
＜トランジスタの作製方法２＞
以下では、トランジスタの作製方法１に示した作製方法と異なる、トランジスタ１００Ｃの作製方法について説明する。なお、導電層１１２ａ及び導電層１１２ｂの形成までは、前述のトランジスタの作製方法１と同じである（図１２（Ｂ）参照）。
〔絶縁層１１４の形成〕
次に、導電層１１２ａ、導電層１１２ｂ、及び金属酸化物層１０８等を覆うように、絶縁層１１４を形成する（図１３（Ａ））。絶縁層１１４の形成方法については、トランジスタの作製方法１の記載を参照できるため、詳細な記載は省略する。なお、絶縁層１１４は、絶縁層１１４ａ及び絶縁層１１４ｂの２層構造としてもよい。本発明の一態様はこれに限定されず、例えば、絶縁層１１４ａ又は絶縁層１１４ｂのどちらか一方の単層構造としてもよい。絶縁層１１４を単層構造とすることで、生産性を高めることができ好ましい。また、絶縁層１１４を３層以上の積層構造としてもよい。
〔加熱処理〕
絶縁層１１４を形成した後に、加熱処理を行う。絶縁層１１４形成後に加熱処理を行うことにより、絶縁層１１４に含まれる窒素酸化物を低減することができる。また、加熱処理により、絶縁層１１４に含まれる酸素の一部を金属酸化物層１０８に移動させ、金属酸化物層１０８に含まれる酸素欠損及びＶｏＨを低減することができる。
加熱処理としては、例えば、代表的には、４００℃未満、好ましくは３７５℃未満、さらに好ましくは、１５０℃以上３５０℃以下とする。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、前述窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。該加熱処理には、電気炉、ＲＴＡ等を用いることができる。
〔絶縁層１１６の形成〕
次に、絶縁層１１４を覆うように、絶縁層１１６を形成する。絶縁層１１６の形成方法については、トランジスタの作製方法１の記載を参照できるため、詳細な記載は省略する。
絶縁層１１６形成後の加熱処理は、トランジスタの作製方法１の記載を参照できるため、詳細な記載は省略する。
以上の工程により、トランジスタ１００Ｃを作製することができる。
＜トランジスタの作製方法３＞
以下では、トランジスタの作製方法１に示した作製方法と異なる、トランジスタ１００Ｃの作製方法について説明する。なお、導電層１１２ａ及び導電層１１２ｂの形成までは、前述のトランジスタの作製方法１と同じである（図１２（Ｂ）参照）。
〔絶縁層１１４の形成〕
次に、導電層１１２ａ、導電層１１２ｂ、及び金属酸化物層１０８等を覆うように、絶縁層１１４ａ及び絶縁層１１４ｂを形成する（図１３（Ａ））。絶縁層１１４ａ及び絶縁層１１４ｂの形成方法については、トランジスタの作製方法１の記載を参照できるため、詳細な記載は省略する。
絶縁層１１４ａを形成した後、絶縁層１１４ａの表面を大気に曝すことなく、真空中で連続的に絶縁層１１４ｂを形成することが好ましい。連続して形成することで、絶縁層１１４ａの表面に大気成分由来の不純物が付着するのを抑制できる。
〔絶縁層１１６の形成〕
次に、絶縁層１１４を覆うように、絶縁層１１６を形成する。
絶縁層１１６として、前述した材料を用いることができる。例えば、絶縁層１１６として酸化アルミニウムを用いることができる。また、例えば、絶縁層１１６としてＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。Ｉｎ−Ｇａ−Ｚｎ酸化物は、その組成としてガリウムの割合がインジウムの割合よりも大きい（例えば原子数比でＩｎ：Ｇａ：Ｚｎ＝１：３：２）と、絶縁層１１６のバンドギャップが大きくなり好ましい。絶縁層１１６の形成にはスパッタリング装置を用いることができる。絶縁層１１４ｂ上に絶縁層１１６を形成する際の成膜装置内部の断面模式図を図１３（Ｂ）に示す。図１３（Ｂ）は、スパッタリング装置内部に設置されたターゲット１９１と、ターゲット１９１の下方に形成されるプラズマ１９２とが、模式的に表されている。
まず、絶縁層１１６を形成する際に、酸素ガスを含む雰囲気にてプラズマを放電させる。その際に、絶縁層１１６の被形成面となる絶縁層１１４ｂ中に、酸素１３０ｂが添加される。また、絶縁層１１６を形成する際に、酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。酸素１３０ｂは、絶縁層１１４ａ及び絶縁層１１４ｂに供給される場合がある。
絶縁層１１６を形成する際の成膜ガス全体に占める酸素ガスの割合としては、０％より大きく１００％以下、好ましくは１０％以上１００％以下、さらに好ましくは３０％以上１００％以下である。
絶縁層１１４ａを形成した後、絶縁層１１４ａの表面を大気に曝すことなく、真空中で連続的に絶縁層１１４ｂを形成することが好ましい。連続して形成することで、絶縁層１１４ａの表面に大気成分由来の不純物が付着するのを抑制できる。絶縁層１１４ｂを形成した後、絶縁層１１４ｂの表面を大気に曝すことなく、真空中で連続的に絶縁層１１６を形成することが好ましい。連続して形成することで、絶縁層１１４ｂの表面に大気成分由来の不純物が付着するのを抑制できる。絶縁層１１４ａ、絶縁層１１４ｂ及び絶縁層１１６を連続して形成するとさらに好ましい。連続して形成することで、絶縁層１１４ａ及び絶縁層１１４ｂの表面に大気成分由来の不純物が付着するのを抑制できる。
絶縁層１１４ａ、絶縁層１１４ｂ及び絶縁層１１６を形成した後に、加熱処理を行うと好適である。該加熱処理により、絶縁層１１４ａ、絶縁層１１４ｂ及び絶縁層１１６に含まれる窒素酸化物を低減することができる。または、該加熱処理により、絶縁層１１４ａ及び絶縁層１１４ｂに含まれる酸素の一部を金属酸化物層１０８に移動させ、金属酸化物層１０８に含まれる酸素欠損及びＶｏＨを低減することができる。
絶縁層１１６形成後の加熱処理は、トランジスタの作製方法１の記載を参照できるため、詳細な記載は省略する。
以上の工程により、トランジスタ１００Ｃを作製することができる。
＜トランジスタの作製方法４＞
以下では、トランジスタの作製方法１及びトランジスタの作製方法３に示した作製方法と異なる、トランジスタ１００Ｃの作製方法について説明する。なお、導電層１１２ａ及び導電層１１２ｂの形成までは、前述のトランジスタの作製方法１と同じである（図１２（Ｂ）参照）。
〔絶縁層１１４の形成〕
次に、導電層１１２ａ、導電層１１２ｂ、及び金属酸化物層１０８等を覆うように、絶縁層１１４ａ及び絶縁層１１４ｂを形成する（図１３（Ａ））。絶縁層１１４ａ及び絶縁層１１４ｂの形成方法については、トランジスタの作製方法１の記載を参照できるため、詳細な記載は省略する。
絶縁層１１４ａを形成した後、絶縁層１１４ａの表面を大気に曝すことなく、真空中で連続的に絶縁層１１４ｂを形成することが好ましい。連続して形成することで、絶縁層１１４ａの表面に大気成分由来の不純物が付着するのを抑制できる。
絶縁層１１４ｂを形成した後に、加熱処理を行ってもよい。該加熱処理により、絶縁層１１４ａ及び絶縁層１１４ｂに含まれる窒素酸化物を低減することができる。また、該加熱処理により、絶縁層１１４ａ、絶縁層１１４ｂに含まれる酸素の一部を金属酸化物層１０８に移動させ、金属酸化物層１０８に含まれる酸素欠損、ＶｏＨを低減できる。
該加熱処理の温度は、代表的には、１５０℃以上４００℃以下、好ましくは３００℃以上４００℃以下、好ましくは３２０℃以上３７０℃以下とする。該加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、前述窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。該加熱処理には、電気炉、ＲＴＡ装置等を用いることができる。
〔酸素供給処理〕
次に、絶縁層１１４ｂを覆って導電膜１３４を形成する（図１４（Ａ））。
導電膜１３４としては、金属酸化物膜、若しくは金属膜または合金膜を用いることができる。導電膜１３４の厚さは、極めて薄いことが好ましく、例えば１ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上１５ｎｍ以下、より好ましくは３ｎｍ以上１０ｎｍ以下、代表的には５ｎｍ程度とすることができる。
導電膜１３４に用いることのできる金属酸化物としては、例えば、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物等が挙げられる。
また、導電膜１３４として、アルミニウム、チタン、クロム、鉄、コバルト、ニッケル、銅、亜鉛、ガリウム、モリブデン、銀、インジウム、錫、タンタル、タングステンなどを含む金属膜または合金膜を用いることができる。
なお、導電膜１３４として、シリコンやゲルマニウム等の単体のほか、これら化合物半導体、酸化物半導体などを含む半導体膜を用いてもよい。
ここで、導電膜１３４として金属酸化物を用い、酸素を含む雰囲気下でスパッタリング法等により成膜すると、成膜時においても絶縁層１１４ａ及び絶縁層１１４ｂ中に酸素を供給できるため好ましい。
導電膜１３４の形成工程にかかる最高温度は、３５０℃以下、好ましくは３４０℃以下、より好ましくは３３０℃以下、さらに好ましくは３００℃以下とする。
続いて、導電膜１３４を介して絶縁層１１４ａ及び絶縁層１１４ｂに酸素１３０ｃを供給する処理（以下、酸素供給処理ともいう）を行う（図１４（Ｂ））。
酸素供給処理としては、酸素雰囲気下におけるプラズマ処理（酸素プラズマ処理ともいう）を用いることが好ましい。酸素がプラズマ化することにより、酸素ラジカル、酸素原子、または酸素イオンを絶縁層１１４ａ及び絶縁層１１４ｂに導電膜１３４を介して添加することができる。装置に導入するガスにおける酸素流量比は高いほど好ましく、５０％以上１００％以下、好ましくは６０％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは１００％とする。
特に、処理装置として平行平板型の一対の電極を有する処理装置を用いることが好ましい。このとき、一対の電極間にバイアス電圧が印加される状態でプラズマ処理を行うことで、より多くの酸素を絶縁層１１４ａ及び絶縁層１１４ｂに供給することができる。バイアス電圧は、例えば酸素プラズマ中の酸素イオンが、基板側に移動しやすくなるように印加する。酸素プラズマ中の酸素イオンは、例えばＯ＋またはＯ２＋などの正の電荷を帯びやすいため、基板側に位置する電極が負電位となるようにバイアス電圧を印加すると、基板側に酸素イオンが移動しやすくなる。
ここで、導電膜１３４を設けずに絶縁層１１４ａ及び絶縁層１１４ｂに対して直接酸素供給処理を行った場合、絶縁層１１４ａ及び絶縁層１１４ｂに供給された酸素の一部が、再度外部へ脱離してしまう場合がある。しかしながら本作製方法例では、絶縁層１１４ａ及び絶縁層１１４ｂ上に導電膜１３４が設けられていることにより、絶縁層１１４ａ及び絶縁層１１４ｂに供給された酸素が再度外部へ脱離してしまうことを防ぐことができる。また、導電膜１３４により、絶縁層１１４ａ及び絶縁層１１４ｂへのダメージを緩和することができる。
また、絶縁層１１４ａ及び絶縁層１１４ｂ上の導電膜１３４は、酸素供給処理において一対の電極間にバイアス電圧が印加されると、イオン化した酸素をひきつけやすくなるといった効果を奏する。したがって、導電膜１３４を設けることでバイアス電圧を印加することによる効果を相乗的に高めることができる。
また、処理装置として、ドライエッチング装置、アッシング装置、ＰＥＣＶＤ装置などを用いると、他の処理と装置を共有できるため好ましい。特に、アッシング装置を用いることが好ましい。
酸素供給処理は、例えば室温以上３５０℃以下、好ましくは１５０℃以上３５０℃未満、より好ましくは２００℃以上３４０℃以下の温度で行うことが好ましい。
また、処理装置が有する一対の電極間にバイアス電圧を印加する場合、そのバイアス電圧を例えば１０Ｖ以上１ｋＶ以下とすればよい。または、バイアスの電力密度を例えば１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下とすればよい。
なお、酸素供給処理は前述に限られず、導電膜１３４を介して絶縁層１１４ａ及び絶縁層１１４ｂに酸素を供給可能な方法を用いることができる。例えばイオン注入法、イオンドーピング法またはプラズマイマージョンイオンインプランテーション法などを用いて、導電膜を介して酸素を絶縁膜に供給してもよい。または、酸素雰囲気下で加熱処理を行ってもよい。このような処理を用いた場合にも、導電膜１３４は絶縁層１１４ａ及び絶縁層１１４ｂに供給された酸素が脱離することを防ぐキャップ膜として機能させること、及び、絶縁層１１４ａ及び絶縁層１１４ｂへのダメージを緩和する緩和層として機能させることができる。
酸素供給処理を経ることにより、導電膜１３４が脆化する場合がある。また特に導電膜１３４に金属または合金を用いた場合には、酸素供給処理により酸化されて抵抗値が高くなる、または一部がエッチングされ、薄膜化してしまう場合もある。このような場合には導電膜１３４をエッチングにより除去することが好ましい。
図１４（Ｃ）には、導電膜１３４をエッチングした後の断面図を示している。
導電膜１３４のエッチング工程にかかる最高温度は、３５０℃以下、好ましくは３４０℃以下、より好ましくは３３０℃以下、さらに好ましくは３００℃以下とする。
なお、酸素供給処理として、導電膜１３４を設けずに酸素を含む雰囲気下におけるプラズマ処理を行ってもよい。導電膜１３４を設けないことにより、生産性を高めることができる。
〔絶縁層１１６の形成〕
次に、絶縁層１１４を覆うように、絶縁層１１６を形成する。絶縁層１１６の形成方法については、トランジスタの作製方法１の記載を参照できるため、詳細な記載は省略する。
以上の工程により、トランジスタ１００Ｃを作製することができる。
以上がトランジスタの作製方法例についての説明である。
本実施の形態で例示した構成例、作製方法例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、作製方法例、または図面等と適宜組み合わせて実施することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の一例について説明を行う。
＜構成例＞
図１５（Ａ）は、表示装置の一例を示す上面図である。図１５（Ａ）に示す表示装置７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図１５（Ａ）には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びゲートドライバ回路部７０６と、それぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に形成する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装置であるトランジスタを適用することができる。
また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、例えば、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ素子（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクトロウェッティング素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）ディスプレイ（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マイクロ・シャッター（ＤＭＳ）素子、インターフェロメトリック・モジュレーション（ＩＭＯＤ）素子など）、圧電セラミックディスプレイなどが挙げられる。
また、ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク素子又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素によって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
また、カラー化方式としては、前述の白色発光からの発光の一部をカラーフィルタを通すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
図１５（Ｂ）に示す表示装置７００Ａは、大型の画面を有する電子機器に好適に用いることのできる表示装置である。例えばテレビジョン装置、モニタ装置、デジタルサイネージなどに好適に用いることができる。
表示装置７００Ａは、複数のソースドライバＩＣ７２１と、一対のゲートドライバ回路７２２を有する。
複数のソースドライバＩＣ７２１は、それぞれＦＰＣ７２３に取り付けられている。また、複数のＦＰＣ７２３は、一方の端子が基板７０１に、他方の端子がプリント基板７２４にそれぞれ接続されている。ＦＰＣ７２３を折り曲げることで、プリント基板７２４を画素部７０２の裏側に配置して、電気機器に実装することができる。
一方、ゲートドライバ回路７２２は、基板７０１上に形成されている。これにより、狭額縁の電子機器を実現できる。
このような構成とすることで、大型で且つ高解像度な表示装置を実現できる。例えば画面サイズが対角３０インチ以上、４０インチ以上、５０インチ以上、または６０インチ以上の表示装置に適用することができる。また、解像度がフルハイビジョン、４Ｋ２Ｋ、または８Ｋ４Ｋなどといった極めて高解像度の表示装置を実現することができる。
＜断面構成例＞
以下では、表示素子として液晶素子及びＥＬ素子を用いる構成について、図１６乃至図１８を用いて説明する。なお、図１６及び図１７は、図１５（Ａ）に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図１８は、図１５に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成である。
まず、図１６乃至図１８に示す共通部分について最初に説明し、次に異なる部分について以下説明する。
〔表示装置の共通部分に関する説明〕
図１６乃至図１８に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
トランジスタ７５０及びトランジスタ７５２は、実施の形態１で例示したトランジスタを適用することができる。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
容量素子７９０は、トランジスタ７５０が有する第１のゲート電極と機能する導電膜と同一の導電膜を加工する工程を経て形成される下部電極と、トランジスタ７５０が有する第２のゲート電極として機能する導電膜と同一の導電膜を加工する工程を経て形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０が有する第１のゲート絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜、及びトランジスタ７５０上の保護絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。
また、図１６乃至図１８において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上に平坦化絶縁膜７７０が設けられている。
また、図１６乃至図１８においては、画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２と、を同じ構造のトランジスタを用いる構成について例示したが、これに限定されない。例えば、画素部７０２と、ソースドライバ回路部７０４とは、異なるトランジスタを用いてもよい。具体的には、画素部７０２にトップゲート型のトランジスタを用い、ソースドライバ回路部７０４にボトムゲート型のトランジスタを用いる構成、あるいは画素部７０２にボトムゲート型のトランジスタを用い、ソースドライバ回路部７０４にトップゲート型のトランジスタを用いる構成などが挙げられる。なお、前述のソースドライバ回路部７０４を、ゲートドライバ回路部と読み替えてもよい。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていても良い。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
〔液晶素子を用いる表示装置の構成例〕
図１６に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ、対向電極としての機能を有する。図１６に示す表示装置７００は、導電膜７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極またはドレイン電極として機能する導電膜と電気的に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。
導電膜７７２に可視光において反射性のある導電膜を用いる場合、表示装置７００は、反射型の液晶表示装置となる。また、導電膜７７２に可視光において透光性のある導電膜を用いる場合、表示装置７００は、透過型の液晶表示装置となる。反射型の液晶表示装置の場合、視認側に偏光板を設ける。一方、透過型の液晶表示装置の場合、液晶素子を挟む一対の偏光板を設ける。
また、導電膜７７２上の構成を変えることで、液晶素子の駆動方式を変えることができる。この場合の一例を図１７に示す。また、図１７に示す表示装置７００は、液晶素子の駆動方式として横電界方式（例えば、ＦＦＳモード）を用いる構成の一例である。図１７に示す構成の場合、導電膜７７２上に絶縁膜７７３が設けられ、絶縁膜７７３上に導電膜７７４が設けられる。この場合、導電膜７７４は、共通電極（コモン電極ともいう）としての機能を有し、絶縁膜７７３を介して、導電膜７７２と導電膜７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。
また、図１６及び図１７において図示しないが、導電膜７７２または導電膜７７４のいずれか一方または双方に、液晶層７７６と接する側に、それぞれ配向膜を設ける構成としてもよい。また、図１６及び図１７において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要である。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。また、ブルー相を示す液晶材料は、視野角依存性が小さい。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
〔発光素子を用いる表示装置〕
図１８に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜７７２、ＥＬ層７８６、及び導電膜７８８を有する。図１８に示す表示装置７００は、画素毎に設けられる発光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができる。なお、ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。また、１２族と１６族、１３族と１５族、または１４族と１６族の元素グループを含む材料を用いてもよい。または、カドミウム（Ｃｄ）、セレン（Ｓｅ）、亜鉛（Ｚｎ）、硫黄（Ｓ）、リン（Ｐ）、インジウム（Ｉｎ）、テルル（Ｔｅ）、鉛（Ｐｂ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、等の元素を有する量子ドット材料を用いてもよい。
図１８に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７７２上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７７２の一部を覆う。なお、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について、例示するが、これに限定されない。例えば、導電膜７７２側に光を射出するボトムエミッション構造や、導電膜７７２及び導電膜７８８の双方に光を射出するデュアルエミッション構造にも適用することができる。
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図１８に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層７８６を画素毎に島状形成する、すなわち塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
〔表示装置に入出力装置を設ける構成例〕
また、図１６乃至図１８に示す表示装置７００に入出力装置を設けてもよい。当該入出力装置としては、例えば、タッチパネル等が挙げられる。
図１７に示す表示装置７００にタッチパネル７９１を設ける構成を図１９に、図１８に示す表示装置７００にタッチパネル７９１を設ける構成を図２０に、それぞれ示す。
図１９は図１７に示す表示装置７００にタッチパネル７９１を設ける構成の断面図であり、図２０は図１８に示す表示装置７００にタッチパネル７９１を設ける構成の断面図である。
まず、図１９及び図２０に示すタッチパネル７９１について、以下説明を行う。
図１９及び図２０に示すタッチパネル７９１は、基板７０５と着色膜７３６との間に設けられる、所謂インセル型のタッチパネルである。タッチパネル７９１は、遮光膜７３８、及び着色膜７３６を形成する前に、基板７０５側に形成すればよい。
なお、タッチパネル７９１は、遮光膜７３８と、絶縁膜７９２と、電極７９３と、電極７９４と、絶縁膜７９５と、電極７９６と、絶縁膜７９７と、を有する。例えば、指やスタイラスなどの被検知体が近づくことで生じうる、電極７９３と電極７９４との間の容量の変化を検知することができる。
また、図１９及び図２０に示すトランジスタ７５０の上方においては、電極７９３と、電極７９４との交差部を明示している。電極７９６は、絶縁膜７９５に設けられた開口部を介して、電極７９４を挟む２つの電極７９３と電気的に接続されている。なお、図１９及び図２０においては、電極７９６が設けられる領域を画素部７０２に設ける構成を例示したが、これに限定されず、例えば、ソースドライバ回路部７０４に形成してもよい。
電極７９３及び電極７９４は、遮光膜７３８と重なる領域に設けられる。また、図１９に示すように、電極７９３は、発光素子７８２と重ならないように設けられると好ましい。また、図２０に示すように、電極７９３は、液晶素子７７５と重ならないように設けられると好ましい。別言すると、電極７９３は、発光素子７８２及び液晶素子７７５と重なる領域に開口部を有する。すなわち、電極７９３はメッシュ形状を有する。このような構成とすることで、電極７９３は、発光素子７８２が射出する光を遮らない構成とすることができる。または、電極７９３は、液晶素子７７５を透過する光を遮らない構成とすることができる。したがって、タッチパネル７９１を配置することによる輝度の低下が極めて少ないため、視認性が高く、且つ消費電力が低減された表示装置を実現できる。なお、電極７９４も同様の構成とすればよい。
また、電極７９３及び電極７９４が発光素子７８２と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。または、電極７９３及び電極７９４が液晶素子７７５と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。
そのため、可視光の透過率が高い酸化物材料を用いた電極と比較して、電極７９３及び電極７９４の抵抗を低くすることが可能となり、タッチパネルのセンサ感度を向上させることができる。
例えば、電極７９３、７９４、７９６には、導電性のナノワイヤを用いてもよい。当該ナノワイヤは、直径の平均値が１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは５ｎｍ以上２５ｎｍ以下の大きさとすればよい。また、前述ナノワイヤとしては、Ａｇナノワイヤ、Ｃｕナノワイヤ、またはＡｌナノワイヤ等の金属ナノワイヤ、あるいは、カーボンナノチューブなどを用いればよい。例えば、電極６６４、６６５、６６７のいずれか一つあるいは全部にＡｇナノワイヤを用いる場合、可視光における光透過率を８９％以上、シート抵抗値を４０Ω／□以上１００Ω／□以下とすることができる。
また、図１９及び図２０においては、インセル型のタッチパネルの構成について例示したが、これに限定されない。例えば、表示装置７００上に形成する、所謂オンセル型のタッチパネルや、表示装置７００に貼り合わせて用いる、所謂アウトセル型のタッチパネルとしてもよい。
このように、本発明の一態様の表示装置は、様々な形態のタッチパネルと組み合わせて用いることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図２１を用いて説明を行う。
＜表示装置の回路構成＞
図２１（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また、複数の画素回路５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図２１（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
図２１（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
また、図２１（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
ここで、図２２に、図２１（Ａ）とは異なる構成を示す。図２２では、ソース線方向に配列する複数の画素を挟むように、一対のソース線（例えばソース線ＤＬａ１とソース線ＤＬｂ１）が配置されている。また、隣接する２本のゲート線（例えばゲート線ＧＬ＿１とゲート線ＧＬ＿２）が電気的に接続されている。
また、ゲート線ＧＬ＿１に接続される画素は、片方のソース線（ソース線ＤＬａ１、ソース線ＤＬａ２等）に接続され、ゲート線ＧＬ＿２に接続される画素は、他方のソース線（ソース線ＤＬｂ１、ソース線ＤＬｂ２等）に接続される。
このような構成とすることで、２本のゲート線を同時に選択することができる。これにより、一水平期間の長さを、図２１（Ａ）に示す構成と比較して２倍にすることができる。これにより、表示装置の高解像度化、及び大画面化が容易となる。
また、図２１（Ａ）に示す複数の画素回路５０１は、例えば、図２１（Ｂ）に示す構成とすることができる。
図２１（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを適用することができる。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、前述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図２１（Ｂ）の画素回路５０１を有する表示装置では、例えば、図２１（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図２１（Ａ）に示す複数の画素回路５０１は、例えば、図２１（Ｃ）に示す構成とすることができる。
また、図２１（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる配線（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
図２１（Ｃ）の画素回路５０１を有する表示装置では、例えば、図２１（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様の電子機器について、図面を参照して説明する。
以下で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両立された電子機器とすることができる。
本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。また、表示部の画面サイズとしては、対角２０インチ以上、または対角３０インチ以上、または対角５０インチ以上、対角６０インチ以上、または対角７０インチ以上とすることもできる。
電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
本発明の一態様の電子機器または照明装置は、家屋もしくはビルの内壁もしくは外壁、または、自動車の内装もしくは外装の曲面に沿って組み込むことができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
図２３（Ａ）にテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
表示部７０００に、本発明の一態様の表示装置を適用することができる。
図２３（Ａ）に示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることで操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２３（Ｂ）に、ノート型パーソナルコンピュータ７２００を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
表示部７０００に、本発明の一態様の表示装置を適用することができる。
図２３（Ｃ）、（Ｄ）に、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）の一例を示す。
図２３（Ｃ）に示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
また、図２３（Ｄ）は円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
図２３（Ｃ）、（Ｄ）において、表示部７０００に、本発明の一態様の表示装置を適用することができる。
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
また、図２３（Ｃ）、（Ｄ）に示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本発明の一態様の表示装置を適用することのできるテレビジョン装置の例について、図面を参照して説明する。
図２４（Ａ）に、テレビジョン装置６００のブロック図を示す。
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
テレビジョン装置６００は、制御部６０１、記憶部６０２、通信制御部６０３、画像処理回路６０４、デコーダ回路６０５、映像信号受信部６０６、タイミングコントローラ６０７、ソースドライバ６０８、ゲートドライバ６０９、表示パネル６２０等を有する。
前述実施の形態で例示した表示装置は、図２４（Ａ）における表示パネル６２０に適用することができる。これにより、大型且つ高解像度であって、視認性に優れたテレビジョン装置６００を実現できる。
制御部６０１は、例えば中央演算装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）として機能することができる。例えば制御部６０１は、システムバス６３０を介して記憶部６０２、通信制御部６０３、画像処理回路６０４、デコーダ回路６０５及び映像信号受信部６０６等のコンポーネントを制御する機能を有する。
制御部６０１と各コンポーネントとは、システムバス６３０を介して信号の伝達が行われる。また制御部６０１は、システムバス６３０を介して接続された各コンポーネントから入力される信号を処理する機能、各コンポーネントへ出力する信号を生成する機能等を有し、これによりシステムバス６３０に接続された各コンポーネントを統括的に制御することができる。
記憶部６０２は、制御部６０１及び画像処理回路６０４がアクセス可能なレジスタ、キャッシュメモリ、メインメモリ、二次メモリなどとして機能する。
二次メモリとして用いることのできる記憶装置としては、例えば書き換え可能な不揮発性の記憶素子が適用された記憶装置を用いることができる。例えば、フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などを用いることができる。
また、レジスタ、キャッシュメモリ、メインメモリなどの一時メモリとして用いることのできる記憶装置としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）や、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性の記憶素子を用いてもよい。
例えば、メインメモリに設けられるＲＡＭとしては、例えばＤＲＡＭが用いられ、制御部６０１の作業空間として仮想的にメモリ空間が割り当てられ利用される。記憶部６０２に格納されたオペレーティングシステム、アプリケーションプログラム、プログラムモジュール、プログラムデータ等は、実行のためにＲＡＭにロードされる。ＲＡＭにロードされたこれらのデータやプログラム、プログラムモジュールは、制御部６０１に直接アクセスされ、操作される。
一方、ＲＯＭには書き換えを必要としないＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）やファームウェア等を格納することができる。ＲＯＭとしては、マスクＲＯＭや、ＯＴＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等を用いることができる。ＥＰＲＯＭとしては、紫外線照射により記憶データの消去を可能とするＵＶ−ＥＰＲＯＭ（Ｕｌｔｒａ−Ｖｉｏｌｅｔ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリなどが挙げられる。
また、記憶部６０２の他に、取り外し可能な記憶装置を接続可能な構成としてもよい。例えばストレージデバイスとして機能するハードディスクドライブ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ：ＨＤＤ）やソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ）などの記録メディアドライブ、フラッシュメモリ、ブルーレイディスク、ＤＶＤなどの記録媒体と接続する端子を有することが好ましい。これにより、映像を記録することができる。
通信制御部６０３は、コンピュータネットワークを介して行われる通信を制御する機能を有する。例えば、制御部６０１からの命令に応じてコンピュータネットワークに接続するための制御信号を制御し、当該信号をコンピュータネットワークに発信する。これによって、Ｗｏｒｌｄ Ｗｉｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに接続し、通信を行うことができる。
また、通信制御部６０３は、Ｗｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等の通信規格を用いてコンピュータネットワークまたは他の電子機器と通信する機能を有していてもよい。
通信制御部６０３は、無線により通信する機能を有していてもよい。例えばアンテナと高周波回路（ＲＦ回路）を設け、ＲＦ信号の送受信を行えばよい。高周波回路は、各国法制により定められた周波数帯域の電磁信号と電気信号とを相互に変換し、当該電磁信号を用いて無線で他の通信機器との間で通信を行うための回路である。実用的な周波数帯域として数１０ｋＨｚ乃至数１０ＧＨｚが一般に用いられている。アンテナと接続される高周波回路には、複数の周波数帯域に対応した高周波回路部を有し、高周波回路部は、増幅器（アンプ）、ミキサ、フィルタ、ＤＳＰ、ＲＦトランシーバ等を有する構成とすることができる。
映像信号受信部６０６は、例えばアンテナ、復調回路、及びＡ−Ｄ変換回路（アナログ−デジタル変換回路）等を有する。復調回路は、アンテナから入力した信号を復調する機能を有する。またＡ−Ｄ変換回路は、復調されたアナログ信号をデジタル信号に変換する機能を有する。映像信号受信部６０６で処理された信号は、デコーダ回路６０５に送られる。
デコーダ回路６０５は、映像信号受信部６０６から入力されるデジタル信号に含まれる映像データを、送信される放送規格の仕様に従ってデコードし、画像処理回路に送信する信号を生成する機能を有する。例えば８Ｋ放送における放送規格としては、Ｈ．２６５ ｜ ＭＰＥＧ−Ｈ Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｖｉｄｅｏ Ｃｏｄｉｎｇ（略称：ＨＥＶＣ）などがある。
映像信号受信部６０６が有するアンテナにより受信できる放送電波としては、地上波、または衛星から送信される電波などが挙げられる。またアンテナにより受信できる放送電波として、アナログ放送、デジタル放送などがあり、また映像及び音声、または音声のみの放送などがある。例えばＵＨＦ帯（約３００ＭＨｚ乃至３ＧＨｚ）またはＶＨＦ帯（３０ＭＨｚ乃至３００ＭＨｚ）のうちの特定の周波数帯域で送信される放送電波を受信することができる。また例えば、複数の周波数帯域で受信した複数のデータを用いることで、転送レートを高くすることができ、より多くの情報を得ることができる。これによりフルハイビジョンを超える解像度を有する映像を、表示パネル６２０に表示させることができる。例えば、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
また、映像信号受信部６０６及びデコーダ回路６０５は、コンピュータネットワークを介したデータ伝送技術により送信された放送のデータを用いて、画像処理回路６０４に送信する信号を生成する構成としてもよい。このとき、受信する信号がデジタル信号の場合には、映像信号受信部６０６は復調回路及びＡ−Ｄ変換回路等を有していなくてもよい。
画像処理回路６０４は、デコーダ回路６０５から入力される映像信号に基づいて、タイミングコントローラ６０７に出力する映像信号を生成する機能を有する。
またタイミングコントローラ６０７は、画像処理回路６０４が処理を施した映像信号等に含まれる同期信号を基に、ゲートドライバ６０９及びソースドライバ６０８に出力する信号（クロック信号、スタートパルス信号などの信号）を生成する機能を有する。また、タイミングコントローラ６０７は、前述信号に加え、ソースドライバ６０８に出力するビデオ信号を生成する機能を有する。
表示パネル６２０は、複数の画素６２１を有する。各画素６２１は、ゲートドライバ６０９及びソースドライバ６０８から供給される信号により駆動される。ここでは、画素数が７６８０×４３２０である、８Ｋ４Ｋ規格に応じた解像度を有する表示パネルの例を示している。なお、表示パネル６２０の解像度はこれに限られず、フルハイビジョン（画素数１９２０×１０８０）または４Ｋ２Ｋ（画素数３８４０×２１６０）等の規格に応じた解像度であってもよい。
図２４（Ａ）に示す制御部６０１や画像処理回路６０４としては、例えばプロセッサを有する構成とすることができる。例えば、制御部６０１は、中央演算装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）として機能するプロセッサを用いることができる。また、画像処理回路６０４として、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の他のプロセッサを用いることができる。また制御部６０１や画像処理回路６０４に、前述プロセッサをＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＦＰＡＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｎａｌｏｇ Ａｒｒａｙ）といったＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）によって実現した構成としてもよい。
プロセッサは、種々のプログラムからの命令を解釈し実行することで、各種のデータ処理やプログラム制御を行う。プロセッサにより実行しうるプログラムは、プロセッサが有するメモリ領域に格納されていてもよいし、別途設けられる記憶装置に格納されていてもよい。
また、制御部６０１、記憶部６０２、通信制御部６０３、画像処理回路６０４、デコーダ回路６０５、及び映像信号受信部６０６、及びタイミングコントローラ６０７のそれぞれが有する機能のうち、２つ以上の機能を１つのＩＣチップに集約させ、システムＬＳＩを構成してもよい。例えば、プロセッサ、デコーダ回路、チューナ回路、Ａ−Ｄ変換回路、ＤＲＡＭ、及びＳＲＡＭ等を有するシステムＬＳＩとしてもよい。
なお、制御部６０１や、他のコンポーネントが有するＩＣ等に、チャネル形成領域に酸化物半導体を用い、極めて低いオフ電流が実現されたトランジスタを利用することもできる。当該トランジスタは、オフ電流が極めて低いため、当該トランジスタを記憶素子として機能する容量素子に流入した電荷（データ）を保持するためのスイッチとして用いることで、データの保持期間を長期にわたり確保することができる。この特性を制御部６０１等のレジスタやキャッシュメモリに用いることで、必要なときだけ制御部６０１を動作させ、他の場合には直前の処理の情報を当該記憶素子に待避させることにより、ノーマリーオフコンピューティングが可能となる。これにより、テレビジョン装置６００の低消費電力化を図ることができる。
なお、図２４（Ａ）で例示するテレビジョン装置６００の構成は一例であり、全ての構成要素を含む必要はない。テレビジョン装置６００は、図２４（Ａ）に示す構成要素のうち必要な構成要素を有していればよい。また、テレビジョン装置６００は、図２４（Ａ）に示す構成要素以外の構成要素を有していてもよい。
例えば、テレビジョン装置６００は、図２４（Ａ）に示す構成のほか、外部インターフェース、音声出力部、タッチパネルユニット、センサユニット、カメラユニットなどを有していてもよい。例えば外部インターフェースとしては、例えばＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）端子、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）接続用端子、電源受給用端子、音声出力用端子、音声入力用端子、映像出力用端子、映像入力用端子などの外部接続端子、赤外線、可視光、紫外線などを用いた光通信用の送受信機、筐体に設けられた物理ボタンなどがある。また、例えば音声入出力部としては、サウンドコントローラ、マイクロフォン、スピーカなどがある。
以下では、画像処理回路６０４についてより詳細な説明を行う。
画像処理回路６０４は、デコーダ回路６０５から入力される映像信号に基づいて、画像処理を実行する機能を有することが好ましい。
画像処理としては、例えばノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などが挙げられる。色調補正処理や輝度調整処理としては、例えばガンマ補正などがある。
また、画像処理回路６０４は、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間などの処理を実行する機能を有していることが好ましい。
例えば、ノイズ除去処理としては、文字などの輪郭の周辺に生じるモスキートノイズ、高速の動画で生じるブロックノイズ、ちらつきを生じるランダムノイズ、解像度のアップコンバートにより生じるドットノイズなどのさまざまなノイズを除去する。
階調変換処理は、画像の階調を表示パネル６２０の出力特性に対応した階調へ変換する処理である。例えば階調数を大きくする場合、小さい階調数で入力された画像に対して、各画素に対応する階調値を補間して割り当てることで、ヒストグラムを平滑化する処理を行うことができる。また、ダイナミックレンジを広げる、ハイダイナミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。
また、画素間補間処理は、解像度をアップコンバートした際に、本来存在しないデータを補間する。例えば、目的の画素の周囲の画素を参照し、それらの中間色を表示するようにデータを補間する。
また、色調補正処理は、画像の色調を補正する処理である。また輝度補正処理は、画像の明るさ（輝度コントラスト）を補正する処理である。例えば、テレビジョン装置６００が設けられる空間の照明の種類や輝度、または色純度などを検知し、それに応じて表示パネル６２０に表示する画像の輝度や色調が最適となるように補正する。または、表示する画像と、あらかじめ保存してある画像リスト内の様々な場面の画像と、を照合し、最も近い場面の画像に適した輝度や色調に表示する画像を補正する機能を有していてもよい。
フレーム間補間は、表示する映像のフレーム周波数を増大させる場合に、本来存在しないフレーム（補間フレーム）の画像を生成する。例えば、ある２枚の画像の差分から２枚の画像の間に挿入する補間フレームの画像を生成する。または２枚の画像の間に複数枚の補間フレームの画像を生成することもできる。例えばデコーダ回路６０５から入力される映像信号のフレーム周波数が６０Ｈｚであったとき、複数枚の補間フレームを生成することで、タイミングコントローラ６０７に出力する映像信号のフレーム周波数を、２倍の１２０Ｈｚ、または４倍の２４０Ｈｚ、または８倍の４８０Ｈｚなどに増大させることができる。
また、画像処理回路６０４は、ニューラルネットワークを利用して、画像処理を実行する機能を有していることが好ましい。図２４（Ａ）では、画像処理回路６０４がニューラルネットワーク６１０を有している例を示している。
例えば、ニューラルネットワーク６１０により、例えば映像に含まれる画像データから特徴抽出を行うことができる。また画像処理回路６０４は、抽出された特徴に応じて最適な補正方法を選択することや、または補正に用いるパラメータを選択することができる。
または、ニューラルネットワーク６１０自体に画像処理を行う機能を持たせてもよい。すなわち、画像処理を施す前の画像データをニューラルネットワーク６１０に入力することで、画像処理が施された画像データを出力させる構成としてもよい。
また、ニューラルネットワーク６１０に用いる重み係数のデータは、データテーブルとして記憶部６０２に格納される。当該重み係数を含むデータテーブルは、例えば通信制御部６０３により、コンピュータネットワークを介して最新のものに更新することができる。または、画像処理回路６０４が学習機能を有し、重み係数を含むデータテーブルを更新可能な構成としてもよい。
図２４（Ｂ）に、画像処理回路６０４が有するニューラルネットワーク６１０の概略図を示す。
なお、本明細書等においてニューラルネットワークとは、生物の神経回路網を模し、学習によってニューロンどうしの結合強度を決定し、問題解決能力を持たせるモデル全般を指す。ニューラルネットワークは入力層、中間層（隠れ層ともいう）、出力層を有する。ニューラルネットワークのうち、２層以上の中間層を有するものをディープラーニング（またはディープニューラルネットワーク（ＤＮＮ））という。
また、本明細書等において、ニューラルネットワークについて述べる際に、既にある情報からニューロンとニューロンの結合強度（重み係数とも言う）を決定することを「学習」と呼ぶ場合がある。また、本明細書等において、学習によって得られた結合強度を用いてニューラルネットワークを構成し、そこから新たな結論を導くことを「推論」と呼ぶ場合がある。
ニューラルネットワーク６１０は、入力層６１１、１つ以上の中間層６１２、及び出力層６１３を有する。入力層６１１には入力データが入力される。出力層６１３からは出力データが出力される。
入力層６１１、中間層６１２、及び出力層６１３には、それぞれニューロン６１５を有する。ここでニューロン６１５は、積和演算を実現しうる回路素子（積和演算素子）を指す。図２４（Ｂ）では、２つの層が有する２つのニューロン６１５間におけるデータの入出力方向を矢印で示している。
それぞれの層における演算処理は、前層が有するニューロン６１５の出力と重み係数との積和演算により実行される。例えば、入力層６１１の第ｉ番目のニューロンの出力をｘｉとし、出力ｘｉと次の中間層６１２の第ｊニューロンとの結合強度（重み係数）をｗｊｉとすると、当該中間層の第ｊニューロンの出力はｙｊ＝ｆ（Σｗｊｉ・ｘｉ）である。なお、ｉ、ｊは１以上の整数とする。ここで、ｆ（ｘ）は活性化関数でシグモイド関数、閾値関数などを用いることができる。以下同様に、各層のニューロン６１５の出力は、前段層のニューロン６１５の出力と重み係数の積和演算結果に活性化関数を演算した値となる。また、層と層との結合は、全てのニューロン同士が結合する全結合としてもよいし、一部のニューロン同士が結合する部分結合としてもよい。
図２４（Ｂ）では、３つの中間層６１２を有する例を示している。なお、中間層６１２の数はこれに限られず、１つ以上の中間層を有していればよい。また、１つの中間層６１２が有するニューロンの数も、仕様に応じて適宜変更すればよい。例えば１つの中間層６１２が有するニューロン６１５の数は、入力層６１１または出力層６１３が有するニューロン６１５の数よりも多くてもよいし、少なくてもよい。
ニューロン６１５同士の結合強度の指標となる重み係数は、学習によって決定される。学習は、テレビジョン装置６００が有するプロセッサにより実行してもよいが、専用サーバーやクラウドなどの演算処理能力の優れた計算機で実行することが好ましい。学習により決定された重み係数は、テーブルとして前述記憶部６０２に格納され、画像処理回路６０４により読み出されることにより使用される。また、当該テーブルは、必要に応じてコンピュータネットワークを介して更新することができる。
以上がニューラルネットワークについての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、本発明の一態様である絶縁層について評価を行った。本実施例においては、試料Ａ１、試料Ａ２及び試料Ａ３を作製した。試料Ａ１及び試料Ａ２は本発明の一態様の絶縁層であり、実施の形態で示した絶縁層１０６及び領域１０６ａに相当する。試料Ａ３は比較用の絶縁層である。
＜試料Ａ１、試料Ａ２、試料Ａ３＞
まず、本実施例で作製した各試料について、説明する。
試料Ａ１、試料Ａ２及び試料Ａ３は、それぞれガラス基板上に厚さ４００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。窒化シリコン膜の成膜条件としては、基板温度を３５０℃とし、流量２００ｓｃｃｍのシランガスと、流量２０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスをチャンバー内に導入し、圧力を１００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に２０００ＷのＲＦ電力を供給して、厚さ５０ｎｍの窒化シリコン膜を成膜し、次に、アンモニアガスの流量を２０００ｓｃｃｍに変更して、厚さ３００ｎｍの窒化シリコン膜を成膜し、次に、アンモニアガスの流量を１００ｓｃｃｍに変更して、厚さ５０ｎｍの窒化シリコン膜を成膜した。
次に、酸素を含む雰囲気でプラズマ処理を行った。試料Ａ１に行うプラズマ処理の条件は、温度３５０℃、圧力４０Ｐａ、電源電力３０００Ｗ、酸素流量３０００ｓｃｃｍ、処理時間３００秒とした。試料Ａ２に行うプラズマ処理の条件は、温度３５０℃、圧力４０Ｐａ、電源電力３０００Ｗ、一酸化二窒素流量３０００ｓｃｃｍ、処理時間３００秒とした。試料Ａ３はプラズマ処理を行わなかった。なお、試料Ａ１及び試料Ａ２は、それぞれ窒化シリコン膜の成膜後、真空中で連続してプラズマ処理を行った。
前述の各試料に用いたガラス基板は、６００ｍｍ×７２０ｍｍサイズとした。
＜Ｘ線光電子分光法＞
次に、試料Ａ１、試料Ａ２及び試料Ａ３のＸ線光電子分光法（ＸＰＳ）を行った。
ＸＰＳ測定で得られたＳｉ２ｐ、Ｏ１ｓ及びＮ１ｓのスペクトルを図２５に示す。図２５は、横軸に結合エネルギー（Ｂｉｎｄｉｎｇ Ｅｎｅｒｇｙ）［ｅＶ］を示し、縦軸に光電子の強度（Ｉｎｔｅｎｓｉｔｙ）（任意単位）を示す。
ＸＰＳ測定は、ＵＬＶＡＣ−ＰＨＩ社製のＱｕａｎｔｅｒａ ＳＸＭを用いた。Ｘ線源には単色化したＡｌ Ｋα線（１４８６．６ｅＶ）を用いた。検出領域は１００μｍφとした。取出角は４５°とした。検出深さは約４ｎｍから５ｎｍ程度と考えられる。
図２５に示すように、試料Ａ３と比較して、試料Ａ１及び試料Ａ２はＳｉ−Ｎ結合に由来するピークが小さく、Ｓｉ−Ｏ結合に由来するピークが大きくなっていることが分かった。したがって、試料Ａ１及び試料Ａ２は、前述のプラズマ処理により窒化シリコン膜表面近傍が酸化され、窒化シリコンよりも酸素を多く有する領域が形成されたことが分かった。
＜ＴＥＭ観察＞
次に、試料Ａ１乃至試料Ａ３を集束イオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）により薄片化し、試料の断面をＴＥＭで観察した。ＴＥＭ観察には、日立ハイテクノロジーズ社製透過電子顕微鏡Ｈ−９５００を用い、加速電圧は３００ｋＶとした。
試料Ａ１の断面ＴＥＭ像を図２６（Ａ）、試料Ａ２を図２６（Ｂ）、試料Ａ３を図２６（Ｃ）に示す。図２６（Ａ）乃至図２６（Ｃ）は倍率２００万倍の透過電子像（ＴＥ像：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｉｍａｇｅ）である。
図２６（Ａ）及び図２６（Ｂ）に示すように、試料Ａ１及び試料Ａ２の表面近傍にＴＥＭ像の濃度（輝度）が異なる領域を確認できた。前述のＸＰＳ測定結果を鑑みると、試料Ａ１及び試料Ａ２は窒化シリコンの表面が酸化され、窒化シリコンよりも酸素を多く有する領域（以下、酸化領域と記す）が形成されたと考えられる。なお、試料Ａ３の表面近傍にＴＥＭ像の濃度（輝度）が異なる層は確認できなかった。
試料Ａ１及び試料Ａ２の酸化領域の厚さを測長した。試料Ａ１の測長箇所を図２７（Ａ）、試料Ａ２を図２７（Ｂ）に示す。図２７（Ａ）及び図２７（Ｂ）において、矢印は測長した箇所を示している。試料Ａ１及び試料Ａ２とも、それぞれ３か所を測長した。測長結果を表１に示す。表１において、「酸化領域」と記載している列は、測長箇所毎の値を示している。「ａｖｅｒａｇｅ」と記載している列は、試料毎の平均値を示している。試料Ａ１、試料Ａ２とも酸化領域の厚さは６ｎｍ程度であることが分かった。
なお、本実施例に示す構成は、他の実施の形態または他の実施例に記載の構成と適宜組み合わせて用いることができる。
本実施例では、本発明の一態様である金属酸化物膜の結晶性について評価を行った。なお、本実施例においては、試料Ｂ１乃至試料Ｂ２９と、試料Ｃ１乃至試料Ｃ２５と、を作製した。なお、試料Ｂ１乃至試料Ｂ２９、及び試料Ｃ１乃至試料Ｃ２５は、本発明の一態様の金属酸化物膜である。
＜試料Ｂ１乃至試料Ｂ２９、試料Ｃ１乃至試料Ｃ２５＞
まず、本実施例で作製した各試料について、説明する。
試料Ｂ１乃至試料Ｂ２９は、ガラス基板上に膜厚１００ｎｍの金属酸化物膜が形成された構造である。金属酸化物膜が形成にはスパッタリング装置を用い、スパッタリングターゲットとしてＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］）を用いた。スパッタリング処理は、圧力を０．６Ｐａに制御し、２５００ＷのＡＣ電力を投入して成膜した。試料Ｂ１乃至試料Ｂ２９は、それぞれ成膜時の基板温度（Ｔｓｕｂ．）、Ａｒ流量及びＯ２流量が異なっている。成膜条件の主な項目を表２に示す。
試料Ｃ１乃至試料Ｃ２５は、ガラス基板上に膜厚１００ｎｍの金属酸化物膜が形成された構造である。金属酸化物膜が形成にはスパッタリング装置を用い、スパッタリングターゲットとしてＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）を用いた。スパッタリング処理は、圧力を０．６Ｐａに制御し、２５００ＷのＡＣ電力を投入して成膜した。試料Ｃ１乃至試料Ｃ２５は、それぞれ成膜時の基板温度（Ｔｓｕｂ．）、Ａｒ流量およびＯ２流量が異なっている。成膜条件の主な項目を表３に示す。
表２及び表３において、基板温度（Ｔｓｕｂ．）で室温（Ｒ．Ｔ．）と記している箇所は、成膜時に基板を加熱しなかったことを示している。また、酸素流量比と記している列は、ガス総流量（Ａｒ流量及びＯ２流量の総和）に対するＯ２流量の比率を示している。
なお、試料Ｂ１乃至試料Ｂ２９、試料Ｃ１乃至試料Ｃ２５は、それぞれ平行平板型スパッタリング装置を用いて形成した。また、上述の各試料の成膜時にターゲットに印加する電源としては、ＡＣ電源を用いた。また、上述の各試料に用いたガラス基板は、６００ｍｍ×７２０ｍｍサイズとした。
＜ＸＲＤ測定による結晶性評価＞
次に、試料Ｂ１乃至試料Ｂ２９と、試料Ｃ１乃至試料Ｃ２５のＸ線回折（ＸＲＤ）測定を行った。ＸＲＤを行ったガラス基板の座標を図２８に示す。図２８は、６００ｍｍ×７２０ｍｍサイズのガラス基板のＸＲＤを行った場所を表す座標である。ＸＲＤを行った座標としては、図２８に白抜き丸印で示すＢ、Ｅ、Ｈに対応する位置とした。
試料Ｂ１乃至試料Ｂ１７のＸＲＤスペクトルを図２９、試料Ｂ１８乃至試料Ｂ２９を図３０に示す。試料Ｃ１乃至試料Ｃ１５のＸＲＤスペクトルを図３１、試料Ｃ１６乃至試料Ｃ２５を図３２に示す。
図２９乃至図３２は、ｏｕｔ−ｏｆ−ｐｌａｎｅ法の一種であるθ−２θスキャン法によるスペクトルであり、横軸に回折角度２θ［ｄｅｇ．］を示し、縦軸に回折Ｘ線強度（任意単位）を示す。θ−２θスキャン法は、Ｘ線の入射角を変化させるとともに、Ｘ線源に対向して設けられる検出器の角度を入射角と同じにしてＸ線回折強度を測定する方法である。θ−２θスキャン法は、粉末法と呼ばれる場合がある。
ＸＲＤ測定にはＢｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用いた。Ｘ線源として波長０．１５４１８ｎｍのＣｕＫα線を用い、走査範囲を２θ＝１５ｄｅｇ．乃至５０ｄｅｇ．、ステップ幅を０．０１ｄｅｇ．、走査速度を６．０ｄｅｇ．／分とした。
図２９及び図３０に示すように、試料Ｂ２乃至試料Ｂ２９は、ＣＡＡＣ−ＯＳを示す２θ＝３１°近傍にピークを確認できた。試料Ｂ２乃至試料Ｂ２９は、良好な結晶性を有することが分かった。試料Ｂ１は、２θ＝３１°近傍に明確なピークを確認できなかった。試料Ｂ１は、試料Ｂ２乃至試料Ｂ２９と比較して結晶性が低いことが分かった。
また、図２９及び図３０に示すように、成膜時の基板温度を高くする、または、成膜時の酸素ガス流量比の割合を大きくすることで、２θ＝３１°付近のピーク強度が高くなる傾向となった。なお、試料Ｂ１乃至試料Ｂ２９は、スピネル相に起因すると示唆される２θ＝３６°近傍にピークは確認できなかった。
図３１及び図３２に示すように、試料Ｃ３乃至試料Ｃ５、試料Ｃ７乃至試料Ｃ１０、試料Ｃ１２乃至試料Ｃ２５は、ＣＡＡＣ−ＯＳを示す２θ＝３１°近傍にピークを確認できた。試料Ｃ３乃至試料Ｃ５、試料Ｃ７乃至試料Ｃ１０、試料Ｃ１２乃至試料Ｃ２５は、良好な結晶性を有することが分かった。また、試料Ｃ２及び試料Ｃ１１は、ＣＡＡＣ−ＯＳを示す２θ＝３１°近傍に微小なピークを確認できた。試料Ｃ２及び試料Ｃ１１も結晶性を有することが分かった。試料Ｃ１及び試料Ｃ６は、２θ＝３１°近傍に明確なピークを確認できなかった。試料Ｃ１及び試料Ｃ６は、試料Ｃ２乃至試料Ｃ５、試料Ｃ７乃至試料Ｃ２５と比較して結晶性が低いことが分かった。
また、図３１及び図３２に示すように、成膜時の基板温度を高くする、または、成膜時の酸素ガス流量比の割合を大きくすることで、２θ＝３１°付近のピーク強度が高くなる傾向となった。なお、試料Ｃ３乃至試料Ｃ５、試料Ｃ８乃至試料Ｃ１０、試料Ｃ１２乃至試料Ｃ１５、試料Ｃ１７乃至試料Ｃ２０、試料Ｃ２２乃至試料Ｃ２５は、スピネル相に起因すると示唆される２θ＝３６°近傍にピークが確認された。
なお、本実施例に示す構成は、他の実施の形態または他の実施例に記載の構成と適宜組み合わせて用いることができる。
本実施例においては、トランジスタを作製し、該トランジスタの電気特性の評価を行った。本実施例においては、以下に示す試料Ｄ１乃至試料Ｄ４を作製し評価を行った。試料Ｄ１乃至試料Ｄ４は、それぞれ金属酸化物層１０８の構成が異なる。また、試料Ｄ１乃至試料Ｄ４は、トランジスタのチャネル幅Ｗを５０μｍとし、チャネル長Ｌを２μｍ及び３μｍとした。試料Ｄ１乃至試料Ｄ４は、各チャネル長Ｌのトランジスタがそれぞれ１０個ずつ形成されている。
＜試料Ｄ１の作製方法＞
まず、基板１０２上に導電層１０４を形成した。基板１０２としては、ガラス基板を用いた。また、厚さ１００ｎｍのタングステン膜を、スパッタリング装置を用いて成膜し、これを加工して導電層１０４を形成した。
次に、基板１０２及び導電層１０４上に絶縁層１０６を形成した。絶縁層１０６としては、厚さ４００ｎｍの窒化シリコン膜と、該窒化シリコン上に厚さ５ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて形成した。
絶縁層１０６の成膜条件としては、基板温度を３５０℃とし、流量２００ｓｃｃｍのシランガスと、流量２０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスをチャンバー内に導入し、圧力を１００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に２０００ＷのＲＦ電力を供給して、厚さ５０ｎｍの窒化シリコン膜を成膜し、次に、アンモニアガスの流量を２０００ｓｃｃｍに変更して、厚さ３００ｎｍの窒化シリコン膜を成膜し、次に、アンモニアガスの流量を１００ｓｃｃｍに変更して、厚さ５０ｎｍの窒化シリコン膜を成膜した。窒化シリコン膜を成膜した後に、ＰＥＣＶＤ装置のチャンバー内で連続して酸化窒化シリコン膜を形成した。該酸化窒化シリコン膜の成膜条件としては、基板温度を３５０℃とし、流量２０ｓｃｃｍのシランガスと、流量３０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を４０Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に５００ＷのＲＦ電力を供給して成膜した。
次に、絶縁層１０６上に金属酸化物層１０８を形成した。なお、試料Ｄ１の金属酸化物層１０８としては、第１の金属酸化物層ＩＧＺＯａ１と、第１の金属酸化物層ＩＧＺＯａ１上の第２の金属酸化物層ＩＧＺＯｂ１と、の積層構造とした。第１の金属酸化物層ＩＧＺＯａ１及び第２の金属酸化物層ＩＧＺＯｂ１は、スパッタリング装置を用いて、真空中で連続して形成した。当該積層された金属酸化物層を加工して金属酸化物層１０８を得た。
ＩＧＺＯａ１としては、厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。なお、ＩＧＺＯａ１の成膜条件としては、基板温度を室温とし、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガス（酸素流量比１０％）をチャンバー内に導入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
ＩＧＺＯｂ１としては、厚さ３０ｎｍのＩＧＺＯ膜を形成した。なお、ＩＧＺＯｂ１の成膜条件としては、基板温度を室温とし、流量１００ｓｃｃｍのアルゴンガスと、流量１００ｓｃｃｍの酸素ガス（酸素流量比５０％）をチャンバー内に導入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
次に、窒素雰囲気下、３５０℃で１時間の加熱処理を行った後、窒素と酸素との混合ガス雰囲気下で、３５０℃で１時間の加熱処理を行った。
次に、絶縁層１０６及び金属酸化物層１０８上に導電膜を形成し、当該導電膜を加工することで、導電層１１２ａ、導電層１１２ｂを形成した。ここでは、導電膜としては、厚さ３０ｎｍの第１のチタン膜と、厚さ２００ｎｍの銅膜とを順にスパッタリング装置を用いて形成した。次に、フォトリソグラフィ法により銅膜をエッチングした後、厚さ１００ｎｍの第２のチタン膜を、スパッタリング装置を用いて形成した。次に、フォトリソグラフィ法により、第１のチタン膜及び第２のチタン膜をエッチングし、導電層１１２ａ、導電層１１２ｂを形成した。
次に、露出した金属酸化物層１０８の表面（バックチャネル側）を、リン酸を用いて洗浄した。リン酸洗浄には、濃度８５ｗｅｉｇｈｔ％のリン酸を１００分の１に希釈した水溶液を用い、室温で１５秒間処理を行った。
次に、酸素ガスを含む雰囲気で第１のプラズマ処理を行った。第１のプラズマ処理にはＰＥＣＶＤ装置を用いた。第１のプラズマ処理の条件は、温度３５０℃、圧力４０Ｐａ、電源電力３０００Ｗ、酸素流量３０００ｓｃｃｍ（酸素流量比１００％）、処理時間３００秒とした。
次に、絶縁層１０６、金属酸化物層１０８、導電層１１２ａ及び導電層１１２ｂ上に絶縁層１１４を形成した。絶縁層１１４としては、厚さ５０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
絶縁層１１４の成膜条件としては、基板温度を３５０℃とし、流量１００ｓｃｃｍのシランガスと、流量２５００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を４００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に５００ＷのＲＦ電力を供給して成膜した。
絶縁層１１４を形成した後に、ＰＥＣＶＤ装置のチャンバー内で連続して第２のプラズマ処理を行った。第２のプラズマ処理の条件は、温度３５０℃、圧力４０Ｐａ、電源電力３０００Ｗ、酸素流量３０００ｓｃｃｍ（酸素流量比１００％）、処理時間６００秒とした。
次に、酸素ガスを含む雰囲気で第３のプラズマ処理を行った。第３のプラズマ処理にはＰＥＣＶＤ装置を用いた。第３のプラズマ処理の条件は、温度２２０℃、圧力４０Ｐａ、電源電力３０００Ｗ、酸素流量３０００ｓｃｃｍ（酸素流量比１００％）、処理時間６００秒とした。
次に、絶縁層１１４上に絶縁層１１６を形成した。絶縁層１１６としては、厚さ１００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
また、絶縁層１１６の成膜条件としては、基板温度を３５０℃とし、流量５０ｓｃｃｍのシランガスと、流量５０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスとをチャンバー内に導入し、圧力を１００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１０００ＷのＲＦ電力を供給して成膜した。
その後、絶縁層１１６上に、厚さ約１．５μｍのアクリル樹脂膜を成膜し、これを加工して平坦化膜を得た。アクリル樹脂膜は、アクリル系の感光性樹脂を用い、窒素雰囲気下、２５０℃で１時間の焼成を行うことにより形成した。その後、さらに、窒素雰囲気下、２５０℃で１時間の加熱処理を行った。
以上の工程で本実施例の試料Ｄ１を作製した。
＜試料Ｄ２の作製方法＞
試料Ｄ２は、先に示す試料Ｄ１と金属酸化物層１０８の成膜条件が異なる。それ以外の工程については、試料Ｄ１と同様とした。
試料Ｄ２の金属酸化物層１０８としては、第３の金属酸化物層ＩＧＺＯｃ２と、第３の金属酸化物層ＩＧＺＯｃ２上の第１の金属酸化物層ＩＧＺＯａ２と、第１の金属酸化物層ＩＧＺＯａ２上の第２の金属酸化物層ＩＧＺＯｂ２と、の積層構造とした。第３の金属酸化物層ＩＧＺＯｃ２、第１の金属酸化物層ＩＧＺＯａ２及び第２の金属酸化物層ＩＧＺＯｂ２は、スパッタリング装置を用いて、真空中で連続して形成した。当該積層された金属酸化物層を加工して金属酸化物層１０８を得た。
ＩＧＺＯｃ２としては、厚さ５ｎｍのＩＧＺＯ膜を形成した。なお、ＩＧＺＯｃ２の成膜条件としては、基板温度を室温とし、流量１００ｓｃｃｍのアルゴンガスと、流量１００ｓｃｃｍの酸素ガス（酸素流量比５０％）をチャンバー内に導入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
ＩＧＺＯａ２としては、厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。なお、ＩＧＺＯａ２の成膜条件としては、基板温度を室温とし、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガス（酸素流量比１０％）をチャンバー内に導入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
ＩＧＺＯｂ２としては、厚さ３０ｎｍのＩＧＺＯ膜を形成した。なお、ＩＧＺＯｂ２の成膜条件としては、基板温度を室温とし、流量１００ｓｃｃｍのアルゴンガスと、流量１００ｓｃｃｍの酸素ガス（酸素流量比５０％）をチャンバー内に導入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
以上の工程で本実施例の試料Ｄ２を作製した。
＜試料Ｄ３の作製方法＞
試料Ｄ３は、先に示す試料Ｄ１と金属酸化物層１０８の成膜条件が異なる。それ以外の工程については、試料Ｄ１と同様とした。
試料Ｄ３の金属酸化物層１０８としては、第１の金属酸化物層ＩＧＺＯａ３と、第１の金属酸化物層ＩＧＺＯａ３上の第２の金属酸化物層ＩＧＺＯｂ３と、の積層構造とした。第１の金属酸化物層ＩＧＺＯａ３及び第２の金属酸化物層ＩＧＺＯｂ３は、スパッタリング装置を用いて、真空中で連続して形成した。当該積層された金属酸化物層を加工して金属酸化物層１０８を得た。
ＩＧＺＯａ３としては、厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。なお、ＩＧＺＯａ３の成膜条件としては、基板温度を７０℃とし、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガス（酸素流量比１０％）をチャンバー内に導入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
ＩＧＺＯｂ３としては、厚さ３０ｎｍのＩＧＺＯ膜を形成した。なお、ＩＧＺＯｂ３の成膜条件としては、基板温度を７０℃とし、流量１００ｓｃｃｍのアルゴンガスと、流量１００ｓｃｃｍの酸素ガス（酸素流量比５０％）をチャンバー内に導入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
以上の工程で本実施例の試料Ｄ３を作製した。
＜試料Ｄ４の作製方法＞
試料Ｄ４は、先に示す試料Ｄ１と金属酸化物層１０８の成膜条件が異なる。それ以外の工程については、試料Ｄ１と同様とした。
試料Ｄ４の金属酸化物層１０８としては、第３の金属酸化物層ＩＧＺＯｃ４と、第３の金属酸化物層ＩＧＺＯｃ４上の第１の金属酸化物層ＩＧＺＯａ４と、第１の金属酸化物層ＩＧＺＯａ４上の第２の金属酸化物層ＩＧＺＯｂ４と、の積層構造とした。第３の金属酸化物層ＩＧＺＯｃ４、第１の金属酸化物層ＩＧＺＯａ４及び第２の金属酸化物層ＩＧＺＯｂ４は、スパッタリング装置を用いて、真空中で連続して形成した。当該積層された金属酸化物層を加工して金属酸化物層１０８を得た。
ＩＧＺＯｃ４としては、厚さ５ｎｍのＩＧＺＯ膜を形成した。なお、ＩＧＺＯｃ４の成膜条件としては、基板温度を７０℃とし、流量１００ｓｃｃｍのアルゴンガスと、流量１００ｓｃｃｍの酸素ガス（酸素流量比５０％）をチャンバー内に導入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
ＩＧＺＯａ４としては、厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。なお、ＩＧＺＯａ４の成膜条件としては、基板温度を７０℃とし、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガス（酸素流量比１０％）をチャンバー内に導入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
ＩＧＺＯｂ４としては、厚さ３０ｎｍのＩＧＺＯ膜を形成した。なお、ＩＧＺＯｂ４の成膜条件としては、基板温度を７０℃とし、流量１００ｓｃｃｍのアルゴンガスと、流量１００ｓｃｃｍの酸素ガス（酸素流量比５０％）をチャンバー内に導入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
以上の工程で本実施例の試料Ｄ４を作製した。
＜トランジスタの電気特性＞
次に、上記作製した試料について、トランジスタのＩｄ−Ｖｇ特性を測定した。なお、トランジスタのＩｄ−Ｖｇ特性の測定条件としては、ゲート電圧（Ｖｇ）を、−１５Ｖから＋２０Ｖまで０．２５Ｖのステップで印加した。また、ソース電圧（Ｖｓ）を０Ｖとし、ドレイン電圧（Ｖｄ）を、０．１Ｖ及び１５Ｖとした。また、測定数は、各試料それぞれ１０とした。
次に、上記作製した試料Ｄ１乃至試料Ｄ４のＩｄ−Ｖｇ特性を測定した。試料Ｄ１のＩｄ−Ｖｇ特性結果を図３３（Ａ）及び図３３（Ｂ）、試料Ｄ２を図３４（Ａ）及び図３４（Ｂ）、試料Ｄ３を図３５（Ａ）及び図３５（Ｂ）、試料Ｄ４を図３６（Ａ）及び図３６（Ｂ）に示す。図３３（Ａ）、図３４（Ａ）、図３５（Ａ）及び図３６（Ａ）は、チャネル長Ｌが２μｍ、チャネル幅Ｗが５０μｍであるトランジスタの結果を示し、図３３（Ｂ）、図３４（Ｂ）、図３５（Ｂ）及び図３６（Ｂ）は、チャネル長Ｌが３μｍ、チャネル幅Ｗが５０μｍであるトランジスタの結果を示している。また、図３３（Ａ）、図３３（Ｂ）、図３４（Ａ）、図３４（Ｂ）、図３５（Ａ）、図３５（Ｂ）、図３６（Ａ）及び図３６（Ｂ）において、第１縦軸がＩｄ［Ａ］を、第２縦軸がμＦＥ［ｃｍ２／Ｖｓ］を、横軸がＶｇ［Ｖ］を、それぞれ示す。
図３３（Ａ）、図３３（Ｂ）、図３４（Ａ）、図３４（Ｂ）、図３５（Ａ）、図３５（Ｂ）、図３６（Ａ）及び図３６（Ｂ）に示すように、試料Ｄ１乃至試料Ｄ４のいずれもチャネル長Ｌ＝３μｍにおいて、ばらつきの少ない良好な電気特性であることが確認された。また、試料Ｄ２及び試料Ｄ４はチャネル長Ｌ＝２μｍにおいても、ばらつきの少ない良好な電気特性であることが確認された。
次に、上記作製した試料Ｄ１乃至試料Ｄ４の信頼性評価を行った。信頼性評価としては、バイアス−熱ストレス試験（以下、ＧＢＴ試験と呼ぶ。）を用いた。
本実施例でのＧＢＴ試験条件としては、ゲート電圧（Ｖｇ）を±３０Ｖ、とし、ドレイン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖ（ｃｏｍｍ）とし、ストレス温度を７０℃とし、ストレス印加時間を１時間とし、測定環境をダーク環境及び光照射環境（白色ＬＥＤにて約１００００ｌｘの光を照射）の２つの環境で、それぞれ行った。すなわち、トランジスタのソース電極とドレイン電極を同電位とし、ゲート電極にはソース電極及びドレイン電極とは異なる電位を一定時間（ここでは１時間）印加した。ＧＢＴ試験に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが５０μｍである。
また、ゲート電極に与える電位がソース電極及びドレイン電極の電位よりも高い場合をプラスストレスとし、ゲート電極に与える電位がソース電極及びドレイン電極の電位よりも低い場合をマイナスストレスとした。したがって、測定環境と合わせて、プラスＧＢＴ（ダーク）、マイナスＧＢＴ（ダーク）、プラスＧＢＴ（光照射）、及びマイナスＧＢＴ（光照射）の合計４条件にて信頼性評価を実施した。なお、プラスＧＢＴ（ダーク）をＰＢＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）とし、マイナスＧＢＴ（ダーク）を、ＮＢＴＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）とし、プラスＧＢＴ（光照射）をＰＢＩＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）とし、マイナスＧＢＴ（光照射）をＮＢＩＴＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）として、以下記載する場合がある。
試料Ｄ１乃至試料Ｄ４のＧＢＴ試験結果を図３７に示す。また、図３７において、縦軸にトランジスタのしきい値電圧の変化量（ΔＶｔｈ）、横軸に試料名を示す。
図３７に示すように、試料Ｄ１乃至試料Ｄ４のいずれもＧＢＴ試験におけるしきい値電圧の変化量（ΔＶｔｈ）が、±２Ｖ以内であった。したがって、本発明の一態様の金属酸化物膜を有するトランジスタは、高い信頼性を有することが確認された。
なお、本実施例に示す構成は、他の実施の形態、または実施例と適宜組み合わせて用いることができる。
１００Ａ トランジスタ
１００Ｂ トランジスタ
１００Ｃ トランジスタ
１００Ｄ トランジスタ
１００Ｅ トランジスタ
１００Ｆ トランジスタ
１００Ｇ トランジスタ
１０２ 基板
１０４ 導電層
１０６ 絶縁層
１０６ａ 領域
１０８ 金属酸化物層
１０８ａ 金属酸化物層
１０８ｂ 金属酸化物層
１０８ｃ 金属酸化物層
１１２ａ 導電層
１１２ｂ 導電層
１１２ｃ 導電層
１１４ 絶縁層
１１４ａ 絶縁層
１１４ｂ 絶縁層
１１６ 絶縁層
１２０ａ 導電層
１２０ｂ 導電層
１２１ 導電膜
１２１ａ 導電層
１２１ｂ 導電層
１２１ｃ 導電層
１２２ 導電膜
１２２ａ 導電層
１２２ｂ 導電層
１２２ｃ 導電層
１２３ 導電膜
１２３ａ 導電層
１２３ｂ 導電層
１２３ｃ 導電層
１２８ａ 金属酸化物膜
１２８ｂ 金属酸化物膜
１３０ａ 酸素
１３０ｂ 酸素
１３０ｃ 酸素
１３１ レジストマスク
１３２ レジストマスク
１３４ 導電膜
１４２ａ 接続部
１４２ｂ 接続部
１５０ 絶縁層
１５２ａ 接続部
１５２ｂ 接続部
１８０ 空隙部
５０１ 画素回路
５０２ 画素部
５０４ 駆動回路部
５０４ａ ゲートドライバ
５０４ｂ ソースドライバ
５０６ 保護回路
５０７ 端子部
５５０ トランジスタ
５５２ トランジスタ
５５４ トランジスタ
５６０ 容量素子
５６２ 容量素子
５７０ 液晶素子
５７２ 発光素子
６００ テレビジョン装置
６０１ 制御部
６０２ 記憶部
６０３ 通信制御部
６０４ 画像処理回路
６０５ デコーダ回路
６０６ 映像信号受信部
６０７ タイミングコントローラ
６０８ ソースドライバ
６０９ ゲートドライバ
６１０ ニューラルネットワーク
６１１ 入力層
６１２ 中間層
６１３ 出力層
６１５ ニューロン
６２０ 表示パネル
６２１ 画素
６３０ システムバス
６６４ 電極
６６５ 電極
６６７ 電極
７００ 表示装置
７００Ａ 表示装置
７０１ 基板
７０２ 画素部
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７１０ 信号線
７１１ 配線部
７１２ シール材
７１６ ＦＰＣ
７２１ ソースドライバＩＣ
７２２ ゲートドライバ回路
７２３ ＦＰＣ
７２４ プリント基板
７３０ 絶縁膜
７３２ 封止膜
７３４ 絶縁膜
７３６ 着色膜
７３８ 遮光膜
７５０ トランジスタ
７５２ トランジスタ
７６０ 接続電極
７７０ 平坦化絶縁膜
７７２ 導電膜
７７３ 絶縁膜
７７４ 導電膜
７７５ 液晶素子
７７６ 液晶層
７７８ 構造体
７８０ 異方性導電膜
７８２ 発光素子
７８６ ＥＬ層
７８８ 導電膜
７９０ 容量素子
７９１ タッチパネル
７９２ 絶縁膜
７９３ 電極
７９４ 電極
７９５ 絶縁膜
７９６ 電極
７９７ 絶縁膜
７０００ 表示部
７１００ テレビジョン装置
７１０１ 筐体
７１０３ スタンド
７１１１ リモコン操作機
７２００ ノート型パーソナルコンピュータ
７２１１ 筐体
７２１２ キーボード
７２１３ ポインティングデバイス
７２１４ 外部接続ポート
７３００ デジタルサイネージ
７３０１ 筐体
７３０３ スピーカ
７３１１ 情報端末機
７４００ デジタルサイネージ
７４０１ 柱
７４１１ 情報端末機

Claims (11)

  1. ゲート電極と、
    前記ゲート電極上の第１の絶縁層と、
    前記第１の絶縁層上の金属酸化物層と、
    前記金属酸化物層上の一対の電極と、
    前記一対の電極上の第２の絶縁層と、を有し、
    前記金属酸化物層は、
    インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンまたはマグネシウムの一以上）と、亜鉛と、を有し、
    前記第１の絶縁層は、第１の領域と、第２の領域と、を有し、
    前記第１の領域は、前記金属酸化物層と接し、且つ前記第２の領域よりも酸素の含有量が多い領域を有し、
    前記第２の領域は、前記第１の領域よりも窒素の含有量が多い領域を有し、
    前記金属酸化物層は、
    膜厚方向において、少なくとも酸素の濃度勾配を有し、
    前記濃度勾配は、
    前記第１の領域側と、前記第２の絶縁層側とで、高くなる、
    ことを特徴とする半導体装置。
  2. 請求項１において、
    前記第１の領域は、膜厚方向において、１ｎｍ以上１０ｎｍ以下の領域を有する、
    ことを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記金属酸化物層は、
    前記Ｉｎの原子数比が１の場合、前記Ｍの原子数比が０．５以上１．５以下であり、且つ前記Ｚｎの原子数比が０．１以上２以下である、
    ことを特徴とする半導体装置。
  4. 請求項１又は請求項２において、
    前記金属酸化物層は、
    前記Ｉｎの原子数比が４の場合、前記Ｍの原子数比が１．５以上２．５以下であり、且つ前記Ｚｎの原子数比が２以上４以下である、
    ことを特徴とする半導体装置。
  5. 請求項１又は請求項２において、
    前記金属酸化物層は、
    前記Ｉｎの原子数比が５の場合、前記Ｍの原子数比が０．５以上１．５以下であり、且つ前記Ｚｎの原子数比が５以上７以下である、
    ことを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記金属酸化物層は、第１の金属酸化物層と、
    前記第１の金属酸化物層上の第２の金属酸化物層と、を有し、
    前記第１の金属酸化物層は、前記第２の金属酸化物層よりも結晶性が低い領域を有する、
    ことを特徴とする半導体装置。
  7. 請求項１乃至請求項５のいずれか一において、
    前記金属酸化物層は、第１の金属酸化物層と、
    前記第１の金属酸化物層上の第２の金属酸化物層と、
    前記第１の金属酸化物層の下側に接する第３の金属酸化物層と、を有し、
    前記第１の金属酸化物層は、前記第２の金属酸化物層及び前記第３の金属酸化物層のいずれか一方または双方よりも結晶性が低い領域を有する、
    ことを特徴とする半導体装置。
  8. 請求項１乃至請求項７のいずれか一において、
    前記第２の絶縁層上に、さらに第３の絶縁層を有し、
    前記第３の絶縁層は、シリコンと、窒素とを含む、
    ことを特徴とする半導体装置。
  9. 請求項１乃至請求項７のいずれか一において、
    前記第２の絶縁層上に、さらに第３の絶縁層を有し、
    前記第３の絶縁層は、元素Ｘ（Ｘは、アルミニウム、インジウム、ガリウム又は亜鉛の一以上）と、酸素と、を含む、
    ことを特徴とする半導体装置。
  10. ゲート電極を形成する工程と、
    前記ゲート電極上に、第１の絶縁層を形成する工程と、
    前記第１の絶縁層の表面近傍に、酸素を添加する工程と、
    前記第１の絶縁層上に、金属酸化物層を形成する工程と、
    前記金属酸化物層上に、一対の電極を形成する工程と、
    前記一対の電極上に、第２の絶縁層を形成する工程と、を有し、
    前記金属酸化物層を形成する工程において、
    前記金属酸化物層は、第１の工程及び第２の工程に分けて、真空中で連続して成膜され、
    前記第１の工程は、前記第２の工程の前に行われ、
    前記第２の工程は、前記第１の工程よりも成膜ガス全体に占める酸素流量比が高い、
    ことを特徴とする半導体装置の作製方法。
  11. ゲート電極を形成する工程と、
    前記ゲート電極上に、第１の絶縁層を形成する工程と、
    前記第１の絶縁層の表面近傍に、酸素を添加する工程と、
    前記第１の絶縁層上に、金属酸化物層を形成する工程と、
    前記金属酸化物層上に、一対の電極を形成する工程と、
    前記一対の電極上に、第２の絶縁層を形成する工程と、を有し、
    前記金属酸化物層を形成する工程において、
    前記金属酸化物層は、第１の工程乃至第３の工程に分けて、真空中で連続して成膜され、
    前記第１の工程は、前記第２の工程の前に行われ、
    前記第２の工程は、前記第１の工程よりも成膜ガス全体に占める酸素流量比が高く、
    前記第３の工程は、前記第１の工程の前に行われ、且つ、前記第１の工程よりも成膜ガス全体に占める酸素流量比が高い、
    ことを特徴とする半導体装置の作製方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020084400A1 (ja) * 2018-10-26 2020-04-30 株式会社半導体エネルギー研究所 金属酸化物の作製方法、半導体装置の作製方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI778959B (zh) * 2017-03-03 2022-10-01 日商半導體能源硏究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP7101608B2 (ja) * 2018-12-21 2022-07-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102738325B1 (ko) 2019-10-30 2024-12-03 엘지디스플레이 주식회사 박막 트랜지스터, 그를 포함한 게이트 구동부, 및 그를 포함한 표시장치
CN113838801B (zh) * 2020-06-24 2024-10-22 京东方科技集团股份有限公司 半导体基板的制造方法和半导体基板
CN113838938A (zh) * 2020-06-24 2021-12-24 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板以及电子装置
CN114420762A (zh) * 2020-10-28 2022-04-29 京东方科技集团股份有限公司 一种氧化物薄膜晶体管及其制作方法和显示装置
US20220359758A1 (en) * 2021-05-05 2022-11-10 Intel Corporation Metal oxide thin film transistors with multi-composition gate dielectric
TWI813217B (zh) * 2021-12-09 2023-08-21 友達光電股份有限公司 半導體裝置及其製造方法
CN115050838B (zh) 2021-12-09 2024-12-24 友达光电股份有限公司 半导体装置及其制造方法
CN119743982A (zh) * 2023-09-27 2025-04-01 云谷（固安）科技有限公司 薄膜晶体管及其制备方法、阵列基板和显示面板
KR20250129844A (ko) * 2024-02-22 2025-09-01 삼성디스플레이 주식회사 발광 소자 및 이를 포함하는 표시 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013179290A (ja) * 2012-02-09 2013-09-09 Semiconductor Energy Lab Co Ltd 半導体装置、半導体装置を有する表示装置、半導体装置を有する電子機器及び半導体装置の作製方法
JP2015026830A (ja) * 2013-06-19 2015-02-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2016106409A (ja) * 2012-07-20 2016-06-16 株式会社半導体エネルギー研究所 半導体装置
JP2016224437A (ja) * 2015-05-29 2016-12-28 株式会社半導体エネルギー研究所 入出力装置及び電子機器

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
TWI500159B (zh) 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
TWI627757B (zh) 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
WO2011048925A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011070892A1 (en) 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US9478668B2 (en) * 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
KR102316107B1 (ko) * 2012-05-31 2021-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9190525B2 (en) * 2012-07-06 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
JP6134598B2 (ja) * 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
JP6300489B2 (ja) * 2012-10-24 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI614813B (zh) * 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
DE102014019794B4 (de) * 2013-05-20 2024-10-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR102516162B1 (ko) 2013-12-02 2023-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 그 제조방법
JP6537264B2 (ja) * 2013-12-12 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
US9564535B2 (en) * 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
US20150329371A1 (en) * 2014-05-13 2015-11-19 Semiconductor Energy Laboratory Co., Ltd. Oxide, semiconductor device, module, and electronic device
KR102333604B1 (ko) * 2014-05-15 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이 반도체 장치를 포함하는 표시 장치
TWI672804B (zh) * 2014-05-23 2019-09-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置的製造方法
US9704704B2 (en) * 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US20160155759A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US10396210B2 (en) * 2014-12-26 2019-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with stacked metal oxide and oxide semiconductor layers and display device including the semiconductor device
CN112436021B (zh) * 2015-02-04 2025-06-06 株式会社半导体能源研究所 半导体装置的制造方法
WO2016128854A1 (en) * 2015-02-12 2016-08-18 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
CN113223967A (zh) * 2015-03-03 2021-08-06 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
US10008609B2 (en) * 2015-03-17 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
US9842938B2 (en) * 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
US10372274B2 (en) * 2015-04-13 2019-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and touch panel
TWI778959B (zh) * 2017-03-03 2022-10-01 日商半導體能源硏究所股份有限公司 半導體裝置及半導體裝置的製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013179290A (ja) * 2012-02-09 2013-09-09 Semiconductor Energy Lab Co Ltd 半導体装置、半導体装置を有する表示装置、半導体装置を有する電子機器及び半導体装置の作製方法
JP2016106409A (ja) * 2012-07-20 2016-06-16 株式会社半導体エネルギー研究所 半導体装置
US20180158956A1 (en) * 2012-07-20 2018-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2015026830A (ja) * 2013-06-19 2015-02-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2016224437A (ja) * 2015-05-29 2016-12-28 株式会社半導体エネルギー研究所 入出力装置及び電子機器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020084400A1 (ja) * 2018-10-26 2020-04-30 株式会社半導体エネルギー研究所 金属酸化物の作製方法、半導体装置の作製方法
JPWO2020084400A1 (ja) * 2018-10-26 2021-11-18 株式会社半導体エネルギー研究所 金属酸化物の作製方法、半導体装置の作製方法
JP7512204B2 (ja) 2018-10-26 2024-07-08 株式会社半導体エネルギー研究所 金属酸化物の作製方法
US12176210B2 (en) 2018-10-26 2024-12-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of metal oxide and manufacturing method of semiconductor device

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