JP2018148000A - 半導体装置 - Google Patents

Abstract

【課題】高いアバランシェ耐量を有する半導体装置を提供する。【解決手段】半導体装置１は、機能構造が設けられている素子部１０Ａと終端耐圧構造が設けられている周辺部１０Ｂに区画されている。終端耐圧構造は、半導体基板１０の表面上に設けられており、素子部１０Ａから離れる方向に沿って間隔を置いて配置されている複数の埋込み絶縁膜５と、半導体基板１０内に設けられている第１導電型のドリフト領域１２と、各々が隣り合う埋込み絶縁膜５の間に配置されている、半導体基板１０の表層部に設けられており、第２導電型の複数のガードリング領域１６と、半導体基板の表層部に設けられており、素子部１０Ａから離れる方向に沿って表面領域から延びている第２導電型のリサーフ領域１７と、を有する。【選択図】図１

Description

本明細書が開示する技術は、半導体装置に関する。

半導体装置は、機能構造が設けられている素子部と終端耐圧構造が設けられている周辺部に区画されている半導体基板を備えることが多い。このような半導体装置の終端耐圧構造としては、周辺部に対応する範囲の半導体基板の表層部に設けられている複数のガードリング領域が広く採用されている。特許文献１〜４には、複数のガードリング領域が採用された半導体装置が例示されている。

特開２０１５−３２６６４号公報 特開２０１５−２０７７０２号公報 特開２０１５−２０７７０３号公報 特開２００８−１４７３６１号公報

素子部の機能構造を介して順方向電流が流れた後に逆バイアスが印加されると、素子部から周辺部に向けて空乏層が広がる。この空乏層の伸展に伴って、半導体基板内に残存していたキャリアが排出される。半導体基板内に残存しているキャリア量が多いと、空乏層が伸展する速度が遅くなり、半導体基板の周辺部の局所で電界集中が生じる。複数のガードリング領域が設けられている半導体装置では、隣り合うガードリング領域の間の領域において、ガードリング領域とドリフト領域で構成されるｐｎ接合が小さい曲率半径を有して存在していることから、その領域で電界が集中することがある。このため、隣り合うガードリング領域の間の領域において、電界集中に起因したダイナミックアバランシェ現象が発生することがある。隣り合うガードリング領域の間でダイナミックアバランシェ現象が発生すると、アバランシェ電流が半導体基板の表面を集中して流れることから、ジュール熱による熱破損が懸念される。

このように、複数のガードリング領域が採用された半導体装置が高いアバランシェ耐量を有するためには、隣り合うガードリング領域の間の領域、即ち、半導体基板の表面部における電界集中を緩和することが肝要である。しかしながら、半導体基板の表面部の電界集中を緩和しただけでは、半導体基板の基板内部においてダイナミックアバランシェ現象が発生することが懸念される。このため、高いアバランシェ耐量を有するためには、半導体基板の基板内部の電界集中も緩和することが肝要である。本明細書は、高いアバランシェ耐量を有する半導体装置を提供することを目的とする。

本明細書が開示する半導体装置としては、ダイオード、ＭＯＳＦＥＴ又はＩＧＢＴが例示される。半導体装置は、機能構造が設けられている素子部と終端耐圧構造が設けられている周辺部に区画されている半導体基板を備えることができる。半導体基板の材料としては、特に限定されるものではないが、シリコン、炭化珪素又は窒化物半導体が例示される。機能構造としては、特に限定されるものではないが、ＭＯＳ構造が例示される。機能構造は、第１導電型の素子部側ドリフト領域と第２導電型の表面領域を有することができる。素子部側ドリフト領域は、半導体基板内に設けられている。表面領域は、半導体基板の表層部に設けられており、素子部側ドリフト領域上に配置されている。表面領域は、アノード領域、ボディ領域又はベース領域と称されることがある。終端耐圧構造は、複数の埋込み絶縁膜と第１導電型の周辺部側ドリフト領域と第２導電型の複数のガードリング領域と第２導電型のリサーフ領域を有することができる。複数の埋込み絶縁膜は、半導体基板の表面上に設けられており、素子部から離れる方向に沿って間隔を置いて配置されている。複数の埋込み絶縁膜は、半導体基板の表面に形成されている複数のシャロートレンチに充填されている絶縁体を有する。周辺部側ドリフト領域は、半導体基板内に設けられている。複数のガードリング領域は、半導体基板の表層部に設けられている。複数のガードリング領域の各々は、隣り合う埋込み絶縁膜の間に配置されている。リサーフ領域は、半導体基板の表層部に設けられており、周辺部ドリフト領域上に配置されている。リサーフ領域は、素子部から離れる方向に沿って表面領域から延びており、複数のガードリング領域を被覆する。このため、複数のガードリング領域は、電気的にフローティングではない。この半導体装置では、隣り合うガードリング領域の間に埋込み絶縁膜が設けられているので、隣り合うガードリング領域の間の領域、即ち、半導体基板の表面部における電界集中が緩和され、その領域でダイナミックアバランシェ現象が発生することが抑制される。さらに、この半導体装置では、リサーフ領域と周辺部ドリフト領域のｐｎ接合から伸びる空乏層によって半導体基板の周辺部の基板内部において空乏化が促進される。これにより、半導体基板の周辺部の基板内部の電界も緩和され、半導体装置は高いアバランシェ耐量を有することができる。

上記半導体装置では、リサーフ領域が、素子部から離れる方向に沿って並んでいる複数のリサーフ部分領域を有していてもよい。この場合、隣り合うリサーフ部分領域の不純物濃度を比較すると、素子部から遠い側のリサーフ部分領域の不純物濃度の方が低い。この半導体装置は、複数のリサーフ部分領域で構成された多段のリサーフ領域を有する。このような多段のリサーフ領域によって半導体基板の周辺部の基板内部の電界が良好に緩和され、半導体装置は高いアバランシェ耐量を有することができる。

上記半導体装置では、隣り合うリサーフ部分領域の間の不純物濃度の変化領域が、ガードリング領域の下方に位置してもよい。この半導体装置では、多段のリサーフ領域の不純物濃度の変化領域がガードリング領域の位置に対応する。ガードリング領域の下方にリサーフ部分領域の間の不純物濃度の変化領域が配置されていると、ダイナミックアバランシェ現象が発生したときの急激な電位低下が、ガードリング領域とリサーフ領域の相乗効果によって抑制される。このような多段のリサーフ領域によって半導体基板の周辺部の基板内部の電界が良好に緩和され、半導体装置は高いアバランシェ耐量を有することができる。

上記半導体装置では、終端耐圧構造がさらに、半導体基板上に延設して設けられており、ガードリング領域に接するフィールドプレート電極を有していてもよい。このようなフィールドプレート電極を有していると、外部電荷による耐圧変動が抑えられる。

半導体装置の要部断面図を模式的に示す。

図１に示されるように、半導体装置１は、シリコン単結晶からなる半導体基板１０を備える。半導体基板１０は、ＭＯＳ構造が設けられている素子部１０Ａと終端耐圧構造が設けられている周辺部１０Ｂに区画されている。周辺部１０Ｂは、半導体基板１０の表面に対して直交する方向から観測したときに（以下、「平面視したときに」という）、素子部１０Ａの周囲を一巡するように配置されている。なお、素子部１０Ａは、後述するボディ領域１３が存在する範囲として特定される。このため、素子部１０Ａと周辺部１０Ｂの境界は、ボディ領域１３の側面の位置に対応する。

半導体装置１は、ドレイン電極２、ソース電極３及びトレンチゲート４を備える。ドレイン電極２は、素子部１０Ａ及び周辺部１０Ｂの双方に対応する範囲の半導体基板１０の裏面に接触する。ソース電極３は、素子部１０Ａに対応する範囲の半導体基板１０の表面に接触する。トレンチゲート４は、素子部１０Ａに対応する範囲の半導体基板１０の表層部に形成されているゲートトレンチ内に設けられている。図１では、１つのトレンチゲート４のみが図示されているが、実際には、複数のトレンチゲート４が素子部１０Ａに設けられている。それらトレンチゲート４は、半導体基板１０を平面視したときに、例えばストライプ状又は格子状のレイアウトを有する。

半導体基板１０は、ｎ⁺型のドレイン領域１１、ｎ型のドリフト領域１２、ｐ⁺型のボディ領域１３、ｎ⁺型のソース領域１４、ｐ⁺⁺型のボディコンタクト領域１５、ｐ⁺⁺型のガードリング領域１６、ｐ型のリサーフ領域１７及びｎ⁺型の終端等電位領域１８を有する。

ドレイン領域１１は、素子部１０Ａ及び周辺部１０Ｂの双方に対応する範囲の半導体基板１０の裏層部に設けられている。ドレイン領域１１は、半導体基板１０の裏面に露出しており、ドレイン電極２にオーミック接触する。

ドリフト領域１２は、素子部１０Ａ及び周辺部１０Ｂの双方に対応する範囲の半導体基板１０内に設けられており、ドレイン領域１１上に配置されている。ドリフト領域１２は、素子部１０Ａにおいて、ドレイン領域１１とボディ領域１３の間に配置されて両者を隔てており、ドレイン領域１１とボディ領域１３に接触する。ドリフト領域１２は、周辺部１０Ｂにおいて、ドレイン領域１１とリサーフ領域１７の間に配置されて両者を隔てており、ドレイン領域１１と終端等電位領域１８の間に配置されて両者を隔てており、ドレイン領域１１とリサーフ領域１７と終端等電位領域１８に接触する。

ボディ領域１３は、素子部１０Ａに対応する範囲の半導体基板１０の表層部に設けられており、ドリフト領域１２上に配置されている。ボディ領域１３は、ドリフト領域１２とソース領域１４の間に配置されて両者を隔てており、ドリフト領域１２とソース領域１４とボディコンタクト領域１５に接触する。ボディ領域１３は、本明細書で開示する表面領域の一例である。

ソース領域１４は、素子部１０Ａに対応する範囲の半導体基板１０の表層部に設けられており、ボディ領域１３上に配置されている。ソース領域１４は、トレンチゲート４の側面に接触するとともに、ボディ領域１３とボディコンタクト領域１５にも接触する。ソース領域１４は、半導体基板１０の表面に露出しており、ソース電極３にオーミック接触する。

ボディコンタクト領域１５は、素子部１０Ａに対応する範囲の半導体基板１０の表層部に設けられており、ボディ領域１３上に配置されている。ボディコンタクト領域１５は、ボディ領域１３とソース領域１４に接触する。ボディコンタクト領域１５は、半導体基板１０の表面に露出しており、ソース電極３にオーミック接触する。

トレンチゲート４は、半導体基板１０の表面から深さ方向に伸びるゲートトレンチ内に設けられており、ゲート電極４ａ及びゲート電極４ａを被覆するゲート絶縁膜４ｂを有する。トレンチゲート４は、ソース領域１４及びボディ領域１３を貫通してドリフト領域１２に達する。トレンチゲート４のゲート電極４ａは、ドリフト領域１２とソース領域１４を隔てているボディ領域１３にゲート絶縁膜４ｂを介して対向する。このゲート電極４ａが対向するボディ領域１３は、チャネルが形成される領域である。このように、半導体基板１０の素子部１０Ａには、トレンチゲート４、ドリフト領域１２、ボディ領域１３及びソース領域１４で構成されるＭＯＳ構造が設けられている。ＭＯＳ構造はドリフト領域１２とボディ領域１３で構成されるｐｎダイオードを内蔵しており、このｐｎダイオードが還流ダイオードとして動作する。

複数のガードリング領域１６は、周辺部１０Ｂに対応する範囲の半導体基板１０の表層部に設けられており、リサーフ領域１７によって被覆されている。複数のガードリング領域１６は、素子部１０Ａから離れる方向（紙面左右方向）に沿って間隔を置いて配置されている。また、複数のガードリング領域１６の各々は、平面視したときに、素子部１０Ａの周囲を一巡するように配置されている。複数のガードリング領域１６は、半導体基板１０の表面に露出しており、後述するフィールドプレート電極７に接触する。複数のガードリング領域１６は、リサーフ領域１７を介してボディ領域１３に電気的に接続されている。このため、複数のガードリング領域１６は、電気的にフローティングではない。

リサーフ領域１７は、周辺部１０Ｂに対応する範囲の半導体基板１０の表層部に設けられており、ドリフト領域１２上に配置されており、複数のガードリング領域１６及び後述する複数の埋込み絶縁膜５を被覆する。リサーフ領域１７は、平板状の形態を有しており、素子部１０Ａから離れる方向（紙面左右方向）に沿って延びており、一端がボディ領域１３に接触する。リサーフ領域１７は、平面視したときに、ボディ領域１３から複数のガードリング領域１６を超えてガードリング領域１６と終端等電位領域１８の間の位置まで延びている。この例では、リサーフ領域１７の下面の深さはボディ領域１３の下面の深さに一致しているが、リサーフ領域１７の下面の深さはボディ領域１３の下面の深さよりも深いことが望ましい。リサーフ領域１７は、平面視したときに、素子部１０Ａの周囲を一巡するように配置されている。

リサーフ領域１７は、素子部１０Ａから離れる方向（紙面左右方向）に沿って並んでいる複数のリサーフ部分領域１７ａ，１７ｂ，１７ｃ，１７ｄを有する。以下、素子部１０Ａに近い順に、第１リサーフ部分領域１７ａ、第２リサーフ部分領域１７ｂ、第３リサーフ部分領域１７ｃ、第４リサーフ部分領域１７ｄと称する。第１リサーフ部分領域１７ａの不純物濃度は、約１×１０¹⁴〜１０¹⁶ｃｍ^-3であり、ボディ領域１３と同一の濃度である。第２リサーフ部分領域１７ｂの不純物濃度は、約０．８×１０¹⁴〜１０¹⁶ｃｍ^-3である。第３リサーフ部分領域１７ｃの不純物濃度は、約０．６×１０¹⁴〜１０¹⁶ｃｍ^-3である。第４リサーフ部分領域１７ｄの不純物濃度は、約０．４×１０¹⁴〜１０¹⁶ｃｍ^-3である。このように、隣り合うリサーフ部分領域１７ａ，１７ｂ，１７ｃ，１７ｄの不純物濃度を比較すると、素子部１０Ａから遠い側のリサーフ部分領域１７ａ，１７ｂ，１７ｃ，１７ｄの不純物濃度の方が低い。また、第１リサーフ部分領域１７ａと第２リサーフ部分領域１７ｂの間の不純物濃度の変化領域、即ち、素子部１０Ａから離れる向きに計測したときに不純物濃度が低下する領域が、ガードリング領域１６の下方に存在する。素子部１０Ａから離れる方向（紙面左右方向）におけるガードリング領域１６の最大幅が０．５〜２μｍであることから、上記の変化領域がその範囲内に収まっている。同様に、第２リサーフ部分領域１７ｂと第３リサーフ部分領域１７ｃの間の不純物濃度の変化領域及び第３リサーフ部分領域１７ｃと第４リサーフ部分領域１７ｄの間の不純物濃度の変化領域も、ガードリング領域１６の下方に存在する。

終端等電位領域１８は、周辺部１０Ｂの終端に対応する範囲の半導体基板１０の表層部に設けられており、ドリフト領域１２上に配置されている。終端等電位領域１８は、ドリフト領域１２に接触する。終端等電位領域１８は、平面視したときに、素子部１０Ａの周囲を一巡するように配置されている。終端等電位領域１８は、半導体基板１０の表面に露出しており、後述する終端電極８に接触する。

図１に示されるように、半導体装置１はさらに、複数の埋込み絶縁膜５、層間絶縁膜６、複数のフィールドプレート電極７及び終端電極８を備える。

複数の埋込み絶縁膜５の各々は、周辺部１０Ｂに対応する範囲の半導体基板１０の表面に形成されている複数のシャロートレンチに充填されている絶縁体を有する。このように、複数の埋込み絶縁膜５は、シャロー・トレンチ・アイソレーション（ＳＴＩ）の構造を有する。複数の埋込み絶縁膜５は、素子部１０Ａから離れる方向（紙面左右方向）に沿って間隔を置いて配置されている。また、複数の埋込み絶縁膜５の各々は、平面視したときに、素子部１０Ａの周囲を一巡するように配置されている。複数の埋込み絶縁膜５のうちの一部は、隣り合うガードリング領域１６の間に配置されている。換言すると、複数のガードリング領域１６の各々は、隣り合う埋込み絶縁膜５の間に配置されている。複数のガードリング領域１６は、埋込み絶縁膜５よりも深く形成されている。

層間絶縁膜６は、周辺部１０Ｂに対応する範囲の半導体基板１０上に設けられている。層間絶縁膜６には複数の貫通孔が形成されており、その貫通孔を介してフィールドプレート電極７とガードリング領域１６が接触する。

複数のフィールドプレート電極７は、周辺部１０Ｂに対応する範囲の層間絶縁膜６上に延設されている。複数のフィールドプレート電極７は、素子部１０Ａから離れる方向（紙面左右方向）に沿って間隔を置いて配置されている。また、複複数のフィールドプレート電極７の各々は、平面視したときに、素子部１０Ａの周囲を一巡するように配置されている。複数のフィールドプレート電極７の各々は、複数のガードリング領域１６の各々に対応して配置されており、複数のガードリング領域１６の各々に接触する。複数のフィールドプレート電極７の電位は、フローティングである。図示省略しているが、半導体基板１０の周辺部１０Ｂ上には、層間絶縁膜６及びフィールドプレート電極７を覆うようにモールド樹脂が形成される。複数のフィールドプレート電極７は、そのモールド樹脂に付着した水分等によってモールド樹脂内に侵入した外部電荷が半導体基板１０内にまで侵入するのを防止することができる。これにより、半導体基板１０の周辺部１０Ｂにおける局所的なチャージバランスの崩れが抑制され、半導体装置１の耐圧低下が抑制される。

終端電極８は、周辺部１０Ｂの終端に対応する範囲の半導体基板１０の表面上に設けられている。終端電極８は、平面視したときに、素子部１０Ａの周囲を一巡するように配置されている。終端電極８は、終端等電位領域１８に対応して配置されており、終端等電位領域１８に接触する。終端電極８の電位は、ドレイン電極２と同一である。

次に、半導体装置１の動作について説明する。ドレイン電極２に正電圧が印加され、ソース電極３に接地電圧が印加され、ゲート電極４ａに正電圧が印加されると、ゲート電極４ａが対向するボディ領域１３にチャネルが形成され、ソース領域１４、チャネル、ドリフト領域１２及びドレイン領域１１を経由して、ソース電極３からドレイン電極２に向かって電子が流れる。このように、ドレイン電極２からソース電極３に向けて電流が流れるモードはオンモードである。一方、ドレイン電極２に正電圧が印加され、ソース電極３に接地電圧が印加され、ゲート電極４ａに接地電圧が印加されると、ゲート電極４ａが対向するボディ領域１３にチャネルが形成されず、電流は遮断される。このように、ドレイン電極２からソース電極３に向けて電流が流れないモードはオフモードである。半導体装置１は、オンモードとオフモードを切り換えることでスイッチング素子として動作することができる。

例えば、半導体装置１がインバータ回路に用いられた場合、モータ等の負荷を流れる負荷電流が、素子部１０ＡのＭＯＳ構造に内蔵するｐｎダイオード（ドリフト領域１２とボディ領域１３で構成される）を介して還流する還流モードが存在する。この還流モードでは、ソース電極３がドレイン電極２よりも正となる電圧が印加されており、内蔵ダイオードには順方向電流が流れる。その後、半導体装置１がオフモードに切り替わり、ドレイン電極２がソース電極３よりも正となる逆バイアスが印加される。このような還流モードからオフモードへの遷移期間に、周辺部１０Ｂにダイナミックアバランシェ現象が発生することがある。半導体装置１は、このようなダイナミックアバランシェ現象に対策することができる。

還流モードからオフモードへの遷移期間では、素子部１０Ａにおいて、ドリフト領域１２とボディ領域１３のｐｎ接合からドリフト領域１２内に向けて空乏層が広がる。この空乏層は、素子部１０Ａから周辺部１０Ｂに向けて広がる。素子部１０Ａから広がる空乏層は、周辺部１０Ｂにおいて、素子部１０Ａから離れる方向（紙面左右方向）に沿って、複数のガードリング領域１６の各々に順に到達することにより、周辺部１０Ｂの広範囲に広がることができる。特に、半導体装置１では、周辺部１０Ｂにリサーフ領域１７が設けられており、このリサーフ領域１７とドリフト領域１２のｐｎ接合から広がる空乏層も加わることで、空乏層が周辺部１０Ｂの広範囲に素早く形成される。

半導体装置１では、埋込み絶縁膜５が隣り合うガードリング領域１６の間に設けられており、さらにリサーフ領域１７が半導体基板１０の表層部に設けられている。仮に、埋込み絶縁膜５及びリサーフ領域１７が設けられていないとすると、隣り合うガードリング領域１６の間の領域では、ガードリング領域１６とドリフト領域１２で構成されるｐｎ接合が小さい曲率半径を有して存在していることから、電界が集中しており、その電界集中に起因したダイナミックアバランシェ現象が発生する。隣り合うガードリング領域１６の間でダイナミックアバランシェ現象が発生すると、アバランシェ電流が半導体基板の表面を集中して流れ、ジュール熱による熱破損が懸念される。

半導体装置１では、隣り合うガードリング領域１６の間に埋込み絶縁膜５が設けられているので、隣り合うガードリング領域１６の間の領域において電界集中が緩和され、その領域でダイナミックアバランシェ現象が発生することが抑制される。これにより、半導体装置１では、電界の集中する領域が半導体基板１０の表面から基板内部に移動する。半導体装置１ではさらに、半導体基板１０内にリサーフ領域１７が設けられていることにより、還流モードからオフモードへの遷移期間において半導体基板１０の基板内部に空乏層が素早く形成されており、半導体基板１０の基板内部の電界が緩和される。このように、半導体装置１では、半導体基板１０の表面部及び基板内部の双方においてダイナミックアバランシェ現象の発生が抑えられる。これにより、半導体装置は高いアバランシェ耐量を有することができる。なお、半導体装置１では、リサーフ領域１７の下面とドリフト領域１２のｐｎ接合面近傍が電界集中箇所となり、高いサージ電圧が印加されたときには、このｐｎ接合面近傍でダイナミックアバランシェ現象が生じ得る。このように半導体装置１では、ダイナミックアバランシェ現象の発生個所が半導体基板１０の深い位置に移動しており、ダイナミックアバランシェ現象が発生したとしても、アバランシェ電流が半導体基板１０内を拡散して流れることができる。この点でも、半導体装置１は、高いアバランシェ耐量を有することができる。

半導体装置１では、リサーフ領域１７が複数のリサーフ部分領域１７ａ，１７ｂ，１７ｃ，１７ｄを有している。このように、リサーフ領域１７が多段で構成されている。さらに、不純物濃度の関係については、第１リサーフ部分領域１７ａ＞第２リサーフ部分領域１７ｂ＞第３リサーフ部分領域１７ｃ＞第４リサーフ部分領域１７ｄが成立している。この半導体装置１では、還流モードからオフモードへの遷移期間において、半導体基板１０の周辺部１０Ｂの等電位線分布が均一化される。このため、多段のリサーフ領域１７によって半導体基板１０の周辺部１０Ｂの深部の電界が良好に緩和され、半導体装置１は高いアバランシェ耐量を有することができる。

上記半導体装置では、隣り合うリサーフ部分領域１７ａ，１７ｂ，１７ｃ，１７ｄの間の不純物濃度の変化領域が、ガードリング領域１６の下方に位置している。この半導体装置１では、還流モードからオフモードへの遷移期間において、半導体基板１０の周辺部１０Ｂの等電位線分布がさらに均一化される。このため、多段のリサーフ領域１７と複数のガードリング領域１６によって半導体基板１０の周辺部１０Ｂの基板内部の電界が極めて良好に緩和され、半導体装置１は高いアバランシェ耐量を有することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：半導体装置
２：ドレイン電極
３：ソース電極
４：トレンチゲート
４ａ：ゲート電極
４ｂ：ゲート絶縁膜
５：埋込み絶縁膜
６：層間絶縁膜
７：フィールドプレート電極
８：終端電極
１０：半導体基板
１０Ａ：素子部
１０Ｂ：周辺部
１１：ドレイン領域
１２：ドリフト領域
１３：ボディ領域
１４：ソース領域
１５：ボディコンタクト領域
１６：ガードリング領域
１７：リサーフ領域
１７ａ，１７ｂ，１７ｃ，１７ｄ：リサーフ部分領域
１８：終端等電位領域

Claims (4)

1. 半導体装置であって、
   機能構造が設けられている素子部と終端耐圧構造が設けられている周辺部に区画されている半導体基板を備え、
   前記機能構造は、
   前記半導体基板内に設けられている第１導電型の素子部側ドリフト領域と、
   前記半導体基板の表層部に設けられており、前記素子部側ドリフト領域上に配置されている第２導電型の表面領域と、を有しており、
   前記終端耐圧構造は、
   前記半導体基板の表面上に設けられており、前記素子部から離れる方向に沿って間隔を置いて配置されている複数の埋込み絶縁膜であって、前記半導体基板の表面に形成されている複数のシャロートレンチに充填されている絶縁体を有する、複数の埋込み絶縁膜と、
   前記半導体基板内に設けられている第１導電型の周辺部側ドリフト領域と、
   前記半導体基板の前記表層部に設けられている第２導電型の複数のガードリング領域であって、各々が隣り合う前記埋込み絶縁膜の間に配置されている、複数のガードリング領域と、
   前記半導体基板の表層部に設けられており、前記周辺部ドリフト領域上に配置されている第２導電型のリサーフ領域であって、前記素子部から離れる方向に沿って前記表面領域から延びており、前記複数のガードリング領域を被覆する、リサーフ領域と、を有する半導体装置。
2. 前記リサーフ領域は、前記素子部から離れる方向に沿って並んでいる複数のリサーフ部分領域を有しており、
   隣り合う前記リサーフ部分領域の不純物濃度を比較すると、前記素子部から遠い側の前記リサーフ部分領域の不純物濃度の方が低い、請求項１に記載の半導体装置。
3. 隣り合う前記リサーフ部分領域の間の不純物濃度の変化領域は、前記ガードリング領域の下方に位置する、請求項２に記載の半導体装置。
4. 前記終端耐圧構造はさらに、前記半導体基板上に延設して設けられており、前記ガードリング領域に接するフィールドプレート電極を有する、請求項１〜３のいずれか一項に記載の半導体装置。

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