JP2018147961A - 電子部品の製造方法 - Google Patents

Abstract

【課題】歩留まりを向上させることができる電子部品の製造方法を提供する。【解決手段】積層コイル部品の製造方法は、複数の積層コイル部品を並行して製造する製造方法であって、基材４０の表面４０ａにおいて互いに離間して設定された複数の領域上のそれぞれに、積層コイル部品となる積層体を形成する工程と、積層体を領域から剥離する工程と、積層体を熱処理する工程と、を含む。積層体を形成する工程は、素体の構成材料を含み、複数の領域のそれぞれに対してパターニングされた素体パターン６２ａ，６２ｂを複数の領域上のそれぞれに形成する工程と、実装用導体、コイル導体、及び接続導体の構成材料を含み、複数の領域のそれぞれに対してパターニングされた導体パターン７２を複数の領域上のそれぞれに形成する工程と、を含む。【選択図】図７

Description

本発明は、電子部品の製造方法に関する。

特許文献１には、複数のチップを有する積層体を形成する工程と、積層体を各チップに切断する工程と、切断された各チップを焼成する工程と、を備える電子部品の製造方法が開示されている。この電子部品の製造方法では、積層体を形成する工程において、一対の外部電極がチップと同時に形成されるので、以後の工程において、外部電極を形成する必要がなく、工程数を削減することができる。

特許第４８１６９７１号公報

特許文献１に記載の電子部品の製造方法では、積層体を切断する工程において、切断ずれ及び切断時の応力による積層体の歪みが生じ、歩留まりが低下する懼れがある。

本発明は、歩留まりを向上させることができる電子部品の製造方法を提供することを目的とする。

本発明に係る電子部品の製造方法は、素体及び導体を備える複数の電子部品を並行して製造する電子部品の製造方法であって、第一基材の表面において互いに離間して設定された複数の領域上のそれぞれに、電子部品となる積層体を形成する工程と、積層体を領域から剥離する工程と、積層体を熱処理する工程と、を含み、積層体を形成する工程は、素体の構成材料を含み、複数の領域のそれぞれに対してパターニングされた素体パターンを複数の領域上のそれぞれに形成する第一工程と、導体の構成材料を含み、複数の領域のそれぞれに対してパターニングされた導体パターンを複数の領域上のそれぞれに形成する第二工程と、を含む。

この電子部品の製造方法では、同一の基材の表面において互いに離間して設定された複数の領域のそれぞれに電子部品となる積層体を形成する。積層体を形成する工程では、複数の領域のそれぞれに対してパターニングされた素体パターン及び導体パターンを形成するので、積層体同士を互いに分離するための切断工程が必要とされない。このため、切断ずれ及び切断時の応力による積層体の歪みの発生を抑制することができる。この結果、歩留まりを向上させることができる。

本発明に係る電子部品の製造方法において、第一工程では、フォトリソグラフィ法により素体パターンを形成してもよく、第二工程では、フォトリソグラフィ法により導体パターンを形成してもよい。この場合、例えば印刷法による場合に比べて、導体パターン及び素体パターンを精度よく形成することができる。

本発明に係る電子部品の製造方法において、第一工程では、フォトリソグラフィ法により素体パターンを第二基材上に形成した後、素体パターンを複数の領域上のそれぞれに転写し、第二工程では、フォトリソグラフィ法により導体パターンを第三基材上に形成した後、導体パターンを複数の領域上のそれぞれに転写してもよい。この場合、積層体が形成される第一基材とは別の基材である第二基材及び第三基材上で導体パターン及び素体パターンを形成するので、導体パターン及び素体パターンを形成する際に生じる残渣が第一基材上において発生しない。このため、積層体から残渣を除去する工程を削減することができる。

本発明に係る電子部品の製造方法において、第一工程は、素体の構成材料を含む第一レジスト層を複数の領域にまたがって形成した後、フォトリソグラフィ法により第一レジスト層をパターニングしてもよく、第二工程は、導体の構成材料を含む第二レジスト層を複数の領域にまたがって形成した後、フォトリソグラフィ法により第二レジスト層をパターニングしてもよい。この場合、他の基材上に形成した導体パターン及び素体パターンを第一基材上に転写する場合と比べて、積層時の位置精度が高いので、積層方向に直交する方向における位置ずれが抑制される。

本発明に係る電子部品の製造方法において、積層体を形成する工程では、複数の領域上のそれぞれに、剥離層を介して積層体を形成してもよい。この場合、第一基材上の領域から積層体を容易に剥離することができる。

本発明に係る電子部品の製造方法において、積層体を形成する工程では、互いの離間距離が１００μｍ以下となるように設定された複数の領域上のそれぞれに、積層体を形成してもよい。この場合、電子部品の生産数を増加させることができる。

本発明に係る電子部品の製造方法において、第二工程では、領域に直交する方向から見て、導体パターンを、領域の外縁に沿って延在するように形成してもよい。このような場合、例えば、複数の積層体を一体化した状態で形成してから切断する製造方法によれば、切断領域に素体パターン及び導体パターンが含まれ、切断条件を素体パターン及び導体パターンごとに最適化することが困難となる懼れがある。本発明に係る電子部品の製造方法によれば、このような場合でも歩留まりを向上させることができる。

本発明に係る電子部品の製造方法によれば、歩留まりを向上させることが可能となる。

第一実施形態に係る積層コイル部品の製造方法により製造される積層コイル部品の斜視図である。 図１に示される積層コイル部品の分解斜視図である。 第一実施形態に係る積層コイル部品の製造方法を示すフローチャートである。 積層体の斜視図である。 基材の平面図である。 第一実施形態に係る積層コイル部品の製造方法を概念的に示す断面図である。 第一実施形態に係る積層コイル部品の製造方法を概念的に示す断面図である。 第一実施形態に係る積層コイル部品の製造方法を概念的に示す断面図である。 第二実施形態に係る積層コイル部品の製造方法を示すフローチャートである。 第二実施形態に係る積層コイル部品の製造方法を概念的に示す断面図である。 第二実施形態に係る積層コイル部品の製造方法を概念的に示す断面図である。 第二実施形態に係る積層コイル部品の製造方法を概念的に示す断面図である。 変形例に係る積層コイル部品の製造方法について説明するための図である。

以下、添付図面を参照して、本発明の実施形態について詳細に説明する。説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

［第一実施形態］
（積層コイル部品）
図１及び図２を参照して、第一実施形態に係る積層コイル部品を説明する。図１は、第一実施形態に係る積層コイル部品の製造方法により製造される積層コイル部品の斜視図である。図２は、図１に示される積層コイル部品の分解斜視図である。

図１及び図２に示されるように、第一実施形態に係る積層コイル部品１は、素体２と、実装用導体３，４と、複数のコイル導体５ｃ，５ｄ，５ｅ，５ｆと、接続導体６，７と、を備えている。

素体２は、直方体形状を呈している。直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。素体２は、端面２ａ，２ｂと、側面２ｃ，２ｄ，２ｅ，２ｆと、を有している。端面２ａ，２ｂは、互いに対向している。側面２ｃ，２ｄは、互いに対向している。側面２ｅ，２ｆは、互いに対向している。以下では、端面２ａ，２ｂの対向方向を方向Ｄ１、側面２ｃ，２ｄの対向方向を方向Ｄ２、及び、側面２ｅ，２ｆの対向方向を方向Ｄ３とする。方向Ｄ１、方向Ｄ２、及び方向Ｄ３は互いに略直交している。

端面２ａ，２ｂは、側面２ｃ，２ｄを連結するように方向Ｄ２に延在している。端面２ａ，２ｂは、側面２ｅ，２ｆを連結するように方向Ｄ３にも延在している。側面２ｃ，２ｄは、端面２ａ，２ｂを連結するように方向Ｄ１に延在している。側面２ｃ，２ｄは、側面２ｅ，２ｆを連結するように方向Ｄ３にも延在している。側面２ｅ，２ｆは、側面２ｃ，２ｄを連結するように方向Ｄ２に延在している。側面２ｅ，２ｆは、端面２ａ，２ｂを連結するように方向Ｄ１にも延在している。

側面２ｃは、実装面であり、例えば積層コイル部品１を図示しない他の電子機器（例えば、回路基材、又は電子部品）に実装する際、他の電子機器と対向する面である。端面２ａ，２ｂは、実装面（すなわち側面２ｃ）から連続する面である。

素体２の方向Ｄ１における長さは、素体２の方向Ｄ２における長さ及び素体２の方向Ｄ３における長さよりも長い。素体２の方向Ｄ２における長さと素体２の方向Ｄ３における長さとは、互いに同等である。すなわち、本実施形態では、端面２ａ，２ｂは正方形状を呈し、側面２ｃ，２ｄ，２ｅ，２ｆは、長方形状を呈している。素体２の方向Ｄ１における長さは、素体２の方向Ｄ２における長さ、及び素体２の方向Ｄ３における長さと同等であってもよいし、これらの長さよりも短くてもよい。素体２の方向Ｄ２における長さ及び素体２の方向Ｄ３における長さは、互いに異なっていてもよい。

なお、本実施形態で「同等」とは、等しいことに加えて、予め設定した範囲での微差又は製造誤差などを含んだ値を同等としてもよい。たとえば、複数の値が、当該複数の値の平均値の±５％の範囲内に含まれているのであれば、当該複数の値は同等であると規定する。

素体２には、凹部２１，２２，２３，２４が設けられている。凹部２１，２２は、一体的に設けられ、実装用導体３に対応している。凹部２３，２４は、一体的に設けられ、実装用導体４に対応している。

凹部２１は、側面２ｃの端面２ａ側に設けられ、側面２ｄに向かって窪んでいる。凹部２２は、端面２ａの側面２ｃ側に設けられ、端面２ｂに向かって窪んでいる。凹部２３は、側面２ｃの端面２ｂ側に設けられ、側面２ｄに向かって窪んでいる。凹部２４は、端面２ｂの側面２ｃ側に設けられ、端面２ａに向かって窪んでいる。凹部２１，２２，２３，２４は、例えば、同形状を呈している。凹部２１，２２，２３，２４は、側面２ｄ，２ｅ，２ｆから離間して設けられている。凹部２１と凹部２３とは、方向Ｄ１において互いに離間して設けられている。

素体２は、複数の素体層１２ａ〜１２ｆが方向Ｄ３において積層されることによって構成されている。具体的な積層構成については後述する。実際の素体２では、複数の素体層１２ａ〜１２ｆは、その層間の境界が視認できない程度に一体化されている。素体層１２ａ〜１２ｆは、例えば磁性材料（Ｎｉ−Ｃｕ−Ｚｎ系フェライト材料、Ｎｉ−Ｃｕ−Ｚｎ−Ｍｇ系フェライト材料、又はＮｉ−Ｃｕ系フェライト材料等）により構成されている。素体層１２ａ〜１２ｆを構成する磁性材料には、Ｆｅ合金等が含まれていてもよい。素体層１２ａ〜１２ｆは、非磁性材料（ガラスセラミック材料、誘電体材料等）から構成されていてもよい。

実装用導体３は、凹部２１，２２内に配置されている。実装用導体４は、凹部２３，２４内に配置されている。実装用導体３，４は、方向Ｄ１において互いに離間している。実装用導体３，４は、例えば、同形状を呈している。実装用導体３，４は、例えば、断面Ｌ字状を呈している。実装用導体３，４は、例えば、方向Ｄ３から見てＬ字状を呈しているとも言える。実装用導体３，４には、電解めっき又は無電解めっきが施されることにより、その外表面にはめっき層が形成されていてもよい。めっき層は、例えばＮｉ、Ｓｎ、Ａｕ等を含んでいる。

実装用導体３は、方向Ｄ３から見てＬ字状を呈する複数の実装用導体層１３が、方向Ｄ３において積層されることによって構成されている。実際の実装用導体３では、複数の実装用導体層１３は、その層間の境界が視認できない程度に一体化されている。実装用導体３は、一体的に形成された導体部分３１，３２を有している。導体部分３１，３２は、略矩形板状を呈している。導体部分３１，３２は、例えば、同形状を呈している。導体部分３１は、凹部２１内に配置されている。導体部分３２は、凹部２２内に配置されている。

実装用導体４は、方向Ｄ３から見てＬ字状を呈する複数の実装用導体層１４が、方向Ｄ３において積層されることによって構成されている。実際の実装用導体４では、複数の実装用導体層１４は、その層間の境界が視認できない程度に一体化されている。実装用導体４は、一体的に形成された導体部分４１，４２を有している。導体部分４１，４２は、略矩形板状を呈している。導体部分４１，４２は、例えば、同形状を呈している。導体部分４１は、凹部２３内に配置されている。導体部分４２は、凹部２４内に配置されている。

複数のコイル導体５ｃ，５ｄ，５ｅ，５ｆは、互いに接続されて、素体２内でコイル１０を構成している。コイル導体５ｃ，５ｄ，５ｅ，５ｆは、方向Ｄ３から見て、少なくとも一部が互いに重なるように配置されている。コイル導体５ｃ，５ｄ，５ｅ，５ｆは、端面２ａ，２ｂ及び側面２ｃ，２ｄ，２ｅ，２ｆから離間して配置されている。

コイル導体５ｃは、コイル１０の一方の端部を構成している。コイル導体５ｃの一方の端部と接続導体６とは、方向Ｄ１において隣り合い、互いに接続されている。コイル導体５ｃの他方の端部とコイル導体５ｄの一方の端部とは、方向Ｄ３において隣り合い、互いに接続されている。コイル導体５ｄの他方の端部とコイル導体５ｅの一方の端部とは、方向Ｄ３において隣り合い、互いに接続されている。コイル導体５ｅの他方の端部と、コイル導体５ｆの一方の端部とは、方向Ｄ３において隣り合い、互いに接続されている。コイル導体５ｆの他方の端部と接続導体７とは、方向Ｄ１において隣り合い、互いに接続されている。

コイル導体５ｃ，５ｄ，５ｅ，５ｆは、複数のコイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆが、方向Ｄ３において積層されることによって構成されている。つまり、複数のコイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆは、それぞれ方向Ｄ３から見て、全部が互いに重なるように配置されている。コイル導体５ｃ，５ｄ，５ｅ，５ｆは、１つのコイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆによって構成されていてもよい。なお、図２では、１つのコイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆのみが示されている。実際のコイル導体５ｃ，５ｄ，５ｅ，５ｆでは、複数のコイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆは、その層間の境界が視認できない程度に一体化されている。

接続導体６は、方向Ｄ１に延在し、コイル１０のコイル導体５ｃと導体部分４２とに接続されている。接続導体７は、方向Ｄ１に延在し、コイル導体５ｆと導体部分３２とに接続されている。接続導体６，７は、複数の接続導体層１６，１７が、方向Ｄ３において積層されることによって構成されている。なお、図２では、１つの接続導体層１６，１７のみが示されている。実際の接続導体６，７では、複数の接続導体層１６，１７は、その層間の境界が視認できない程度に一体化されている。

上述の実装用導体層１３，１４、コイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆ、及び接続導体層１６，１７は、導電材料（例えば、Ａｇ又はＰｄ）により構成されている。これらの各層は、同じ材料により構成されていてもよいし、異なる材料により構成されていてもよい。これらの各層は、断面略矩形状を呈している。

積層コイル部品１は、複数の層Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ，Ｌｅ，Ｌｆを備えている。積層コイル部品１は、例えば、側面２ｆ側から順に、２つの層Ｌａ、１つの層Ｌｂ、３つの層Ｌｃ、３つの層Ｌｄ、３つの層Ｌｅ、３つの層Ｌｆ、１つの層Ｌｂ、及び２つの層Ｌａが積層されることにより構成されている。なお、図２では、３つの層Ｌｃ、３つの層Ｌｄ、３つの層Ｌｅ、及び３つの層Ｌｆについて、それぞれ１つが図示され、他の２つの図示が省略されている。

層Ｌａは、素体層１２ａにより構成されている。

層Ｌｂは、素体層１２ｂと、実装用導体層１３，１４とが互いに組み合わされることにより構成されている。素体層１２ｂには、実装用導体層１３，１４の形状に対応する形状を有し、実装用導体層１３，１４が嵌め込まれる欠損部Ｒｂが設けられている。素体層１２ｂと、実装用導体層１３，１４の全体とは、互いに相補的な関係を有している。

層Ｌｃは、素体層１２ｃと、実装用導体層１３，１４及びコイル導体層１５ｃとが互いに組み合わされることにより構成されている。素体層１２ｃには、実装用導体層１３，１４及びコイル導体層１５ｃの形状に対応する形状を有し、実装用導体層１３，１４、コイル導体層１５ｃ及び接続導体層１６が嵌め込まれる欠損部Ｒｃが設けられている。素体層１２ｃと、実装用導体層１３，１４、コイル導体層１５ｃ及び接続導体層１６の全体とは、互いに相補的な関係を有している。

層Ｌｄは、素体層１２ｄと、実装用導体層１３，１４及びコイル導体層１５ｄとが互いに組み合わされることにより構成されている。素体層１２ｄには、実装用導体層１３，１４及びコイル導体層１５ｄの形状に対応する形状を有し、実装用導体層１３，１４及びコイル導体層１５ｄが嵌め込まれる欠損部Ｒｄが設けられている。素体層１２ｄと、実装用導体層１３，１４及びコイル導体層１５ｄの全体とは、互いに相補的な関係を有している。

層Ｌｅは、素体層１２ｅと、実装用導体層１３，１４及びコイル導体層１５ｅとが互いに組み合わされることにより構成されている。素体層１２ｅには、実装用導体層１３，１４及びコイル導体層１５ｅの形状に対応する形状を有し、実装用導体層１３，１４及びコイル導体層１５ｅが嵌め込まれる欠損部Ｒｅが設けられている。素体層１２ｅと、実装用導体層１３，１４及びコイル導体層１５ｅの全体とは、互いに相補的な関係を有している。

層Ｌｆは、素体層１２ｆと、実装用導体層１３，１４、コイル導体層１５ｆ及び接続導体層１７とが互いに組み合わされることにより構成されている。素体層１２ｆには、実装用導体層１３，１４、コイル導体層１５ｆ及び接続導体層１７の形状に対応する形状を有し、実装用導体層１３，１４、コイル導体層１５ｆ及び接続導体層１７が嵌め込まれる欠損部Ｒｆが設けられている。素体層１２ｆと、実装用導体層１３，１４、コイル導体層１５ｆ及び接続導体層１７の全体とは、互いに相補的な関係を有している。

欠損部Ｒｂ，Ｒｃ，Ｒｄ，Ｒｅ，Ｒｆは、一体化されて上述の凹部２１，２２，２３，２４を構成している。欠損部Ｒｂ，Ｒｃ，Ｒｄ，Ｒｅ，Ｒｆの幅（以下、欠損部の幅）は、基本的に、実装用導体層１３，１４、コイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆ、及び接続導体層１６，１７の幅（以下、導体部の幅）よりも広くなるように設定される。素体層１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆと、実装用導体層１３，１４、コイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆ、及び接続導体層１６，１７との接着性向上のために、欠損部の幅は、敢えて導体部の幅よりも狭くなるように設定されてもよい。欠損部の幅から導体部の幅を引いた値は、例えば、−３μｍ以上１０μｍ以下であることが好ましく、０μｍ以上１０μｍ以下であることがより好ましい。

（積層コイル部品の製造方法）
図３〜図８を参照して、第一実施形態に係る積層コイル部品１の製造方法を説明する。図３は、第一実施形態に係る積層コイル部品の製造方法を示すフローチャートである。図４は、積層体の斜視図である。図５は、基材の平面図である。図６〜図８は、第一実施形態に係る積層コイル部品の製造方法を概念的に示す断面図である。図６〜図８の断面図は概念的に示されており、実際の積層コイル部品１の断面図とは必ずしも一致していない。

第一実施形態に係る積層コイル部品１の製造方法では、複数の積層コイル部品１が並行して製造される。まず、図４及び図５に示されるように、基材４０の表面４０ａにおいて、互いに離間して設定された複数（ここでは８）の領域Ｒ１上のそれぞれに、後述する工程を経て積層コイル部品１となる積層体５０を形成する（工程Ｓ１０）。領域Ｒ１は、積層体５０が形成される領域である。基材４０の表面４０ａは、複数の領域Ｒ１と、領域Ｒ１の周囲に配置された領域Ｒ２と、を有している。領域Ｒ２は、領域Ｒ１以外の表面４０ａ全体を構成している。

領域Ｒ１は、例えば、側面２ｆ（図１参照）と同形状を呈している。複数の領域Ｒ１は、方向Ｄ１及び方向Ｄ２において配列されている。複数の領域Ｒ１は、方向Ｄ１で隣り合う２つの領域Ｒ１の互いの離間距離Ｌ１、及び方向Ｄ２で隣り合う２つの領域Ｒ１の互いの離間距離Ｌ２が例えば１００μ以下、より好ましくは１０μｍ以上５０μｍ以下となるように設定されている。言い換えると、複数の領域Ｒ１は、方向Ｄ１で隣り合う２つの領域Ｒ１の間に配置された領域Ｒ２の方向Ｄ１における長さ、及び方向Ｄ２で隣り合う２つの領域Ｒ１の間に配置された領域Ｒ２の方向Ｄ２における長さが例えば１００μ以下、より好ましくは１０μｍ以上５０μｍ以下となるように設定されている。

離間距離Ｌ１，Ｌ２は、互いに同等であってもよいし、互いに異なっていてもよい。複数の領域Ｒ１は、方向Ｄ１において等間隔で配列されていてもよいし、異なる間隔で配列されていてもよい。つまり、離間距離Ｌ１は一定であってもよいし、一定でなくてもよい。複数の領域Ｒ１は、方向Ｄ２において等間隔で配列されていてもよいし、異なる間隔で配列されていてもよい。つまり、離間距離Ｌ２は一定であってもよいし、一定でなくてもよい。

方向Ｄ１で隣り合う２つの積層体５０は、熱処理後に端面２ａとなる面及び熱処理後に端面２ｂとなる面が互いに対向するように配置されている。これにより、熱処理後に実装用導体３の導体部分３２となる部分、及び熱処理後に実装用導体４の導体部分４２となる部分が互いに対向している。方向Ｄ２で隣り合う２つの積層体５０は、熱処理後に側面２ｃとなる面が互いに対向するように配置されている。これにより、熱処理後に実装用導体３の導体部分３１となる部分、及び熱処理後に実装用導体４の導体部分４１となる部分が互いに対向している。このように、隣り合う２つの積層体５０において、熱処理後に実装用導体３となる部分、及び熱処理後に実装用導体４となる部分が互いに対向している。

積層体５０は、具体的には、以下のようにして形成される。まず、図６（ａ）に示されるように、基材６０上に素体レジスト層６１を形成する（工程Ｓ１）。基材６０は、例えばＰＥＴフィルムである。素体レジスト層６１は、例えば、上述の素体層１２ａ〜１２ｆの構成材料を含んでいる。素体レジスト層６１は、例えば、素体層１２ａ〜１２ｆの構成材料、及び感光性材料を含む素体ペーストを基材６０上に塗布することにより形成される。素体ペーストに含まれる感光性材料は、ネガ型及びポジ型のどちらであってもよく、公知のものを用いることができる。

続いて、図６（ｂ）及び図６（ｃ）に示されるように、例えばＣｒマスクを用いたフォトリソグラフィ法により素体レジスト層６１を露光及び現像し、複数の領域Ｒ１のそれぞれに対してパターニングされた素体パターン６２ａ及び素体パターン６２ｂを基材６０上に形成する（工程Ｓ２）。素体パターン６２ａ，６２ｂは、領域Ｒ１と重ねた際に、領域Ｒ１からはみ出さないように形成される。素体パターン６２ａは、領域Ｒ１に直交する方向から見て、領域Ｒ１の形状となるように形成される。素体パターン６２ｂは、領域Ｒ１に直交する方向から見て、領域Ｒ１よりも小さくなるように形成される。

なお、本実施形態の「パターニング」とは、物理的に所定の形状に形成することを意味し、仮想的に所定の形状に設定することは意味していない。また、工程Ｓ２には、後述する導体パターン７２（図６（ｅ）参照）を複数の領域Ｒ１のそれぞれに対してパターニングし、素体パターン６２ａ又は素体パターン６２ｂを導体パターン７２に対してパターニングすることにより、素体パターン６２ａ又は素体パターン６２ｂを複数の領域Ｒ１のそれぞれに対してパターニングする場合も含まれる。

複数の素体パターン６２ａは、複数の領域Ｒ１ごとに互いに物理的に離間するように形成される。素体パターン６２ａは、基材６０の表面に直交する方向から見て、領域Ｒ２（図５参照）の形状に対応する形状が除去されることによって形成される。複数の素体パターン６２ｂは、複数の領域Ｒ１ごとに互いに物理的に離間するように形成される。素体パターン６２ｂは、基材６０の表面に直交する方向から見て、後述の導体パターン７２（図６（ｅ）参照）の形状に対応する形状と、領域Ｒ２の形状に対応する形状とが除去されることによって形成される。素体パターン６２ａ，６２ｂは、異なる基材６０上に形成されてもよいし、互いに離間した状態であれば、共通の基材６０上に形成されてもよい。なお、本実施形態の「フォトリソグラフィ法」とは、感光性材料を含む加工対象の層を露光及び現像することにより、所望のパターンに加工するものであればよく、マスクの種類等に限定されない。

素体パターン６２ａは、後述する工程を経て素体層１２ａとなるパターンである。素体パターン６２ｂは、後述する工程を経て素体層１２ｂ〜１２ｆとなるパターンである。つまり、工程Ｓ２では、領域Ｒ２に対応する欠損部６３が設けられた素体パターン６２ａと、領域Ｒ２又は欠損部Ｒｃ，Ｒｄ，Ｒｅ，Ｒｆに対応する欠損部６３が設けられた素体パターン６２ｂが形成される。

一方、図６（ｄ）に示されるように、基材７０上に導体レジスト層７１を形成する（工程Ｓ３）。基材７０は、例えばＰＥＴフィルムである。導体レジスト層７１は、例えば、上述の実装用導体層１３，１４、コイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆ及び接続導体層１６，１７の構成材料を含んでいる。導体レジスト層７１は、例えば、実装用導体層１３，１４、コイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆ及び接続導体層１６，１７の構成材料、及び感光性材料を含む導体ペーストを基材７０上に塗布することにより形成される。導体ペーストに含まれる感光性材料は、ネガ型及びポジ型のどちらであってもよく、公知のものを用いることができる。

続いて、図６（ｅ）に示されるように、例えばＣｒマスクを用いたフォトリソグラフィ法により導体レジスト層７１を露光及び現像し、複数の領域Ｒ１のそれぞれに対してパターニングされた導体パターン７２を基材７０上に形成する（工程Ｓ４）。導体パターン７２は、領域Ｒ１と重ねた際に、領域Ｒ１からはみ出さないように形成される。導体パターン７２は、領域Ｒ１に直交する方向から見て、領域Ｒ１よりも小さくなるように形成される。導体パターン７２は、後述する工程を経て実装用導体層１３，１４、コイル導体層１５ｃ，１５ｄ，１５ｅ，１５ｆ及び接続導体層１６，１７となる層である。複数の導体パターン７２は、複数の領域Ｒ１ごとに互いに物理的に離間するように形成される。なお、工程Ｓ４には、素体パターン６２ａ又は素体パターン６２ｂを複数の領域Ｒ１のそれぞれに対してパターニングし、導体パターン７２を素体パターン６２ａ又は素体パターン６２ｂに対してパターニングすることにより、導体パターン７２を複数の領域Ｒ１のそれぞれに対してパターニングする場合も含まれる。

続いて、図７（ａ）に示されるように、素体パターン６２ａを複数の領域Ｒ１上のそれぞれに形成する（工程Ｓ５）。具体的には、上記工程Ｓ２で形成した素体パターン６２ａを基材６０上から領域Ｒ１上に転写する。上記工程Ｓ２においてフォトリソグラフィ法により素体パターン６２ａを形成することから、領域Ｒ１上のそれぞれに、素体パターン６２ａをフォトリソグラフィ法により形成すると言える。工程Ｓ５を複数回繰り返すことにより、領域Ｒ１上のそれぞれに複数の素体パターン６２ａを積層してもよい。本実施形態では、工程Ｓ５を２回繰り返すことにより、領域Ｒ１上のそれぞれに素体パターン６２ａを２層積層する。これらの素体パターン６２ａは、熱処理後に層Ｌａとなる層である。

続いて、図７（ｂ）に示されるように、導体パターン７２を複数の領域Ｒ１上のそれぞれに形成する（工程Ｓ６）。具体的には、上記工程Ｓ５で形成した素体パターン６２ａ上に、上記工程Ｓ４で形成した導体パターン７２を基材７０上から領域Ｒ１上に転写する。上記工程Ｓ４においてフォトリソグラフィ法により導体パターン７２を形成することから、領域Ｒ１上のそれぞれに、導体パターン７２をフォトリソグラフィ法により形成すると言える。素体パターン６２ａ上において、導体パターン７２のうち実装用導体層１３，１４（図２参照）となる部分は、領域Ｒ１に直交する方向から見て、領域Ｒ１の外縁に沿って延在するように形成される。隣り合う２つの領域Ｒ１において、導体パターン７２のうち実装用導体層１３，１４となる部分は、領域Ｒ１に直交する方向から見て、領域Ｒ２を挟んで互いに対向するように形成される。これにより、上述のように、隣り合う２つの積層体５０において、熱処理後に実装用導体３となる部分、及び熱処理後に実装用導体４となる部分が互いに対向する。

次に、図７（ｃ）に示されるように、素体パターン６２ｂを複数の領域Ｒ１上のそれぞれに形成する（工程Ｓ７）。具体的には、上記工程Ｓ５において形成された素体パターン６２ａ上に、上記工程Ｓ２で形成した素体パターン６２ｂを基材６０上から領域Ｒ１上に転写する。上記工程Ｓ２では、フォトリソグラフィ法により素体パターン６２ｂを形成することから、工程Ｓ７では、領域Ｒ１上のそれぞれに、素体パターン６２ｂをフォトリソグラフィ法により形成すると言える。素体パターン６２ｂの欠損部６３に、上記工程Ｓ６で形成された導体パターン７２が組み合わされ、素体パターン６２ｂ及び導体パターン７２が同一層となる。

更に、図７（ｄ）に示されるように、上記工程Ｓ６及び上記工程Ｓ７を繰り返し実施し、素体パターン６２ｂ及び導体パターン７２を互いに組み合わされた状態で方向Ｄ３（図１参照）において積層する（工程Ｓ８）。これにより、熱処理後に層Ｌｂ，Ｌｃ，Ｌｄ，Ｌｅ，Ｌｆとなる層が積層される。なお、上記工程Ｓ８において、上記工程Ｓ６及び上記工程Ｓ７を必ずしも１対１で繰り返す必要はなく、例えば、上記工程Ｓ６を上記工程Ｓ７より多く繰り返してもよい。これにより、例えば、実装用導体層１３，１４のみに対応する導体パターン７２を素体パターン６２ｂに対して余分に転写してもよい。

続いて、図８（ａ）に示されるように、素体パターン６２ａを複数の領域Ｒ１上のそれぞれに形成する（工程Ｓ９）。具体的には、上記工程Ｓ２で形成した素体パターン６２ａを基材６０上から、上記工程Ｓ８で積層した層上に転写する。上記工程Ｓ２においてフォトリソグラフィ法により素体パターン６２ａを形成することから、領域Ｒ１上のそれぞれに、素体パターン６２ａをフォトリソグラフィ法により形成すると言える。工程Ｓ９を複数回繰り返すことにより、当該層上に素体パターン６２ａを複数積層してもよい。本実施形態では、工程Ｓ９を２回繰り返すことにより、当該層上に素体パターン６２ａを２層積層する。これらの素体パターン６２ａは、熱処理後に層Ｌａとなる層である。

以上により、複数の領域Ｒ１上のそれぞれに積層体５０が形成される。なお、例えば、切断マークもしくはチップ（積層コイル部品１）の方向性を示すマークが設けられた層、又は着色層を必要に応じて更に積層し、積層体５０としてもよい。

続いて、積層体５０を方向Ｄ３にプレスする（工程Ｓ２０）。プレス方法として、例えば、温間等方圧プレス（ＷＩＰ）等の等方圧プレス、又は一軸プレスが用いられる。これにより、例えば、隣り合う導体パターン７２及び素体パターン６２ａ，６２ｂを互いに密着させることができる。また、例えば、同一層となる導体パターン７２と素体パターン６２ｂとの間の段差に起因して積層体５０内に空隙が発生することが抑制される。

続いて、積層体５０を領域Ｒ１から剥離する（工程Ｓ３０）。続いて、積層体５０を熱処理する（工程Ｓ４０）。具体的には、例えば複数の積層体５０のそれぞれに対し、脱バインダ処理を行った後、熱処理を行う。（工程Ｓ４０）。熱処理温度は、例えば８５０〜９００℃程度である。なお、上記工程Ｓ３０を上記工程Ｓ４０の後に行ってもよい。続いて、必要に応じて、実装用導体３，４に電解めっき又は無電解めっきを施し、実装用導体３，４の外表面上にめっき層を形成する。これにより、積層コイル部品１が得られる。

以上説明したように、本実施形態では、同一の基材４０の表面４０ａにおいて互いに離間して設定された複数の領域Ｒ１のそれぞれに積層コイル部品１となる積層体５０を形成する。上記工程Ｓ１０では、複数の領域Ｒ１のそれぞれに対してパターニングされた素体パターン６２ａ，６２ｂ及び導体パターン７２を形成するので、積層体５０同士を互いに分離するための切断工程が必要とされない。このため、切断ずれ及び切断時の応力による積層体５０の歪みの発生を抑制することができる。この結果、歩留まりを向上させることができる。また、切断工程が削減されることにより、製造効率が向上する。

本実施形態では、素体パターン６２ａ，６２ｂ及び導体パターン７２をいずれもフォトリソグラフィ法により形成するので、例えば印刷法による場合と比べて、素体パターン６２ａ，６２ｂ及び導体パターン７２を精度よく形成することができる。

本実施形態では、素体パターン６２ａ，６２ｂ及び導体パターン７２をいずれも積層体５０が形成される基材４０とは異なる基材６０，７０上で形成するので、素体パターン６２ａ，６２ｂ及び導体パターン７２をフォトリソグラフィ法により形成する際に生じる残渣が基材４０上において発生しない。このため、積層体５０から残渣を除去する工程を削減することができる。

本実施形態では、離間距離Ｌ１，Ｌ２が１００μｍ以下となるように設定された複数の領域Ｒ１上のそれぞれに積層体５０を形成するので、基材４０の単位面積当たりの積層コイル部品１の生産数を増加させることができる。

［第二実施形態］
図４、図５及び図９〜図１２を参照して、第二実施形態に係る積層コイル部品１の製造方法を説明する。図９は、第二実施形態に係る積層コイル部品の製造方法を示すフローチャートである。図１０〜図１２は、第二実施形態に係る積層コイル部品の製造方法を概念的に示す断面図である。図１０〜図１２の断面図は概念的に示されており、実際の積層コイル部品１の断面図とは必ずしも一致していない。なお、第二実施形態に係る製造方法により製造された積層コイル部品１と、第一実施形態に係る製造方法により製造された積層コイル部品１とは、互いに同じ構成である。

第二実施形態に係る製造方法は、積層体５０を形成する上記工程Ｓ１０の具体的な内容の点、及び上記工程Ｓ２０を含まない点で第一実施形態に係る製造方法と主に相違している。以下では、これらの相違点を中心に説明を行う。

上記工程Ｓ１０において、積層体５０は、具体的には、以下のようにして形成される。まず、図１０（ａ）に示されるように、基材４０の表面４０ａ上において、素体レジスト層６１を複数の領域Ｒ１にまたがって形成する（工程Ｓ１１）。素体レジスト層６１は、例えば素体ペーストを表面４０ａに塗布することによって形成される。その後、図１０（ｂ）に示されるように、例えばＣｒマスクを用いたフォトリソグラフィ法により、素体レジスト層６１を複数の領域Ｒ１のそれぞれに対してパターニングする（工程Ｓ１２）。このような工程Ｓ１１及び工程Ｓ１２により、複数の領域Ｒ１に直交する方向から見て、領域Ｒ２（図５参照）の形状に対応する形状が除去された素体パターン６２ａが形成される。図１０（ｃ）及び図１０（ｄ）に示されるように、工程Ｓ１１及び工程Ｓ１２を繰り返すことにより、領域Ｒ１上のそれぞれに複数の素体パターン６２ａを積層してもよい。本実施形態では、工程Ｓ１１及び工程Ｓ１２を交互に２回繰り返すことにより、領域Ｒ１上のそれぞれに素体パターン６２ａを２層積層する。これらの素体パターン６２ａは、熱処理後に層Ｌａとなる層である。

続いて、図１１（ａ）に示されるように、基材４０の表面４０ａ上において、導体レジスト層７１を複数の領域Ｒ１にまたがって形成する（工程Ｓ１３）。導体レジスト層７１は、例えば導体ペーストを塗布することによって形成される。導体レジスト層７１は、具体的には、工程Ｓ１１及び工程Ｓ１２により形成された素体パターン６２ａの表面、及び領域Ｒ２に形成される。導体レジスト層７１は、素体パターン６２ａの欠損部６３を埋めるように形成される。その後、図１１（ｂ）に示されるように、例えばＣｒマスクを用いたフォトリソグラフィ法により、導体レジスト層７１を複数の領域Ｒ１のそれぞれに対してパターニングする（工程Ｓ１４）。このような工程Ｓ１３及びＳ１４により、複数の領域Ｒ１上のそれぞれに、導体パターン７２が形成される。

続いて、図１１（ｃ）に示されるように、基材４０の表面４０ａ上において、素体レジスト層６１を複数の領域Ｒ１にまたがって形成する（工程Ｓ１５）。素体レジスト層６１は、例えば素体ペーストを塗布することによって形成される。素体レジスト層６１は、具体的には、工程Ｓ１１及び工程Ｓ１２により形成された素体パターン６２ａの表面、工程Ｓ１３及び工程Ｓ１４により形成された導体パターン７２の表面、及び領域Ｒ２に形成される。素体レジスト層６１は、素体パターン６２ａの欠損部６３、及び導体パターン７２の周りを埋めるように形成される。

その後、図１１（ｄ）に示されるように、例えばＣｒマスクを用いたフォトリソグラフィ法により、素体レジスト層６１を複数の領域Ｒ１のそれぞれに対してパターニングする（工程Ｓ１６）。これにより、複数の領域Ｒ１上のそれぞれに、領域Ｒ１に直交する方向から見て、後述の導体パターン７２の形状に対応する形状と、領域Ｒ２の形状に対応する形状とが除去された素体パターン６２ｂが形成される。素体パターン６２ｂの欠損部６３には、上記工程Ｓ１４で形成された導体パターン７２が組み合わされ、素体パターン６２ｂ及び導体パターン７２が同一層となる。

続いて、図１２（ａ）に示されるように、上記工程Ｓ１３〜上記工程Ｓ１６を順に繰り返し、素体パターン６２ｂ及び導体パターン７２を互いに組み合わされた状態で方向Ｄ３（図１参照）において積層する（工程Ｓ１７）。これにより、熱処理後に層Ｌｂ，Ｌｃ，Ｌｄ，Ｌｅ，Ｌｆとなる層が積層される。続いて、図１２（ｂ）に示されるように、素体パターン６２ａを上記工程Ｓ８で積層した層上に積層する（工程Ｓ１８）。具体的には、上記工程Ｓ１及び上記工程Ｓ２と同様に、素体レジスト層６１を形成した後、フォトリソグラフィ法により素体レジスト層６１をパターニングして、素体パターン６２ａを形成する。工程Ｓ１８を複数回繰り返すことにより、当該層上に複数の素体パターン６２ａを積層してもよい。本実施形態では、工程Ｓ１８を２回繰り返すことにより、当該層上に素体パターン６２ａを２層積層する。これらの素体パターン６２ａは、熱処理後に層Ｌａとなる層である。

以上により、領域Ｒ１上のそれぞれに積層体５０が形成される。続いて、積層体５０を領域Ｒ１から剥離し（工程Ｓ３０）、その後、積層体５０を熱処理する（工程Ｓ４０）。これにより、積層コイル部品１が得られる。なお、離間距離Ｌ１，Ｌ２が狭いことにより、領域Ｒ２に形成された素体レジスト層６１及び導体レジスト層７１が除去されずに残渣が発生した場合は、必要に応じて、残渣を除去する処理を行ってもよい。残渣を除去する処理として、例えば、洗浄処理、又はバレル研磨等の研磨処理が挙げられる。バレル研磨は例えば上記工程Ｓ３０後、かつ、上記工程Ｓ４０前に行われる。

以上説明したように、第二実施形態においても実施形態と同様に切断工程が必要とされないので、歩留まりを向上させることができる。また、基材６０，７０上に形成した素体パターン６２ａ，６２ｂ及び導体パターン７２を基材４０上に転写する第一実施形態と比べて、積層時の位置精度が高いので、積層方向（方向Ｄ３）に直交する方向（方向Ｄ１，Ｄ２）における位置ずれが抑制される。更に、積層体５０として、層間の密着度が高い積層体を作成できることからプレス工程が不要となる。加えて、基材４０だけで積層体５０を形成することができるので、第一実施形態と比べて、狭い作業スペースでも実施し易い。

本発明は上述した実施形態に限らず、様々な変形が可能である。

素体パターン６２ａ，６２ｂ及び導体パターン７２は、フォトリソグラフィ法によらず、例えば印刷法により形成されてもよい。素体パターン６２ａ，６２ｂ及び導体パターン７２は、必ずしも異なる基材６０，７０上に形成される必要はなく、素体パターン６２ａ，６２ｂ及び導体パターン７２が互いに離間した状態であれば、共通の基材上に形成されてもよい。

図１３は、変形例に係る積層コイル部品の製造方法について説明するための図である。図１３に示されるように、積層体５０を形成する上記工程Ｓ１０では、複数の領域Ｒ１上のそれぞれに、剥離層４５を介して積層体５０を形成してもよい。この場合、積層体５０を領域Ｒ１から容易に剥離することができる。剥離層４５は、複数の領域Ｒ１にまたがって設けられてもよいし、領域Ｒ１ごとに設けられてもよい。

上述した第一実施形態及び第二実施形態では、電子部品として積層コイル部品１を例にして説明したが、本発明はこれに限られることなく、積層セラミックコンデンサ、積層バリスタ、積層圧電アクチュエータ、積層サーミスタ、又は積層複合部品などの他の電子部品の製造方法にも適用できる。

１…積層コイル部品、２…素体、３，４…実装用導体、５ｃ，５ｄ，５ｅ，５ｆ…コイル導体、６，７…接続導体、４０…基材、４０ａ…表面、４５…剥離層、５０…積層体、６０…基材、６１…素体レジスト層、６２ａ，６２ｂ…素体パターン、７０…基材、７１…導体レジスト層、７２…導体パターン、Ｌ１，Ｌ２…離間距離、Ｒ１…領域。

Claims (7)

1. 素体及び導体を備える複数の電子部品を並行して製造する電子部品の製造方法であって、
   第一基材の表面において互いに離間して設定された複数の領域上のそれぞれに、前記電子部品となる積層体を形成する工程と、
   前記積層体を前記領域から剥離する工程と、
   前記積層体を熱処理する工程と、を含み、
   前記積層体を形成する工程は、
   前記素体の構成材料を含み、前記複数の領域のそれぞれに対してパターニングされた素体パターンを前記複数の領域上のそれぞれに形成する第一工程と、
   前記導体の構成材料を含み、前記複数の領域のそれぞれに対してパターニングされた導体パターンを前記複数の領域上のそれぞれに形成する第二工程と、を含む、電子部品の製造方法。
2. 前記第一工程では、フォトリソグラフィ法により前記素体パターンを形成し、
   前記第二工程では、フォトリソグラフィ法により前記導体パターンを形成する、請求項１に記載の電子部品の製造方法。
3. 前記第一工程では、フォトリソグラフィ法により前記素体パターンを第二基材上に形成した後、前記素体パターンを前記複数の領域上のそれぞれに転写し、
   前記第二工程では、フォトリソグラフィ法により前記導体パターンを第三基材上に形成した後、前記導体パターンを前記複数の領域上のそれぞれに転写する、請求項２に記載の電子部品の製造方法。
4. 前記第一工程は、前記素体の構成材料を含む第一レジスト層を前記複数の領域にまたがって形成した後、フォトリソグラフィ法により前記第一レジスト層をパターニングし、
   前記第二工程は、前記導体の構成材料を含む第二レジスト層を前記複数の領域にまたがって形成した後、フォトリソグラフィ法により前記第二レジスト層をパターニングする、請求項２に記載の電子部品の製造方法。
5. 前記積層体を形成する工程では、前記複数の領域上のそれぞれに、剥離層を介して前記積層体を形成する、請求項１〜４のいずれか一項に記載の電子部品の製造方法。
6. 前記積層体を形成する工程では、互いの離間距離が１００μｍ以下となるように設定された前記複数の領域上のそれぞれに、前記積層体を形成する、請求項１〜５のいずれか一項に記載の電子部品の製造方法。
7. 前記第二工程では、前記領域に直交する方向から見て、前記導体パターンを、前記領域の外縁に沿って延在するように形成する、請求項１〜６のいずれか一項に記載の電子部品の製造方法。

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