JP2018141188A

JP2018141188A - Flattening treatment method of silicon wafer

Info

Publication number: JP2018141188A
Application number: JP2017034773A
Authority: JP
Inventors: 荒木　浩司; Koji Araki; 浩司荒木; 治生須藤; Haruo Sudo; 壽一嶋田; Juichi Shimada; 越田　信義; Nobuyoshi Koshida; 信義越田; 大平筆宝; Taihei Hitsupou
Original assignee: GlobalWafers Japan Co Ltd
Current assignee: GlobalWafers Japan Co Ltd
Priority date: 2017-02-27
Filing date: 2017-02-27
Publication date: 2018-09-13
Anticipated expiration: 2037-02-27
Also published as: JP6786420B2

Abstract

【課題】陽極酸化法を用い、より短時間に、シリコンウェーハの面内全体を均一に平坦化することができ、シリコンウェーハの一主面に基準面を形成するシリコンウェーハの平坦化処理方法を提供する。【解決手段】シリコンウェーハＷを陽極とし、シリコンウェーハよりも大きな外形寸法を有する平坦化電極４を陰極として、平坦化電極を前記シリコンウェーハの一の主面に対向あるいは接触させ、電圧を印加し、シリコンウェーハの一の主面表面の前記凹凸上にポーラスシリコン層ＰＳを形成する一の主面陽極酸化工程と、平坦化電極４をシリコンウェーハの一の主面全面に接触させて、ポーラスシリコン層ＰＳを除去する工程と、シリコンウェーハの一の主面陽極酸化工程と前記ポーラスシリコン層ＰＳの除去工程を同時あるいは繰り返し、シリコンウェーハの一の主面表面を平坦化し、シリコンウェーハの一の主面に基準面を形成する基準面形成工程と、を備える。【選択図】図４Kind Code: A1 A silicon wafer flattening method is provided that can uniformly flatten the entire surface of a silicon wafer in a shorter time using an anodizing method and forms a reference plane on one main surface of the silicon wafer. offer. A silicon wafer (W) is used as an anode, and a planarizing electrode (4) having outer dimensions larger than that of the silicon wafer is used as a cathode. a first main surface anodizing step of forming a porous silicon layer PS on the uneven surface of one main surface of the silicon wafer; The step of removing the layer PS, the step of anodizing one main surface of the silicon wafer, and the step of removing the porous silicon layer PS are performed simultaneously or repeatedly to planarize the surface of one main surface of the silicon wafer. and a reference surface forming step of forming a reference surface on the surface. [Selection drawing] Fig. 4

Description

本発明はシリコンウェーハの平坦化処理方法に関し、例えば半導体デバイス形成用基板として好適なシリコンウェーハの平坦化処理方法に関するものである。 The present invention relates to a method for planarizing a silicon wafer, for example, a method for planarizing a silicon wafer suitable as a semiconductor device forming substrate.

半導体デバイスの高品質化が進む中で、シリコンウェーハに要求される品質水準も高くなってきている。特にデバイスを形成する表面・表層の品質は重要であり、パーティクルや金属汚染フリーだけでなく、ダメージレスや高平坦度であることが要求される。
一般的に、単結晶シリコンインゴットをスライスして得られたシリコンウェーハは、その後、ラップ、研削、ケミカルエッチング、粗研磨、仕上げ研磨、および、洗浄を経て、所望の品質となるように制御されている。 As the quality of semiconductor devices increases, the quality level required for silicon wafers has also increased. In particular, the quality of the surface and surface layer forming the device is important, and it is required not only to be free of particles and metal contamination but also to be damage-free and have high flatness.
In general, a silicon wafer obtained by slicing a single crystal silicon ingot is then controlled to have a desired quality through lapping, grinding, chemical etching, rough polishing, finish polishing, and cleaning. Yes.

即ち、前記各加工工程を経ることによって、シリコンウェーハのソー段差（ワイヤーを用いたスライス時に面内に生じる段差）や、破砕層（加工によって導入された変質領域）を除去すると共に、面内の厚さばらつき（ＧｌｏｂａｌＢａｃｋｓｉｄｅＩｄｅａｌＲａｎｇｅ：ＧＢＩＲ）が修正される。
この際、各加工工程の合計取り代量は、φ３００ｍｍシリコンウェーハにおいて、片面４０μｍ以上必要な場合もあり、最終的な狙い厚さに応じて単結晶シリコンインゴットを予め厚くスライスしておく必要がある。そのため、加工にも時間がかかり、コスト面で影響が大きいという問題がある。
このような事情により、安価で、かつ短時間に、ソー段差やＧＢＩＲを修正するシリコンウェーハの平坦化処理方法が必要とされている。 That is, by passing through the above-mentioned processing steps, the silicon wafer saw step (step generated in the plane when slicing using a wire) and the crush layer (deformed region introduced by processing) are removed, and the in-plane The thickness variation (GBIR) is corrected.
At this time, the total machining allowance of each processing step may be 40 μm or more on one side in a φ300 mm silicon wafer, and it is necessary to slice the single crystal silicon ingot thickly in advance according to the final target thickness. . Therefore, there is a problem that it takes time for processing and the influence is great in terms of cost.
Under such circumstances, there is a need for a silicon wafer flattening method that corrects the saw step and GBIR in a low cost and in a short time.

例えば、ＳｉＣウェーハの平坦化処理方法として、陽極酸化を利用した研磨方法が特許文献１において提案されている。
具体的には、電解液の存在下で被加工物を陽極とし、表面に酸化膜を形成する陽極酸化プロセスと、酸化膜を溶解液に接触させて溶解除去する溶解プロセスとを含み、電解液と溶解液を混合した処理液を用いて両プロセスを同時に進行させる形状創成エッチング方法が提案されている。また形状創成エッチング方法により粗加工した後、電解液の存在下で被加工物を陽極とし、表面に酸化膜を形成する陽極酸化プロセスと、モース硬度が被加工物と酸化膜の中間硬度を有する研磨材料を用いて、酸化膜を選択的に研磨除去する研磨プロセスとを含み、両プロセスを同時に進行させて平坦化加工する研磨方法を用いて仕上げ研磨することが提案されている。 For example, Patent Document 1 proposes a polishing method using anodization as a method for planarizing a SiC wafer.
Specifically, the electrolytic solution includes an anodic oxidation process in which a workpiece is used as an anode in the presence of an electrolytic solution and an oxide film is formed on the surface, and a dissolution process in which the oxide film is brought into contact with a dissolving solution and removed. There has been proposed a shape creation etching method in which both processes are simultaneously performed using a processing solution obtained by mixing a solution and a solution. In addition, after rough processing by a shape creation etching method, an anodic oxidation process in which a workpiece is formed as an anode in the presence of an electrolyte and an oxide film is formed on the surface, and Mohs hardness has an intermediate hardness between the workpiece and the oxide film. It has been proposed to perform final polishing using a polishing method that uses a polishing material and a polishing process that selectively polishes and removes an oxide film, and performs both processes at the same time for planarization.

特開２０１４−１８７１３１号公報JP 2014-187131 A

ところで、シリコンウェーハの平坦化処理方法では、安価で、かつ短時間に、ソー段差やＧＢＩＲを修正し、シリコンウェーハの面内全体を均一に平坦化することができ、シリコンウェーハの基準面を形成できるシリコンウェーハの平坦化処理方法が求められている。
このシリコンウェーハの平坦化処理方法に、特許文献１記載の発明を適用した場合には陰極に棒状の工具電極が用いられているため、シリコンウェーハの全面を平坦化することが困難であり、シリコンウェーハの一主面を基準面として形成することが困難であるという技術的課題があった。 By the way, the silicon wafer flattening method is inexpensive and can correct the saw step and GBIR in a short time to uniformly flatten the entire surface of the silicon wafer, thereby forming the reference surface of the silicon wafer. There is a need for a silicon wafer planarization method that can be used.
When the invention described in Patent Document 1 is applied to the method for planarizing a silicon wafer, a rod-shaped tool electrode is used for the cathode, so that it is difficult to planarize the entire surface of the silicon wafer. There has been a technical problem that it is difficult to form one main surface of the wafer as a reference surface.

本発明者らは、上記技術的課題を解決するために、前記陽極酸化法を用いることを前提に、シリコンウェーハの面内全体を均一に、平坦化することができ、かつシリコンウェーハの基準面を形成することができるシリコンウェーハの平坦化処理方法を鋭意研究し、本発明を完成するに至った。 In order to solve the above technical problem, the present inventors can uniformly flatten the entire surface of a silicon wafer on the premise that the anodizing method is used, and a reference surface of the silicon wafer. The present invention was completed by earnestly studying a method for flattening a silicon wafer that can form silicon.

本発明の目的は、前記陽極酸化法を用い、より短時間に、シリコンウェーハの面内全体を均一に平坦化することができ、シリコンウェーハの一主面に基準面を形成するシリコンウェーハの平坦化処理方法を提供することにある。 An object of the present invention is to use the anodizing method, to uniformly flatten the entire surface of a silicon wafer in a shorter time, and to flatten a silicon wafer that forms a reference surface on one main surface of the silicon wafer. An object is to provide a process for processing the data.

上記目的を達成するためになされたシリコンウェーハの平坦化処理方法は、単結晶シリコンインゴットをスライスして得られたシリコンウェーハを陽極とし、前記シリコンウェーハよりも大きな外形寸法を有する平板状の平坦化電極を陰極として、電解液内に前記シリコンウェーハと前記平坦化電極を収容し、前記平坦化電極を前記シリコンウェーハの一の主面に対向あるいは接触させ、電圧を印加し、前記シリコンウェーハの一の主面表面の凹凸部上にポーラスシリコン層を形成する一の主面陽極酸化工程と、前記平坦化電極をシリコンウェーハの一の主面に接触させて、前記ポーラスシリコン層を除去する工程と、を備えるシリコンウェーハの平坦化処理方法であって、前記シリコンウェーハの一の主面陽極酸化工程と前記ポーラスシリコン層の除去工程を同時に行うことにより、あるいは前記シリコンウェーハの一の主面陽極酸化工程と前記ポーラスシリコン層の除去工程とを順次繰り返し行うことにより、前記シリコンウェーハの一の主面表面を平坦化し、前記シリコンウェーハの一の主面に基準面を形成する前記基準面形成工程を備えることを特徴としている。 In order to achieve the above object, a flattening method of a silicon wafer is a flattening method of flat plate having a silicon wafer obtained by slicing a single crystal silicon ingot as an anode and having a larger outer dimension than the silicon wafer. The electrode is used as a cathode, the silicon wafer and the planarizing electrode are accommodated in an electrolyte, the planarizing electrode is opposed to or in contact with one main surface of the silicon wafer, a voltage is applied, and A main surface anodizing step for forming a porous silicon layer on the concavo-convex portion of the main surface of the step, and a step for removing the porous silicon layer by bringing the planarizing electrode into contact with one main surface of the silicon wafer. A planarization method of a silicon wafer comprising: a main surface anodizing step of the silicon wafer and the porous silicon The main surface of one surface of the silicon wafer is flattened by performing the removal process of the silicon layer simultaneously or by sequentially repeating the main surface anodization step of the silicon wafer and the removal step of the porous silicon layer. And a reference surface forming step of forming a reference surface on one main surface of the silicon wafer.

このように本発明にあっては、平板状の平坦化電極がシリコンウェーハよりも大きな外形寸法を有している。この平坦化電極をシリコンウェーハの一の主面に接触させて、シリコンウェーハの一の主面に形成されたポーラスシリコン層の全体を除去するため、シリコンウェーハの一の主面表面を、短時間に平坦化することができ、前記一の主面を基準面となすことができる。しかも、陽極酸化法を用いているため取り代量を抑制でき、しかもコストの抑制も図ることができる。
また、ポーラスシリコン層の形成と除去を同時あるいは順次繰り返し行っても良く、ポーラスシリコン層の形成と除去を同時に行う場合には、加工時間をより短縮化することができる。
尚、前記凹凸部とは、シリコンウェーハの厚さ（ウェーハ表面から裏面までの距離）の最大値と最小値の差が２μｍを超えるものをいう。 Thus, in the present invention, the flat planar electrode has a larger outer dimension than the silicon wafer. In order to remove the entire porous silicon layer formed on the main surface of the silicon wafer by bringing the planarizing electrode into contact with the main surface of the silicon wafer, the surface of the main surface of the silicon wafer is removed for a short time. The one main surface can be used as a reference surface. Moreover, since the anodic oxidation method is used, the amount of machining allowance can be suppressed, and the cost can be reduced.
In addition, the formation and removal of the porous silicon layer may be repeated simultaneously or sequentially. When the formation and removal of the porous silicon layer are performed simultaneously, the processing time can be further shortened.
In addition, the said uneven | corrugated | grooved part means that whose difference of the maximum value and the minimum value of the thickness (distance from a wafer surface to a back surface) of a silicon wafer exceeds 2 micrometers.

ここで、単結晶シリコンインゴットをスライスして得られたシリコンウェーハの他の主面が導電性の弾性パッドに載置された状態で、前記シリコンウェーハの一の主面表面を平坦化し、前記シリコンウェーハの一の主面に基準面を形成する前記基準面形成工程が行われることが望ましい。
このように、シリコンウェーハが導電性の弾性パッドに載置された状態で所定の処理がなされることにより、シリコンウェーハに変形の無い状態でシリコンウェーハの基準面形成工程がなされるため、うねりの無い平坦な面を得ることができる。 Here, in the state where the other main surface of the silicon wafer obtained by slicing the single crystal silicon ingot is placed on a conductive elastic pad, the surface of one main surface of the silicon wafer is planarized, and the silicon wafer It is preferable that the reference surface forming step of forming a reference surface on one main surface of the wafer is performed.
As described above, since the silicon wafer is subjected to a predetermined process with the conductive elastic pad placed on the conductive elastic pad, the silicon wafer reference surface forming step is performed without deformation of the silicon wafer. An even flat surface can be obtained.

また、前記基準面形成工程において、シリコンウェーハの一の主面表面の凹凸部上に形成された前記凸部上部のポーラスシリコン層を除去し、前記ポーラスシリコン層が除去された前記凸部上部に、再びポーラスシリコン層を形成し、前記ポーラスシリコン層を除去することを繰り返し、シリコンウェーハの一の主面表面を平坦化し、前記シリコンウェーハの一の主面に基準面を形成することが望ましい。
このように、前記凹凸部上に形成された前記凸部上部のポーラスシリコン層を除去し、再び前記凸部上部にポーラスシリコン層を形成し、形成された前記ポーラスシリコン層を除去することを繰り返し行うため、スライス時に発生するソー段差やＧＢＩＲを効率的に修正することができる。 Further, in the reference surface forming step, the porous silicon layer on the convex portion formed on the concavo-convex portion of one main surface of the silicon wafer is removed, and the porous silicon layer is removed on the convex portion upper portion. It is desirable that the porous silicon layer is formed again, the removal of the porous silicon layer is repeated, the surface of one main surface of the silicon wafer is flattened, and the reference surface is formed on the one main surface of the silicon wafer.
In this manner, the porous silicon layer on the convex portion formed on the uneven portion is removed, the porous silicon layer is formed on the convex portion again, and the formed porous silicon layer is repeatedly removed. Therefore, the saw step and GBIR generated during slicing can be corrected efficiently.

また、前記基準面形成工程において、前記平坦化電極がシリコンウェーハの一の主面表面の凹部最低面に形成されたポーラスシリコン層に接触するまでは、少なくとも凹部最低面に形成されたポーラスシリコン層を残存させながら、前記凸部上部のポーラスシリコン層を除去し、前記平坦化電極がシリコンウェーハの一の主面表面の凹部最低面に形成されたポーラスシリコン層に接触したときは、逆極性の電圧を印加することで、前記凹部最低面に形成されたポーラスシリコン層を除去することが望ましい。
このような方法によれば、前記凹部最低面に形成されたポーラスシリコン層は、前記平板状の平坦化電極が接触するまで除去されないため、取り代量と加工処理時間の増加を抑制しながらシリコンウェーハを平坦化することができる。 Also, in the reference surface forming step, at least the porous silicon layer formed on the lowest surface of the recess until the planarizing electrode contacts the porous silicon layer formed on the lowest surface of the recess on the main surface of the silicon wafer. When the planarization electrode contacts the porous silicon layer formed on the lowest surface of the concave portion of the main surface of the silicon wafer, the reverse polarity is removed. It is desirable to remove the porous silicon layer formed on the lowest surface of the recess by applying a voltage.
According to such a method, since the porous silicon layer formed on the lowest surface of the concave portion is not removed until the flat plate-like planarizing electrode comes into contact with the silicon, the increase in the machining allowance amount and the processing time is suppressed. The wafer can be planarized.

また、前記基準面形成工程後、前記シリコンウェーハを陽極とし、前記平坦化電極を陰極として、電解液内に前記シリコンウェーハと前記平坦化電極を収容し、前記平坦化電極を前記シリコンウェーハの他の主面に対向あるいは接触させ、電圧を印加し、前記シリコンウェーハの他の主面表面にポーラスシリコン層を形成する他の主面陽極酸化工程と、前記平坦化電極をシリコンウェーハの他の主面に接触させて、前記ポーラスシリコン層を除去する工程を同時に行うことにより、あるいは前記シリコンウェーハの他の主面陽極酸化工程と前記ポーラスシリコン層の除去工程を順次繰り返し行うことにより、前記シリコンウェーハの他の主面表面を平坦化し、前記シリコンウェーハの一の主面から一定寸法離間した対向面を形成する対向面形成工程とを備えることが望ましい。
このように、前記シリコンウェーハの一の主面に対向する他の主面についても、同様な処理を行うことにより、一定の厚さのシリコンウェーハを得ることができる。 In addition, after the reference surface forming step, the silicon wafer is used as an anode, the planarizing electrode is used as a cathode, the silicon wafer and the planarizing electrode are accommodated in an electrolytic solution, and the planarizing electrode is used in addition to the silicon wafer. The main surface of the silicon wafer is opposed or brought into contact with each other, a voltage is applied to form a porous silicon layer on the surface of the other main surface of the silicon wafer, and the planarization electrode is connected to the other main surface of the silicon wafer. The silicon wafer is brought into contact with the surface by simultaneously removing the porous silicon layer, or by sequentially repeating the other main surface anodizing step of the silicon wafer and the porous silicon layer removing step. An opposing surface shape that flattens the surface of another main surface and forms an opposing surface that is spaced apart from one main surface of the silicon wafer. It is desirable to provide a process.
In this way, a silicon wafer with a certain thickness can be obtained by performing the same process on the other main surface facing the one main surface of the silicon wafer.

また、基準面として形成された前記一の主面が、導電性の弾性パッドに載置された状態で、前記対向面形成工程がなされることが望ましい。
前記シリコンウェーハの他の主面についても、一の主面と同様に、導電性の弾性パッドに載置された状態で、所定の処理がなされることにより、変形の無い状態でシリコンウェーハの基準面、対向面が形成されるため、うねりの無い平坦なかつ基準面と対向面が平行なシリコンウェーハを得ることができる。 Further, it is desirable that the facing surface forming step is performed in a state where the one main surface formed as a reference surface is placed on a conductive elastic pad.
Similarly to the one main surface, the other main surface of the silicon wafer is subjected to a predetermined treatment while being placed on a conductive elastic pad, so that the reference of the silicon wafer can be obtained without deformation. Since the surface and the opposing surface are formed, it is possible to obtain a silicon wafer that is flat and has no waviness and whose reference surface and the opposing surface are parallel.

また、前記対向面形成工程において、シリコンウェーハの他の主面表面の凹凸部上に形成された前記凸部上部のポーラスシリコン層を除去し、前記ポーラスシリコン層が除去された前記凸部上部に、再びポーラスシリコン層を形成し、前記ポーラスシリコン層を除去することを繰り返し、シリコンウェーハの他の主面表面を平坦化することが望ましい。
このように、前記シリコンウェーハの他の主面表面についても、前記凸部上部のポーラスシリコン層を除去するため、シリコンウェーハの一の主面と同様に、スライス時に発生するソー段差やＧＢＩＲを効率的に修正することができる。 Further, in the facing surface forming step, the porous silicon layer on the convex portion formed on the concavo-convex portion on the other main surface of the silicon wafer is removed, and on the convex portion on which the porous silicon layer has been removed. It is desirable to form a porous silicon layer again and repeat the removal of the porous silicon layer to planarize the other main surface of the silicon wafer.
As described above, in order to remove the porous silicon layer on the top of the convex portion on the other main surface of the silicon wafer, as in the case of one main surface of the silicon wafer, the saw step and GBIR generated during slicing are efficiently performed. Can be corrected.

また、前記対向面形成工程において、前記平坦化電極がシリコンウェーハの他の主面表面の凹部最低面に形成されたポーラスシリコン層に接触するまでは、少なくとも凹部最低面に形成されたポーラスシリコン層を残存させながら、前記凸部上部のポーラスシリコン層を除去し、前記平坦化電極がシリコンウェーハの一の主面表面の凹部最低面に形成されたポーラスシリコン層に接触したときは、逆極性の電圧を印加することで、前記凹部最低面に形成されたポーラスシリコン層を除去することが望ましい。
このような方法によれば、シリコンウェーハの一の主面と同様に、前記凹部最低面に形成されたポーラスシリコン層は、前記平板状の平坦化電極が接触するまで除去されないため、取り代量と加工処理時間の増加を抑制しながらシリコンウェーハを平坦化することができる。 Further, in the facing surface forming step, at least the porous silicon layer formed on the lowest surface of the recess until the planarizing electrode contacts the porous silicon layer formed on the lowest surface of the recess on the other main surface of the silicon wafer. When the planarization electrode contacts the porous silicon layer formed on the lowest surface of the concave portion of the main surface of the silicon wafer, the reverse polarity is removed. It is desirable to remove the porous silicon layer formed on the lowest surface of the recess by applying a voltage.
According to such a method, the porous silicon layer formed on the lowest surface of the recess is not removed until the flat planar electrode contacts, as with one main surface of the silicon wafer. The silicon wafer can be flattened while suppressing an increase in processing time.

また、前記シリコンウェーハの一の主面表面陽極酸化工程と前記シリコンウェーハの他の主面表面陽極酸化工程において形成される、ポーラスシリコン層の多孔率は４０〜９０％であることが望ましい。
このような多孔率に制御することによって、平板状の平坦化電極（陰極）を用いたポーラスシリコン層の除去効率が向上する。多孔率が４０％未満の場合、平板状の平坦化電極（陰極）の接触によってはポーラスシリコン層が除去できない場合がある。また、多孔率が９０％を超える場合、当該多孔率を有するポーラスシリコン層の形成に時間がかかる、もしくは、凹部最低面のポーラスシリコン層が除去されやすくなるなど、所望の箇所以外でポーラスシリコン層が除去されるおそれがあり、好ましくない。 The porosity of the porous silicon layer formed in one main surface anodizing step of the silicon wafer and another main surface anodizing step of the silicon wafer is preferably 40 to 90%.
By controlling to such a porosity, the removal efficiency of the porous silicon layer using the flat planar electrode (cathode) is improved. When the porosity is less than 40%, the porous silicon layer may not be removed depending on the contact of the flat planar electrode (cathode). Further, when the porosity exceeds 90%, it takes time to form the porous silicon layer having the porosity, or the porous silicon layer on the lowest surface of the recess is easily removed. May be removed, which is not preferable.

また、前記平坦化電極は、金属製の電極部からなり、前記電極部を前記シリコンウェーハの一の主面あるいは他の主面に、対向あるいは接触させ、電圧を印加し、前記シリコンウェーハの一の主面表面あるいは他の主面表面の凹凸部上にポーラスシリコン層を形成し、前記電極部をシリコンウェーハの一の主面あるいは他の主面に接触させて、前記ポーラスシリコン層を除去することが望ましい。
このように、金属製の電極部からなる前記平坦化電極を、前記シリコンウェーハの一の主面あるいは他の主面に対向させ、電圧を印加し、前記シリコンウェーハの一の主面表面あるいは他の主面表面の凹凸部上にポーラスシリコン層を形成し、その後、前記平坦化電極をシリコンウェーハの一の主面に接触させて、前記ポーラスシリコン層を除去しても良い。
また、前記平坦化電極を、前記シリコンウェーハの一の主面あるいは他の主面に接触させ、電圧を印加し、前記シリコンウェーハの一の主面表面あるいは他の主面表面の凹凸部上にポーラスシリコン層を形成すると共に、前記ポーラスシリコン層を除去しても良い。
尚、前記平坦化電極のシリコンウェーハと対向する表面には、周期的な溝が形成されていることが望ましい。このように溝が形成されているため、シリコンウェーハ全面を電解液に浸漬させることができ、ポーラスシリコン層の形成速度を向上させることができる The planarizing electrode is made of a metal electrode portion, and the electrode portion is opposed to or in contact with one main surface or another main surface of the silicon wafer, and a voltage is applied to the silicon wafer. A porous silicon layer is formed on the concavo-convex portion of the main surface or other main surface, and the electrode portion is brought into contact with one main surface or another main surface of the silicon wafer to remove the porous silicon layer. It is desirable.
In this way, the planarizing electrode made of a metal electrode portion is opposed to one main surface or another main surface of the silicon wafer, and a voltage is applied to the surface of the main surface of the silicon wafer or other surface. A porous silicon layer may be formed on the concavo-convex portion on the surface of the main surface, and then the porous silicon layer may be removed by bringing the planarizing electrode into contact with one main surface of the silicon wafer.
Further, the planarizing electrode is brought into contact with one main surface or another main surface of the silicon wafer, a voltage is applied, and the surface of the main surface of the silicon wafer or the other main surface is formed on an uneven portion. A porous silicon layer may be formed and the porous silicon layer may be removed.
In addition, it is desirable that periodic grooves are formed on the surface of the planarizing electrode facing the silicon wafer. Since the grooves are formed in this way, the entire surface of the silicon wafer can be immersed in the electrolytic solution, and the formation speed of the porous silicon layer can be improved.

また、前記平坦化電極は、金属製の電極部と、前記電極部の外側に設けられた研磨パッドとを有し、前記研磨パッドが前記シリコンウェーハの一の主面あるいは他の主面と接触し、前記電極部が前記シリコンウェーハの一の主面あるいは他の主面に非接触の状態で、前記電極部に電圧を印加し、前記シリコンウェーハの一の主面表面あるいは他の主面表面の凹凸部上にポーラスシリコン層を形成すると同時に、前記ポーラスシリコン層の除去を行うことが望ましい。
このように研磨パッドが設けられた平板状の平坦化電極を用いれば、ポーラスシリコン層の除去速度を向上することができ、スライス時に発生するソー段差やＧＢＩＲをより効率的に修正でき、より短時間に、シリコンウェーハを平坦化することができる。 The planarization electrode includes a metal electrode portion and a polishing pad provided outside the electrode portion, and the polishing pad contacts one main surface or another main surface of the silicon wafer. In addition, a voltage is applied to the electrode portion in a state where the electrode portion is not in contact with one main surface or the other main surface of the silicon wafer, and one main surface surface or the other main surface surface of the silicon wafer is applied. It is desirable to remove the porous silicon layer at the same time as forming the porous silicon layer on the concavo-convex portion.
By using a flat planar electrode provided with a polishing pad in this manner, the removal rate of the porous silicon layer can be improved, the saw step and GBIR generated during slicing can be corrected more efficiently, and the shorter In time, the silicon wafer can be planarized.

前記平坦化電極の研磨パッドは、複数の研磨パット部から構成され、前記研磨パット部の間には溝が形成されていることが望ましい。
このように溝が形成されているため、シリコンウェーハ全面を電解液に浸漬させることができ、ポーラスシリコン層の形成速度を向上させることができる。
なお、夫々の研磨パッド部は、矩形形状、あるいは六角形状に形成され、弾性率が１０ＧＰａ以下、表面粗さ（Ｒａ）が０．１〜１０μｍであることが好ましい。
このような研磨パッドを用いることで、除去速度をさらに向上できるだけでなく、凹部最低面に形成されたポーラスシリコン層を除去することなく、凸部に形成されたポーラスシリコン層を除去することができるため、取り代量を確実に低減することができる。 The polishing pad of the planarizing electrode is preferably composed of a plurality of polishing pad portions, and a groove is formed between the polishing pad portions.
Since the grooves are formed in this way, the entire surface of the silicon wafer can be immersed in the electrolytic solution, and the formation speed of the porous silicon layer can be improved.
Each polishing pad portion is preferably formed in a rectangular shape or a hexagonal shape, and has an elastic modulus of 10 GPa or less and a surface roughness (Ra) of 0.1 to 10 μm.
By using such a polishing pad, not only can the removal rate be further improved, but the porous silicon layer formed on the convex portion can be removed without removing the porous silicon layer formed on the lowest surface of the concave portion. Therefore, the machining allowance can be reliably reduced.

また、前記平坦化電極の外径が、前記シリコンウェーハの直径よりも３％以上大きいことが望ましい。即ち、平板状の平坦化電極の外形寸法は、前記シリコンウェーハの直径の１０３％以上になされている。
平板状の平坦化電極の外周部においては、電界集中によって、その領域における陽極酸化の進行が加速されるため、シリコンウェーハの平坦性が悪化するおそれがある。これを防止するため、平板状の平坦化電極（陰極）の外形寸法をシリコンウェーハの直径よりも３％以上大きくし、電界集中の影響を受け難くすることで平坦性をより向上させることが好ましい。
尚、平板状の平坦化電極（陰極）の外形寸法（外径）の上限は、装置に入る大きさであれば、特に限定されるものではないが、好ましくはシリコンウェーハの直径の１５０％以下である。 The outer diameter of the planarizing electrode is preferably 3% or more larger than the diameter of the silicon wafer. That is, the external dimensions of the flat planar electrode are 103% or more of the diameter of the silicon wafer.
At the outer peripheral portion of the flat planar electrode, the progress of anodization in that region is accelerated by the concentration of the electric field, so that the flatness of the silicon wafer may be deteriorated. In order to prevent this, it is preferable to further improve the flatness by making the outer dimensions of the flat planar electrode (cathode) 3% or more larger than the diameter of the silicon wafer and making it less susceptible to electric field concentration. .
The upper limit of the outer dimension (outer diameter) of the planar planar electrode (cathode) is not particularly limited as long as it is a size that can be accommodated in the apparatus, but is preferably 150% or less of the diameter of the silicon wafer. It is.

また、前記平坦化電極のポーラスシリコン層への接触圧力は、１〜１００ｋＰａとすることが望ましい。
陽極酸化工程において形成されるポーラスシリコン層は脆いため、平板状の平坦化電極を１〜１００ｋＰａで接触させることにより、ポーラスシリコン層を除去することができる。
尚、接触圧力は、特に１０〜３０ｋＰａとすることが好ましい。このような接触圧力にすることで、シリコンウェーハに負荷を与えることなく、シリコンウェーハ表面の凹凸部上に形成された前記凸部上部のポーラスシリコン層を確実に除去することができる。 The contact pressure of the planarizing electrode to the porous silicon layer is preferably 1 to 100 kPa.
Since the porous silicon layer formed in the anodic oxidation step is fragile, the porous silicon layer can be removed by bringing a flat planar electrode into contact at 1 to 100 kPa.
The contact pressure is particularly preferably 10 to 30 kPa. By using such a contact pressure, it is possible to reliably remove the porous silicon layer on the convex portions formed on the concave and convex portions on the surface of the silicon wafer without applying a load to the silicon wafer.

更に、前記平坦化電極をポーラスシリコン層に接触させ、かつ前記平坦化電極を回転させることによってポーラスシリコン層が除去されることが望ましい。
ポーラスシリコン層の除去が、回転する平板状の平坦化電極によってなされるため、ポーラスシリコン層の除去速度を向上させることができる。なお、回転数は５〜１００ｒｐｍ、より好ましくは、１０〜６０ｒｐｍとすることが好ましい。このような回転数とすることで、所望の領域のポーラスシリコン層を確実に除去することができる。また、前記平坦化電極が回転することによって、ポーラスシリコン層を均一に除去することができる。 Furthermore, it is desirable that the porous silicon layer is removed by bringing the planarizing electrode into contact with the porous silicon layer and rotating the planarizing electrode.
Since the removal of the porous silicon layer is performed by the rotating planar flattening electrode, the removal rate of the porous silicon layer can be improved. The rotation speed is preferably 5 to 100 rpm, more preferably 10 to 60 rpm. By setting such a rotation speed, the porous silicon layer in a desired region can be surely removed. In addition, the porous silicon layer can be uniformly removed by rotating the planarizing electrode.

また、前記電圧の印加によって生じる電流密度は、１０〜３００ｍＡ／ｃｍ^２あることが望ましい。
このような電流密度にすることによって、ポーラスシリコン層をより効率的に形成することができる。なお、電流密度が１０ｍＡ／ｃｍ^２未満の場合、ポーラスシリコン層の形成速度が遅くなり、平坦化に時間を要するため、好ましくない。また、３００ｍＡ／ｃｍ^２を超える場合、ポーラスシリコン層が形成されないため、好ましくない。 The current density generated by applying the voltage is preferably 10 to 300 mA / cm ² .
By setting such a current density, the porous silicon layer can be formed more efficiently. Note that a current density of less than 10 mA / cm ² is not preferable because the formation rate of the porous silicon layer becomes slow and time is required for planarization. Moreover, since it does not form a porous silicon layer when exceeding 300 mA / cm < ² >, it is unpreferable.

また、前記電流密度は、反応の進行に伴い変化させることが望ましい。電流密度を変化させることによって、平坦性をより向上することができる。
前記電流密度が高いとポーラスシリコン層の形成速度が上がるが、ポーラスシリコン層厚の面内均一性が不十分となる場合があるため、シリコンウェーハの主面の凹凸が２μｍ以下になった際に、電流密度を２００ｍＡ／ｃｍ^２以下にすることが好ましい。より好ましくは、凹凸が５μｍ以下になった際に、電流密度を２００ｍＡ／ｃｍ^２以下にするのが良い。 The current density is preferably changed as the reaction proceeds. By changing the current density, the flatness can be further improved.
When the current density is high, the formation speed of the porous silicon layer increases. However, since the in-plane uniformity of the porous silicon layer thickness may be insufficient, when the irregularity of the main surface of the silicon wafer becomes 2 μm or less. The current density is preferably 200 mA / cm ² or less. More preferably, the current density is set to 200 mA / cm ² or less when the unevenness becomes 5 μm or less.

本発明の実施に用いられるシリコンウェーハの平坦化処理装置の概略構成図である。It is a schematic block diagram of the planarization processing apparatus of the silicon wafer used for implementation of this invention. 図１に示した一の平坦化電極を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＩＩ−ＩＩ断面図、（ｃ）は変形例を示す平面図である。It is a figure which shows the one planarization electrode shown in FIG. 1, Comprising: (a) is a top view, (b) is II-II sectional drawing of (a), (c) is a top view which shows a modification. . 図１に示した平坦化電極の変形例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＩ−Ｉ断面図である。It is a figure which shows the modification of the planarization electrode shown in FIG. 1, Comprising: (a) is a top view, (b) is II sectional drawing of (a). 本発明にかかるシリコンウェーハの平坦化処理方法の第１の実施形態を示す図である。It is a figure which shows 1st Embodiment of the planarization processing method of the silicon wafer concerning this invention. 第１の実施形態における平坦化処理の状態を示す図である。It is a figure which shows the state of the planarization process in 1st Embodiment. 第１の実施形態におけるポーラスシリコン層の形成と除去の状況を示す概略図である。It is the schematic which shows the condition of formation and removal of the porous silicon layer in 1st Embodiment. 第１の実施形態におけるシリコンウェーハの他の主面の平坦化処理を説明するための概略図である。It is the schematic for demonstrating the planarization process of the other main surface of the silicon wafer in 1st Embodiment. 第１の実施形態におけるシリコンウェーハの他の主面の平坦化処理の状態を示す概略図である。It is the schematic which shows the state of the planarization process of the other main surface of the silicon wafer in 1st Embodiment. 本発明にかかる第２の実施形態におけるシリコンウェーハの一の主面の平坦化処理の状態を示す図である。It is a figure which shows the state of the planarization process of the one main surface of the silicon wafer in 2nd Embodiment concerning this invention. 第２の実施形態におけるシリコンウェーハの他の主面の平坦化処理を説明するための概略図である。It is the schematic for demonstrating the planarization process of the other main surface of the silicon wafer in 2nd Embodiment. 第２の実施形態におけるシリコンウェーハの他の主面の平坦化処理の状態を示す概略図である。It is the schematic which shows the state of the planarization process of the other main surface of the silicon wafer in 2nd Embodiment.

本発明にかかるシリコンウェーハの平坦化処理方法に用いられる平坦化処理装置の構成について、図１、図２に基づいて説明する。
図１において、符号１は、シリコンウェーハ平坦化処理装置であり、電解液Ａを収容する電解液収容槽２と、前記電解液収容槽２の底面部２ａに設けられ、シリコンウェーハＷと接触する金属板３と、前記シリコンウェーハＷを挟んで前記金属板３と対向配置された平板状の平坦化電極４とを備えている。 The structure of the planarization processing apparatus used for the planarization processing method of the silicon wafer concerning this invention is demonstrated based on FIG. 1, FIG.
In FIG. 1, reference numeral 1 denotes a silicon wafer flattening apparatus, which is provided in an electrolyte solution storage tank 2 for storing an electrolyte solution A, and a bottom surface portion 2 a of the electrolyte solution storage tank 2, and is in contact with a silicon wafer W A metal plate 3 and a flat planar electrode 4 disposed opposite to the metal plate 3 with the silicon wafer W interposed therebetween are provided.

前記金属板３は銅などの金属からなり、電解液収容槽２の吸引路２ｂと連通する貫通穴３ａが設けられている。
前記吸引路２ｂは，前記吸引路２ａを介して、図示しない減圧装置に連結され、前記減圧装置が吸引することにより、前記シリコンウェーハＷが金属板３上に密着固定されるように構成されている。 The metal plate 3 is made of a metal such as copper, and is provided with a through hole 3 a communicating with the suction path 2 b of the electrolytic solution storage tank 2.
The suction path 2b is connected to a decompression device (not shown) via the suction path 2a, and is configured such that the silicon wafer W is tightly fixed on the metal plate 3 by the suction of the decompression device. Yes.

また、前記金属板３は電源５の陽極に接続され、前記金属板３が陽極としてシリコンウェーハＷに電圧が印加される。
尚、前記金属板３の代わりに、図４（ｂ）に示すように、貫通穴６ａを有する導電性の弾性パッド６を用いても良い。また前記金属板３の上面に、導電性の弾性パッド６を載置しても良い。この弾性パッド６としては、弾性率が１０〜１０００ＭＰａを用いるのが好ましい。この弾性率が１０ＭＰａ未満の場合には、陰極側からシリコンウェーハへ加えられる接触圧力が解放され易くなるため好ましくなく、また弾性率が１０００ＭＰａを超える場合には、シリコンウェーハとの密着性が悪くなるため好ましくない。 The metal plate 3 is connected to an anode of a power source 5, and a voltage is applied to the silicon wafer W with the metal plate 3 serving as an anode.
In place of the metal plate 3, a conductive elastic pad 6 having a through hole 6a may be used as shown in FIG. A conductive elastic pad 6 may be placed on the upper surface of the metal plate 3. As this elastic pad 6, it is preferable to use an elastic modulus of 10 to 1000 MPa. When the elastic modulus is less than 10 MPa, the contact pressure applied to the silicon wafer from the cathode side is easily released, and when the elastic modulus exceeds 1000 MPa, the adhesion with the silicon wafer is deteriorated. Therefore, it is not preferable.

また、図２（ｂ）に示すように、前記平坦化電極４は、基体４ａと、前記基体４ａに設けられた、白金等の金属で形成された電極部４ｂとを備えている。
前記電極部４ｂは、図１に示すように、電源５の陰極に接続される。したがって、平坦化電極４が陰極として、一方前記金属板３が陽極として、シリコンウェーハＷに電圧が印加される。
この平坦化電極４は平板状に形成され、その外径Ｄ１はシリコンウェーハＷの外径（直径）Ｄ２よりも大きな寸法に形成され、シリコンウェーハＷの全領域を包含するように構成されている。具体的には、平板状の平坦化電極４の外径寸法は、前記シリコンウェーハＷの直径Ｄ２の１０３％以上になされている。
これは、平板状の平坦化電極４の外周部における電界集中の影響を抑制し、シリコンウェーハＷ面内における陽極酸化の進行を均一になすためである。尚、平板状の平坦化電極（陰極）の外径Ｄ１の上限は、装置に収容される大きさであれば、特に限定されるものではないが、好ましくはシリコンウェーハの直径の１５０％以下である。 As shown in FIG. 2B, the flattening electrode 4 includes a base 4a and an electrode portion 4b formed on the base 4a and made of a metal such as platinum.
The electrode part 4b is connected to the cathode of the power source 5, as shown in FIG. Accordingly, a voltage is applied to the silicon wafer W with the planarizing electrode 4 as a cathode and the metal plate 3 as an anode.
The planarizing electrode 4 is formed in a flat plate shape, and its outer diameter D1 is larger than the outer diameter (diameter) D2 of the silicon wafer W, and is configured to include the entire region of the silicon wafer W. . Specifically, the outer diameter of the flat planar electrode 4 is 103% or more of the diameter D2 of the silicon wafer W.
This is to suppress the influence of the electric field concentration on the outer peripheral portion of the flat planar electrode 4 and to make the anodic oxidation progress uniformly in the silicon wafer W surface. The upper limit of the outer diameter D1 of the flat planar electrode (cathode) is not particularly limited as long as it is a size accommodated in the apparatus, but is preferably 150% or less of the diameter of the silicon wafer. is there.

また、前記平坦化電極４の基体４ａの上面には回転軸７が設けられ、前記回転軸７により平坦化電極４が所定回転数で回転可能に形成されている。具体的には、前記平坦化電極４は、少なくとも１００ｒｐｍで回転可能に構成されている。
更に、図示しないが、電極部４ｂを前記シリコンウェーハＷと対向（所定の距離をおいて配置）あるいは接触させるため、平坦化電極４を上下移動させるための昇降機構が設けられている。
この昇降機構により、電極部４ｂを前記シリコンウェーハＷに対向（所定の距離をおいて配置）あるいは接触した状態になして陽極酸化工程を行い、また電極部４ｂを前記シリコンウェーハＷに接触した状態で、前記ポーラスシリコン層を除去する除去工程を行うことができる。 A rotating shaft 7 is provided on the upper surface of the substrate 4a of the flattening electrode 4, and the flattening electrode 4 is formed by the rotating shaft 7 so as to be rotatable at a predetermined rotational speed. Specifically, the planarizing electrode 4 is configured to be rotatable at least at 100 rpm.
Further, although not shown, an elevating mechanism for moving the planarizing electrode 4 up and down is provided in order to make the electrode portion 4b face (dispose at a predetermined distance) or contact with the silicon wafer W.
By this lifting mechanism, the electrode portion 4b is opposed (disposed at a predetermined distance) to or in contact with the silicon wafer W to perform an anodic oxidation process, and the electrode portion 4b is in contact with the silicon wafer W. Thus, a removal step of removing the porous silicon layer can be performed.

また、図２（ｃ）に示すように、電極部４ｂのシリコンウェーハ対向面側に溝４ｄを形成しても良い。
このように溝が形成されている場合には、電極部４ｂをシリコンウェーハＷに接触した状態になして陽極酸化工程を行った際、シリコンウェーハ全面を電解液により浸漬させることができ、ポーラスシリコン層の形成速度をより向上させることができる。
尚、前記溝の幅、間隔は適宜選定することができるが、電極部４ｂのシリコンウェーハ対向面側に所定の幅、所定の間隔で、規則的に配列されているのが好ましい。 Further, as shown in FIG. 2C, a groove 4d may be formed on the silicon wafer facing surface side of the electrode portion 4b.
When the grooves are formed in this way, the entire surface of the silicon wafer can be immersed in the electrolyte when the anodic oxidation process is performed with the electrode portion 4b in contact with the silicon wafer W. The formation speed of the layer can be further improved.
Although the width and interval of the grooves can be selected as appropriate, it is preferable that the grooves are regularly arranged at a predetermined width and predetermined interval on the side of the electrode portion 4b facing the silicon wafer.

次に、図３に基づいて、平坦化電極の変形例について説明する。
この平坦化電極は、図２に示した平坦化電極と異なり、電極部４ｂのシリコンウェーハと対向する面に研磨パッド４ｃが設けられている。即ち、図３に示すように、前記平坦化電極４は、基体４ａと、前記基体４ａに設けられた、白金等の金属で形成された電極部４ｂと、電極部４ｂのシリコンウェーハと対向する面に設けられた研磨パッド４ｃとを備えている。 Next, a modification of the planarizing electrode will be described based on FIG.
Unlike the planarization electrode shown in FIG. 2, this planarization electrode is provided with a polishing pad 4c on the surface of the electrode portion 4b facing the silicon wafer. That is, as shown in FIG. 3, the planarizing electrode 4 is opposed to a base 4a, an electrode portion 4b formed of a metal such as platinum provided on the base 4a, and a silicon wafer of the electrode portion 4b. And a polishing pad 4c provided on the surface.

前記研磨パッド４ｃは、矩形形状の複数の研磨パッド部４ｃ１を有し、複数の研磨パッド部４ｃ１が前記基体４ａ（電極部４ｂ）に所定の間隔をもって配置されている。その結果、平坦化電極４のシリコンウェーハＷと対向する面には、前記研磨パッド４ｃによって格子状の溝４ｄが形成される。
このように、前記平坦化電極４に、溝４ｄを有する研磨パッド４ｃを用いることにより、シリコンウェーハＷ全面が効率的に電解液に浸漬し、ポーラスシリコン層の形成速度を向上させることができる。また、研磨パッド４ｃが設けられた平坦化電極４を用いれば、ポーラスシリコン層の除去速度をより向上させることができる。
尚、前記溝４ｄの幅、間隔は適宜選定することができるが、電極部４ｂのシリコンウェーハ対向面側に所定の幅、所定の間隔で、規則的に配列されているのが好ましい。特に、研磨パッド４ｃの一つの研磨パッド部４ｃ１を六角形状に形成し、前記研磨パッド部４ｃ１をハニカム状に配置し、規則的な溝となるように形成しても良い。 The polishing pad 4c has a plurality of rectangular polishing pad portions 4c1, and the plurality of polishing pad portions 4c1 are arranged on the substrate 4a (electrode portion 4b) with a predetermined interval. As a result, lattice-like grooves 4d are formed on the surface of the planarizing electrode 4 facing the silicon wafer W by the polishing pad 4c.
Thus, by using the polishing pad 4c having the groove 4d for the planarizing electrode 4, the entire surface of the silicon wafer W can be efficiently immersed in the electrolytic solution, and the formation speed of the porous silicon layer can be improved. Moreover, if the planarization electrode 4 provided with the polishing pad 4c is used, the removal rate of the porous silicon layer can be further improved.
Although the width and interval of the grooves 4d can be selected as appropriate, it is preferable that they are regularly arranged at a predetermined width and predetermined interval on the side of the electrode portion 4b facing the silicon wafer. In particular, one polishing pad portion 4c1 of the polishing pad 4c may be formed in a hexagonal shape, and the polishing pad portion 4c1 may be arranged in a honeycomb shape so as to form a regular groove.

この研磨パッド４ｃは弾性率が１０ＧＰａ以下、表面粗さ（Ｒａ）が０．１〜１０μｍであることが好ましい。前記弾性率、表面粗さ（Ｒａ）を有する研磨パッド４ｃを用いることで、除去速度をさらに向上できるだけでなく、凹部最低面に形成されたポーラスシリコン層を除去することなく、前記凸部上部のポーラスシリコン層を除去することができるため、取り代量を確実に低減することができる。 The polishing pad 4c preferably has an elastic modulus of 10 GPa or less and a surface roughness (Ra) of 0.1 to 10 μm. By using the polishing pad 4c having the elastic modulus and surface roughness (Ra), not only can the removal rate be further improved, but also the porous silicon layer formed on the lowest surface of the concave portion can be removed without removing the porous silicon layer. Since the porous silicon layer can be removed, the machining allowance can be reliably reduced.

また、前記平坦化電極４の基体４ａの上面には回転軸７が設けられ、前記回転軸により平坦化電極４が所定回転数で回転可能に形成されている。具体的には、前記平坦化電極４は、少なくとも１００ｒｐｍで回転可能に構成されている。
このように前記平坦化電極４が回転することにより、ポーラスシリコン層を均一に、かつ短時間に、効率よく除去することができる。 A rotating shaft 7 is provided on the upper surface of the substrate 4a of the flattening electrode 4, and the flattening electrode 4 is formed to be rotatable at a predetermined number of rotations by the rotating shaft. Specifically, the planarizing electrode 4 is configured to be rotatable at least at 100 rpm.
As the planarizing electrode 4 rotates in this way, the porous silicon layer can be efficiently removed uniformly and in a short time.

更に、図示しないが、電極部４ｂを前記シリコンウェーハＷと対向（所定の距離をおいて配置）あるいは接触させるため、電極部４ｂを上下移動させるための昇降機構が設けられている。
この昇降機構により、研磨パッド４ｃを前記シリコンウェーハＷに接触した状態になし、電極部４ｂは前記シリコンウェーハＷに対向した（所定の距離をおいて離間した）状態になり、陽極酸化とポーラスシリコン層の除去を同時に行うことができる。
尚、この平坦化電極において、陽極酸化を行う際、研磨パッド４ｃを前記シリコンウェーハＷに離間した状態（非接触の状態）にして陽極酸化工程を行い、その後、研磨パッド４ｃを前記シリコンウェーハＷに接触した状態にして、ポーラスシリコン層の除去を行っても良い。 Further, although not shown, an elevating mechanism for moving the electrode portion 4b up and down is provided in order to make the electrode portion 4b face (dispose at a predetermined distance) or contact with the silicon wafer W.
By this elevating mechanism, the polishing pad 4c is brought into contact with the silicon wafer W, and the electrode portion 4b is opposed to the silicon wafer W (separated by a predetermined distance), so that anodization and porous silicon are performed. Layer removal can be performed simultaneously.
In this planarization electrode, when anodizing is performed, the polishing pad 4c is separated from the silicon wafer W (in a non-contact state), and an anodizing process is performed. Thereafter, the polishing pad 4c is moved to the silicon wafer W. The porous silicon layer may be removed while in contact with the substrate.

また、電解液Ａとしては、フッ酸水溶液を用いることができる。
この電解液Ａは図１に示すように電解液収容槽２内に収容される。そして、電解液収容槽２内に収容された電解液Ａに、前記平坦化電極４は浸漬される。 As the electrolytic solution A, a hydrofluoric acid aqueous solution can be used.
The electrolytic solution A is stored in the electrolytic solution storage tank 2 as shown in FIG. Then, the planarizing electrode 4 is immersed in the electrolytic solution A accommodated in the electrolytic solution storage tank 2.

更に、シリコンウェーハＷとしては、単結晶シリコンインゴットをスライスして得られた、表面に凹凸部を有するシリコンウェーハＷが用いられる。
尚、前記凹凸部とは、シリコンウェーハの厚さ（ウェーハ表面から裏面までの距離）の最大値と最小値の差が２μｍを超えるものをいう。 Furthermore, as the silicon wafer W, a silicon wafer W having an uneven portion on the surface obtained by slicing a single crystal silicon ingot is used.
In addition, the said uneven | corrugated | grooved part means that whose difference of the maximum value and the minimum value of the thickness (distance from a wafer surface to a back surface) of a silicon wafer exceeds 2 micrometers.

次に、本発明にかかるシリコンウェーハの平坦化処理方法の第１の実施形態について、図４乃至図７に基づいて説明する。ここでは、図２に示した平坦化電極４を用い、更に導電性の弾性パッド６を用い、更に陽極酸化工程とポーラスシリコン層の除去工程を繰り返し行う平坦化処理について説明する。
まず、単結晶シリコンインゴットをスライスし、シリコンウェーハＷを得る。
このシリコンウェーハＷは、図４に示すように、ソー段差（ワイヤーを用いたスライス時に面内に生じる段差）や破砕層（加工によって導入された変質領域）を含む凹凸部Ｗａ，Ｗｂと、厚さばらつきＷｃと、反りＷｄを有する。 Next, a first embodiment of a method for planarizing a silicon wafer according to the present invention will be described with reference to FIGS. Here, a planarization process will be described in which the planarization electrode 4 shown in FIG. 2 is used, the conductive elastic pad 6 is further used, and the anodization step and the porous silicon layer removal step are repeated.
First, a single crystal silicon ingot is sliced to obtain a silicon wafer W.
As shown in FIG. 4, this silicon wafer W has uneven portions Wa and Wb including a saw step (step generated in a plane when slicing using a wire) and a crushed layer (deformed region introduced by processing), a thickness It has a thickness variation Wc and a warp Wd.

このシリコンウェーハＷの一面（他の主面）を、図４（ｂ）に示すように、電解液Ａ内の導電性の弾性パッド６上に載置し、シリコンウェーハＷの形状を強制的に変形させない程度に前記貫通穴６ａ、吸引路２ｂを介して減圧装置（図示せず）により吸着し、シリコンウェーハＷの一面（他の主面）を弾性パッド６上に固定する。 As shown in FIG. 4B, one surface (other main surface) of the silicon wafer W is placed on the conductive elastic pad 6 in the electrolytic solution A to forcibly shape the silicon wafer W. The surface of the silicon wafer W (other main surface) is fixed on the elastic pad 6 by being adsorbed by a decompression device (not shown) through the through hole 6a and the suction path 2b to the extent that it is not deformed.

電源５の陽極に接続された弾性パッド６は導電性を有しているため、弾性パッド６上に固定されたシリコンウェーハＷは陽極とされる。一方、電源５の陰極に接続された平坦化電極４は陰極とされる。
そして、図４（ｂ）に示すように、前記平坦化電極４（電極部４ｂ）を前記シリコンウェーハＷの一の主面に対向させ（非接触状態とし）、電圧を印加し、一の主面の陽極酸化を行う。即ち、前記シリコンウェーハの一の主面表面にポーラスシリコン層ＰＳを形成する。このポーラスシリコン層ＰＳは、図６（ａ）に示すように、シリコンウェーハの一の主面表面の全領域の前記凹凸部Ｗａ上に、略一定の厚さで形成される。 Since the elastic pad 6 connected to the anode of the power source 5 has conductivity, the silicon wafer W fixed on the elastic pad 6 is used as an anode. On the other hand, the planarizing electrode 4 connected to the cathode of the power source 5 is a cathode.
Then, as shown in FIG. 4B, the planarizing electrode 4 (electrode portion 4b) is made to face one main surface of the silicon wafer W (non-contact state), a voltage is applied, and one main surface is applied. Anodizing the surface. That is, the porous silicon layer PS is formed on the surface of one main surface of the silicon wafer. As shown in FIG. 6A, the porous silicon layer PS is formed with a substantially constant thickness on the concavo-convex portion Wa in the entire region of one main surface of the silicon wafer.

この際の電流密度は、ポーラスシリコン層ＰＳの多孔率が４０〜９０％になるように、電流密度が１０〜３００ｍＡ／ｃｍ^２の範囲で調整される。
また、前記平坦化電極４は、上記したように、前記シリコンウェーハの一の主面表面に接触しないように、所定の間隔をおいて配置するのが好ましいが、シリコンウェーハの一の主面表面に接触するように配置しても良い。平坦化電極４をシリコンウェーハの一の主面表面に接触しないように、所定の間隔をおいて配置した場合、ポーラスシリコン層を、より均一に形成することができる。一方、平坦化電極４を接触するように配置した場合、ポーラスシリコン層の形成速度をさらに向上することができる。 The current density at this time is adjusted in the range of 10 to 300 mA / cm ² so that the porosity of the porous silicon layer PS is 40 to 90%.
In addition, as described above, the planarizing electrodes 4 are preferably arranged at a predetermined interval so as not to contact the main surface of one surface of the silicon wafer. You may arrange | position so that it may contact. When the planarizing electrode 4 is disposed at a predetermined interval so as not to contact the surface of one main surface of the silicon wafer, the porous silicon layer can be formed more uniformly. On the other hand, when the planarizing electrode 4 is disposed so as to be in contact, the formation speed of the porous silicon layer can be further improved.

前記ポーラスシリコン層ＰＳが形成された後、前記平坦化電極４の研磨パッド４ｃをシリコンウェーハＷに接触させて、前記平坦化電極４を回転させながら、ポーラスシリコン層の除去を行う（図５参照）。
この平坦化電極４のポーラスシリコン層ＰＳ（シリコンウェーハ）に対する接触圧力は、１ｋＰａ以上１００ｋＰａ未満に設定される。接触圧力が１ｋＰａ未満である場合には、ポーラスシリコン層ＰＳが除去し難くなり好ましくなく、１００ｋＰａ以上となると、シリコンウェーハの形状が強制的に変形され易くなる（接触圧力によって、シリコンウェーハの形状が強制的に平坦形状となり易くなる）ため好ましくない。 After the porous silicon layer PS is formed, the polishing pad 4c of the planarizing electrode 4 is brought into contact with the silicon wafer W, and the porous silicon layer is removed while rotating the planarizing electrode 4 (see FIG. 5). ).
The contact pressure of the planarizing electrode 4 with respect to the porous silicon layer PS (silicon wafer) is set to 1 kPa or more and less than 100 kPa. When the contact pressure is less than 1 kPa, the porous silicon layer PS is difficult to remove and is not preferable. When the contact pressure is 100 kPa or more, the shape of the silicon wafer is easily forcibly deformed. This is not preferable because it easily becomes a flat shape forcibly).

ここで、図２に示したように、平坦化電極４の外径のＤ１は、シリコンウェーハＷの直径Ｄ２よりも３％以上大きく形成されている。その結果、平坦化電極４の外周部における電界集中による、陽極酸化の進行が抑制され、シリコンウェーハＷの外周部における平坦性を良好なものになすことができる。 Here, as shown in FIG. 2, the outer diameter D <b> 1 of the planarizing electrode 4 is larger than the diameter D <b> 2 of the silicon wafer W by 3% or more. As a result, the progress of the anodic oxidation due to the electric field concentration in the outer peripheral portion of the planarizing electrode 4 is suppressed, and the flatness in the outer peripheral portion of the silicon wafer W can be improved.

前記したポーラスシリコン層ＰＳの形成、除去は繰り返し行われる。
具体的にポーラスシリコン層の形成、除去について説明すると、図６（ａ）に示すように、シリコンウェーハＷの一主面の凹凸部Ｗａにポーラスシリコン層ＰＳが形成され、図６（ｂ）に示すように、前記平坦化電極４によって、凹凸部Ｗａの上部のポーラスシリコン層ＰＳが除去され、前記凹凸部Ｗａは小さくなる。
再び、図６（ｃ）（ｄ）に示すように、シリコンウェーハＷに電圧を印加し、陽極酸化を行い、高さが小さくなった前記凹凸部Ｗａ（主にポーラスシリコン層ＰＳが除去された領域）に、ポーラスシリコン層ＰＳを形成する。そして、前記平坦化電極４によって、ポーラスシリコン層ＰＳを再び除去し、更に凹凸部Ｗａを小さくし、徐々に平坦化を行う。 The porous silicon layer PS is formed and removed repeatedly.
Specifically, the formation and removal of the porous silicon layer will be described. As shown in FIG. 6A, the porous silicon layer PS is formed on the concavo-convex portion Wa of one main surface of the silicon wafer W, and FIG. As shown, the planarizing electrode 4 removes the porous silicon layer PS above the concavo-convex portion Wa, and the concavo-convex portion Wa becomes smaller.
Again, as shown in FIGS. 6C and 6D, a voltage is applied to the silicon wafer W, anodization is performed, and the uneven portion Wa having reduced height (mainly the porous silicon layer PS is removed). The porous silicon layer PS is formed in the region). Then, the porous silicon layer PS is removed again by the flattening electrode 4, the uneven portion Wa is further reduced, and flattening is performed gradually.

このように、前記したポーラスシリコン層の形成、除去を繰り返し、凹凸部Ｗａを徐々に小さくし、シリコンウェーハＷの一の主面の平坦化を行い、基準面を形成する。
特に、図６（ａ）〜（ｄ）に示すように、前記平坦化電極４がシリコンウェーハＷの一の主面の凹部最低面に形成されたポーラスシリコン層ＰＳに接触するまでは、少なくとも凹部最低面に形成されたポーラスシリコン層を残存させながら、ポーラスシリコン層を徐々に除去することが好ましい。
これは、凹部最底面に形成されたポーラスシリコン層を除去した場合、その後の陽極酸化によって、ポーラスシリコン層が除去された凹部最底面に、新たにポーラスシリコン層が形成され、凹凸部Ｗａを小さくすることが難しくなるためである。
一方、凹部最底面に形成されたポーラスシリコン層を残存させた場合、その後の陽極酸化によって、ポーラスシリコン層が残存した領域には、新たにポーラスシリコン層が形成されず（ポーラスシリコン層の形成領域は、ポーラスシリコン層の非形成領域に比べて、その形成速度が遅い）、凹部最底面以外のポーラスシリコン層を除去することで、凹凸部Ｗａを、除去したポーラスシリコン層の厚さ分小さくすることができる。
尚、平坦化電極４が凹部最低面に形成されたポーラスシリコン層ＰＳに接触したか否かは、例えば、平坦化電極の接触抵抗の変化をモニターすることで判定できる。 Thus, the formation and removal of the porous silicon layer described above are repeated, the uneven portion Wa is gradually reduced, one main surface of the silicon wafer W is flattened, and the reference surface is formed.
In particular, as shown in FIGS. 6A to 6D, at least a recess is required until the planarizing electrode 4 comes into contact with the porous silicon layer PS formed on the lowest recess of the main surface of the silicon wafer W. It is preferable to gradually remove the porous silicon layer while leaving the porous silicon layer formed on the lowest surface.
This is because, when the porous silicon layer formed on the bottom surface of the concave portion is removed, a porous silicon layer is newly formed on the bottom surface of the concave portion from which the porous silicon layer has been removed by subsequent anodic oxidation, and the uneven portion Wa is reduced. Because it becomes difficult to do.
On the other hand, when the porous silicon layer formed on the bottom surface of the concave portion is left, a porous silicon layer is not newly formed in the region where the porous silicon layer is left by the subsequent anodic oxidation (the formation region of the porous silicon layer). Is slower than the non-formed region of the porous silicon layer), and by removing the porous silicon layer other than the bottom surface of the recess, the uneven portion Wa is made smaller by the thickness of the removed porous silicon layer. be able to.
Note that whether or not the planarizing electrode 4 is in contact with the porous silicon layer PS formed on the lowest surface of the recess can be determined, for example, by monitoring a change in the contact resistance of the planarizing electrode.

また、電流密度は、反応の進行に伴い、変化させることが好ましい。これは電流密度が高いとポーラスシリコン層の形成速度が上がるが、ポーラスシリコン層厚の面内均一性が不十分となる場合がある。
よって、凸部の高さが２μｍに近づいた場合に、電流密度を下げて、ポーラスシリコン層厚の面内均一性を向上させることが好ましい。具体的には、シリコンウェーハの主面の凹凸が２μｍ以下になった際に、電流密度を２００ｍＡ／ｃｍ^２以下にすることが好ましい。より好ましくは、凹凸が５μｍ以下になった際に、電流密度を２００ｍＡ／ｃｍ^２以下にするのが良い。 The current density is preferably changed as the reaction proceeds. This is because when the current density is high, the formation speed of the porous silicon layer increases, but the in-plane uniformity of the thickness of the porous silicon layer may be insufficient.
Therefore, when the height of the convex portion approaches 2 μm, it is preferable to reduce the current density and improve the in-plane uniformity of the porous silicon layer thickness. Specifically, when the unevenness of the main surface of the silicon wafer becomes 2 μm or less, the current density is preferably 200 mA / cm ² or less. More preferably, the current density is set to 200 mA / cm ² or less when the unevenness becomes 5 μm or less.

そして、シリコンウェーハＷの一の主面の平坦化は、シリコンウェーハＷの厚さばらつきが１μｍ以下となるまで行う。厚さばらつきは、例えば、KLA−Tencor社製のWaferSightで測定することが可能である。
最後に、図６（ｅ）に示すように、凹部最低面に形成されたポーラスシリコン層を残存した状態で、極性を反転させることで凹部最低面に残存したポーラスシリコン層を除去する。
このように極性を反転させることで、シリコンウェーハＷの一の主面に形成されるポーラスシリコン層の多孔率が変化し、除去することができる。極性を反転させると、ポーラスシリコン層の腐食反応が進む。この腐食反応は、極性を反転させる前の陽極酸化に比べ、ポーラスシリコン層の局所的な腐食（溶出）が優先的に生ずる面方位依存性がない。そのため、ポーラスシリコン層の構造は不均一となり、多孔率が高くなる。このような層は、例えばライトエッチングで簡単に除去することができる。なお、極性反転の効果はシリコンウェーハの導電型に依存し、Ｐ型に比べてＮ型の方が、腐食反応が進み易いため、極性反転の適用はＮ型基板に対してより有効である。
尚、この工程は、後の工程において両面研磨加工などを行う場合には、ＤＳＰ加工によりポーラスシリコン層を除去できるため、省略することもできる。 Then, the flattening of one main surface of the silicon wafer W is performed until the thickness variation of the silicon wafer W becomes 1 μm or less. The thickness variation can be measured by, for example, WaferSight manufactured by KLA-Tencor.
Finally, as shown in FIG. 6 (e), the porous silicon layer remaining on the lowest surface of the recess is removed by inverting the polarity while the porous silicon layer formed on the lowest surface of the recess remains.
By reversing the polarity in this way, the porosity of the porous silicon layer formed on one main surface of the silicon wafer W changes and can be removed. When the polarity is reversed, the corrosion reaction of the porous silicon layer proceeds. This corrosion reaction has no dependence on the plane orientation in which local corrosion (elution) of the porous silicon layer occurs preferentially as compared with anodization before the polarity is reversed. Therefore, the structure of the porous silicon layer becomes non-uniform and the porosity becomes high. Such a layer can be easily removed by light etching, for example. Note that the effect of polarity reversal depends on the conductivity type of the silicon wafer, and the N-type is more susceptible to the corrosion reaction than the P-type, and therefore the application of polarity reversal is more effective for the N-type substrate.
Note that this step can be omitted when performing double-side polishing or the like in a later step because the porous silicon layer can be removed by DSP processing.

図７（ａ）に示すようにシリコンウェーハＷの一の主面の平坦化が終了した後、図７（ｂ）に示すようにシリコンウェーハＷを反転し、シリコンウェーハＷの一の主面を、導電性の弾性パッド６上に載置する。
その後、図８（ａ）に示すように、シリコンウェーハＷの形状を強制的に変形させない程度に前記貫通穴６ａ、吸引路２ｂを介して減圧装置（図示せず）により吸着し、シリコンウェーハＷの一面（一の主面）を弾性パッド６上に固定する。
そして、シリコンウェーハＷの一の主面と同様の処理方法により、シリコンウェーハの他の主面表面にポーラスシリコン層を形成する陽極酸化を行う（図８（ａ）参照）。 After the planarization of one main surface of the silicon wafer W is completed as shown in FIG. 7A, the silicon wafer W is inverted as shown in FIG. Then, it is placed on the conductive elastic pad 6.
Thereafter, as shown in FIG. 8A, the silicon wafer W is adsorbed by a decompression device (not shown) through the through hole 6a and the suction path 2b to such an extent that the shape of the silicon wafer W is not forcibly deformed. One surface (one main surface) is fixed on the elastic pad 6.
Then, anodization for forming a porous silicon layer on the other main surface of the silicon wafer is performed by the same processing method as that for one main surface of the silicon wafer W (see FIG. 8A).

その後、シリコンウェーハＷの一の主面と同様の処理方法により、前記平坦化電極４をシリコンウェーハＷへ接触させて前記ポーラスシリコン層ＰＳを除去する。
前記したポーラスシリコン層ＰＳを形成、除去は繰り返し行われ、凹凸部Ｗｂを徐々に小さくし、シリコンウェーハＷの他の主面の平坦化を行う。
また、シリコンウェーハＷの一の主面と同様に、前記平坦化電極４がシリコンウェーハＷの他の主面の凹部最低面に形成されたポーラスシリコン層ＰＳに接触するまでは、少なくとも凹部最低面に形成されたポーラスシリコン層を残存させながら、ポーラスシリコン層を徐々に除去することが好ましい。 Thereafter, the planarizing electrode 4 is brought into contact with the silicon wafer W by the same processing method as that for one main surface of the silicon wafer W to remove the porous silicon layer PS.
The porous silicon layer PS described above is formed and removed repeatedly, and the uneven portion Wb is gradually reduced, and the other main surface of the silicon wafer W is planarized.
Similarly to one main surface of the silicon wafer W, at least the lowest surface of the recesses until the planarizing electrode 4 contacts the porous silicon layer PS formed on the lowest surface of the recesses of the other main surface of the silicon wafer W. It is preferable to gradually remove the porous silicon layer while leaving the porous silicon layer formed on the substrate.

そして、シリコンウェーハＷの他の主面の平坦化は、シリコンウェーハＷの厚さばらつきが１μｍ以下となるまで行う。即ち、シリコンウェーハＷの他の主面の平坦化は、シリコンウェーハＷの一の主面を基準面として、シリコンウェーハＷの厚さばらつきが１μｍ以下となるまで行われる。 Then, the other main surface of the silicon wafer W is planarized until the thickness variation of the silicon wafer W becomes 1 μm or less. That is, the other main surface of the silicon wafer W is planarized until the thickness variation of the silicon wafer W becomes 1 μm or less with one main surface of the silicon wafer W as a reference surface.

最後に、シリコンウェーハＷの一の主面と同様に、極性を反転させることで凹部最低面に残留したポーラスシリコン層ＰＳを除去する。このように、極性を反転させることで、シリコンウェーハＷの他の主面に形成されるポーラスシリコン層ＰＳの多孔率が変化し、除去される。このシリコンウェーハの他の主面表面を平坦化処理により、前記シリコンウェーハの一の主面から一定寸法離間した対向面（他の主面）が形成される。 Finally, as with one main surface of the silicon wafer W, the porous silicon layer PS remaining on the lowest surface of the recess is removed by reversing the polarity. Thus, by inverting the polarity, the porosity of the porous silicon layer PS formed on the other main surface of the silicon wafer W is changed and removed. By planarizing the other main surface of the silicon wafer, an opposing surface (another main surface) spaced apart from the one main surface of the silicon wafer by a certain dimension is formed.

次に、本発明にかかるシリコンウェーハの平坦化処理方法の第２の実施形態について、図９乃至図１１に基づいて説明する。
この第２の実施形態では、導電性の弾性パッド６を用いることなく、金属板３を用い、また、図３に示した研磨パッド４ｃを有する平坦化電極４を用い、陽極酸化工程とポーラスシリコン層の除去工程を同時に行う平坦化処理について説明する。即ち、第１の実施形態にあっては、導電性の弾性パッド６上にシリコンウェーハを載置し、シリコンウェーハＷの形状を強制的に変形させることなく平坦化処理を行ったが、この第２の実施形態にあっては、導電性の弾性パッド６を用いることなく、金属板３上にシリコンウェーハを載置した。また、図３に示した研磨パッドを有する平坦化電極４を用い、研磨パッド４ｃをシリコンウェーハに接触させ（電極部４ｂは非接触状態）、陽極酸化とポーラスシリコン除去を同時に行う平坦化処理を行った。
尚、陽極酸化工程は、前記した第１の実施形態と同様であるため、その詳細な説明は省略する。 Next, a second embodiment of the method for planarizing a silicon wafer according to the present invention will be described with reference to FIGS.
In the second embodiment, the metal plate 3 is used without using the conductive elastic pad 6, and the planarizing electrode 4 having the polishing pad 4c shown in FIG. A planarization process in which the layer removal process is performed simultaneously will be described. That is, in the first embodiment, a silicon wafer is placed on the conductive elastic pad 6 and the planarization process is performed without forcibly deforming the shape of the silicon wafer W. In the second embodiment, a silicon wafer was placed on the metal plate 3 without using the conductive elastic pad 6. Further, the planarization electrode 4 having the polishing pad shown in FIG. 3 is used, the polishing pad 4c is brought into contact with the silicon wafer (the electrode portion 4b is in a non-contact state), and a planarization process for simultaneously performing anodic oxidation and porous silicon removal is performed. went.
The anodizing step is the same as that in the first embodiment, and a detailed description thereof is omitted.

具体的には、図９（ａ）に示すようなシリコンウェーハＷの一面（他の主面）を、図９（ｂ）に示すように金属板３上に載置し、減圧装置（図示せず）により吸着し、シリコンウェーハＷの一面（他の主面）を金属板３上に固定する。
尚、シリコンウェーハＷの形状は、金属板３が平坦な面であるため、強制的に変形させられる。 Specifically, one surface (the other main surface) of the silicon wafer W as shown in FIG. 9A is placed on the metal plate 3 as shown in FIG. 1) to fix one surface (other main surface) of the silicon wafer W onto the metal plate 3.
The shape of the silicon wafer W is forcibly deformed because the metal plate 3 is a flat surface.

金属板３上に固定されたシリコンウェーハＷは、電源５の陽極に接続された金属板３を介して陽極とされる。一方、平板状の平坦化電極４は陰極とされる。
そして、図９（ｃ）に示すように、ポーラスシリコン層ＰＳの形成と除去を同時に行い、シリコンウェーハＷの一主面の凹凸部Ｗａを小さくし、平坦化を行う。
この第２の実施形態にあっては、研磨パッド４ｃがシリコンウェーハＷに接触し、電極部４ｂがシリコンウェーハＷに非接触の状態におかれるため、ポーラスシリコンを形成する陽極酸化と、ポーラスシリコンの除去とを同時に行うことができる。
このようにポーラスシリコン層ＰＳの形成と除去を同時に行いながら、凹凸部Ｗａを徐々に小さくし、シリコンウェーハＷの一の主面の平坦化を行い、基準面を形成する。 The silicon wafer W fixed on the metal plate 3 serves as an anode through the metal plate 3 connected to the anode of the power source 5. On the other hand, the flat planarizing electrode 4 is a cathode.
Then, as shown in FIG. 9C, the porous silicon layer PS is formed and removed at the same time, and the uneven portion Wa on one main surface of the silicon wafer W is reduced and flattened.
In the second embodiment, since the polishing pad 4c is in contact with the silicon wafer W and the electrode portion 4b is not in contact with the silicon wafer W, anodization for forming porous silicon and porous silicon are performed. Can be simultaneously performed.
In this way, while simultaneously forming and removing the porous silicon layer PS, the uneven portion Wa is gradually reduced, and one main surface of the silicon wafer W is flattened to form a reference surface.

尚、図２に示した平板状の平坦化電極４においても、電極部４ｂがシリコンウェーハＷに接触状態におかれるが、ポーラスシリコンを形成する陽極酸化と、ポーラスシリコンの除去とを同時に行うこともできる。 In the flat planarized electrode 4 shown in FIG. 2, the electrode portion 4b is in contact with the silicon wafer W, but anodization for forming porous silicon and removal of the porous silicon are performed simultaneously. You can also.

そして、シリコンウェーハＷの一の主面の平坦化は、シリコンウェーハＷの厚さばらつきが１μｍ以下となるまで行う。
最後に、極性を反転させることで凹部最低面に残留したポーラスシリコン層ＰＳを除去する。このように、極性を反転させることで、シリコンウェーハＷの一の主面に形成されるポーラスシリコン層ＰＳは、腐食反応が進み多孔率が高くなるため除去し易くなる。 Then, the flattening of one main surface of the silicon wafer W is performed until the thickness variation of the silicon wafer W becomes 1 μm or less.
Finally, by reversing the polarity, the porous silicon layer PS remaining on the lowest surface of the recess is removed. Thus, by reversing the polarity, the porous silicon layer PS formed on one main surface of the silicon wafer W is easy to remove because the corrosion reaction proceeds and the porosity increases.

図９（ｃ）に示すような平坦化処理装置による、シリコンウェーハＷの一の主面の平坦化処理が終了した後、図１０（ａ）に示すように平坦化処理装置から取り出す。
そして、図１０（ｂ）に示すようにシリコンウェーハＷを反転し、シリコンウェーハＷの一の主面を、金属板３上に載置する。
その後、減圧装置（図示せず）により吸着し、シリコンウェーハＷの一面（他の主面）を金属板３上に固定する。このときシリコンウェーハＷの形状は、金属板３が平坦な面であるため、金属板３によって強制的に変形させられる。 After the planarization processing of one main surface of the silicon wafer W by the planarization processing apparatus as shown in FIG. 9C is completed, the silicon wafer W is taken out from the planarization processing apparatus as shown in FIG.
Then, as shown in FIG. 10B, the silicon wafer W is inverted, and one main surface of the silicon wafer W is placed on the metal plate 3.
Then, it adsorb | sucks with a decompression device (not shown), and fixes one surface (other main surface) of the silicon wafer W on the metal plate 3. At this time, the shape of the silicon wafer W is forcibly deformed by the metal plate 3 because the metal plate 3 is a flat surface.

その後、シリコンウェーハＷの一の主面と同様の処理方法により、図１１（ａ）に示すように、シリコンウェーハの他の主面表面にポーラスシリコン層を形成する陽極酸化と、ポーラスシリコン層の除去を同時に行う。
前記したポーラスシリコン層の形成と除去を同時に行いながら、凹凸部Ｗｂを徐々に小さくし、シリコンウェーハＷの他の主面の平坦化を行う。 Thereafter, as shown in FIG. 11A, anodization for forming a porous silicon layer on the other main surface of the silicon wafer and a treatment of the porous silicon layer by the same processing method as that for one main surface of the silicon wafer W are performed. Remove at the same time.
While simultaneously forming and removing the porous silicon layer, the uneven portion Wb is gradually reduced, and the other main surface of the silicon wafer W is planarized.

そして、シリコンウェーハＷの他の主面の平坦化は、シリコンウェーハＷの厚さばらつきが１μｍ以下となるまで行う。
最後に、シリコンウェーハＷの一の主面と同様に、極性を反転させることで凹部最低面に残留したポーラスシリコン層を除去する。このように、極性を反転させることで、シリコンウェーハＷの他の主面に形成されるポーラスシリコン層の多孔率が変化し、除去される。 Then, the other main surface of the silicon wafer W is planarized until the thickness variation of the silicon wafer W becomes 1 μm or less.
Finally, as with one main surface of the silicon wafer W, the porous silicon layer remaining on the lowest surface of the recess is removed by reversing the polarity. Thus, by inverting the polarity, the porosity of the porous silicon layer formed on the other main surface of the silicon wafer W changes and is removed.

このシリコンウェーハの他の主面表面の平坦化処理により、このときシリコンウェーハＷの形状は、金属板３が平坦な面であるため、金属板３によって強制的に変形させられ、この主面から一定寸法離間した対向面（他の主面）が形成される。
尚、シリコンウェーハＷは、強制的に形状が変形した状態で、ポーラスシリコン層の形成、除去が行われるため、シリコンウェーハ全体のうねりを除去することができず、図１１（ｂ）に示すように、うねりを有するシリコンウェーハとなる。したがって、上記したように導電性を有する弾性パッドを用いることがより好ましい。 Due to the planarization treatment of the other main surface of the silicon wafer, the shape of the silicon wafer W is forcedly deformed by the metal plate 3 because the metal plate 3 is a flat surface. A facing surface (another main surface) spaced apart by a fixed dimension is formed.
In addition, since the porous silicon layer is formed and removed in a state where the shape of the silicon wafer W is forcibly deformed, the undulation of the entire silicon wafer cannot be removed, as shown in FIG. In addition, a silicon wafer having undulations is obtained. Therefore, it is more preferable to use an elastic pad having conductivity as described above.

第１、２の実施形態のシリコンウェーハの平坦化処理方法によれば、シリコンウェーハの外形寸法よりも大きな平板状の平坦化電極を用いて、平坦化電極をシリコンウェーハの一の主面全面に接触させて、前記ポーラスシリコン層を除去するため、シリコンウェーハの一の主面の面内全体を均一に平坦化することができ、前記シリコンウェーハの一の主面を基準面として形成することができる。
尚、ポーラスシリコン層を形成する工程と、ポーラスシリコン層を選択的に研磨除去する工程とを同時に進行させる場合に比べて、これらの工程を繰り返し行うことで、面内におけるポーラスシリコン層の形成自体を均一化することができ、面内全体を均一に平坦化することができる。 According to the planarization processing method of the silicon wafer of the first and second embodiments, the planarization electrode is formed on the entire main surface of one silicon wafer by using a planar planarization electrode larger than the outer dimension of the silicon wafer. Since the porous silicon layer is removed by contact, the entire surface of one main surface of the silicon wafer can be uniformly planarized, and the one main surface of the silicon wafer can be formed as a reference surface. it can.
In addition, compared with the case where the process of forming a porous silicon layer and the process of selectively polishing and removing the porous silicon layer are performed simultaneously, the formation of the porous silicon layer in the surface itself is performed by repeating these processes. Can be made uniform, and the entire in-plane can be uniformly flattened.

また、このシリコンウェーハの平坦化処理方法によれば、シリコンウェーハＷ表面の凹凸部Ｗａ、Ｗｂを陽極酸化によってポーラスシリコン層化することができ、従来の機械研磨に比べて低圧で平坦化処理できるため、破砕層の導入を抑制することができる。しかも、従来の機械研磨に比べて、シリコンウェーハを短時間で平坦化することができる。
また、ポーラスシリコン層の除去は、平板状の平坦化電極をシリコンウェーハへ接触させて行われるため、加工時間を短時間にすることができ、かつ、取り代量の増加を抑制することができる。
また、導電性の弾性パッド６上にシリコンウェーハＷを載置した場合には、シリコンウェーハＷの形状を強制的に変形させることなく平坦化処理を行うため、ソー段差、厚さばらつきの修正のみならず、反りの修正も行うことができる。 Further, according to this silicon wafer flattening method, the uneven portions Wa and Wb on the surface of the silicon wafer W can be formed into a porous silicon layer by anodization, and can be flattened at a lower pressure than conventional mechanical polishing. Therefore, introduction of the crushed layer can be suppressed. Moreover, the silicon wafer can be planarized in a short time compared to conventional mechanical polishing.
Further, since the removal of the porous silicon layer is performed by bringing a flat planar electrode into contact with the silicon wafer, the processing time can be shortened and an increase in the machining allowance can be suppressed. .
In addition, when the silicon wafer W is placed on the conductive elastic pad 6, since the flattening process is performed without forcibly deforming the shape of the silicon wafer W, only correction of the saw step and thickness variation is performed. In addition, the warp can be corrected.

（実施例１）
図１に示す平坦化処理装置を用い、単結晶インゴットからスライスして得られたφ３００ｍｍシリコンウェーハ（Ｐタイプ基板抵抗１〜２Ω・ｃｍ）を前記装置に設置した。
陽極となるシリコンウェーハＷは、金属板３に接触しており（弾性パッド無し）、裏面吸着で固定した。電解液として２０％のフッ化水素酸を用い、平坦化電極４（陰極）の材質は白金で、平坦化電極４（陰極）のシリコンウェーハの対向面は凹凸の無い平面形状であり、その直径をシリコンウェーハの直径の１１０％とした。 Example 1
A φ300 mm silicon wafer (P-type substrate resistance of 1 to 2 Ω · cm) obtained by slicing from a single crystal ingot was installed in the apparatus using the planarization apparatus shown in FIG.
The silicon wafer W serving as an anode is in contact with the metal plate 3 (without an elastic pad) and fixed by back surface adsorption. 20% hydrofluoric acid was used as the electrolyte, the material of the planarizing electrode 4 (cathode) was platinum, and the surface of the planarizing electrode 4 (cathode) facing the silicon wafer had a flat shape without irregularities, and its diameter Was 110% of the diameter of the silicon wafer.

また、電流密度は、２００ｍＡ／ｃｍ^２とし、平坦化電極（陰極）を回転させることなく、ポーラスシリコン層に面圧１０ｋＰａで接触させて、ポーラスシリコン層の形成と除去を同時に行い、多孔率７０％のポーラスシリコン層の形成と除去を行った。そして、凹凸部が１μｍ未満となるまでポーラスシリコン層の除去を行った。
尚、ポーラスシリコン層の除去は、平坦化電極（陰極）を、ポーラスシリコン層に押さえつけ、ポーラスシリコン層を崩すことによって、除去した。また、シリコンウェーハ表面の凹凸部が平坦化された段階（凹凸部が１μｍ未満となり、凹部最低面のポーラスシリコン層に電極が接触する段階）で、陽極と陰極とを逆にして電圧を印加した後、フッ酸と硝酸の混酸溶液など一般的な方法でライトエッチングすることで、ポーラスシリコン層を全て除去した。
その後、同様にして、前記シリコンウェーハの表面を平坦化処理した後、前記表面の平坦化処理と同様な平坦化処理をシリコンウェーハの裏面について行った。 Further, the current density is 200 mA / cm ² , the porous silicon layer is brought into contact with the porous silicon layer at a surface pressure of 10 kPa without rotating the planarizing electrode (cathode), and the porous silicon layer is simultaneously formed and removed. % Porous silicon layer was formed and removed. And the porous silicon layer was removed until the uneven part became less than 1 μm.
The porous silicon layer was removed by pressing the planarizing electrode (cathode) against the porous silicon layer and breaking the porous silicon layer. In addition, a voltage was applied by reversing the anode and the cathode at the stage where the concavo-convex part on the surface of the silicon wafer was flattened (the stage where the concavo-convex part was less than 1 μm and the electrode was in contact with the porous silicon layer on the lowest surface of the concave part) Thereafter, the porous silicon layer was completely removed by light etching using a general method such as a mixed acid solution of hydrofluoric acid and nitric acid.
Thereafter, in the same manner, the surface of the silicon wafer was planarized, and then the same planarization treatment as that of the surface was performed on the back surface of the silicon wafer.

そして、シリコンウェーハのソー段差（ワイヤーを用いたスライス時に面内に生じる段差）をＫＬＡ−Ｔｅｎｃｏｒ社製Ｐ−１５で測定した。測定点は、スライス時に発生するソー段差の最も大きい位置とし、測定長は５ｍｍとした。また、シリコンウェーハ面内の厚さばらつき（ＧｌｏｂａｌＢａｃｋｓｉｄｅＩｄｅａｌＲａｎｇｅ：ＧＢＩＲ）をＫＬＡ−Ｔｅｎｃｏｒ社製のＷａｆｅｒＳｉｇｈｔで測定した。また、取り代量は、陽極酸化前後のシリコンウェーハの厚さを比較することで測定した。
その結果、実施例１では、表１に示すように、処理時間は２０分、取り代量は３８μｍ、ソー段差は１μｍ未満、ＧＢＩＲは２μｍであった。 And the saw level | step difference (step produced in the surface at the time of the slice using a wire) of the silicon wafer was measured by P-15 by KLA-Tencor. The measurement point was the position where the saw step generated at the time of slicing was the largest and the measurement length was 5 mm. Moreover, the thickness variation (Global Backside Ideal Range: GBIR) in the silicon wafer surface was measured with Wafer Light manufactured by KLA-Tencor. Moreover, the machining allowance was measured by comparing the thickness of the silicon wafer before and after anodization.
As a result, in Example 1, as shown in Table 1, the processing time was 20 minutes, the machining allowance was 38 μm, the saw step was less than 1 μm, and GBIR was 2 μm.

（実施例２）
実施例１では、平坦化電極（陰極）をシリコンウェーハに接触させながらポーラスシリコン層の形成と除去を同時に行ったが、実施例２では、平坦化電極（陰極）とシリコンウェーハを一定の距離を置いて（接触させずに）対抗させ、電流をＯＮにしてポーラスシリコン層を形成した後、電流をＯＦＦにして平坦化電極（陰極）をポーラスシリコン層へ接触させて除去することで、ポーラスシリコン層の形成と、ポーラスシリコン層の除去を繰り返し行った。尚、通電（ＯＮ）時間を５分、非通電（ＯＦＦ）時間を５分とし、４サイクル（総通電時間２０分）行った。その他の条件は実施例１と同一とした。
その結果を表１に示す。 (Example 2)
In Example 1, the porous silicon layer was formed and removed at the same time while the planarizing electrode (cathode) was in contact with the silicon wafer. In Example 2, the planarizing electrode (cathode) and the silicon wafer were placed at a certain distance. The porous silicon layer is formed by placing it against (without contacting) and turning on the current to form a porous silicon layer, and then removing the planarizing electrode (cathode) by contacting the porous silicon layer with the current turned off. Formation of the layer and removal of the porous silicon layer were repeated. The energization (ON) time was 5 minutes, the non-energization (OFF) time was 5 minutes, and 4 cycles (total energization time 20 minutes) were performed. Other conditions were the same as in Example 1.
The results are shown in Table 1.

（実施例３）
実施例２では、平坦化電極４（陰極）を回転させることなく、ポーラスシリコン層の形成と、ポーラスシリコン層の除去を繰り返し行った。この実施例３では、平坦化電極（陰極）とシリコンウェーハを一定の距離を置いて対抗させ、電流をＯＮにしてポーラスシリコン層を形成した後、電流をＯＦＦにし、かつ平坦化電極（陰極）を３０ｒｐｍで回転させながら、平坦化電極（陰極）をポーラスシリコン層へ接触させて除去することで、ポーラスシリコン層の形成と、ポーラスシリコン層の除去を繰り返し行った。その他の条件は実施例２と同一とした。その結果を表１に示す。 (Example 3)
In Example 2, the formation of the porous silicon layer and the removal of the porous silicon layer were repeated without rotating the planarizing electrode 4 (cathode). In Example 3, the planarization electrode (cathode) and the silicon wafer are opposed to each other at a certain distance, the current is turned on to form a porous silicon layer, the current is turned off, and the planarization electrode (cathode) is turned on. While rotating at 30 rpm, the planarization electrode (cathode) was removed by contacting the porous silicon layer, thereby repeatedly forming the porous silicon layer and removing the porous silicon layer. Other conditions were the same as in Example 2. The results are shown in Table 1.

（実施例４）
実施例１では、平坦化電極４（陰極）の材質は白金で、平坦化電極４（陰極）のシリコンウェーハの対向面は凹凸の無い平面形状のものを用いたが、実施例４では、図３に示すような研磨パッドが設けられた平坦化電極４（陰極）を用いた。
具体的には、研磨パッドはポリ塩化ビニルからなり、矩形形状の研磨パッド部が格子状に配列され、弾性率が４ＧＰａ、表面粗さ（Ｒａ）が１μｍのものを用いた。また、この一つの研磨パッド部は、断面が一辺９ｍｍの正方形であり、各研磨パッド部の間の間隔は９ｍｍ、深さ１ｍｍに設定されている。
そして、研磨パッドをシリコンウェーハに接触させ（平坦化電極はシリコンウェーハと非接触の状態で）、かつ平坦化電極（陰極）を３０ｒｐｍで回転させながら、ポーラスシリコン層の形成と除去を同時に行った。その他の条件は実施例１と同一とした。その結果を表１に示す。 (Example 4)
In Example 1, the material of the planarization electrode 4 (cathode) is platinum, and the planar surface of the planarization electrode 4 (cathode) facing the silicon wafer is a flat surface having no irregularities. A planarizing electrode 4 (cathode) provided with a polishing pad as shown in FIG.
Specifically, the polishing pad was made of polyvinyl chloride, rectangular polishing pad portions arranged in a lattice pattern, an elastic modulus of 4 GPa, and a surface roughness (Ra) of 1 μm were used. The one polishing pad portion is a square having a cross section of 9 mm on a side, and the interval between the polishing pad portions is set to 9 mm and the depth is 1 mm.
Then, the polishing pad was brought into contact with the silicon wafer (the planarizing electrode was not in contact with the silicon wafer), and the porous silicon layer was simultaneously formed and removed while rotating the planarizing electrode (cathode) at 30 rpm. . Other conditions were the same as in Example 1. The results are shown in Table 1.

（実施例５）
実施例４では、研磨パッドをシリコンウェーハに接触させ、かつ平坦化電極（陰極）を３０ｒｐｍで回転させながら、ポーラスシリコン層の形成と除去を同時に行ったが、実施例５では、研磨パッドとシリコンウェーハを一定の距離を置いて対抗させ、電流をＯＮにしてポーラスシリコン層を形成した後、電流をＯＦＦにし、かつ平坦化電極（陰極）を３０ｒｐｍで回転させながら、研磨パッドをポーラスシリコン層へ接触させて除去することで、ポーラスシリコン層の形成とポーラスシリコン層の除去を繰り返し行った。その他の条件は実施例４と同一とした。その結果を表１に示す。 (Example 5)
In Example 4, the porous silicon layer was simultaneously formed and removed while the polishing pad was brought into contact with the silicon wafer and the planarizing electrode (cathode) was rotated at 30 rpm. In Example 5, the polishing pad and silicon were removed. The wafer is opposed to a certain distance, the current is turned on to form a porous silicon layer, the current is turned off, and the planarizing electrode (cathode) is rotated at 30 rpm, and the polishing pad is moved to the porous silicon layer. By removing it by contact, formation of the porous silicon layer and removal of the porous silicon layer were repeated. Other conditions were the same as in Example 4. The results are shown in Table 1.

（実施例６）
実施例４では、平坦化電極４（陰極）として外径がシリコンウェーハの外径比で１１０％のものを用いたが、実施例６では、外径比で１０３％の平坦化電極４（陰極）を用いた。
その他の条件は実施例４と同一とした。その結果を表１に示す。 (Example 6)
In Example 4, the planarizing electrode 4 (cathode) having an outer diameter of 110% in terms of the outer diameter ratio of the silicon wafer was used. In Example 6, the planarizing electrode 4 (cathode) having an outer diameter ratio of 103% was used. ) Was used.
Other conditions were the same as in Example 4. The results are shown in Table 1.

（実施例７）
実施例４では、平坦化電極４（陰極）として外径がシリコンウェーハの外径比で１１０％のものを用いたが、実施例７では、外径比で１０５％の平坦化電極４（陰極）を用いた。
その他の条件は実施例４と同一とした。その結果を表１に示す。 (Example 7)
In Example 4, the planarizing electrode 4 (cathode) having an outer diameter of 110% in terms of the outer diameter ratio of the silicon wafer was used. In Example 7, the planarizing electrode 4 (cathode) having an outer diameter ratio of 105% was used. ) Was used.
Other conditions were the same as in Example 4. The results are shown in Table 1.

（実施例８）
実施例４では、平坦化電極４（陰極）として外径がシリコンウェーハの外径比で１１０％のものを用いたが、実施例８は、外径比で１０８％の平坦化電極４（陰極）を用いた。
その他の条件は実施例４と同一とした。その結果を表１に示す。 (Example 8)
In Example 4, the planarizing electrode 4 (cathode) having an outer diameter of 110% in terms of the outer diameter ratio of the silicon wafer was used. In Example 8, the planarizing electrode 4 (cathode) having an outer diameter ratio of 108% was used. ) Was used.
Other conditions were the same as in Example 4. The results are shown in Table 1.

（実施例９）
実施例４では、平坦化電極４（陰極）として外径がシリコンウェーハの外径比で１１０％のものを用いたが、実施例９は外径比で１１２％の平坦化電極４（陰極）を用いた。
その他の条件は実施例４と同一とした。その結果を表１に示す。 Example 9
In Example 4, the planarizing electrode 4 (cathode) having an outer diameter of 110% in terms of the outer diameter ratio of the silicon wafer was used as the planarizing electrode 4 (cathode). In Example 9, the planarizing electrode 4 (cathode) having an outer diameter ratio of 112% was used. Was used.
Other conditions were the same as in Example 4. The results are shown in Table 1.

（実施例１０）
実施例４では、平坦化電極４（陰極）として外径がシリコンウェーハの外径比で１１０％のものを用いたが、実施例１０は外径比で１２０％の平坦化電極４（陰極）を用いた。
その他の条件は実施例４と同一とした。その結果を表１に示す。 (Example 10)
In Example 4, the planarizing electrode 4 (cathode) having an outer diameter of 110% in terms of the outer diameter ratio of the silicon wafer was used as the planarizing electrode 4 (cathode). In Example 10, the planarizing electrode 4 (cathode) having an outer diameter ratio of 120% was used. Was used.
Other conditions were the same as in Example 4. The results are shown in Table 1.

（実施例１１）
実施例４では、弾性パッドを用いることなく、平坦化電極（陰極）を接触させ、かつ平坦化電極（陰極）を３０ｒｐｍで回転させながら、ポーラスシリコン層の形成と除去を同時に行った。実施例１１では、図４に示すような弾性パッドを用いて、ポーラスシリコン層の形成と除去を同時に行った。その他の条件は実施例４と同一とした。尚、弾性パッドとして、弾性率１００ＭＰａの導電性の弾性パッドを用いた。
その結果を表１に示す。 (Example 11)
In Example 4, the porous silicon layer was formed and removed at the same time while contacting the planarization electrode (cathode) and rotating the planarization electrode (cathode) at 30 rpm without using an elastic pad. In Example 11, formation and removal of the porous silicon layer were simultaneously performed using an elastic pad as shown in FIG. Other conditions were the same as in Example 4. As the elastic pad, a conductive elastic pad having an elastic modulus of 100 MPa was used.
The results are shown in Table 1.

（比較例１）
実施例４では、図３に示すような研磨パッドが設けられた平坦化電極４（陰極）を用いたが、比較例１では、特許文献１（特開２０１４−１８７１３１号公報）に記載された棒状の電極（先端部が半球状に形成されたもの）に、研磨パッドを設け、実施例４と同一の条件で処理を行った。尚、ウェーハの外径に対する電極の外径の比は、２０％とした。その結果を表１に示す。 (Comparative Example 1)
In Example 4, the planarization electrode 4 (cathode) provided with a polishing pad as shown in FIG. 3 was used, but in Comparative Example 1, it was described in Patent Document 1 (Japanese Patent Laid-Open No. 2014-187131). A polishing pad was provided on a rod-shaped electrode (having a hemispherical tip), and the treatment was performed under the same conditions as in Example 4. The ratio of the outer diameter of the electrode to the outer diameter of the wafer was 20%. The results are shown in Table 1.

（比較例２）
比較例２では、従来の研磨方法による平坦化処理を行った。加工条件（ラップ、研削、ケミカルエッチングの３つの工程）として、ラップ（砥粒♯１０００）処理を１５分、研削（砥石＃８０００）処理を１５分、ケミカルエッチング（１μｍエッチング）処理を５分行った。
その結果を表１に示す。 (Comparative Example 2)
In Comparative Example 2, a planarization process using a conventional polishing method was performed. As processing conditions (3 steps of lapping, grinding, and chemical etching), lapping (abrasive grain # 1000) processing is performed for 15 minutes, grinding (grinding stone # 8000) processing is performed for 15 minutes, and chemical etching (1 μm etching) processing is performed for 5 minutes. It was.
The results are shown in Table 1.

（比較例３）
実施例４では、ウェーハの外径に対する電極の外径の比が１１０％の平坦化電極４（陰極）を用いたが、比較例３では、ウェーハの外径に対する電極の外径の比が５０％の平坦化電極４（陰極）を用いた。その他の条件は実施例４と同一とした。その結果を表１に示す。 (Comparative Example 3)
In Example 4, the planarized electrode 4 (cathode) having a ratio of the outer diameter of the electrode to the outer diameter of the wafer of 110% was used. In Comparative Example 3, the ratio of the outer diameter of the electrode to the outer diameter of the wafer was 50. % Planarizing electrode 4 (cathode) was used. Other conditions were the same as in Example 4. The results are shown in Table 1.

（比較例４）
実施例４では、ウェーハの外径に対する電極の外径の比が１１０％の平坦化電極４（陰極）を用いたが、比較例４では、ウェーハの外径に対する電極の外径の比が１００％の平坦化電極４（陰極）を用いた。その他の条件は実施例４と同一とした。その結果を表１に示す。 (Comparative Example 4)
In Example 4, the planarized electrode 4 (cathode) having an electrode outer diameter ratio of 110% with respect to the wafer outer diameter was used. In Comparative Example 4, the ratio of the electrode outer diameter to the wafer outer diameter was 100. % Planarizing electrode 4 (cathode) was used. Other conditions were the same as in Example 4. The results are shown in Table 1.

（比較例５）
実施例４では、ウェーハの外径に対する電極の外径の比が１１０％の平坦化電極４（陰極）を用いたが、比較例５ではウェーハの外径に対する電極の外径の比が１０２％の平坦化電極４（陰極）を用いた。その他の条件は実施例４と同一とした。その結果を表１に示す。 (Comparative Example 5)
In Example 4, the flattened electrode 4 (cathode) having a ratio of the outer diameter of the electrode to the outer diameter of the wafer of 110% was used. In Comparative Example 5, the ratio of the outer diameter of the electrode to the outer diameter of the wafer was 102%. The flattening electrode 4 (cathode) was used. Other conditions were the same as in Example 4. The results are shown in Table 1.

（比較例６）
実施例５では、ウェーハの外径に対する電極の外径の比が１１０％の平坦化電極４（陰極）を用いたが、比較例６ではウェーハの外径に対する電極の外径の比が１０２％の平坦化電極４（陰極）を用いた。その他の条件は実施例５と同一とした。その結果を表１に示す。 (Comparative Example 6)
In Example 5, the planarized electrode 4 (cathode) having an electrode outer diameter ratio of 110% with respect to the wafer outer diameter was used. In Comparative Example 6, the ratio of the electrode outer diameter to the wafer outer diameter was 102%. The flattening electrode 4 (cathode) was used. Other conditions were the same as in Example 5. The results are shown in Table 1.

実施例１乃至１１の結果から明らかなように、いずれも従来の機械加工（比較例２）に比べ、取り代量およびＧＢＩＲ、処理時間の改善が確認された。尚、比較例１にあっては、シリコンウェーハが電極の形状に沿って加工されてしまうため、平坦面の加工、特に基準面の形成には適さないことが確認された。また比較例２乃至比較例６にあっては、ＧＢＩＲを２以下とするには、取り代量が４５μｍ以上となり、処理時間が３０分を超えるものがあった。 As is clear from the results of Examples 1 to 11, it was confirmed that the amount of machining allowance, GBIR, and processing time were all improved as compared with conventional machining (Comparative Example 2). In Comparative Example 1, it was confirmed that the silicon wafer is processed along the shape of the electrode, so that it is not suitable for processing a flat surface, particularly for forming a reference surface. Further, in Comparative Examples 2 to 6, in order to set GBIR to 2 or less, the machining allowance amount was 45 μm or more and the processing time exceeded 30 minutes.

また、実施例１と実施例２、実施例４と実施例５の結果から明らかなように、陽極酸化工程とポーラスシリコン層の除去工程を順次繰り返し行った場合、これらの工程を同時に行った場合に比べ、処理時間がわずかに長くなるものの、ＧＢＩＲが小さくなることが確認された。 Further, as is clear from the results of Examples 1 and 2, and Examples 4 and 5, when the anodizing step and the porous silicon layer removing step were sequentially repeated, these steps were performed simultaneously. It was confirmed that GBIR is small although the processing time is slightly longer than that of.

また、実施例３と実施例５の結果から明らかなように、陰極に研磨パッドを設けて研磨した場合、陰極を接触させてポーラスシリコン層を除去した場合に比べ、ＧＢＩＲがより小さくなることが確認された。また、実施例２、３の結果より、電極を回転させることにより、処理時間が短く、かつ、ＧＢＩＲが小さくなることが確認された。 As is clear from the results of Example 3 and Example 5, when polishing is performed with a polishing pad provided on the cathode, GBIR is smaller than when the porous silicon layer is removed by contacting the cathode. confirmed. From the results of Examples 2 and 3, it was confirmed that rotating the electrode shortened the processing time and reduced the GBIR.

実施例４乃至実施例１０、比較例３乃至比較例６の結果より、電極の外径が１０３％以上において、取り代量が減少し、ＧＢＩＲは従来加工レベル同等もしくはそれ以下となることが確認された。 From the results of Examples 4 to 10 and Comparative Examples 3 to 6, it was confirmed that when the outer diameter of the electrode was 103% or more, the machining allowance decreased and GBIR was equal to or less than the conventional processing level. It was done.

実施例４の結果より、棒状電極による加工（比較例１）に比べ、取り代量およびＧＢＩＲ、処理時間の改善が確認された。なお、半球形状の端部を有する棒状電極を用いた場合、上記したように、端部の形状に沿ってウェーハが加工されることから、平坦化が困難であった。 From the results of Example 4, it was confirmed that the machining allowance, GBIR, and treatment time were improved as compared with the processing using the rod-shaped electrode (Comparative Example 1). In addition, when using the rod-shaped electrode which has hemispherical edge parts, as above-mentioned, since the wafer was processed along the shape of edge part, planarization was difficult.

更に、実施例４と実施例１１の条件で加工したシリコンウェーハのワープ（Warp：反り評価）を、ＫＬＡ−Ｔｅｎｃｏｒ社製のＷａｆｅｒＳｉｇｈｔにて評価した。
その結果、実施例４のワープ（Warp）は２０μｍ、実施例１１は１５μｍであり、両者問題ないレベルであったが、導電性の弾性パッドにシリコンウェーハを載置することで、ワープ（Warp）の改善が確認された。 Furthermore, the warp (warp evaluation) of the silicon wafer processed under the conditions of Example 4 and Example 11 was evaluated using Wafer Light manufactured by KLA-Tencor.
As a result, the warp of Example 4 was 20 μm and that of Example 11 was 15 μm, both of which were satisfactory levels. However, by placing a silicon wafer on a conductive elastic pad, the warp was reduced. Improvement was confirmed.

以上説明したように、本発明を適用することにより、従来加工条件よりも少ない取り代量および加工時間にてシリコンウェーハ表面のソー段差を１μｍ未満に修正でき、且つ、ＧＢＩＲを同等以上の水準まで修正できることが認められた。このように、本発明によれば、加工工程を簡素化できるためコスト削減が可能であり、かつ、シリコンウェーハの平坦性を向上することができる。 As described above, by applying the present invention, the saw step on the silicon wafer surface can be corrected to less than 1 μm with a machining allowance and processing time smaller than those of conventional processing conditions, and GBIR can be equal to or higher than the same level. It was recognized that it could be corrected. As described above, according to the present invention, the processing steps can be simplified, so that the cost can be reduced and the flatness of the silicon wafer can be improved.

１シリコンウェーハ平坦化処理装置
２電解液収容液
２ａ底面部
２ｂ吸引路
３金属板
３ａ貫通穴
４平坦化電極
４ａ基体
４ｂ電極部
４ｃ研磨パッド
５電源
６弾性パッド
６ａ貫通穴
７回転軸
Ａ電解液
Ｄ１平坦化電極の外径
Ｄ２シリコンウェーハの外径
ＰＳポーラスシリコン層
Ｗシリコンウェーハ
Ｗａシリコンウェーハの一の主面の凹凸部
Ｗｂシリコンウェーハの他の主面の凹凸部 DESCRIPTION OF SYMBOLS 1 Silicon wafer planarization processing apparatus 2 Electrolyte accommodation liquid 2a Bottom part 2b Suction path 3 Metal plate 3a Through-hole 4 Flattening electrode 4a Base | substrate 4b Electrode part 4c Polishing pad 5 Power supply 6 Elastic pad 6a Through-hole 7 Rotating shaft A Electrolyte D1 Outer diameter of planarization electrode D2 Outer diameter of silicon wafer PS Porous silicon layer W Silicon wafer Wa Irregularity on one main surface of silicon wafer Wb Irregularity on other main surface of silicon wafer

Claims

A silicon wafer obtained by slicing a single crystal silicon ingot is used as an anode, a flat planar electrode having a larger outer dimension than the silicon wafer is used as a cathode, and the silicon wafer and the planarized electrode are placed in an electrolytic solution. One main surface is formed so as to form a porous silicon layer on the concavo-convex portion of the surface of the main surface of the silicon wafer by applying a voltage with the planarizing electrode facing or in contact with the main surface of the silicon wafer. A surface anodizing step, and a step of bringing the planarizing electrode into contact with one main surface of the silicon wafer to remove the porous silicon layer,
The main surface anodization step of the silicon wafer and the removal step of the porous silicon layer are simultaneously performed, or the main surface anodization step of the silicon wafer and the removal step of the porous silicon layer are sequentially repeated. A planarizing method for a silicon wafer, comprising: a step of flattening a surface of one main surface of the silicon wafer and forming a reference surface on the main surface of the silicon wafer.

With the other main surface of the silicon wafer obtained by slicing the single crystal silicon ingot being placed on the conductive elastic pad,
2. The planarization of a silicon wafer according to claim 1, wherein the reference surface forming step of flattening a surface of one main surface of the silicon wafer and forming a reference surface on one main surface of the silicon wafer is performed. Processing method.

In the reference surface forming step,
Removing the porous silicon layer on the convex portion formed on the concavo-convex portion on the surface of one main surface of the silicon wafer, forming a porous silicon layer again on the convex portion from which the porous silicon layer has been removed; Repeatedly removing the porous silicon layer;
2. The method for planarizing a silicon wafer according to claim 1, wherein a surface of one main surface of the silicon wafer is flattened, and a reference surface is formed on the one main surface of the silicon wafer.

In the reference surface forming step,
Until the flattening electrode comes into contact with the porous silicon layer formed on the lowest surface of the concave portion of the main surface of the silicon wafer, at least the porous silicon layer formed on the lowest surface of the concave portion is left, Removing the porous silicon layer,
When the planarizing electrode is in contact with the porous silicon layer formed on the lowest surface of the concave portion of one main surface of the silicon wafer, a porous silicon formed on the lowest surface of the concave portion is applied by applying a reverse polarity voltage. 4. The method for planarizing a silicon wafer according to claim 3, wherein the layer is removed.

After the reference surface forming step,
The silicon wafer as an anode, the planarization electrode as a cathode, the silicon wafer and the planarization electrode are accommodated in an electrolytic solution, the planarization electrode is opposed to or in contact with the other main surface of the silicon wafer, Another main surface anodizing step of applying a voltage and forming a porous silicon layer on the other main surface of the silicon wafer;
By simultaneously performing the step of removing the porous silicon layer by bringing the planarizing electrode into contact with the other main surface of the silicon wafer,
Alternatively, by sequentially repeating the other main surface anodization step of the silicon wafer and the removal step of the porous silicon layer,
An opposing surface forming step of flattening the other main surface of the silicon wafer and forming an opposing surface spaced apart from the main surface of the silicon wafer by a certain dimension;
The planarization processing method of the silicon wafer of Claim 1 characterized by the above-mentioned.

2. The porosity of the porous silicon layer formed in one main surface anodizing step of the silicon wafer and another main surface anodizing step of the silicon wafer is 40 to 90%. A method for planarizing a silicon wafer according to claim 5.

The planarizing electrode is made of a metal electrode part,
The electrode part is opposed to or brought into contact with one main surface or another main surface of the silicon wafer, a voltage is applied, and a porous surface is formed on the uneven portion of the main surface or other main surface of the silicon wafer. Forming a silicon layer,
6. The flat surface of a silicon wafer according to claim 1, wherein the porous silicon layer is removed by bringing the electrode portion into contact with one main surface or another main surface of the silicon wafer. Processing method.

The planarizing electrode has a metal electrode part and a polishing pad provided outside the electrode part,
The polishing pad is in contact with one main surface or the other main surface of the silicon wafer, and the electrode portion is not in contact with the main surface or the other main surface of the silicon wafer. Apply
6. The porous silicon layer is removed at the same time as the porous silicon layer is formed on the concavo-convex portion of one main surface or the other main surface of the silicon wafer. A method for planarizing a silicon wafer according to claim 1.

9. The method for planarizing a silicon wafer according to claim 8, wherein the polishing pad of the flattening electrode includes a plurality of polishing pad portions, and grooves are formed between the polishing pad portions. .

The method for planarizing a silicon wafer according to any one of claims 1 to 9, wherein an outer diameter of the planarizing electrode is 3% or more larger than a diameter of the silicon wafer.

The method for planarizing a silicon wafer according to any one of claims 1 to 10, wherein a contact pressure of the planarizing electrode to the porous silicon layer is 1 to 100 kPa.

12. The silicon wafer according to claim 1, wherein the porous silicon layer is removed by bringing the planarizing electrode into contact with the porous silicon layer and rotating the planarizing electrode. Planarization processing method.

Current density caused by the application of the voltage, flattening processing method of a silicon wafer according to any one of claims 1 to 12, characterized in that there 10~300mA / cm ^2.

The method for planarizing a silicon wafer according to claim 13, wherein the current density is changed as the reaction proceeds.