JP2018038017A - 伝送装置及び検出方法 - Google Patents

Abstract

【課題】 回路規模が縮小された伝送装置及び検出方法を提供する。【解決手段】 伝送装置は、第１識別情報を含む第１データを転送する第１転送部と、第２識別情報を含む第２データを転送する第２転送部と、前記第１転送部から転送された前記第１データから前記第１識別情報を検出する検出部と、前記第２転送部から転送された前記第２データを記憶する記憶部とを有し、前記検出部は、前記第１データから前記第１識別情報を検出した後、前記記憶部に記憶された前記第２データから前記第２識別情報を検出する。【選択図】図８

Description

本件は、伝送装置及び検出方法に関する。

複数のレーンにデータ信号を伝送するマルチレーン分配（MLD : Multi-Lane Distribution）方式が知られている（例えば特許文献１及び２参照）。マルチレーン分配方式では、各レーンの伝送速度間に差が生じるため、各レーンのデータ信号の間には位相差、すなわちスキューが生ずる。

このレーン間のスキューを調整するため、各レーンのデータ信号にはアライメントマーカが挿入されている。受信側では、レーンごとに設けられた検出回路によりアライメントマーカが検出され、その検出タイミングに基づき各レーン間のスキューが調整される。

国際公開２０１２／１４４０５７号 特開２０１５−９１０９４号公報

各レーンの検出回路は、データ信号を変換して得たパラレルデータからアライメントマーカを検出するため、アライメントマーカのパタンを１（Bit）単位でシフトして生成された複数個のデータパタンの比較回路を備える。例えば、データ信号のパラレルデータの幅が１６０（Bit）である場合、１６０個のデータパタンの比較回路が設けられる。このため、例えばレーン数を４とすると、６４０個（＝１６０×４）の比較回路が必要となり、レーン数が増えるほど、回路規模が大きくなるという問題がある。

本発明は、回路規模が縮小された伝送装置及び検出方法を提供することを目的とする。

１つの態様では、伝送装置は、第１識別情報を含む第１データを転送する第１転送部と、第２識別情報を含む第２データを転送する第２転送部と、前記第１転送部から転送された前記第１データから前記第１識別情報を検出する検出部と、前記第２転送部から転送された前記第２データを記憶する記憶部とを有し、前記検出部は、前記第１データから前記第１識別情報を検出した後、前記記憶部に記憶された前記第２データから前記第２識別情報を検出する。

１つの態様では、第１転送部から転送される第１データから第１識別情報を検出し、第２転送部から転送される第２データを記憶部に記憶し、前記第１データから前記第１識別情報を検出した後、前記記憶部に記憶された前記第２データから第２識別情報を検出する方法である。

１つの側面として、回路規模を縮小することができる。

伝送システムの一例を示す構成図である。 レーン分配部の動作の一例を示す図である。 マーカロック部及びデスキュー部の比較例を示す構成図である。 比較例のマーカロック部の動作を示すタイムチャート（その１）である。 比較例のマーカロック部の動作を示すタイムチャート（その２）である。 デスキュー部の動作の一例を示すタイムチャートである。 比較例のマーカロック部及びデスキュー部の動作を示すフローチャートである。 マーカロック部の実施例を示す構成図である。 実施例の受信装置の動作を示すタイムチャートである。 実施例のマーカロック部の動作を示すタイムチャートである。 実施例の受信装置の動作を示すフローチャートである。 マーカロック部の他の実施例を示す構成図である。 他の実施例の受信装置の動作を示すタイムチャートである。 他の実施例のマーカロック部の動作を示すタイムチャートである。 他の実施例の受信装置の動作を示すフローチャートである。

図１は、伝送システムの一例を示す構成図である。伝送システムは、データ信号を送信する送信装置２と、データ信号を受信する受信装置１とを有する。データ信号には、例えばイーサネット（登録商標。以下同様。）フレームがブロック単位で収容されている。なお、受信装置は伝送装置の一例である。

送信装置２と受信装置１は、光ファイバなどの伝送路１９を介して接続されている。送信装置２と受信装置１は、例えばＭＬＤ方式に従いデータ信号を伝送する。このため、送信装置２、受信装置１、及び伝送路１９には、データ信号を伝送する複数のレーンが設けられている。

送信装置２は、符号化部２０、レーン分配部２１、及びＳＥＲＤＥＳ（Serializer/Deserializer）２３を有する。符号化部２０、レーン分配部２１、及びＳＥＲＤＥＳ２３は、例えばＦＰＧＡ（Field Programmable Gate Array）のような回路により構成される。

符号化部２０は、他装置から入力されたイーサネットフレームを、一例として６４Ｂ／６６Ｂ符号化する。これにより、イーサネットフレームのデータは６４Ｂ／６６Ｂブロックに符号化される。

レーン分配部２１は６４Ｂ／６６Ｂブロックを４つのレーン（＃０〜＃３）２２に分配する。なお、レーン２２の数に限定はない。

図２は、レーン分配部２１の動作の一例を示す図である。レーン分配部２１は、６４Ｂ／６６Ｂブロック（＃１，＃２，＃３，・・・）を各レーン（＃０〜＃３）２２に分配する。レーン分配部２１は、一例として、各レーン２２の６４Ｂ／６６Ｂブロックの数が均等になるように分配する。各レーン２２は、レーン分配部２１から分配された６４Ｂ／６６ＢブロックをＳＥＲＤＥＳ２３に転送する。

また、レーン分配部２１は、各レーン２２の６４Ｂ／６６Ｂブロックに対して、時間軸上の同じ位置にアライメントマーカ＃０〜＃３を挿入する。アライメントマーカ＃０〜＃３は、各レーン２２のデータの位置を識別するための識別情報の一例であり、受信装置１におけるレーン間のスキューの調整に用いられる。すなわち、アライメントマーカ＃０〜＃３は各レーン２２の間の同期情報である。

アライメントマーカ＃０〜＃３には、レーン番号を示すデータＭ０〜Ｍ５と、データ誤りの検出符号であるＢＩＰ（Bit Interleaved Parity）３及びＢＩＰ７が含まれる。アライメントマーカ＃０〜＃３のデータ長は、本例では６４（Bit）とするが、これに限定されない。なお、データＭ０〜Ｍ５は、レーン番号によらず共通の値としてもよい。

再び図１を参照すると、ＳＥＲＤＥＳ２３は、各レーン２２から入力された６４Ｂ／６６Ｂブロックをパラレル−シリアル変換し、データ信号として伝送路１９に出力する。ＳＥＲＤＥＳ２３は、レーン２２の数と伝送路１９のレーン数の比に基づきパラレル−シリアル変換を行う。データ信号は、伝送路１９から受信装置１に入力される。

受信装置１は、ＳＥＲＤＥＳ１０、マーカロック部１２、デスキュー部１３、及び復号化部１５を有する。ＳＥＲＤＥＳ１０、マーカロック部１２、デスキュー部１３、及び復号化部１５は、例えばＦＰＧＡのような回路により構成される。また、受信装置１には、データ信号のデータを伝送する４つのレーン１１，１４が設けられている。

ＳＥＲＤＥＳ１０は、伝送路１９から入力されたデータ信号をシリアル−パラレル変換し、レーン１１を介してマーカロック部１２に出力する。ＳＥＲＤＥＳ１０は、レーン１１の数と伝送路１９のレーン数の比に基づきシリアル−パラレル変換を行う。各レーン１１は、ＳＥＲＤＥＳ１０から入力されたデータ信号をマーカロック部１２に転送する。

符号Ｇ１は、レーン（＃０〜＃３）１１におけるデータ信号のアライメントマーカＡＭの時間軸上の位置の一例を示す。伝送路１９内の各レーンの伝送速度間には差が生じるため、各レーン１１のデータ信号の間にはスキューΔｓが生ずる。なお、図１には、レーン＃１とレーン＃２の間のスキューΔｓのみが示されているが、他のレーン１１間にも同様にスキューが存在する。

マーカロック部１２は、各レーン１１のアライメントマーカＡＭを検出し、その検出タイミングを示す情報をデータ信号とともにデスキュー部１３に出力する。デスキュー部１３は、調整部の一例であり、各レーン１１のアライメントマーカＡＭが検出されたタイミングに基づきレーン（＃０〜＃１）１１の間のスキューを調整する。デスキュー部１３は、スキューを調整したデータ信号を各レーン（＃０〜＃３）１４に出力する。各レーン（＃０〜＃３）１４は、デスキュー部１３から入力されたデータ信号を復号化部１５に転送する。

符号Ｇ２は、レーン（＃０〜＃３）１４におけるデータ信号のアライメントマーカＡＭの時間軸上の位置の一例を示す。各レーン（＃０〜＃３）１４のアライメントマーカＡＭは、デスキュー部１３によりスキューが調整されることにより時間軸上の位置がそろっている。つまり、各レーン（＃０〜＃３）１４のデータ信号はスキュー調整により位相差が低減されている。

復号化部１５は、各レーン（＃０〜＃３）１４から入力されたデータ信号から６４Ｂ／６６Ｂブロックを取り出して復号化する。復号化部１５は、復号化によりイーサネットフレームを生成し他装置に出力する。なお、レーン２２，１１，１４は、例えば銅などの導電体によりデータ信号の伝送線路として形成される。

図３は、マーカロック部１２及びデスキュー部１３の比較例を示す構成図である。マーカロック部１２は、複数段のフィリップフロップ（FF: Flip-Flop）１２０ａ〜１２０ｅと、複数のアライメントマーカ検出部（ＡＭ検出部）（＃０〜＃３）１２１と、複数のデータシフト回路１２２とを有する。

ＦＦ１２０ａ〜１２０ｅには、前段のＳＥＲＤＥＳ１０で受信されたデータ信号のデータＲＤ［６３９：０］が入力される。データＲＤ［６３９：０］は６４９（Bit）のパラレルデータである。なお、「［Ｎａ：Ｎｂ］」（Ｎａ，Ｎｂは正の整数であり、Ｎａ＞Ｎｂ）は、パラレルデータのＮｂ〜Ｎａビット目が含まれることを示す。

レーン＃０はデータＲＤ［１５９：０］を転送し、レーン＃１はデータＲＤ［３１９：１６０］を転送する。レーン＃２はデータＲＤ［４７９：３２０］を転送し、レーン＃３はデータＲＤ［６３９：４８０］を転送する。データＲＤ［６３９：０］は、不図示の伝送クロック信号に従いＦＦ１２０ａ〜１２０ｅに順次に入力される。１段目のＦＦ１２０ａと２段目のＦＦ１２０ｂは、データＲＤ［１５９：０］の一部のデータＤを各ＡＭ検出部１２１に出力する。

１段目のＦＦ１２０ａは、レーン＃０のＡＭ検出部（＃０）１２１にデータＤ［６２：０］を出力し、レーン＃１のＡＭ検出部（＃１）１２１にデータＤ［２２２：１６０］を出力する。また、１段目のＦＦ１２０ａは、レーン＃２のＡＭ検出部（＃２）１２１にデータＤ［３８２：３２０］を出力し、レーン＃３のＡＭ検出部（＃３）１２１にデータＤ［５４２：４８０］を出力する。

２段目のＦＦ１２０ｂは、レーン＃０のＡＭ検出部（＃０）１２１にデータＤ［１５９：０］を出力し、レーン＃１のＡＭ検出部（＃１）１２１にデータＤ［３１９：１６０］を出力する。また、２段目のＦＦ１２０ｂは、レーン＃２のＡＭ検出部（＃２）１２１にデータＤ［４７９：３２０］を出力し、レーン＃３のＡＭ検出部（＃３）１２１にデータＤ［６３９：４８０］を出力する。

このように、各ＡＭ検出部１２１には、その該当するレーン＃０〜＃３のデータＲＤの全ビットが２段目のＦＦ１２０ｂから入力され、さらに、そのデータＲＤの１クロック後のデータＲＤのうち、上位側の６３（Bit）のデータＲＤが入力される。このため、アライメントマーカＡＭが、同列のパラレルデータ内に収容しきれずに、連続する２列のパラレルデータに跨って収容された場合でも、アライメントマーカＡＭの検出が可能となる。

各ＡＭ検出部１２１は、その該当するレーン＃０〜＃３から転送されたデータＤからアライメントマーカＡＭを検出する。各ＡＭ検出部１２１は、アライメントマーカＡＭを検出するため、アライメントマーカＡＭのパタンを１（Bit）単位でシフトして生成された複数個のデータパタンの比較回路３を備える。本例ではデータ幅が１６０（Bit）であるため、各ＡＭ検出部１２１には１６０個のデータパタンの比較回路３が設けられる（「×１６０」参照）。したがって、全レーン分の比較回路３の数は６４０個（＝１６０×４）となり、回路規模が大きくなる。

各ＡＭ検出部１２１は、アライメントマーカＡＭを検出したタイミング（以下、「ＡＭ検出タイミング」）を示す検出信号Ｔｄ（＃０〜＃３）と、検出されたアライメントマーカＡＭの先頭ビットの位置を示すビット位置信号Ｐ（＃０〜＃３）とを生成する。検出信号Ｔｄは、「１」（ハイレベル電圧）であるとき、アライメントマーカＡＭが検出されたことを示し、「０」（ローレベル電圧）であるとき、アライメントマーカＡＭが検出されていないことを示す。各ＡＭ検出部１２１は検出信号Ｔｄをデスキュー部１３にそれぞれ出力する。

また、ビット位置信号Ｐは、データＤと同じビット幅（１６０（Bit））のパラレル信号である。アライメントマーカＡＭの先頭ビット（Ｂｔ）に対応するビット位置信号Ｐ［Ｂｔ］は「１」（ハイレベル電圧）を示し、その他のビット位置信号Ｐは「０」（ローレベル電圧）を示す。

また、３段目のＦＦ１２０ｃは、ＡＭ検出部１２１によるアライメントマーカＡＭの検出処理の遅延時間だけデータＲＤを遅延させる。４段目のＦＦ１２０ｄと５段目のＦＦ１２０ｅは、データＲＤ［１５９：０］の一部のデータＤａ，Ｄｂを各レーン＃０〜＃３のデータシフト回路１２２に出力する。なお、データＤａはデータＤｂの１クロック前のデータである。

４段目のＦＦ１２０ｄは、レーン＃０のデータシフト回路１２２にデータＤａ［１５９：０］を出力し、レーン＃１のデータシフト回路１２２にデータＤａ［３１９：１６０］を出力する。また、４段目のＦＦ１２０ｄは、レーン＃２のデータシフト回路１２２にデータＤａ［４７９：３２０］を出力し、レーン＃３のデータシフト回路１２２にデータＤａ［６３９：４８０］を出力する。

５段目のＦＦ１２０ｅは、レーン＃０のデータシフト回路１２２にデータＤｂ［１５９：０］を出力し、レーン＃１のデータシフト回路１２２にデータＤｂ［３１９：１６０］を出力する。また、５段目のＦＦ１２０ｅは、レーン＃２のデータシフト回路１２２にデータＤｂ［４７９：３２０］を出力し、レーン＃３のデータシフト回路１２２にデータＤｂ［６３９：４８０］を出力する。

このように、各データシフト回路１２２には、４段目のＦＦ１２０ｄと５段目のＦＦ１２０ｅから、連続する２クロック分のデータＤａ，Ｄｂが入力される。このため、アライメントマーカＡＭが、同列のパラレルデータ内に収容しきれずに、連続する２列のパラレルデータに跨って収容された場合でも、アライメントマーカＡＭが先頭となるようにデータＤａ，Ｄｂをシフトすることが可能となる。

データシフト回路１２２は、ビット位置信号Ｐに基づき、データＤａ，ＤｂをアライメントマーカＡＭが先頭となるようにシフトする。データシフト回路１２２は、シフト後のデータＤｓをデスキュー部１３に出力する。

デスキュー部１３は、複数の書き込みカウンタ回路１３０と、複数のＲＡＭ（Random Access Memory）（＃０〜＃３）１３１と、ロック判定回路１３２と、読み出しカウンタ回路１３３とを有する。書き込みカウンタ回路１３０は、レーン＃０〜＃３ごとに設けられ、その該当するレーン＃０〜＃３のＡＭ検出部１２１から検出信号Ｔｄ（＃０〜＃３）が入力される。

書き込みカウンタ回路１３０は、検出信号Ｔｄが示す検出タイミングに基づきＲＡＭ１３１の書き込みアドレスＡｗのカウントを開始する。これに伴い、データシフト回路１２２から出力されたデータＤｓがＲＡＭ１３１に書き込まれる。

ロック判定回路１３２は、各レーン＃０〜＃３の検出信号Ｔｄ（＃０〜＃３）からアライメントマーカＡＭのロックの可否を判定する。ロック判定回路１３２は、各レーン＃０〜＃３の検出信号Ｔｄ（＃０〜＃３）に基づいて、アライメントマーカＡＭがレーン＃０〜＃３ごとに連続で２回ずつ検出されたと判断した場合、アライメントマーカＡＭをロックする。すなわち、ロック判定回路１３２は、レーン＃０〜＃３の間のアライメントマーカＡＭの同期判定を行う。ロック判定回路１３２は、アライメントマーカＡＭのロックを行ったとき、ロック通知を読み出しカウンタ回路１３３に出力する。

読み出しカウンタ回路１３３は、ロック通知が入力されると、ＲＡＭ１３１の読み出しアドレスＡｒのカウントを開始する。読み出しアドレスＡｒは、各レーン＃０〜＃３のＲＡＭ（＃０〜＃３）１３１に対し共通である。このため、読み出しアドレスＡｒのカウントに伴い、各ＲＡＭ１３１からその格納されたデータＤｓが、読み出しデータＤｒとして読み出される。

各レーン＃０〜＃３の読み出しデータＤｒは、アライメントマーカＡＭが先頭に位置し、読み出しアドレスＡｒに従い同時に読み出される。したがって、各レーン＃０〜＃３の読み出しデータＤｒは、先頭のアライメントマーカＡＭが揃った状態でＲＡＭ１３１から読み出される。このようにして、デスキュー部１３は、各レーン＃０〜＃３のアライメントマーカＡＭの検出タイミングに基づきレーン＃０〜＃３の間のスキューを調整する。なお、デスキュー部１３は調整部の一例である。

図４及び図５は、比較例のマーカロック部１２の動作を示すタイムチャートである。図４及び図５はレーン＃０及び＃１のみに関する動作を示すが、他のレーン＃２及び＃３に関する動作もレーン＃０及び＃１と同様に行われる。図４及び図５において、１クロック分のデータＲＤ，Ｄは方形の枠で示されおり、その中にはアライメントマーカＡＭの位置が示されている。なお、期間Ｔはデータ信号の１フレームの周期を示す。

図４を参照すると、レーン＃０のデータＲＤ［１５９：０］は、１段目及び２段目のＦＦ１２０ａ，１２０ｂにより２クロック分だけ遅れて、２段目のＦＦ１２０ｂからデータＤ［１５９：０］としてレーン＃０のＡＭ検出部１２１に入力される。また、１段目のＦＦ１２０ａからは、データＤ［１５９：０］より１クロック分だけ遅れたデータＤ［６２：０］がレーン＃０のＡＭ検出部１２１に入力される。

また、レーン＃１のデータＲＤ［３１９：１６０］は、１段目及び２段目のＦＦ１２０ａ，１２０ｂにより２クロック分だけ遅れて、２段目のＦＦ１２０ｂからデータＤ［３１９：１６０］としてレーン＃１のＡＭ検出部１２１に入力される。また、１段目のＦＦ１２０ａからは、データＤ［３１９：１６０］より１クロック分だけ遅れたデータＤ［２２２：１６０］がレーン＃１のＡＭ検出部１２１に入力される。

レーン＃０のアライメントマーカＡＭは、一例としてデータＲＤ［３１９：１６０］内の７０〜１３３ビット目に挿入されている。このため、ＡＭ検出部（＃０）１２１は、データＤ［７０：１３３］からアライメントマーカＡＭを検出して、その検出タイミングで検出信号Ｔｄ（＃０）を「１」とする。

また、ＡＭ検出部（＃０）１２１は、ビット位置信号Ｐ（＃０）［１５９：０］のうち、アライメントマーカＡＭの先頭ビットに該当するビット位置信号Ｐ（＃０）［７０］のみを「１」とする。

また、レーン＃１のアライメントマーカＡＭは、一例として、データＲＤ［３１９：１６０］内の１４５〜１５９ビット目と、その次のクロックサイクルのデータＲＤ［３１９：１６０］内の０〜６２ビット目とに挿入されている。このため、ＡＭ検出部（＃０）１２１は、ＦＦ１２０ｂからのデータＤ［３１９：１６０］とＦＦ１２０ａからのデータＤ［２２２：１６０］からアライメントマーカＡＭを検出して、その検出タイミングで検出信号Ｔｄ（＃１）を「１」とする。このとき、ＦＦ１２０ｂからのデータＤ［３１９：１６０］とＦＦ１２０ａからのデータＤ［２２２：１６０］は、符号ｘで示されるように１列のパラレルデータに結合されてＡＭ検出部１２１に入力されるため、アライメントマーカＡＭの検出が容易である。

また、ＡＭ検出部（＃１）１２１は、ビット位置信号Ｐ（＃１）［１５９：０］のうち、アライメントマーカＡＭの先頭ビットに該当するビット位置信号Ｐ（＃１）［１４５］のみを「１」とする。

図５を参照すると、データシフト回路１２２は、連続する２クロック分のデータＤａ，Ｄｂをビット位置信号Ｐ（＃０，＃１）に基づきシフトする。より具体的には、データシフト回路１２２は、ビット位置信号Ｐ（＃０，＃１）に応じたビット数だけデータＤａ，Ｄｂをシフトさせることにより、アライメントマーカＡＭを先頭（つまり０ビット目）とするデータＤｓを生成する。このとき、データＤａとその次のクロックサイクルのデータＤｂは、一列のパラレルデータに結合された状態でデータシフト回路１２２に入力されるため、データシフト処理が容易である。

図６は、デスキュー部１３の動作の一例を示すタイムチャートである。図６において、データＤｓの書き込み動作はレーン＃０及び＃１についてのみ示すが、他のレーン＃２及び＃３のデータＤｓの書き込み動作もレーン＃０及び＃１と同様に行われる。

書き込みカウンタ回路１３０は、検出信号Ｔｄが示す検出タイミングに基づき書き込みアドレスＡｗを生成する。より具体的には、書き込みカウンタ回路１３０は、検出タイミングの次のクロックサイクルで書き込みアドレスＡｗのカウンタ値を「０」にロードし、その後、クロック信号に従い書き込みアドレスＡｗのカウンタ値をカウントする。書き込みアドレスＡｗの更新に伴い、ＲＡＭ１３１には、アライメントマーカＡＭを先頭とするデータＤｓが書き込まれる。なお、本例において、書き込みアドレスＡｗは、一例として「０」，「１」，「２」，・・・とする。

ロック判定回路１３２は、検出信号Ｔｄの示す検出タイミングに基づきレーン＃０〜＃３ごとのロック信号ＬＯＣＫ（＃０〜＃３）を生成する。ロック判定回路１３２は、連続する２つのデータ信号のフレームからアライメントマーカＡＭが検出されたとき、つまり２フレーム連続で検出信号Ｔｄが「１」となったとき、その次のクロックサイクルでロック信号ＬＯＣＫ（＃０〜＃３）を「０」（低電圧レベル）から「１」（高電圧レベル）とする。なお、図６において、検出信号Ｔｄは２つ目のフレームのアライメントマーカＡＭの検出タイミングを示すものとする。

ロック判定回路１３２は、全てのレーン＃０〜＃３のロック信号ＬＯＣＫ（＃０〜＃３）が「１」になると、ロック通知信号ＬＯＣＫ＿ＡＬＬを「０」（低電圧レベル）から「１」（高電圧レベル）とする。これにより、ロック判定回路１３２はロック通知を読み出しカウンタ回路１３３に出力する。

読み出しカウンタ回路１３３は、ロック通知信号ＬＯＣＫ＿ＡＬＬが「１」になると、読み出しアドレスＡｒのカウントを開始する。読み出しアドレスＡｒは、クロック信号に従い、例えば「０」，「１」，「２」，・・・と更新される。読み出しアドレスＡｒの更新に伴い、アライメントマーカＡＭを先頭とする読み出しデータＤｒがＲＡＭ１３１から読み出される。

各レーン＃０〜＃３の読み出しデータＤｒは、各ＲＡＭ（＃０〜＃３）１３１から同じタイミングで読み出されるため、先頭のアライメントマーカＡＭが揃った状態で後段の復号化部１５に出力される。

図７は、比較例のマーカロック部１２及びデスキュー部１３の動作を示すフローチャートである。マーカロック部１２は、レーン＃０〜＃３のアライメントマーカＡＭを検出したか否かを判定する（ステップＳｔ１）。マーカロック部１２は、アライメントマーカＡＭを検出していない場合（ステップＳｔ１のＮｏ）、再びステップＳｔ１を実行する。

マーカロック部１２は、レーン＃０〜＃３のアライメントマーカＡＭを検出した場合（ステップＳｔ１のＹｅｓ）、各レーン＃０〜＃３において２回連続（２フレーム連続）でアライメントマーカＡＭを検出したか否かを判定する（ステップＳｔ２）。各レーン＃０〜＃３において２回連続でアライメントマーカＡＭが検出されていない場合（ステップＳｔ２のＮｏ）、マーカロック部１２は再びステップＳｔ１を実行する。

デスキュー部１３は、各レーン＃０〜＃３において２回連続でアライメントマーカＡＭが検出された場合（ステップＳｔ２のＹｅｓ）、デスキュー処理を実行する（ステップＳｔ３）。より具体的には、デスキュー部１３は、各レーン＃０〜＃３のＲＡＭ１３１から読み出しデータＤｒを読み出す。このようにして、比較例のマーカロック部１２及びデスキュー部１３は動作する。

比較例のマーカロック部１２は、上述したように、レーン＃０〜＃３ごとにＡＭ検出部１２１が設けられているため、回路規模が大きくなる。

そこで、実施例のマーカロック部１２は、ＡＭ検出部１２１を複数のレーンの間において共用化され、１つのレーンのアライメントマーカＡＭを検出する間、他のレーンのデータをＲＡＭに記憶しておく。そして、マーカロック部１２は、そのアライメントマーカＡＭの検出後にデータを読み出して他のレーンのアライメントマーカＡＭを検出する。この構成によると、回路規模の大きいＡＭ検出部１２１の数を減らすことが可能であるため、受信装置１の回路規模を低減することができる。

図８は、マーカロック部１２の実施例を示す構成図である。図８において、図３と共通する構成には同一の符号を付し、その説明を省略する。なお、実施例のデスキュー部１３は比較例のものと同一の構成及び機能を有する。

マーカロック部１２は、複数段のＦＦ１２０ａ〜１２０ｅと、ＡＭ検出部１２１ａ，１２１ｂと、複数のデータシフト回路１２２と、セレクタ１２８ａ，１２８ｂと、ＲＡＭ１２９ａ，１２９ｂとを有する。マーカロック部１２は、さらに制御回路１２３ａ，１２３ｂと、ラッチ回路１２４ａ，１２４ｂ，１２６ａ，１２６ｂと、カウンタ回路１２５ａ，１２５ｂ，１２７ａ，１２７ｂとを有する。

ＡＭ検出部１２１ａ，１２１ｂは、比較例のＡＭ検出部１２１と同様の構成及び機能を有する。一方のＡＭ検出部１２１ａはレーン＃０のデータＤからアライメントマーカＡＭを検出し、他方のＡＭ検出部１２１ｂはレーン＃２のデータＤからアライメントマーカＡＭを検出する。なお、ＡＭ検出部１２１ａ，１２１ｂは検出部の一例である。

ＡＭ検出部１２１ａがレーン＃０のデータＤからアライメントマーカＡＭを検出している間、レーン＃１のデータＤは一方のＲＡＭ１２９ａに書き込まれて記憶される。また、ＡＭ検出部１２１ｂはレーン＃２のデータＤからアライメントマーカＡＭを検出している間、レーン＃３のデータＤは他方のＲＡＭ１２９ｂに書き込まれて記憶される。なお、ＲＡＭ１２９ａ，１２９ｂは、レーン＃１，＃３から連想されたデータＤを記憶する記憶部の一例であるが、記憶部としては、ＲＡＭ１２９ａ，１２９ｂに限定されず、ハードディスクドライブなどの記憶装置が用いられてもよい。

一方のＡＭ検出部１２１ａは、レーン＃０のデータＤからアライメントマーカＡＭを検出した後、ＲＡＭ１２９ａに記憶されたレーン＃１のデータＤからアライメントマーカＡＭを検出する。また、他方のＡＭ検出部１２１ｂは、レーン＃２のデータＤからアライメントマーカＡＭを検出した後、ＲＡＭ１２９ｂに記憶されたレーン＃３のデータＤからアライメントマーカＡＭを検出する。

このように、一方のＡＭ検出部１２１ａはレーン＃０とレーン＃１の各アライメントマーカＡＭを検出し、他方のＡＭ検出部１２１ｂはレーン＃２とレーン＃３の各アライメントマーカＡＭを検出する。これにより、一方のＡＭ検出部１２１ａはレーン＃０とレーン＃１の間で共用化され、他方のＡＭ検出部１２１ｂはレーン＃２とレーン＃３の間で共用化される。したがって、回路規模の大きいＡＭ検出部１２１ａ，１２１ｂの数が比較例より減少することにより受信装置１の回路規模が低減される。

なお、本実施例において、レーン＃０及びレーン＃２は第１転送部の一例であり、レーン＃１及びレーン＃３は第２転送部の一例である。また、レーン＃０により転送されるデータ［１５９：０］とレーン＃１により転送されるデータ［４７９：３２０］は第１データの一例であり、レーン＃１により転送されるデータ［３１９：１６０］とレーン＃３により転送されるデータ［６３９：４８０］は第２データの一例である。また、レーン＃０及びレーン＃２のアライメントマーカＡＭは第１識別情報の一例であり、レーン＃１及びレーン＃３のアライメントマーカＡＭは第２識別情報の一例である。

一方のＡＭ検出部１２１ａには、セレクタ１２８ａを介してレーン＃０のデータＤまたはレーン＃１のデータＤが入力され、他方のＡＭ検出部１２１ｂには、セレクタ１２８ｂを介してレーン＃２のデータＤまたはレーン＃３のデータＤが入力される。セレクタ１２８ａは、ＦＦ１２０ａ，１２０ｂ及びＲＡＭ１２９ａをＡＭ検出部１２１ａに接続し、セレクタ１２８ｂは、ＦＦ１２０ａ，１２０ｂ及びＲＡＭ１２９ｂをＡＭ検出部１２１ｂに接続する。

セレクタ１２８ａは、制御回路１２３ａから入力される選択信号ＳＥＬに従いＡＭ検出部１２１ａに出力するデータＤｉｎを、レーン＃０のデータＤまたはレーン＃１のデータＤから選択する。セレクタ１２８ｂは、制御回路１２３ｂから入力される選択信号ＳＥＬに従いＡＭ検出部１２１ｂに出力するデータＤｉｎを、レーン＃２のデータＤまたはレーン＃３のデータＤから選択する。

制御回路１２３ａはレーン＃０及びレーン＃１のアライメントマーカＡＭの検出を制御し、制御回路１２３ｂはレーン＃２及びレーン＃３のアライメントマーカＡＭの検出を制御する。より具体的には、制御回路１２３ａは、ＡＭ検出部１２１ａ，１２１ｂに入力されるレーン＃０〜＃３のデータＤの順序を選択信号ＳＥＬにより制御する。

一方の制御回路１２３ａは、ＡＭ検出部１２１ａに入力されるデータＤｉｎとして、最初にレーン＃０のデータＤ［１５９：０］を選択し、レーン＃０のアライメントマーカＡＭの検出後にレーン＃１のデータＤ［３１９：１６０］を選択する。他方の制御回路１２３ｂは、ＡＭ検出部１２１ｂに入力されるデータＤｉｎとして、最初にレーン＃２のデータＤ［４７９：３２０］を選択し、レーン＃２のアライメントマーカＡＭの検出後にレーン＃３のデータＤ［６３９：４８０］を選択する。

また、制御回路１２３ａ，１２３ｂは、ＲＡＭ１２９ａ，１２９ｂに対する書き込みデータＷＤの書き込み、及びＲＡＭ１２９ａ，１２９ｂからの読み出しデータＤｍの読み出しを制御する。より具体的には、制御回路１２３ａは、ＲＡＭ１２９ａに書き込みイネーブル信号ＥＮｗ及び書き込みアドレスＡＤｗを出力することにより書き込みを制御し、ＲＡＭ１２９ａに読み出しイネーブル信号ＥＮｒ及び読み出しアドレスＡＤｒを出力することにより読み出しを制御する。制御回路１２３ａは、レーン＃０のアライメントマーカＡＭの検出後、他のレーン＃１のデータＤの書き込みを停止する。

また、制御回路１２３ｂは、ＲＡＭ１２９ｂに書き込みイネーブル信号ＥＮｗ及び書き込みアドレスＡＤｗを出力することにより書き込みを制御し、ＲＡＭ１２９ｂに読み出しイネーブル信号ＥＮｒ及び読み出しアドレスＡＤｒを出力することにより読み出しを制御する。制御回路１２３ｂは、レーン＃２のアライメントマーカＡＭの検出後、他のレーン＃３のデータＤの書き込みを停止する。

ＲＡＭ１２９ａは、書き込みイネーブル信号ＥＮｗが「１」（ハイレベル電圧）であるとき、ＦＦ１２０ａ，１２０ｂからレーン＃１のデータＤが書き込みデータＷＤとして書き込みアドレスＡＤｗに書き込まれる。また、ＲＡＭ１２９ａは、読み出しイネーブル信号ＥＮｒが「１」（ハイレベル電圧）である場合、レーン＃１のデータＤが読み出しアドレスＡＤｒから読み出しデータＤｍとして読み出される。読み出しデータＤｍは、セレクタ１２８ａを介してＡＭ検出部１２１ａに入力される。

ＲＡＭ１２９ｂは、書き込みイネーブル信号ＥＮｗが「１」（ハイレベル電圧）であるとき、ＦＦ１２０ａ，１２０ｂからレーン＃３のデータＤが書き込みデータＷＤとして書き込みアドレスＡＤｗに書き込まれる。また、ＲＡＭ１２９ｂは、読み出しイネーブル信号ＥＮｒが「１」（ハイレベル電圧）である場合、レーン＃３のデータＤが読み出しアドレスＡＤｒから読み出しデータＤｍとして読み出される。読み出しデータＤｍは、セレクタ１２８ｂを介してＡＭ検出部１２１ｂに入力される。

また、制御回路１２３ａ，１２３ｂは、ＡＭ検出部１２１ａ，１２１ｂからビット位置信号Ｐ及び検出信号Ｔｄが入力される。制御回路１２３ａは、レーン＃０のビット位置信号Ｐ（＃０）をラッチ回路１２４ａに出力し、レーン＃１のビット位置信号Ｐ（＃１）をラッチ回路１２６ａに出力する。さらに、制御回路１２３ａは、レーン＃０の検出信号Ｔｄ（＃０）をカウンタ回路１２５ａに出力し、レーン＃１の検出信号Ｔｄ（＃１）をカウンタ回路１２７ａに出力する。

制御回路１２３ｂは、レーン＃２のビット位置信号Ｐ（＃２）をラッチ回路１２４ｂに出力し、レーン＃３のビット位置信号Ｐ（＃３）をラッチ回路１２６ｂに出力する。さらに、制御回路１２３ｂは、レーン＃２の検出信号Ｔｄ（＃２）をカウンタ回路１２５ｂに出力し、レーン＃３の検出信号Ｔｄ（＃３）をカウンタ回路１２７ｂに出力する。

カウンタ回路１２５ａ，１２７ａは、ＲＡＭ１２９ａに記憶することにより生じたレーン＃１のアライメントマーカＡＭの遅延を調整する。より具体的には、カウンタ回路１２５ａは、レーン＃０のアライメントマーカＡＭの検出信号Ｔｄ（＃０）を１フレーム分だけ遅延させる。カウンタ回路１２７ａは、遅延したレーン＃０の検出信号Ｔｄ（＃０）を基準として、レーン＃０とレーン＃１の間の各アライメントマーカＡＭの時間差に応じて、レーン＃１のアライメントマーカＡＭの検出信号Ｔｄ（＃１）を遅延させる。

カウンタ回路１２５ａは、検出信号Ｔｄ（＃０）のパルス（「１」の領域）をデータ信号の１フレーム分の時間だけ遅延させて、検出信号Ｔｄ’（＃０）としてデスキュー部１３の書き込みカウンタ回路１３０に出力する。より具体的には、カウンタ回路１２５ａは、検出信号Ｔｄ（＃０）のパルスが入力されると、クロック信号に従いカウンタ値Ｃ（＃０）のカウントを開始し、カウンタ値Ｃ（＃０）が１フレーム分のカウンタ値Ｃｍになると、検出信号Ｔｄ’（＃０）のパルスを出力する。

また、カウンタ回路１２７ａは、レーン＃０とレーン＃１の間の各アライメントマーカＡＭの位相差ΔＮを制御回路１２３ａから取得し、レーン＃１の検出信号Ｔｄ（＃１）のパルスの入力時、カウンタ回路１２５ａのカウンタ値Ｃ（＃０）から位相差ΔＮ分だけずらした値を自己のカウンタ値Ｃ（＃１）ロードする。カウンタ回路１２７ａは、ロードした値からカウンタ値Ｃ（＃１）のカウントを開始し、カウンタ値Ｃ（＃１）が１フレーム分のカウンタ値Ｃｍになると、検出信号Ｔｄ’（＃１）のパルスを出力する。

つまり、カウンタ回路１２７ａは、アライメントマーカＡＭの位相差ΔＮ分のクロック数だけずらしてカウントを行う。このため、カウンタ回路１２７ａは、カウンタ値Ｃ（＃１）がＣｍになるタイミングが、他方のカウンタ回路１２５ａに対して位相差ΔＮ分のクロック数だけずれる。これにより、レーン＃０とレーン＃１の各検出信号Ｔｄ（＃０），Ｔｄ（＃１）が、次のフレームの期間内において位相差ΔＮ分のクロック数に応じて調整される。

また、ラッチ回路１２４ａは、レーン＃０のビット位置信号Ｐ（＃０）を遅延させてビット位置信号Ｐ’（＃０）としてデータシフト回路１２２に出力する。ラッチ回路１２４ａは、カウンタ回路１２５ａからカウンタ値Ｃ（＃０）を取得し、カウンタ値Ｃ（＃０）がＣｍになったとき、ビット位置信号Ｐ’（＃０）を出力する。このため、ビット位置信号Ｐ’（＃０）は、検出信号Ｔｄ’（＃０）のパルスと同じタイミングで出力される。

ラッチ回路１２６ａは、レーン＃１のビット位置信号Ｐ（＃１）を遅延させてビット位置信号Ｐ’（＃１）としてデータシフト回路１２２に出力する。ラッチ回路１２６ａは、カウンタ回路１２７ａからカウンタ値Ｃ（＃１）を取得し、カウンタ値Ｃ（＃１）がＣｍになったとき、ビット位置信号Ｐ’（＃１）を出力する。このため、ビット位置信号Ｐ’（＃１）は、検出信号Ｔｄ’（＃１）のパルスと同じタイミングで出力される。

一方、制御回路１２３ｂは、レーン＃２のビット位置信号Ｐ（＃２）をラッチ回路１２４ｂに出力し、レーン＃３のビット位置信号Ｐ（＃３）をラッチ回路１２６ｂに出力する。さらに、制御回路１２３ｂは、レーン＃２の検出信号Ｔｄ（＃２）をカウンタ回路１２５ｂに出力し、レーン＃３の検出信号Ｔｄ（＃３）をカウンタ回路１２７ｂに出力する。

カウンタ回路１２５ｂ，１２７ｂは、ＲＡＭ１２９ｂに記憶することにより生じたレーン＃２のアライメントマーカＡＭの遅延を調整する。より具体的には、カウンタ回路１２５ｂは、レーン＃２のアライメントマーカＡＭの検出信号Ｔｄ（＃２）を１フレーム分だけ遅延させる。カウンタ回路１２７ｂは、遅延したレーン＃０の検出信号Ｔｄ（＃０）を基準として、レーン＃２とレーン＃３の間の各アライメントマーカＡＭの時間差に応じて、レーン＃３のアライメントマーカＡＭの検出信号Ｔｄ（＃３）を遅延させる。カウンタ回路１２５ｂ，１２７ｂは、レーン＃２，＃３について上記のカウンタ回路１２５ａ，１２７ａと同様の動作を行う。

また、ラッチ回路１２４ｂは、レーン＃２のビット位置信号Ｐ（＃２）を遅延させてビット位置信号Ｐ’（＃２）としてデータシフト回路１２２に出力する。ラッチ回路１２６ｂは、レーン＃３のビット位置信号Ｐ（＃３）を遅延させてビット位置信号Ｐ’（＃３）としてデータシフト回路１２２に出力する。ラッチ回路１２４ｂ，１２６ｂは、レーン＃２，＃３について上記のラッチ回路１２４ａ，１２６ａと同様の動作を行う。

図９は、実施例の受信装置１の動作を示すタイムチャートである。ＡＭ検出部１２１ａは、連続する２フレームの周期Ｔにおいてレーン＃０のデータＲＤからアライメントマーカＡＭを検出する（点線の丸を参照）。また、ＲＡＭ１２９ａはレーン＃１のデータＲＤを記憶する。

セレクタ１２８ａは、レーン＃０のデータＲＤがＡＭ検出部１２１ａに入力されるように、選択信号ＳＥＬ（＃０，＃１）を「０」とする。セレクタ１２８ａは、ＡＭ検出部１２１ａがレーン＃０のアライメントマーカＡＭを検出した後、ＲＡＭ１２９ａに記憶されたレーン＃１のデータＲＤがＡＭ検出部１２１ａに入力されるように、選択信号ＳＥＬ（＃０，＃１）を「１」とする。

ＡＭ検出部１２１ａは、連続する２フレームの周期Ｔにおいて、ＲＡＭ１２９ａの読み出しデータＤｍからレーン＃１のアライメントマーカＡＭを検出する（点線の丸を参照）。読み出しデータＤｍ内のアライメントマーカＡＭは、元のデータＲＤのアライメントマーカＡＭに対し、ＲＡＭ１２９ａによる遅延時間Δｔ１を有する。このため、カウンタ回路１２５ａ，１２７ａは、遅延時間Δｔ１に基づき検出信号Ｔｄ（＃０），Ｔｄ（＃１）のタイミングを調整する。

また、ＡＭ検出部１２１ｂは、連続する２フレームの周期Ｔにおいてレーン＃２のデータＲＤからアライメントマーカＡＭを検出する（点線の丸を参照）。また、ＲＡＭ１２９ｂはレーン＃３のデータＲＤを記憶する。

セレクタ１２８ｂは、レーン＃２のデータＲＤがＡＭ検出部１２１ｂに入力されるように、選択信号ＳＥＬ（＃２，＃３）を「０」とする。セレクタ１２８ｂは、ＡＭ検出部１２１ｂがレーン＃２のアライメントマーカＡＭを検出した後、ＲＡＭ１２９ｂに記憶されたレーン＃２のデータＲＤがＡＭ検出部１２１ｂに入力されるように、選択信号ＳＥＬ（＃２，＃３）を「１」とする。

ＡＭ検出部１２１ｂは、連続する２フレームの周期Ｔにおいて、ＲＡＭ１２９ｂの読み出しデータＤｍからレーン＃２のアライメントマーカＡＭを検出する（点線の丸を参照）。読み出しデータＤｍ内のアライメントマーカＡＭは、元のデータＲＤのアライメントマーカＡＭに対し、ＲＡＭ１２９ｂによる遅延時間Δｔ２を有する。このため、カウンタ回路１２５ｂ，１２７ｂは、遅延時間Δｔ２に基づき検出信号Ｔｄ（＃２），Ｔｄ（＃３）のタイミングを調整する。

デスキュー部１３は、各レーン＃０〜＃３のアライメントマーカＡＭが２回ずつ検出されると、その内部の各ＲＡＭ（＃０〜＃３）１３１に共通の読み出しアドレスＡｒを出力する。このタイミングをＴｒとすると、各レーン＃０〜＃３のＲＡＭ（＃０〜＃３）１３１から読み出しデータＤｒが、タイミングをＴｒにおいてそのアライメントマーカＡＭを先頭として読み出される。これにより、レーン＃０〜＃３のデータＲＤはデスキュー処理される。

次に、検出信号Ｔｄのタイミングの調整について説明する。

図１０は、実施例のマーカロック部１２の動作を示すタイムチャートである。なお、図１０には、検出信号Ｔｄのタイミング調整に関する信号のみが示されており、他の信号については図４〜図６を参照して述べた通りである。また、本例では、レーン＃０とレーン＃１の各検出信号Ｔｄ（＃０），Ｔｄ（＃１）のタイミング調整のみを示すが、レーン＃２とレーン＃３の各検出信号Ｔｄ（＃２），Ｔｄ（＃３）のタイミング調整についても本例と同様に行われる。

本例において、レーン＃０のアライメントマーカＡＭは、レーン＃１のアライメントマーカＡＭに対して１クロック分だけ遅いとする。また、ＲＡＭ１２９ａの記憶領域は、一例として６４ワードとするが、限定はない。

制御回路１２３ａは、ＡＭ検出部１２１ａにレーン＃０のデータＤｉｎが入力されるように、選択信号ＳＥＬを「０」とする。ＡＭ検出部１２１ａは、データＤｉｎからレーン＃０のアライメントマーカＡＭを検出して、検出信号Ｔｄ（＃０）のパルスを制御回路１２３ａに出力する（符号ｐ１参照）。

制御回路１２３ａは、ＡＭ検出部１２１ａがレーン＃０のアライメントマーカＡＭを検出するまで、書き込みイネーブル信号ＥＮｗ及び書き込みアドレスＡＤｗをＲＡＭ１２９ａに出力することにより、レーン＃０の書き込みデータＷＤをＲＡＭ１２９ａに書き込ませる。制御回路１２３ａは、ＡＭ検出部１２１ａから、検出信号Ｔｄ（＃１）のパルスが入力されたタイミングにおける書き込みアドレスＡＤｗの値Ｎ（以下、「基準アドレスＮ」と表記）を保持する（符号ｐ２参照）。なお、図１０において、書き込みアドレスＡＤｗ及び読み出しアドレスＡＤｒは、基準アドレスＮに対するオフセットアドレス（±１、±２，・・・）で示される。

制御回路１２３ａは、検出信号Ｔｄ（＃１）のパルスが入力されたタイミングの３２クロック後（「３２ｃｌｋ」参照）、書き込みイネーブル信号ＥＮｗを「１」から「０」とすることによりＲＡＭ１２９ａに対する書き込みデータＷＤの書き込みを停止する。このため、ＲＡＭ１２９ａには、レーン＃１の書き込みデータＷＤが、基準アドレスＮを中心とした±３２ワード分のアドレス空間に書き込まれる。このため、１クロックサイクルを例えば６．２（ns）とした場合、デスキュー部１３は±１９８（ns）（＝６．２×３２）の範囲内のスキューを調整することができる。

制御回路１２３ａは、書き込みイネーブル信号ＥＮｗを「０」とした後、読み出しイネーブル信号ＥＮｒを「０」から「１」として、読み出しアドレスＡＤｒの出力を開始する。制御回路１２３ａは、読み出しアドレスＡＤｒを−３２からカウントアップする。また、制御回路１２３ａは、読み出しイネーブル信号ＥＮｒが「１」となるタイミングで選択信号ＳＥＬを「０」に切り替える。これにより、読み出しデータＤｍがＲＡＭ１２９ａから読み出されて、データＤｉｎとしてＡＭ検出部１２１ａに入力される。なお、読み出しデータＤｍは、読み出しアドレスＡＤｒに対して１クロック分だけ遅れてＡＭ検出部１２１ａに入力される。

ＡＭ検出部１２１ａは、読み出しデータＤｍからレーン＃１のアライメントマーカＡＭを検出し、そのタイミングで検出信号Ｔｄ（＃１）のパルスを出力する（符号ｐ５参照）。検出信号Ｔｄ（＃１）のパルスは、元のレーン＃１のアライメントマーカＡＭのタイミング（符号ｐ４参照）より遅延している。遅延を調整するため、カウンタ回路１２５ａは検出信号Ｔｄ（＃０）のタイミングを調整して検出信号Ｔｄ’（＃０）とし、カウンタ回路１２７ａは検出信号Ｔｄ（＃１）のタイミングを調整して検出信号Ｔｄ’（＃１）とする。

カウンタ回路１２５ａは、ＡＭ検出部１２１ａから制御回路１２３ａを介し検出信号Ｔｄ（＃０）のパルスが入力されると、クロック信号に従いカウンタ値Ｃ（＃０）のカウントを開始する。カウンタ回路１２５ａは、カウンタ値Ｃ（＃０）がＣｍになると、検出信号Ｔｄ’（＃０）のパルスを出力する（符号ｐ７参照）。ここで、Ｃｍはデータ信号の１フレーム分のクロック数に該当する。このため、検出信号Ｔｄ’（＃０）のパルスは元の検出信号Ｔｄ（＃０）のパルスから１フレーム分だけ遅延して書き込みカウンタ回路１３０に出力される。

また、制御回路１２３ａは、ＡＭ検出部１２１ａからレーン＃１の検出信号Ｔｄ（＃１）のパルスが入力されたとき、アライメントマーカＡＭが記憶された読み出しアドレスＡＤｒを検出する。読み出しデータＤｍは読み出しアドレスＡＤｒに対し１クロック分だけ遅れているため、制御回路１２３ａは、読み出しデータＤｍ中のアライメントマーカＡＭの１クロック分だけ前の読み出しアドレスＡＤｒを検出する。本例においてレーン＃１のアライメントマーカＡＭは、時間軸上、レーン＃０のアライメントマーカＡＭより１クロック分だけ早いため、読み出しアドレスＡＤｒとして「−１」が検出される（符号ｐ３参照）。

制御回路１２３ａは、レーン＃１のアライメントマーカＡＭに対応する読み出しアドレスＡＤｒの検出後、書き込みイネーブル信号ＥＮｗを再び「１」とする。これにより、レーン＃１のデータＤが再びＲＡＭ１２９ａに記憶され始める。

また、制御回路１２３ａは、レーン＃１のアライメントマーカＡＭに対応する読み出しアドレスＡＤｒを、基準アドレスＮに対する位相差ΔＮとしてカウンタ回路１２７ａに出力する。カウンタ回路１２７ａは、ＡＭ検出部１２１ａから制御回路１２３ａを介し検出信号Ｔｄ（＃１）のパルスが入力されると、他方のカウンタ回路１２５ａからカウンタ値Ｃ（＃０）を取得し、そのカウンタ値Ｃ（＃０）を位相差ΔＮ分だけずらした値を自己のカウンタ値Ｃ（＃１）にロードする。

本例において位相差ΔＮは「−１」であるため、例えば、検出信号Ｔｄ（＃１）のパルスが入力されたときの次のクロックサイクルにおけるカウンタ値Ｃ（＃０）をＫ（正の整数）とすると（符号ｐ６参照）、カウンタ値Ｃ（＃１）にはＫ＋１がロードされる（符号ｐ８参照）。つまり、カウンタ値Ｃ（＃１）には、他方のカウンタ値Ｃ（＃０）を１クロック分だけ早めた値がロードされる。

カウンタ回路１２５ａは、カウンタ値Ｃ（＃０）がＣｍになると、レーン＃０の検出信号Ｔｄ’（＃０）のパルスを出力する（符号ｐ７参照）。このため、レーン＃０の検出信号Ｔｄ（＃０）のパルスは１フレーム分だけ遅れて出力される。

また、カウンタ回路１２７ａは、カウンタ値Ｃ（＃１）がＣｍになると、レーン＃１の検出信号Ｔｄ’（＃１）のパルスを出力する（符号ｐ９参照）。カウンタ値Ｃ（＃１）は位相差ΔＮに応じて他方のカウンタ値Ｃ（＃０）より１クロック分だけ早められているため、レーン＃１の検出信号Ｔｄ’（＃１）のパルスはレーン＃０の検出信号Ｔｄ’（＃０）より１クロック分だけ早く出力される。これにより、レーン＃１のデータＲＤの遅延が調整される。

図１１は、実施例の受信装置１の動作を示すフローチャートである。ステップＳｔ１１ａ〜Ｓｔ１７ａはレーン＃０及びレーン＃１に関する処理であり、ステップＳｔ１１ｂ〜Ｓｔ１７ｂはレーン＃２及びレーン＃３に関する処理である。ステップＳｔ１１ａ〜Ｓｔ１７ａの各処理とステップＳｔ１１ｂ〜Ｓｔ１７ｂの各処理は同時並行的に実行される。

レーン＃０及びレーン＃１に関し、制御回路１２３ａは、書き込みイネーブル信号ＥＮｗ及び書き込みアドレスＡＤｗによりＲＡＭ１２９ａに対するレーン＃１のデータＤ（書き込みデータＷＤ）の記憶を開始する（ステップＳｔ１１ａ）。次に、制御回路１２３ａは、ＡＭ検出部１２１ａからの検出信号Ｔｄに基づき、レーン＃０のアライメントマーカＡＭが検出されたか否かを判定する（ステップＳｔ１２ａ）。アライメントマーカＡＭが検出されていない場合（ステップＳｔ１２ａのＮｏ）、再びステップＳｔ１２ａの処理が実行される。

制御回路１２３ａは、アライメントマーカＡＭが検出された場合（ステップＳｔ１２ａのＹｅｓ）、書き込みイネーブル信号ＥＮｗによりＲＡＭ１２９ａに対するレーン＃０のデータＤの記憶を停止する（ステップＳｔ１３ａ）。次に、制御回路１２３ａは、読み出しイネーブル信号ＥＮｒ及び読み出しアドレスＡＤｒによりＲＡＭ１２９ａからレーン＃１のデータＤ（読み出しデータＤｍ）を読み出す（ステップＳｔ１４ａ）。読み出されたレーン＃１のデータＲＤはＡＭ検出部１２１ａに入力される。

次に、制御回路１２３ａは、ＡＭ検出部１２１ａからの検出信号Ｔｄに基づき、レーン＃１のアライメントマーカＡＭが検出されたか否かを判定する（ステップＳｔ１５ａ）。アライメントマーカＡＭが検出されていない場合（ステップＳｔ１５ａのＮｏ）、再びステップＳｔ１４ａの処理が実行される。

制御回路１２３ａは、アライメントマーカＡＭが検出された場合（ステップＳｔ１５ａのＹｅｓ）、書き込みイネーブル信号ＥＮｗ及び書き込みアドレスＡＤｗによりＲＡＭ１２９ａに対するレーン＃１のデータＤ（書き込みデータＷＤ）の記憶を再開する（ステップＳｔ１６ａ）。次に、ロック判定回路１３２は、検出信号Ｔｄ’（＃０）及び検出信号Ｔｄ’（＃１）の各パルスに基づき、連続する２フレームでレーン＃０及びレーン＃１のアライメントマーカＡＭが検出されたか否かを判定する（ステップＳｔ１７ａ）。

連続する２フレームでレーン＃０及びレーン＃１のアライメントマーカＡＭが検出されていない場合（ステップＳｔ１７ａのＮｏ）、再びステップＳｔ１２ａの処理が実行される。また、連続する２フレームでレーン＃０及びレーン＃１のアライメントマーカＡＭが検出された場合（ステップＳｔ１７ａのＹｅｓ）、ステップＳｔ１８の処理が実行される。

一方、レーン＃２及びレーン＃３に関し、制御回路１２３ｂは、書き込みイネーブル信号ＥＮｗ及び書き込みアドレスＡＤｗによりＲＡＭ１２９ｂに対するレーン＃３のデータＲＤ（書き込みデータＷＤ）の記憶を開始する（ステップＳｔ１１ｂ）。次に、制御回路１２３ｂは、ＡＭ検出部１２１ｂからの検出信号Ｔｄに基づき、レーン＃２のアライメントマーカＡＭが検出されたか否かを判定する（ステップＳｔ１２ｂ）。アライメントマーカＡＭが検出されていない場合（ステップＳｔ１２ｂのＮｏ）、再びステップＳｔ１２ｂの処理が実行される。

制御回路１２３ｂは、アライメントマーカＡＭが検出された場合（ステップＳｔ１２ｂのＹｅｓ）、書き込みイネーブル信号ＥＮｗによりＲＡＭ１２９ｂに対するレーン＃３のデータＲＤの記憶を停止する（ステップＳｔ１３ｂ）。次に、制御回路１２３ｂは、読み出しイネーブル信号ＥＮｒ及び読み出しアドレスＡＤｒによりＲＡＭ１２９ｂからレーン＃３のデータＲＤ（読み出しデータＤｍ）を読み出す（ステップＳｔ１４ｂ）。読み出されたレーン＃３のデータＲＤはＡＭ検出部１２１ｂに入力される。

次に、制御回路１２３ｂは、ＡＭ検出部１２１ｂからの検出信号Ｔｄに基づき、レーン＃３のアライメントマーカＡＭが検出されたか否かを判定する（ステップＳｔ１５ｂ）。アライメントマーカＡＭが検出されていない場合（ステップＳｔ１５ｂのＮｏ）、再びステップＳｔ１４ｂの処理が実行される。

制御回路１２３ｂは、アライメントマーカＡＭが検出された場合（ステップＳｔ１５ｂのＹｅｓ）、書き込みイネーブル信号ＥＮｗ及び書き込みアドレスＡＤｗによりＲＡＭ１２９ｂに対するレーン＃３のデータＲＤ（書き込みデータＷＤ）の記憶を再開する（ステップＳｔ１６ｂ）。次に、ロック判定回路１３２は、検出信号Ｔｄ’（＃２）及び検出信号Ｔｄ’（＃３）の各パルスに基づき、連続する２フレームでレーン＃２及びレーン＃３のアライメントマーカＡＭが検出されたか否かを判定する（ステップＳｔ１７ｂ）。

連続する２フレームでレーン＃２及びレーン＃３のアライメントマーカＡＭが検出されていない場合（ステップＳｔ１７ｂのＮｏ）、再びステップＳｔ１２ｂの処理が実行される。また、連続する２フレームでレーン＃２及びレーン＃３のアライメントマーカＡＭが検出された場合（ステップＳｔ１７ｂのＹｅｓ）、ステップＳｔ１８の処理が実行される。

次に、ロック判定回路１３２は、レーン＃０〜＃３の各アライメントマーカＡＭが２回ずつ検出されたか否かを判定する（ステップＳｔ１８）。レーン＃０〜＃３の各アライメントマーカＡＭが２回ずつ検出されていない場合（ステップＳｔ１８のＮｏ）、再びステップＳｔ１８の処理が実行される。

レーン＃０〜＃３の各アライメントマーカＡＭが２回ずつ検出された場合（ステップＳｔ１８のＹｅｓ）、読み出しカウンタ回路１３３は、各レーン＃０〜＃３のＲＡＭ（＃０〜＃３）１３１に読み出しアドレスＡｒを出力することによりデスキュー処理を実行する（ステップＳｔ１９）。このようにして、受信装置１は動作する。

本実施例では２つのレーン＃０〜＃３ごとに１つのＡＭ検出部１２１ａ，１２１ｂが共用化されているが、単一のＡＭ検出部を全てのレーン＃０〜＃３の間で共用化してもよい。この場合、ＡＭ検出部の数が本実施例の半分となるため、アライメントマーカＡＭの検出の所要時間が伸びるが、回路規模を本実施例より低減することが可能である。

図１２は、マーカロック部１２の他の実施例を示す構成図である。図１２において、図８と共通する構成には同一の符号を付し、その説明を省略する。

マーカロック部１２は、複数段のＦＦ１２０ａ〜１２０ｅと、ＡＭ検出部１２１ｃと、複数のデータシフト回路１２２と、セレクタ１２８ｃと、ＲＡＭ１２９ａ〜１２９ｃとを有する。マーカロック部１２は、さらに制御回路１２３ｃと、ラッチ回路１２４ａ，１２４ｂ，１２６ａ，１２６ｂと、カウンタ回路１２５ａ，１２５ｂ，１２７ａ，１２７ｂとを有する。

本実施例では、先の実施例と比較すると、レーン＃３の書き込みデータＷＤを記憶するＲＡＭ１２９ｃが追加されているため、単一のＡＭ検出部１２１ｃにより全てのレーン＃０〜＃３の各アライメントマーカＡＭを検出することが可能である。ＡＭ検出部１２１ｃは、比較例のＡＭ検出部１２１と同様の構成及び機能を有する。ＡＭ検出部１２１ｃはレーン＃０〜＃３のデータＤからアライメントマーカＡＭを順次に検出する。なお、ＡＭ検出部１２１ｃは検出部の一例である。

ＡＭ検出部１２１ｃがレーン＃０のデータＤからアライメントマーカＡＭを検出している間、レーン＃１〜＃３の各データがＲＡＭ１２９ａ〜１２９ｃにそれぞれ書き込まれて記憶される。なお、ＲＡＭ１２９ａ〜１２９ｃは記憶部の一例であるが、記憶部としては、ＲＡＭ１２９ａ〜１２９ｃに限定されず、ハードディスクドライブなどの記憶装置が用いられてもよい。

ＡＭ検出部１２１ｃは、レーン＃０のデータＤ［１５９：０］からアライメントマーカＡＭを検出した後、ＲＡＭ１２９ａに記憶されたレーン＃１のデータＤ［３１９：１６０］からアライメントマーカＡＭを検出する。また、ＡＭ検出部１２１ｃは、レーン＃１のデータＤ［３１９：１６０］からアライメントマーカＡＭを検出した後、ＲＡＭ１２９ｃに記憶されたレーン＃２のデータＤ［４７９：３２０］からアライメントマーカＡＭを検出する。さらに、ＡＭ検出部１２１ｃは、レーン＃２のデータＤ［４７９：３２０］からアライメントマーカＡＭを検出した後、ＲＡＭ１２９ｂに記憶されたレーン＃３のデータＤ［６３９：４８０］からアライメントマーカＡＭを検出する。

なお、レーン＃０は第１転送部の一例であり、レーン＃１は第２転送部の一例であり、レーン＃２は第３転送部の一例である。また、レーン＃０により転送されるデータＤ［１５９：０］は第１データの一例であり、レーン＃１により転送されるデータＤ［３１９：１６０］は第２データの一例であり、レーン＃２により転送されるデータＤ［４７９：３２０］は第３データの一例である。また、レーン＃０のアライメントマーカＡＭは第１識別情報の一例であり、レーン＃１のアライメントマーカＡＭは第２識別情報の一例であり、レーン＃２のアライメントマーカＡＭは第３識別情報の一例である。

このように、ＡＭ検出部１２１ｃはレーン＃０〜＃３の各アライメントマーカＡＭを順次に検出する。これにより、ＡＭ検出部１２１ｃは全てのレーン＃０〜＃３の間で共用化される。したがって、回路規模の大きいＡＭ検出部１２１ｃの数が先の実施例より減少することにより受信装置１の回路規模がさらに低減される。

ＡＭ検出部１２１ｃには、セレクタ１２８ｃを介して何れかレーン＃０〜＃３のデータＤが入力される。セレクタ１２８ｃは、ＦＦ１２０ａ，１２０ｂ及びＲＡＭ１２９ａ〜１２９ｃをＡＭ検出部１２１ｃに接続する。セレクタ１２８ｃは、制御回路１２３ｃから入力される選択信号ＳＥＬに従いＡＭ検出部１２１ｃに出力するデータＤｉｎを、全てのレーン＃０〜＃３の各データＤから選択する。

制御回路１２３ｃは、制御回路１２３ａ，１２３ｂと同様に、各レーン＃０〜＃３のアライメントマーカＡＭの検出を制御するとともに、ＲＡＭ１２９ａ〜１２９ｃに対するデータＤの書き込み及び読み出しを制御する。また、制御回路１２３ｃは、制御回路１２３ａ，１２３ｂと同様に、各アライメントマーカＡＭの検出信号Ｔｄ（＃０）〜Ｔｄ（＃３）の遅延処理を行う。

制御回路１２３ｃは、ＡＭ検出部１２１ｃに入力されるレーン＃０〜＃３のデータＤの順序を選択信号ＳＥＬにより制御する。制御回路１２３ｃは、レーン＃０〜＃３の順にデータＤがＡＭ検出部１２１ｃに入力されるように選択信号ＳＥＬを出力する。

より具体的には、制御回路１２３ｃは、ＡＭ検出部１２１ｃに入力されるデータＤｉｎとして、最初にレーン＃０のデータＤ［１５９：０］を選択し、レーン＃０のアライメントマーカＡＭの検出後にレーン＃１のデータＤ［３１９：１６０］を選択する。レーン＃１のアライメントマーカＡＭの検出後、制御回路１２３ｃは、ＡＭ検出部１２１ｃに入力されるデータＤｉｎとして、レーン＃２のデータＤ［４７９：３２０］を選択し、レーン＃２のアライメントマーカＡＭの検出後にレーン＃３のデータＤ［６３９：４８０］を選択する。

また、制御回路１２３ｃは、ＲＡＭ１２９ａ〜１２９ｃに対する書き込みデータＷＤの書き込み、及びＲＡＭ１２９ａ〜１２９ｃからの読み出しデータＤｍの読み出しを制御する。より具体的には、制御回路１２３ｃは、ＲＡＭ１２９ａ〜１２９ｃに書き込みイネーブル信号ＥＮｗ及び書き込みアドレスＡＤｗを出力することにより書き込みを制御する。また、制御回路１２３ｃは、ＲＡＭ１２９ａ〜１２９ｃに読み出しイネーブル信号ＥＮｒ及び読み出しアドレスＡＤｒを出力することにより読み出しを制御する。制御回路１２３ｃは、レーン＃０のアライメントマーカＡＭの検出後、他のレーン＃１〜＃３のデータＤの書き込みを停止する。

ＲＡＭ１２９ｃは、書き込みイネーブル信号ＥＮｗが「１」（ハイレベル電圧）であるとき、ＦＦ１２０ａ，１２０ｂからレーン＃２のデータＤが書き込みデータＷＤとして書き込みアドレスＡＤｗに書き込まれる。また、ＲＡＭ１２９ｃは、読み出しイネーブル信号ＥＮｒが「１」（ハイレベル電圧）である場合、レーン＃３のデータＤが読み出しアドレスＡＤｒから読み出しデータＤｍとして読み出される。読み出しデータＤｍは、セレクタ１２８ｃを介してＡＭ検出部１２１ｃに入力される。

また、制御回路１２３ｃは、ＡＭ検出部１２１ｃからビット位置信号Ｐ及び検出信号Ｔｄが入力される。制御回路１２３ｃは、レーン＃０のビット位置信号Ｐ（＃０）をラッチ回路１２４ａに出力し、レーン＃１のビット位置信号Ｐ（＃１）をラッチ回路１２６ａに出力する。制御回路１２３ｃは、レーン＃２のビット位置信号Ｐ（＃２）をラッチ回路１２４ｂに出力し、レーン＃３のビット位置信号Ｐ（＃３）をラッチ回路１２６ｂに出力する。

さらに、制御回路１２３ａは、レーン＃０の検出信号Ｔｄ（＃０）をカウンタ回路１２５ａに出力し、レーン＃１の検出信号Ｔｄ（＃１）をカウンタ回路１２７ａに出力する。制御回路１２３ｃは、レーン＃２の検出信号Ｔｄ（＃２）をカウンタ回路１２５ｂに出力し、レーン＃３の検出信号Ｔｄ（＃３）をカウンタ回路１２７ｂに出力する。

カウンタ回路１２５ａ，１２７ａ，１２５ｂ，１２７ｂは、ＲＡＭ１２９ａ〜１２９ｃに記憶することにより生じたレーン＃１〜＃３の各アライメントマーカＡＭの遅延を調整する。より具体的には、カウンタ回路１２５ａは、レーン＃０のアライメントマーカＡＭの検出信号Ｔｄ（＃０）を１フレーム分だけ遅延させる。カウンタ回路１２７ａは、遅延したレーン＃０の検出信号Ｔｄ（＃０）を基準として、レーン＃０とレーン＃１の間の各アライメントマーカＡＭの時間差に応じて、レーン＃１のアライメントマーカＡＭの検出信号Ｔｄ（＃１）を遅延させる。

また、カウンタ回路１２５ｂは、遅延したレーン＃０の検出信号Ｔｄ（＃０）を基準として、レーン＃０とレーン＃２の間の各アライメントマーカＡＭの時間差に応じて、レーン＃２のアライメントマーカＡＭの検出信号Ｔｄ（＃２）を遅延させる。カウンタ回路１２７ｂは、遅延したレーン＃０の検出信号Ｔｄ（＃０）を基準として、レーン＃０とレーン＃３の間の各アライメントマーカＡＭの時間差に応じて、レーン＃３のアライメントマーカＡＭの検出信号Ｔｄ（＃３）を遅延させる。

カウンタ回路１２５ａは、検出信号Ｔｄ（＃０）のパルスが入力されると、クロック信号に従いカウンタ値Ｃ（＃０）を０からＣｍまでカウントし、カウンタ値Ｃ（＃０）がＣｍになったとき、検出信号Ｔｄ’（＃０）のパルスを出力する。カウンタ回路１２７ａは、レーン＃０とレーン＃１の間の各アライメントマーカＡＭの位相差ΔＮを制御回路１２３ｃから取得し、レーン＃１の検出信号Ｔｄ（＃１）のパルスの入力時、カウンタ回路１２５ａのカウンタ値Ｃ（＃０）から位相差ΔＮ分だけずらした値を自己のカウンタ値Ｃ（＃１）にロードする。カウンタ回路１２７ａは、カウンタ値Ｃ（＃１）がＣｍになったとき、検出信号Ｔｄ’（＃１）のパルスを出力する。

カウンタ回路１２５ｂは、レーン＃０とレーン＃２の間の各アライメントマーカＡＭの位相差ΔＮを制御回路１２３ｃから取得し、レーン＃２の検出信号Ｔｄ（＃２）のパルスの入力時、カウンタ回路１２５ａのカウンタ値Ｃ（＃０）から位相差ΔＮ分だけずらした値を自己のカウンタ値Ｃ（＃２）にロードする。カウンタ回路１２５ｂは、カウンタ値Ｃ（＃２）がＣｍになったとき、検出信号Ｔｄ’（＃２）のパルスを出力する。

カウンタ回路１２７ｂは、レーン＃０とレーン＃３の間の各アライメントマーカＡＭの位相差ΔＮを制御回路１２３ｃから取得し、レーン＃３の検出信号Ｔｄ（＃３）のパルスの入力時、カウンタ回路１２５ａのカウンタ値Ｃ（＃０）から位相差ΔＮ分だけずらした値を自己のカウンタ値Ｃ（＃３）にロードする。カウンタ回路１２７ｂは、カウンタ値Ｃ（＃３）がＣｍになったとき、検出信号Ｔｄ’（＃３）のパルスを出力する。

図１３は、本実施例の受信装置１の動作を示すタイムチャートである。図１３において、図９と共通する動作についての説明は省略する。

ＡＭ検出部１２１ｃは、連続する２フレームの周期Ｔにおいてレーン＃０のデータＲＤからアライメントマーカＡＭを検出する（点線の丸を参照）。また、ＲＡＭ１２９ａはレーン＃１のデータＲＤを記憶し、ＲＡＭ１２９ｂはレーン＃２のデータＲＤを記憶し、ＲＡＭ１２９ｃはレーン＃３のデータＲＤを記憶する。

セレクタ１２８ｃは、レーン＃０のデータＲＤがＡＭ検出部１２１ｃに入力されるように、選択信号ＳＥＬを「０」とする。セレクタ１２８ｃは、ＡＭ検出部１２１ｃがレーン＃０のアライメントマーカＡＭを検出した後、ＲＡＭ１２９ａに記憶されたレーン＃１のデータＲＤがＡＭ検出部１２１ｃに入力されるように、選択信号ＳＥＬを「１」とする。

ＡＭ検出部１２１ｃは、連続する２フレームの周期Ｔにおいて、ＲＡＭ１２９ａの読み出しデータＤｍからレーン＃１のアライメントマーカＡＭを検出する（点線の丸を参照）。読み出しデータＤｍ内のアライメントマーカＡＭは、元のデータＲＤのアライメントマーカＡＭに対し、ＲＡＭ１２９ａによる遅延時間Δｔａを有する。

セレクタ１２８ｃは、ＡＭ検出部１２１ｃがレーン＃１のアライメントマーカＡＭを検出した後、レーン＃２のデータＲＤがＡＭ検出部１２１ｃに入力されるように、選択信号ＳＥＬを「２」とする。ＡＭ検出部１２１ｃは、連続する２フレームの周期Ｔにおいて、ＲＡＭ１２９ｂの読み出しデータＤｍからレーン＃２のアライメントマーカＡＭを検出する（点線の丸を参照）。読み出しデータＤｍ内のアライメントマーカＡＭは、元のデータＲＤのアライメントマーカＡＭに対し、ＲＡＭ１２９ｂによる遅延時間Δｔｂを有する。

セレクタ１２８ｃは、ＡＭ検出部１２１ｃがレーン＃２のアライメントマーカＡＭを検出した後、レーン＃３のデータＲＤがＡＭ検出部１２１ｃに入力されるように、選択信号ＳＥＬを「３」とする。ＡＭ検出部１２１ｃは、連続する２フレームの周期Ｔにおいて、ＲＡＭ１２９ｃの読み出しデータＤｍからレーン＃３のアライメントマーカＡＭを検出する（点線の丸を参照）。読み出しデータＤｍ内のアライメントマーカＡＭは、元のデータＲＤのアライメントマーカＡＭに対し、ＲＡＭ１２９ｂによる遅延時間Δｔｃを有する。

このように、読み出しデータＤｍ内のアライメントマーカＡＭは遅延時間Δｔａ〜Δｔｃを有するため、カウンタ回路１２５ａ，１２７ａ，１２５ｂ，１２７ｂは、遅延時間Δｔａ〜Δｔｃに基づき検出信号Ｔｄ（＃０）〜Ｔｄ（＃３）を調整する。

図１４は、本実施例のマーカロック部１２の動作を示すタイムチャートである。図１４では、レーン＃２の検出信号Ｔｄ（＃２）のタイミング調整を例示するが、レーン＃３の調整についても同様に調整が行われる。なお、図１４において、図１０と共通する動作についての説明は省略する。

本例において、レーン＃０のアライメントマーカＡＭは、レーン＃１のアライメントマーカＡＭに対して１クロック分だけ早いものとする。また、ＲＡＭ１２９ｃの記憶領域は、一例として６４ワードとするが、限定はない。

制御回路１２３ａは、レーン＃１のアライメントマーカＡＭの検出後、選択信号ＳＥＬを「２」とするとともに、ＲＡＭ１２９ｃに対する読み出しイネーブル信号ＥＮｒを「１」として読み出しアドレスＡＤｒの出力を開始する。制御回路１２３ｃは、読み出しアドレスＡＤｒを「−３２」からカウントする。

これにより、読み出しデータＤｍがＲＡＭ１２９ｃから読み出されて、データＤｉｎとしてＡＭ検出部１２１ｃに入力される。なお、読み出しデータＤｍは、読み出しアドレスＡＤｒに対して１クロック分だけ遅れてＡＭ検出部１２１ｃに入力される。

ＡＭ検出部１２１ｃは、読み出しデータＤｍからレーン＃２のアライメントマーカＡＭを検出し、そのタイミングで検出信号Ｔｄ（＃２）のパルスを出力する（符号ｐ１５参照）。検出信号Ｔｄ（＃２）のパルスは、元のレーン＃２のアライメントマーカＡＭのタイミング（符号ｐ１４参照）より遅延している。遅延を調整するため、カウンタ回路１２５ｂは検出信号Ｔｄ（＃２）のタイミングを調整して検出信号Ｔｄ’（＃２）とする。

また、制御回路１２３ｃは、ＡＭ検出部１２１ｃからレーン＃２の検出信号Ｔｄ（＃２）のパルスが入力されたとき、アライメントマーカＡＭが記憶された読み出しアドレスＡＤｒを検出する。読み出しデータＤｍは読み出しアドレスＡＤｒに対し１クロック分だけ遅れているため、制御回路１２３ｃは、読み出しデータＤｍ中のアライメントマーカＡＭの１クロック分だけ前の読み出しアドレスＡＤｒを検出する。本例においてレーン＃２のアライメントマーカＡＭは、時間軸上、レーン＃０のアライメントマーカＡＭより１クロック分だけ遅いため、読み出しアドレスＡＤｒとして「＋１」が検出される（符号ｐ１３参照）。

制御回路１２３ｃは、レーン＃２のアライメントマーカＡＭに対応する読み出しアドレスＡＤｒの検出後、書き込みイネーブル信号ＥＮｗを再び「１」とする。これにより、レーン＃２のデータＤが再びＲＡＭ１２９ｃに記憶され始める。

また、制御回路１２３ｃは、レーン＃２のアライメントマーカＡＭに対応する読み出しアドレスＡＤｒを、基準アドレスＮに対する位相差ΔＮとしてカウンタ回路１２５ｂに出力する。カウンタ回路１２５ｂは、ＡＭ検出部１２１ｃから制御回路１２３ｃを介し検出信号Ｔｄ（＃２）のパルスが入力されると、カウンタ回路１２５ａからカウンタ値Ｃ（＃０）を取得し、そのカウンタ値Ｃ（＃０）を位相差ΔＮ分だけずらした値を自己のカウンタ値Ｃ（＃２）にロードする。

本例において位相差ΔＮは「＋１」であるため、例えば、検出信号Ｔｄ（＃２）のパルスが入力されたときの次のクロックサイクルにおけるカウンタ値Ｃ（＃０）をＬ（正の整数）とすると（符号ｐ１６参照）、カウンタ値Ｃ（＃２）にはＬ−１がロードされる（符号ｐ１８参照）。つまり、カウンタ値Ｃ（＃２）には、カウンタ値Ｃ（＃０）を１クロック分だけ遅延させた値がロードされる。

カウンタ回路１２５ｂは、カウンタ値Ｃ（＃２）がＣｍになると、レーン＃２の検出信号Ｔｄ’（＃２）のパルスを出力する（符号ｐ１９参照）。カウンタ値Ｃ（＃２）は位相差ΔＮに応じてカウンタ値Ｃ（＃０）より１クロック分だけ遅いため、レーン＃２の検出信号Ｔｄ’（＃２）のパルスはレーン＃０の検出信号Ｔｄ’（＃０）より１クロック分だけ遅延して出力される。これにより、レーン＃２のデータＲＤの遅延が調整される。

図１５は、本実施例の受信装置１の動作を示すフローチャートである。制御回路１２３ｃは、書き込みイネーブル信号ＥＮｗ及び書き込みアドレスＡＤｗによりＲＡＭ１２９ａ〜１２９ｃに対するレーン＃１〜＃３のデータＤ（書き込みデータＷＤ）の記憶を開始する（ステップＳｔ２１）。

次に、制御回路１２３ａは、ＡＭ検出部１２１ａからの検出信号Ｔｄに基づき、レーン＃０のアライメントマーカＡＭが検出されたか否かを判定する（ステップＳｔ２２）。アライメントマーカＡＭが検出されていない場合（ステップＳｔ２２のＮｏ）、再びステップＳｔ２２の処理が実行される。

制御回路１２３ｃは、アライメントマーカＡＭが検出された場合（ステップＳｔ２２のＹｅｓ）、書き込みイネーブル信号ＥＮｗによりＲＡＭ１２９ａ〜１２９ｃに対するレーン＃０〜＃３のデータＤの記憶を停止する（ステップＳｔ２３）。次に、制御回路１２３ｃは、読み出しイネーブル信号ＥＮｒ及び読み出しアドレスＡＤｒによりＲＡＭ１２９ａからレーン＃１のデータＤ（読み出しデータＤｍ）を読み出す（ステップＳｔ２４）。読み出されたレーン＃１のデータＤはＡＭ検出部１２１ｃに入力される。

次に、制御回路１２３ｃは、ＡＭ検出部１２１ｃからの検出信号Ｔｄに基づき、レーン＃１のアライメントマーカＡＭが検出されたか否かを判定する（ステップＳｔ２５）。アライメントマーカＡＭが検出されていない場合（ステップＳｔ２５のＮｏ）、再びステップＳｔ２４の処理が実行される。制御回路１２３ｃは、アライメントマーカＡＭが検出された場合（ステップＳｔ２５のＹｅｓ）、書き込みイネーブル信号ＥＮｗ及び書き込みアドレスＡＤｗによりＲＡＭ１２９ａに対するレーン＃１のデータＤ（書き込みデータＷＤ）の記憶を再開する（ステップＳｔ２６）。

次に、制御回路１２３ｃは、読み出しイネーブル信号ＥＮｒ及び読み出しアドレスＡＤｒによりＲＡＭ１２９ｃからレーン＃２のデータＤ（読み出しデータＤｍ）を読み出す（ステップＳｔ２７）。読み出されたレーン＃２のデータＤはＡＭ検出部１２１ｃに入力される。

次に、制御回路１２３ｃは、ＡＭ検出部１２１ｃからの検出信号Ｔｄに基づき、レーン＃２のアライメントマーカＡＭが検出されたか否かを判定する（ステップＳｔ２８）。アライメントマーカＡＭが検出されていない場合（ステップＳｔ２８のＮｏ）、再びステップＳｔ２７の処理が実行される。制御回路１２３ｃは、アライメントマーカＡＭが検出された場合（ステップＳｔ２８のＹｅｓ）、書き込みイネーブル信号ＥＮｗ及び書き込みアドレスＡＤｗによりＲＡＭ１２９ｃに対するレーン＃２のデータＤ（書き込みデータＷＤ）の記憶を再開する（ステップＳｔ２９）。

制御回路１２３ｃは、読み出しイネーブル信号ＥＮｒ及び読み出しアドレスＡＤｒによりＲＡＭ１２９ｂからレーン＃３のデータＤ（読み出しデータＤｍ）を読み出す（ステップＳｔ３０）。読み出されたレーン＃３のデータＤはＡＭ検出部１２１ｃに入力される。

次に、制御回路１２３ｃは、ＡＭ検出部１２１ｃからの検出信号Ｔｄに基づき、レーン＃３のアライメントマーカＡＭが検出されたか否かを判定する（ステップＳｔ３１）。アライメントマーカＡＭが検出されていない場合（ステップＳｔ３１のＮｏ）、再びステップＳｔ３０の処理が実行される。制御回路１２３ｃは、アライメントマーカＡＭが検出された場合（ステップＳｔ３１のＹｅｓ）、書き込みイネーブル信号ＥＮｗ及び書き込みアドレスＡＤｗによりＲＡＭ１２９ｂに対するレーン＃３のデータＤ（書き込みデータＷＤ）の記憶を再開する（ステップＳｔ３２）。

次に、ロック判定回路１３２は、レーン＃０〜＃３の各アライメントマーカＡＭが２回ずつ検出されたか否かを判定する（ステップＳｔ３３）。レーン＃０〜＃３の各アライメントマーカＡＭが２回ずつ検出されていない場合（ステップＳｔ３３のＮｏ）、再びステップＳｔ２１の処理が実行される。

レーン＃０〜＃３の各アライメントマーカＡＭが２回ずつ検出された場合（ステップＳｔ３３のＹｅｓ）、読み出しカウンタ回路１３３は、各レーン＃０〜＃３のＲＡＭ（＃０〜＃３）１３１に読み出しアドレスＡｒを出力することによりデスキュー処理を実行する（ステップＳｔ３４）。このようにして、受信装置１は動作する。

上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１） 第１識別情報を含む第１データを転送する第１転送部と、
第２識別情報を含む第２データを転送する第２転送部と、
前記第１転送部から転送された前記第１データから前記第１識別情報を検出する検出部と、
前記第２転送部から転送された前記第２データを記憶する記憶部とを有し、
前記検出部は、前記第１データから前記第１識別情報を検出した後、前記記憶部に記憶された前記第２データから前記第２識別情報を検出することを特徴とする伝送装置。
（付記２） 第３識別情報を含む第３データを転送する第３転送部を有し、
前記記憶部は、前記第２データ及び前記第３転送部から転送された前記第３データをそれぞれ記憶し、
前記検出部は、前記第２データから前記第２識別情報を検出した後、前記記憶部に記憶された前記第３データから前記第３識別情報を検出することを特徴とする付記１に記載の伝送装置。
（付記３） 前記検出部により前記第１識別情報及び前記第２識別情報が検出された各タイミングに基づき前記第１転送部及び前記第２転送部の間のスキューを調整する調整部を有することを特徴とする付記１または２に記載の伝送装置。
（付記４） 第１転送部から転送される第１データから第１識別情報を検出し、
第２転送部から転送される第２データを記憶部に記憶し、
前記第１データから前記第１識別情報を検出した後、前記記憶部に記憶された前記第２データから第２識別情報を検出することを特徴とする検出方法。
（付記５） 前記第２転送部及び第３転送部から転送される第３データをそれぞれ記憶し、
前記第２データから前記第２識別情報を検出した後、前記記憶部に記憶された前記第３データから第３識別情報を検出することを特徴とする付記４に記載の検出方法。
（付記６） 前記第１識別情報及び前記第２識別情報が検出された各タイミングに基づき前記第１転送部及び前記第２転送部の間のスキューを調整することを特徴とする付記５または６に記載の検出方法。

１ 受信装置
２ 送信装置
１２ マーカロック部
１３ デスキュー部
１２１，１２１ａ〜１２１ｃ アライメントマーカ検出部
１２９ａ〜１２９ｃ ＲＡＭ

Claims (4)

1. 第１識別情報を含む第１データを転送する第１転送部と、
   第２識別情報を含む第２データを転送する第２転送部と、
   前記第１転送部から転送された前記第１データから前記第１識別情報を検出する検出部と、
   前記第２転送部から転送された前記第２データを記憶する記憶部とを有し、
   前記検出部は、前記第１データから前記第１識別情報を検出した後、前記記憶部に記憶された前記第２データから前記第２識別情報を検出することを特徴とする伝送装置。
2. 第３識別情報を含む第３データを転送する第３転送部を有し、
   前記記憶部は、前記第２データ及び前記第３転送部から転送された前記第３データをそれぞれ記憶し、
   前記検出部は、前記第２データから前記第２識別情報を検出した後、前記記憶部に記憶された前記第３データから前記第３識別情報を検出することを特徴とする請求項１に記載の伝送装置。
3. 前記検出部により前記第１識別情報及び前記第２識別情報が検出された各タイミングに基づき前記第１転送部及び前記第２転送部の間のスキューを調整する調整部を有することを特徴とする請求項１または２に記載の伝送装置。
4. 第１転送部から転送される第１データから第１識別情報を検出し、
   第２転送部から転送される第２データを記憶部に記憶し、
   前記第１データから前記第１識別情報を検出した後、前記記憶部に記憶された前記第２データから第２識別情報を検出することを特徴とする検出方法。

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