JP2018033280A - 半導体装置 - Google Patents

Abstract

【課題】短絡エネルギーを抑制できる半導体装置を提供する。【解決手段】この半導体装置は、ゲート端子へのゲート電圧の印加により出力端子間に出力電流が流れるパワースイッチング素子のオンオフを制御する。この装置は出力電流に相関する電流値を検出する出力電流検出部と、パワースイッチング素子の出力端子間電圧に相関する電圧を検出する電圧検出部と、ゲート電圧を所定の値にクランプするクランプ回路と、電圧検出部により検出された検出電圧に基づいてクランプ回路を制御してゲート電圧を調整する制御部とを備える。制御部は、検出電圧に対応し、パワースイッチング素子の短絡時において流れる出力電流がパワースイッチング素子の短絡を検出するための閾値電流を超えるようにしつつ、できるだけ小さい電圧に設定されたゲート電圧となるようにクランプ回路を制御する。【選択図】図７

Description

本発明は、パワースイッチング素子を駆動する半導体装置に関する。

パワースイッチング素子のターンオン動作において、パワースイッチング素子の短絡を判定するためのフェーズがある。従来、このような短絡判定フェーズにおいては、特許文献１に記載のように、パワースイッチング素子に印加されるゲート電圧を所定の値にクランプすることで出力電流を制限している。これにより、ゲート電圧をクランプしない場合に較べて短絡時の消費エネルギーを低減することができる。

特開２０１２−２４９４８１号公報

ところで、特許文献１の発明においては、短絡時の飽和電流が最小になる条件でも、出力電流が短絡を検出するための閾値電流を超えるようにゲート電圧を決める必要がある。例えばＭＯＳＦＥＴやＩＧＢＴをパワースイッチング素子として採用する場合、飽和電流がドレイン−ソース間電圧Ｖｄｓやコレクタ−エミッタ間電圧Ｖｃｅに依存するため、これらの電圧が比較的高い電圧となる条件下では短絡エネルギーの抑制効果が十分ではないことがあった。短絡エネルギーが大きくなると、チップの小型化が制限される等の問題を生じ得る。

そこで、本発明は上記問題点に鑑み、出力端子間電圧に飽和電流が依存するパワースイッチング素子においても短絡エネルギーを抑制できる半導体装置を提供することを目的とする。

ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。

上記目的を達成するために、本発明は、ゲート端子を有し、ゲート端子へのゲート電圧の印加により出力端子間に出力電流が流れるパワースイッチング素子のオンオフを制御する半導体装置であって、出力電流に相関する電流値を検出する出力電流検出部と、パワースイッチング素子の出力端子間電圧、あるいは、出力端子間電圧に相関する電圧を検出する電圧検出部と、ゲート電圧を所定の値にクランプするクランプ回路と、電圧検出部により検出された検出電圧に基づいてクランプ回路を制御してゲート電圧を調整する制御部と、を備え、制御部は、検出電圧に対応し、パワースイッチング素子の短絡時において流れる出力電流がパワースイッチング素子の短絡を検出するための閾値電流を超えるようにしつつ、できるだけ小さい電圧に設定されたゲート電圧となるようにクランプ回路を制御する。

これによれば、クランプ電圧を一定に設定する従来の形態に較べて、出力電流の値を柔軟に変更することができる。具体的には、出力端子間電圧に相関する電圧、例えばＶｄｓやＶｃｅ、あるいは後述の電圧ＶＨに応じて、短絡検出のために必要な最低限の出力電流になるように、パワースイッチング素子のゲート電圧を決めることができる。よって、短絡時の出力電流に起因する短絡エネルギーを抑制することができる。

第１実施形態における電力変換装置の概略構成を示す回路図である。 半導体装置およびパワースイッチング素子の構成を示す回路図である。 出力電流検出部および電圧検出部の詳細構成を示す回路図である。 出力電流検出部および電圧検出部の詳細構成を示す回路図である。 出力電流検出部および電圧検出部の詳細構成を示す回路図である。 ゲート電圧および出力電流の時間変化を示す図である。 出力電圧を均等割にした場合の、選択されるクランプ電圧の一例を示す図である。 出力電圧を不均等割にした場合の、選択されるクランプ電圧の一例を示す図である。 第３実施形態における電力変換装置の概略構成を示す回路図である。 第４実施形態におけるゲート電圧および出力電流の時間変化を示す図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。

（第１実施形態）
最初に、図１〜図５を参照して、本実施形態に係る半導体装置の概略構成について説明する。

この半導体装置１００は、図１に示すように、例えば車両に搭載されるモータ２００を駆動する電力変換装置において、インバータ回路３００に電力を供給する電圧コンバータ回路４００に供される。

電力変換装置はバッテリ５００の出力電圧を昇圧するとともに、その直流電力を走行に適した周波数の交流電力に変換してモータ２００に出力する。すなわち、電力変換装置は、電圧コンバータ回路４００とインバータ回路３００を備えている。そして、電圧コンバータ４００の入力側と出力側に、それぞれ電流平滑用のコンデンサ６００，６１０が接続されている。

電圧コンバータ回路４００は、パワースイッチング素子４１０が２個直列に接続したスイッチング直列回路とリアクトル４２０とで構成される。本実施形態におけるパワースイッチング素子４１０は典型的なＮＭＯＳトランジスタであるが、ＩＧＢＴなど他の種類のトランジスタで構成されていても良い。図１に示す電圧コンバータ回路４００は、バッテリ５００側からインバータ回路３００側に向けて電圧を昇圧することができ、逆方向に電圧を降圧することができる。この電圧コンバータ４００の回路構成は一般的に知られるものであるから詳細の説明は省略するが、本実施形態における電圧コンバータ４００は、パワースイッチング素子４１０のゲート電圧を制御する半導体装置１００を備えている。半導体装置１００の構成については後述する。

インバータ回路３００は、電圧コンバータ回路４００のスイッチング直列回路と同じ構成のスイッチング直列回路が３個並列に接続された構成を有している。それぞれのスイッチング直列回路の中間点から交流が出力される。図１のインバータ回路３００の構成もよく知られているので詳しい説明は省略する。

以下、半導体装置１００および半導体装置１００の制御対象であるパワースイッチング素子４１０について詳しく説明する。

パワースイッチング素子４１０は、図２に示すように、ＮＭＯＳトランジスタであり、トランジスタ部４１１と、トランジスタ部４１１に逆並列接続された還流ダイオード部４１２とを有している。すなわち、トランジスタ部４１１の出力端子のひとつであるドレイン端子（Ｄ）に還流ダイオード部４１２のカソード端子が接続され、もうひとつの出力端子であるソース端子（Ｓ）に還流ダイオード部４１２のアノード端子が接続されている。また、ソース端子にはドレイン−ソース間を流れる出力電流に相関する電流を検出するためのセンス抵抗４１３が接続されている。

半導体装置１００は、ドライバ回路１１０と、クランプ回路１２０と、出力電流検出部１３０と、電圧検出部１４０と、制御部１５０と、を備えている。

ドライバ回路１１０は、ＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１２とが、電源電位ＶＤＤと基準電位ＶＳＳとの間で直列接続されて構成されている。ＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１２の中間点がパワースイッチング素子４１０のゲート端子（Ｇ）に接続されている。そして、ＰＭＯＳトランジスタ１１１あるいはＮＭＯＳトランジスタ１１２のいずれか一方がオンされることにより、ゲート端子への電荷の供給あるいは引き抜きが行われてパワースイッチング素子４１０のゲート電圧が調整される。

クランプ回路１２０は、オペアンプ１２１と、ＮＭＯＳトランジスタ１２２と、可変電源１２３とを有している。オペアンプ１２１の非反転入力端子はパワースイッチング素子４１０におけるトランジスタ部４１１のゲート端子に接続されている。一方、オペアンプ１２１の反転入力端子は出力する電圧が可変とされた可変電源１２３に接続され、参照電圧Ｖｒｅｆが入力されている。オペアンプ１２１の出力端子はＮＭＯＳトランジスタ１２２のゲート端子に接続されている。ＮＭＯＳトランジスタ１２２は、ドレイン端子が非反転入力端子およびパワースイッチング素子４１０のゲート端子に接続されており、ソース端子が基準電位ＶＳＳに接続されている。

このように、オペアンプ１２１は、ＮＭＯＳトランジスタ１２２を介して出力が非反転入力端子にフィードバックされる負帰還回路を構成しており、非反転入力端子の電位が反転入力端子に入力される参照電圧Ｖｒｅｆと等しくなるようにＮＭＯＳトランジスタ１２２が動作する。オペアンプ１２１の非反転入力端子はパワースイッチング素子４１０のゲート端子に接続されているので、パワースイッチング素子４１０に入力されるゲート電圧は参照電圧Ｖｒｅｆにクランプされることになる。

出力電流検出部１３０は、パワースイッチング素子４１０のドレイン−ソース間を流れる出力電流、あるいは出力電流に相関するセンス電流の電流値を検出する部分である。本実施形態における出力電流検出部１３０は、パワースイッチング素子４１０のソース端子からセンス抵抗４１３を介して流れるセンス電流を検出している。検出された電流値は、所定の閾値電流と比較されることにより、パワースイッチング素子４１０の短絡を判定するために用いられる。

電圧検出部１４０は、パワースイッチング素子４１０の出力電圧、あるいは出力電圧に相関する電圧を検出する部分である。本実施形態におけるパワースイッチング素子４１０はＮＭＯＳトランジスタであるから、電圧検出部１４０はドレイン−ソース間電圧Ｖｄｓを検出する。図２に示すように、電圧検出部１４０は、ドレイン電位と基準電位ＶＳＳ間に直列接続された抵抗器１４１，１４２の中間点の電位を検出することで出力電圧Ｖｄｓを検出する。

制御部１５０は、ドライバ回路１１０におけるトランジスタ１１１，１１２のオンオフを制御している。また、電圧検出部１４０が検出する出力電圧Ｖｄｓに基づいてクランプ回路１２０における参照電圧を制御している。

なお、出力電流検出部１３０および電圧検出部１４０の具体的な構成としては、一般的な電流検出および電圧検出の様式を採用できるが、いくつかのパターンについて説明する。

様式の一つは、図３に示すように、出力電流検出部１３０がＡ／Ｄ変換器１３１を有し、電圧検出部１４０がＡ／Ｄ変換器１４１を有している構成である。

このような様式においては、出力電流検出部１３０に入力されるセンス電流の電流値、正確にはセンス抵抗４１３の両端電圧値は、Ａ／Ｄ変換器１３１によってＡ／Ｄ変換されて制御部１５０に入力される。

一方、電圧検出部１４０に入力される出力電圧ＶｄｓあるいはＶｄｓと相関する電圧の電圧値は、Ａ／Ｄ変換器１４１によってＡ／Ｄ変換されて制御部１５０に入力される。

制御部１５０はロジック回路とレジスタとを少なくとも有している。Ａ／Ｄ変換されたセンス電流および出力電圧Ｖｄｓはロジック回路に入力される。ロジック回路はセンス電流が閾値電流を超えているか否かを判定し、超えている場合には短絡を判定するフェーズに入る。短絡を判定するフェーズでは、ロジック回路は入力された出力電圧Ｖｄｓに対応した参照電圧Ｖｒｅｆの値を、レジスタを参照することにより選択する。そして、レジスタは、参照電圧Ｖｒｅｆの値を選択した値になるように可変電源１２３を制御する。なお、レジスタには出力電圧Ｖｄｓに対応付けられた参照電圧Ｖｒｅｆの値が予め記憶されている。

別の様式は、図４に示すように、上記構成に対して、出力電流検出部１３０の構成が相違する。図４に示す様式における出力電流検出部１３０は、コンパレータ１３２と閾値電流に相当する電圧値を生成する閾値電源１３３とを有している。出力電流検出部１３０に入力されるセンス電流の電流値、正確にはセンス抵抗４１３の両端電圧値は、コンパレータ１３２によって、閾値電源１３３が生成する閾値電流に対応する電圧値と比較される。すなわち、センス電流の電流値が閾値電流とアナログ的に比較され、その結果を反映した出力がコンパレータ１３２から制御部１５０に出力される。センス電流が閾値電流を超えていれば、制御部１５０は短絡を判定するフェーズに入る。

このような様式でも、制御部１５０はロジック回路とレジスタとを少なくとも有している。制御部１５０におけるロジック回路は入力された出力電圧Ｖｄｓに対応した参照電圧Ｖｒｅｆの値を、レジスタを参照することにより選択する。そして、レジスタは、参照電圧Ｖｒｅｆの値を選択した値になるように可変電源１２３を制御する。

なお、上記２つの様式では、出力電圧ＶｄｓをＡ／Ｄ変換器１４１でＡ／Ｄ変換して制御部１５０に入力するため、Ａ／Ｄ変換に係る変換時間だけ参照電圧Ｖｒｅｆの変更にタイムラグが生じる虞がある。よって、上記２つの様式では、出力電圧Ｖｄｓの値を常に監視しておき、パワースイッチング素子４１０のターンオン前の値を、参照電圧Ｖｒｅｆの選択のために採用する。つまり、上記２つの様式では、制御部１５０が出力電圧Ｖｄｓに対してフィードフォワード制御を行う様式である。

また、別の様式は、図５に示すように、上記構成に対して、さらに電圧検出部１４０の構成が相違する。図５に示す様式における電圧検出部１４０は、コンパレータ１４２と参照電圧Ｖｒｅｆを切り替えるための閾値電圧を生成する閾値電源１４３とを有している。電圧検出部１４０に入力される出力電圧Ｖｄｓは、コンパレータ１４２によって、閾値電源１４３が生成する閾値電圧と比較される。すなわち、出力電圧Ｖｄｓが閾値電圧とアナログ的に比較され、その結果を反映した出力がコンパレータ１４２から制御部１５０に出力される。

このような様式の場合、制御部１５０はロジック回路やレジスタを有している必要はない。制御部１５０は、センス電流が閾値電流を超えている状態であれば、出力電圧Ｖｄｓと閾値電源１４３が生成する閾値電圧との大小関係に対応して、クランプ回路１２０における参照電圧Ｖｒｅｆを決定する。すなわち、この様式における制御部１５０はリアルタイムで出力電圧Ｖｄｓを参照電圧Ｖｒｅｆにフィードバックする。

以下、図６および図７を参照して、制御部１５０の動作および作用効果について詳しく説明する。

図６は、パワースイッチング素子４１０をターンオンするときのゲート電圧および出力電流の時間変化を示す図である。時刻ｔ１において、ターンオンの指示を受けると制御部１５０は、ドライバ回路１１０のうちＰＭＯＳトランジスタ１１１をオンしてパワースイッチング素子４１０におけるトランジスタ部４１１のゲート端子にゲート電圧の印加を開始する。

ゲート電圧が上昇してトランジスタ部４１１のドレイン−ソース間に出力電流が流れ始める。そして、時刻ｔ２において出力電流が短絡を判定するための閾値電流Ｉｔｈを超える。なお、制御部１５０は、所定のフィルタ時間の間、出力電流が閾値電流Ｉｔｈを超えた状態を維持していることを以って、パワースイッチング素子４１０が短絡状態にあると判断する。従来では、このフィルタ時間の間、ゲート電圧が予め決められた一定値にクランプされる。このため、出力電流の値は、決められたゲート電圧に対応した一定値となり、閾値電流Ｉｔｈに較べて過剰に大きく設定されていると、フィルタ時間における短絡エネルギーが必要以上に大きくなる虞がある。

これに対して、本実施形態における制御部１５０は、電圧検出部１４０により検出される検出電圧（ドレイン−ソース間の出力電圧Ｖｄｓあるいはそれに相関する電圧）に基づいて、クランプすべきゲート電圧の電圧値を制御するのである。すなわち、図６に示すように、制御部１５０は、出力電流が閾値電流Ｉｔｈを超えつつも、その超え幅が短絡の検出に最低限必要な値となるようにゲート電圧を調整する。なお、上記したように、制御部１５０は、クランプ回路１２０における可変電源１２３の生成する参照電圧Ｖｒｅｆを調整してクランプ電圧を決める。クランプ電圧の決定のされ方については追って詳述する。

制御部１５０は、時刻ｔ２の後にゲート電圧がクランプ電圧となるようにクランプ回路１２０を制御する。結果、時刻ｔ３においてゲート電圧はクランプ電圧（参照電圧Ｖｒｅｆに等しい）となる。

クランプ電圧に対応した出力電流がフィルタ時間（ｔ４−ｔ２）の間維持されると、制御部１５０はパワースイッチング素子４１０が短絡状態にあると判断する。そして、制御部１５０は、時刻ｔ４において、パワースイッチング素子４１０へのゲート電圧の印加を停止してパワースイッチング素子４１０をオフする。

ここで、図７を参照して、クランプ回路１２０により調整されるクランプ電圧（＝Ｖｒｅｆ）の決定のされ方について説明する。

図７は、パワースイッチング素子４１０のＩ−Ｖ特性を示した図であり、ゲート電圧Ｖｇを１０Ｖから１４Ｖまで１Ｖ刻みで５つの水準について図示している。図７に示すように、パワースイッチング素子４１０の出力電流は、同じゲート電圧Ｖｇであれば出力電圧Ｖｄｓが大きくなるほど大きくなる。また、出力電流は、ゲート電圧Ｖｇが大きいほど大きくなる。

制御部１５０は、出力電圧Ｖｄｓを均等に分割する電圧Ｖ１〜Ｖ６に対して、次のようにクランプすべきゲート電圧を決定する。すなわち、制御部１５０は、出力電圧としてＶ１≦Ｖｄｓ＜Ｖ２が検出されたときにはＶｒｅｆ（＝Ｖｇ）＝１４Ｖに設定し、出力電圧としてＶ２≦Ｖｄｓ＜Ｖ３が検出されたときにはＶｒｅｆ＝１３Ｖに設定し、出力電圧としてＶ３≦Ｖｄｓ＜Ｖ４が検出されたときにはＶｒｅｆ＝１２Ｖに設定し、出力電圧としてＶ４≦Ｖｄｓ＜Ｖ５が検出されたときにはＶｒｅｆ＝１１Ｖに設定し、出力電圧としてＶ５≦Ｖｄｓ＜Ｖ６が検出されたときにはＶｒｅｆ＝１０Ｖに設定する。すなわち、ある出力電圧Ｖｄｓの範囲において、出力電流が閾値電流Ｉｔｈを超えるようにしつつも、できるだけ小さいゲート電圧を選択する。これにより、それぞれの出力電圧Ｖｄｓの範囲において、ドレイン−ソース間を流れる出力電流を、図７に実線で示すように、短絡の判断に最低限必要な電流値にすることができる。

従来であれば、例えば出力電圧がＶ１≦Ｖｄｓ＜Ｖ２となる場合を保証するために、ゲート電圧のクランプ電圧を一律で１４Ｖとする必要がある。これは、出力電圧がＶ５≦Ｖｄｓ＜Ｖ６となる状況においては、短絡の検出という用途では過剰なゲート電圧であり、短絡エネルギーが大きくなる要因となる。

本実施形態における制御部１５０は、均等に割り振られた出力電圧Ｖｄｓ、すなわちＶ１〜Ｖ６に対して、各電圧範囲に対応したクランプ電圧をゲート電圧として採用する。具体的には、出力電圧Ｖｄｓが高いほど、ゲート電圧を低く設定する。このため、ゲート電圧が一律に設定される形態に較べて短絡エネルギーを抑制することができる。

なお、本実施形態では、出力電圧Ｖｄｓの割り振りを離散的とし、結果的に選択されるゲート電圧Ｖｇも離散的に設定される例を示した。具体的には、選択されるゲート電圧Ｖｇが１Ｖ刻みである例を示したが、これは一例であって、ゲート電圧Ｖｇの値は離散的である必要はない。選択されたゲート電圧Ｖｇにおいて、出力電流が短絡を判定するための閾値電流Ｉｔｈを超えるようになっていれば良い。出力電圧Ｖｄｓの割り振りや対応するゲート電圧Ｖｇの刻みはより細分化されていることが好ましく、より好適には、出力電圧Ｖｄｓに対してゲート電圧Ｖｇが連続的に変化すると良い。また、パワースイッチング素子４１０のＩ−Ｖ特性については、素子ごとの特性データを図示しないメモリなどに予め記憶しておくと良い。

また、このような動作による短絡エネルギーの抑制効果は、短絡時の飽和電流が出力電圧に強く依存するパワースイッチング素子に対して特に有効である。例えば、ＳｉＣやＧａＮ、ダイヤモンドを主成分とするワイドバンドギャップ半導体では、Ｓｉを主成分とする一般的な半導体に較べて絶縁破壊電界が高いことから、抵抗成分となるドリフト層を薄膜化できる。このため、相対的にチャネル抵抗が全体に占める割合が大きくなる。よって、素子全体を低抵抗化するためにはチャネル長を短くする必要がある。チャネル長が短くなると、短絡時の飽和電流が出力電圧により強く依存するようになる。つまり、上記したような制御部１５０の動作は、パワースイッチング素子がワイドバンドギャップ半導体を主成分として構成される場合に特に有効である。

（変形例１）
第１実施形態では、図７に示すように、出力電圧Ｖｄｓを均等に分割するＶ１〜Ｖ６に基づいて、クランプすべきゲート電圧Ｖｇを決定する例を示した。ここで、出力電圧Ｖｄｓは均等に分割されなくともよく、図８に示すように、出力電圧Ｖｄｓが高くなるほど、細分化するように電圧Ｖ７〜Ｖ１２を決めても良い。つまり、Ｖ８−Ｖ７よりもＶ９−Ｖ８が小さくなり、同様に、Ｖ１２−Ｖ１１はさらに小さくなるように、出力電圧Ｖｄｓを割り振る。

そして、次のようにクランプすべきゲート電圧を決定する。すなわち、制御部１５０は、出力電圧としてＶ７≦Ｖｄｓ＜Ｖ８が検出されたときにはＶｒｅｆ（＝Ｖｇ）＝１４Ｖに設定し、出力電圧としてＶ８≦Ｖｄｓ＜Ｖ９が検出されたときにはＶｒｅｆ＝１３Ｖに設定し、出力電圧としてＶ９≦Ｖｄｓ＜Ｖ１０が検出されたときにはＶｒｅｆ＝１１Ｖに設定し、出力電圧としてＶ１０≦Ｖｄｓ＜Ｖ１１が検出されたときにはＶｒｅｆ＝１０Ｖに設定し、出力電圧としてＶ１１≦Ｖｄｓ＜Ｖ１２が検出されたときにはＶｒｅｆ＝９．５Ｖに設定する。

これにより、それぞれの出力電圧Ｖｄｓの範囲において、ドレイン−ソース間を流れる出力電流を、図８に実線で示す電流値にすることができる。

この例では、第１実施形態のように出力電圧Ｖｄｓを均等に割り振る形態に較べて、出力電圧Ｖｄｓが比較的高い領域において、出力電流をより小さくするように、ゲート電圧を細かく設定することができる。出力電圧Ｖｄｓが比較的高い領域では、短絡エネルギーが高くなる。このため、出力電流をできるだけ小さくするようにゲート電圧を詳細に決めることができる本変形例は、第１実施形態に較べて短絡エネルギーをより抑制することができる。

（第２実施形態）
第１実施形態およびその変形例では、クランプ電圧を出力電圧Ｖｄｓのみに基づいて決定する例について説明した。これに対して、本実施形態における半導体装置１００における制御部１５０に、パワースイッチング素子４１０の温度に関する情報と、モータ２００の負荷に関する情報が入力されている。

制御部１５０は、電圧検出部１４０が検出する出力電圧Ｖｄｓに加えて、パワースイッチング素子４１０の温度、および、モータ２００の負荷状況に基づいて、参照電圧Ｖｒｅｆ（＝クランプ電圧）を決定する。

例えば、パワースイッチング素子４１０の素子温度が低いほど、制御部１５０は参照電圧Ｖｒｅｆを小さく設定する。これは、同一の出力電圧Ｖｄｓであっても素子温度が低いほど出力電流が大きくなるためである。

また、モータ２００のトルクが大きい、あるいは出力が大きいなどでモータ２００の負荷が大きいほど、制御部１５０は参照電圧Ｖｒｅｆを小さく設定する。モータ２００の負荷が大きいとは、電圧コンバータ回路４００におけるパワースイッチング素子４１０のスイッチング直列回路の両端電圧（ＶＨ）が大きいことを意味し、パワースイッチング素子４１０の出力電圧Ｖｄｓが大きいことを意味する。よって、負荷が大きい場合には、制御部１５０が参照電圧Ｖｒｅｆをより小さく設定する。

（第３実施形態）
上記した各実施確認および変形例では、パワースイッチング素子４１０にゲート電圧を印加するにあたり、そのクランプ電圧（＝参照電圧Ｖｒｅｆ）の選択のために参照される特性値として、パワースイッチング素子４１０のドレイン−ソース間電圧Ｖｄｓを用いる例について説明した。

しかしながら、クランプ電圧の選択のために参照される電圧はＶｄｓに限定されるものではなく、例えば、電圧コンバータ回路４００におけるパワースイッチング素子４１０のスイッチング直列回路の両端電圧（ＶＨ）を採用しても良い。

図９に示すように、電圧ＶＨは、電圧コンバータ回路４００における両端電圧を取得する検出回路７００により検出される。検出される電圧はコンデンサ６１０の両端電圧に等しい。半導体装置１００の制御部１５０には、出力電圧Ｖｄｓのかわりに電圧ＶＨが入力され、電圧ＶＨに基づいて参照電圧Ｖｒｅｆの大きさを制御する。検出回路７００には、一般的な電圧検出回路を用いることができる。

電圧ＶＨはモータ２００の負荷状況も反映した値である。このため、電圧ＶＨに基づいてクランプ電圧を決定する形態であれば、第２実施形態に記載のように、制御部１５０が改めてモータ２００の負荷状況に関する情報を参照する必要がない。また、電圧ＶＨは、本明細書で説明するゲート電圧の制御以外にも、例えば車両の制御のために用いられる特性値であるから、クランプ電圧の決定のために専用の検出回路や制御機構を設ける必要がない。このように、クランプ電圧を決定するために出力電圧Ｖｄｓを参照する構成に較べて、より簡素な構成でクランプ電圧の決定を行うことができる。

なお、電圧ＶＨはパワースイッチング素子４１０の出力電圧Ｖｄｓに相関するから、制御部１５０は、図６〜図８を参照して説明した第１実施形態と同様の制御によりクランプ電圧を決定する。この際、パワースイッチング素子４１０のＩ−Ｖ特性は、電圧として電圧ＶＨを採用することになる。

（第４実施形態）
パワースイッチング素子４１０のターンオンが、ゲート電圧を２段階に遷移させて行われる形態について説明する。図１０に示すように、ターンオン時のゲート電圧の印加を２段階にする、いわゆるアクティブゲート制御においては、ゲート電圧を非印加の状態から第１電圧に遷移させる１段目の印加でドライバ回路１１０のドライブ能力を比較的高く設定する。そして、ゲート電圧を第１電圧の状態から第２電圧に遷移させる２段目の印加では、ドライブ能力を１段目の遷移に較べて小さく設定する。これによりゲート電圧を印加する総時間を短縮しつつゲート電圧のオーバーシュートを抑制してターンオンにおける消費電力を低減するものである。

制御部１５０は、ゲート電圧が第１電圧に達した時点でパワースイッチング素子４１０の出力電流が閾値電流Ｉｔｈを超えた場合には、上記した各実施形態と同様に短絡を判断するフェーズに移行する。つまり、クランプ回路１３０を制御してゲート電圧をクランプする制御を行う。本実施形態では、制御部１５０は、２段目のゲート電圧である第２電圧がクランプ電圧（＝参照電圧Ｖｒｅｆ）となるようにクランプ回路１３０を制御する。

これにより、アクティブゲート制御を実現しつつ、短絡を判定する際の出力電流の大きさを判定のための必要最低限に抑制することができ、短絡エネルギーを低減することができる。

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

上記した各実施形態では、モータ２００の駆動に供される電力変換装置について、電圧回路４００に半導体装置１００を採用する例について示したが、半導体装置１００の効果は、スイッチング素子のゲート電圧を制御して負荷に流れる電流を制御する装置に対して有効であり、電力変換装置に限定されるものではない。

また、クランプ回路１２０の具体的な構成について、図２に示したようなオペアンプ１２１を用いた負帰還のフィードバック回路を例に示したが、パワースイッチング素子４１０のゲート端子に対して、電荷の注入や引き抜きを制御できる回路であれば良い。

出力電流検出部１３０および電圧検出部１４０についても同様に、図４および図５に示したようなコンパレータを用いた構成に限定されるものではない。

１００…半導体装置，１１０…ドライバ回路，１２０…クランプ回路，１３０…出力電流検出部，１４０…電圧検出部，１５０…制御部，４１０…パワースイッチング素子

Claims (7)

1. ゲート端子を有し、前記ゲート端子へのゲート電圧の印加により出力端子間に出力電流が流れるパワースイッチング素子（４１０）のオンオフを制御する半導体装置であって、
   前記出力電流に相関する電流値を検出する出力電流検出部（１３０）と、
   前記パワースイッチング素子の出力端子間電圧、あるいは、前記出力端子間電圧に相関する電圧を検出する電圧検出部（１４０）と、
   前記ゲート電圧を所定の値にクランプするクランプ回路（１２０）と、
   前記電圧検出部により検出された検出電圧に基づいて前記クランプ回路を制御して前記ゲート電圧を調整する制御部と、を備え、
   前記制御部は、前記検出電圧に対応し、前記パワースイッチング素子の短絡時において流れる前記出力電流が前記パワースイッチング素子の短絡を検出するための閾値電流を超えるようにしつつ、できるだけ小さい電圧に設定された前記ゲート電圧となるように前記クランプ回路を制御する半導体装置。
2. 前記制御部は、前記パワースイッチング素子の出力端子間電圧、あるいは、前記出力端子間電圧に相関する電圧、に対して連続的に前記ゲート電圧を決定する請求項１に記載の半導体装置。
3. 前記制御部は、前記パワースイッチング素子の出力端子間電圧、あるいは、前記出力端子間電圧に相関する電圧、に対して離散的に前記ゲート電圧を決定する請求項１に記載の半導体装置。
4. 前記制御部は、均等に割り振られた前記パワースイッチング素子の出力端子間電圧、あるいは、前記出力端子間電圧に相関する電圧、に対して、対応した前記ゲート電圧を決定する請求項３に記載の半導体装置。
5. 前記制御部は、前記検出電圧が高くなるにつれて細分化して割り振られた前記パワースイッチング素子の出力端子間電圧、あるいは、前記出力端子間電圧に相関する電圧、に対して、対応した前記ゲート電圧を決定する請求項３に記載の半導体装置。
6. 前記パワースイッチング素子はワイドバンドギャップ半導体により構成される素子である請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記クランプ回路は、オペアンプ（１２１）と、ＭＯＳトランジスタ（１２２）と、参照電圧を生成する可変電源（１２３）と、を有し、
   前記パワースイッチング素子のゲート端子は前記オペアンプにおける非反転入力端子には接続され、
   前記ＭＯＳトランジスタにおけるドレイン端子は前記オペアンプの非反転入力端子に接続されるとともに、前記パワースイッチング素子のゲート端子に接続され、
   前記ＭＯＳトランジスタにおけるソース端子は前記ゲート電圧よりも低い電圧とされた基準電位に接続され、
   前記オペアンプの反転入力端子は、前記可変電源が接続されて前記参照電圧とされ、
   前記制御部は、前記参照電圧を決定することで前記ゲート電圧を調整する請求項１〜６のいずれか１項に記載の半導体装置。

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