[go: up one dir, main page]

JP2018032760A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2018032760A
JP2018032760A JP2016164586A JP2016164586A JP2018032760A JP 2018032760 A JP2018032760 A JP 2018032760A JP 2016164586 A JP2016164586 A JP 2016164586A JP 2016164586 A JP2016164586 A JP 2016164586A JP 2018032760 A JP2018032760 A JP 2018032760A
Authority
JP
Japan
Prior art keywords
gate electrode
film
insulating film
semiconductor device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016164586A
Other languages
English (en)
Other versions
JP6713878B2 (ja
JP2018032760A5 (ja
Inventor
直 山口
Sunao Yamaguchi
直 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2016164586A priority Critical patent/JP6713878B2/ja
Priority to US15/602,448 priority patent/US10186518B2/en
Priority to CN201710614700.3A priority patent/CN107785377B/zh
Priority to TW106127516A priority patent/TW201820590A/zh
Priority to KR1020170105955A priority patent/KR20180023831A/ko
Publication of JP2018032760A publication Critical patent/JP2018032760A/ja
Publication of JP2018032760A5 publication Critical patent/JP2018032760A5/ja
Application granted granted Critical
Publication of JP6713878B2 publication Critical patent/JP6713878B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/696—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes having at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H10P14/6328—
    • H10P14/6529—
    • H10P14/6686—
    • H10P14/6903—
    • H10P14/69215—
    • H10P14/6922—
    • H10P14/6923—
    • H10P50/667—
    • H10P52/403—
    • H10P95/00—
    • H10P95/06—
    • H10P95/062—
    • H10P95/064—
    • H10P95/90—
    • H10W20/056—
    • H10W20/071—
    • H10W20/081—
    • H10W20/096—
    • H10W20/098—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Spectroscopy & Molecular Physics (AREA)

Abstract

【課題】半導体装置の性能や信頼性を向上させる。【解決手段】制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧを埋め込むように絶縁膜ＩＬ３を形成した後、第１研磨処理によって、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧの上面を露出する。次に、ゲート電極ＤＧを除去して形成された溝内に金属膜を埋め込み、第２研磨処理をすることで、金属膜からなるゲート電極を形成する。絶縁膜ＩＬ３は、ギャップ埋め込み特性の高いＯ３−ＴＥＯＳ膜として、絶縁膜ＩＬ３内のシームの発生を低減する。さらに、第１研磨処理前に、Ｏ３−ＴＥＯＳ膜を酸化雰囲気で熱処理することで、第２研磨処理での絶縁膜ＩＬ３のディッシングを低減する。【選択図】図１５

Description

本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造方法に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性メモリのメモリセルを有する半導体装置として、ＭＩＳＦＥＴのゲート電極の下に、酸化膜で挟まれた電荷トラップ性絶縁膜を有するメモリセルが広く使用されている。このメモリセルは、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型と呼ばれ、単一ゲート型セルとスプリットゲート型セルがあり、マイコンの不揮発性メモリとして用いられている。
マイコンの低消費電力化、高速化に伴い、ロジック回路部には、メタルゲート電極および高誘電率膜（ｈｉｇｈ−ｋ膜）を含むトランジスタが用いられる。このトランジスタの形成方法には、基板上に形成した多結晶シリコン膜からなるダミーゲート電極を用いてソース領域およびドレイン領域を形成した後、当該ダミーゲート電極をメタルゲート電極に置換する、いわゆるゲートラストプロセスが知られている。
つまり、ダミーゲート電極を有するトランジスタを層間絶縁膜で覆い、その後、層間絶縁膜の上面を研磨してダミーゲート電極の上面を露出させる。そして、ダミーゲート電極を除去し、そこにメタルゲート電極を埋め込むことで、メタルゲート電極を有するＭＩＳＦＥＴを形成する。この時、隣接するダミーゲート電極間を埋め込む層間絶縁膜として、ギャップ埋め込み特性が良好なＯ３−ＴＥＯＳ膜が用いられている。
特許文献１（特開２００１−２４４２６４号公報）には、配線パターン間のギャップ埋め込み特性を向上させたＴＥＯＳ膜が開示されている。
特開２００１−２４４２６４号公報
本願発明者が検討中の不揮発性メモリを有する半導体装置は、複数のメモリセルを含むメモリセル領域と、複数のＭＩＳＦＥＴを含む周辺回路領域（ロジック回路部、ロジック回路領域）と、を有している。
メモリセル領域には、互いに直交する第１方向と第２方向に沿って、複数のメモリセルが行列状に配置されている。各メモリセルは、半導体基板上に第１ゲート絶縁膜を介して形成され、第１方向に延在する制御ゲート電極と、半導体基板上に電荷蓄積領域を含む第２ゲート絶縁膜を介して形成され、第１方向に延在するメモリゲート電極と、制御ゲート電極およびメモリゲート電極を挟むように半導体基板の表面に形成された一対の半導体領域（ソース領域およびドレイン領域）と、を有している。そして、隣接するメモリセルの隣接する制御ゲート電極間および隣接するメモリゲート電極間、は、Ｏ３−ＴＥＯＳ膜からなる層間絶縁膜で埋まっている。
しかしながら、不揮発性メモリを有する半導体装置の微細化、高集積化に伴い、例えば、隣接する制御ゲート電極の間隔が狭くなると、隣接する制御ゲート電極間に存在するスペース（空間）のアスペクト比が高くなる。そのため、隣接する制御ゲート電極間の層間絶縁膜に、第１方向に沿って、「シーム（seam）」と呼ばれる隙間（空間）が発生し、後述するプラグ電極の短絡に繋がることが本願発明者により確認された。
したがって、Ｏ３−ＴＥＯＳ膜からなる層間絶縁膜のギャップ埋め込み特性を一層向上させ、前述の「シーム」の発生を低減または防止し、不揮発性メモリを有する半導体装置の信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置の製造方法は、制御ゲート電極、メモリゲート電極およびゲート電極を埋め込むように絶縁膜（層間絶縁膜）を形成した後、第１研磨処理で絶縁膜を研磨し、制御ゲート電極、メモリゲート電極およびゲート電極の上面を露出する。次に、ゲート電極を除去して形成された溝内に金属膜を埋め込み、第２研磨処理で、溝内に選択的に金属膜からなるゲート電極を形成する。絶縁膜は、ギャップ埋め込み特性の高いＯ３−ＴＥＯＳ膜として、絶縁膜内のシームの発生を低減する。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態１の半導体装置の製造工程を示すプロセスフロー図である。 実施の形態１の半導体装置の製造工程を示すプロセスフロー図である。 実施の形態１の半導体装置の製造工程を示すプロセスフロー図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置のＯ３−ＴＥＯＳ膜の相対エッチングレートを示すグラフである。 実施の形態１の半導体装置のＯ３−ＴＥＯＳ膜の比誘電率を示すグラフである。 実施の形態２の半導体装置の要部平面図である。 実施の形態２の半導体装置の製造工程中の要部断面図であり、実施の形態１の図４に対応している。 実施の形態２の半導体装置の製造工程中の要部断面図であり、実施の形態１の図１４に対応している。 実施の形態２の半導体装置の製造工程中の要部断面図であり、実施の形態１の図１５に対応している。 実施の形態２の半導体装置の製造工程中の要部断面図であり、実施の形態１の図１６に対応している。 実施の形態２の半導体装置の製造工程中の要部断面図であり、実施の形態１の図１９に対応している。 実施の形態２の半導体装置の製造工程中の要部断面図であり、実施の形態１の図２０に対応している。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。
本実施の形態の半導体装置の製造方法を、図面を参照して説明する。
図１〜図３は、本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。図４〜図２１は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図４〜図２１の断面図には、メモリセル領域１Ａおよび周辺回路領域１Ｂの要部断面図が示されており、半導体基板ＳＢにおいて、メモリセル領域１Ａに不揮発性メモリのメモリセルが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。図２２は、本実施の形態の半導体装置のメモリセル領域の要部平面図である。
メモリセル領域１Ａには、複数のスプリットゲート型のメモリセルが行列状（マトリックス状）に配置されており、メモリセルは、ｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）で構成されている。メモリセルは、半導体基板上にゲート絶縁膜を介して形成された制御ゲート電極と、半導体基板上に電荷蓄積領域を含むゲート絶縁膜を介して形成されたメモリゲート電極と、制御ゲート電極およびメモリゲート電極を挟むように半導体基板の表面に形成された一対の半導体領域（ソース領域およびドレイン領域）を有している。
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。後述するが、制御トランジスタは、例えば、シリコン膜（多結晶シリコン膜）からなる制御ゲート電極、そして、メモリトランジスタは、例えば、シリコン膜（多結晶シリコン膜）からなるメモリゲート電極を有している。
周辺回路領域１Ｂとは、不揮発性メモリ以外のロジック回路等の形成領域であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダなどが形成される。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
図４に示すように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図１のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離膜（素子分離領域）ＳＴを形成する（図１のステップＳ２）。
素子分離膜ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝ＳＴＲを形成した後、この素子分離用の溝ＳＴＲ内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離膜ＳＴを形成することができる。より具体的には、半導体基板ＳＢの主面に素子分離用の溝ＳＴＲを形成した後、半導体基板ＳＢ上に、この素子分離用の溝ＳＴＲを埋めるように、素子分離領域形成用の絶縁膜（例えば酸化シリコン膜）を形成する。それから、素子分離用の溝ＳＴＲの外部の絶縁膜（素子分離領域形成用の絶縁膜）を除去することで、素子分離用の溝ＳＴＲに埋め込まれた絶縁膜からなる素子分離膜ＳＴを形成することができる。素子分離膜ＳＴは、半導体基板ＳＢの主面において、素子が形成される活性領域を囲むように配置されている。つまり、素子間は、素子分離膜ＳＴで分離されている。素子分離膜ＳＴは、メモリセル領域１Ａと周辺回路領域１Ｂ間を電気的に分離するとともに、メモリセル領域１Ａにおいて、メモリセル間を、周辺回路領域１Ｂにおいて、複数のＭＩＳＦＥＴ間を電気的に分離している。
次に、図５に示すように、半導体基板ＳＢのメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図１のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、同じ導電型であるため、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。図示しないが、メモリセル領域１Ａのｐ型ウエルＰＷ１は、平面視および断面視において、ｎ型ウエルで覆われており、周辺回路領域１Ｂのｐ型ウエルＰＷ２とは、電気的に分離されている。
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜ＧＩを形成する（図１のステップＳ４）。
絶縁膜ＧＩは、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成し、絶縁膜ＧＩの形成膜厚は、例えば２〜３ｎｍ程度とすることができる。絶縁膜ＧＩは、熱酸化法、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法、あるいは、プラズマ窒化法により形成することができる。絶縁膜ＧＩを、熱酸化法により形成した場合には、素子分離膜ＳＴ上には絶縁膜ＧＩは形成されない。
他の形態として、ステップＳ４において、周辺回路領域１Ｂの絶縁膜ＧＩを、メモリセル領域１Ａの絶縁膜ＧＩとは別の工程で、異なる膜厚で形成することもできる。
次に、図６に示すように、半導体基板ＳＢの主面（主面全面）上に、すなわちメモリセル領域１Ａおよび周辺回路領域１Ｂの絶縁膜ＧＩ上に、シリコン膜ＰＳ１を形成（堆積）する（図１のステップＳ５）。
シリコン膜ＰＳ１は、後述の制御ゲート電極ＣＧを形成するための導電膜である。また、シリコン膜ＰＳ１は、後述のゲート電極ＤＧを形成するための導電膜を兼ねている。すなわち、シリコン膜ＰＳ１により、後述する制御ゲート電極ＣＧおよびゲート電極ＤＧが形成される。
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ１の堆積膜厚は、例えば５０〜１００ｎｍ程度とすることができる。シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。メモリセル領域１Ａおよびシャント領域ＳＨのシリコン膜ＰＳ１は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。
次に、半導体基板ＳＢの主面（主面全面）上に、すなわちシリコン膜ＰＳ１上に、絶縁膜ＩＬ１を形成（堆積）する（図１のステップＳ６）。
絶縁膜ＩＬ１は、後述のキャップ絶縁膜ＣＰ１，ＣＰ２を形成するための絶縁膜である。絶縁膜ＩＬ１は、例えば窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ１の堆積膜厚は、例えば２０〜５０ｎｍ程度とすることができる。ステップＳ５，Ｓ６を行うことにより、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１との積層膜ＬＦが形成された状態になる。ここで、積層膜ＬＦは、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１とからなる。
次に、積層膜ＬＦを、すなわち絶縁膜ＩＬ１およびシリコン膜ＰＳ１を、フォトリソグラフィ技術およびエッチング技術によりパターニングして、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とを有する積層体（積層構造体）ＬＭ１をメモリセル領域１Ａに形成する（図１のステップＳ７）。
ステップＳ７は、次のようにして行うことができる。すなわち、まず、図６に示すように、絶縁膜ＩＬ１上にフォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ１を形成する。このフォトレジストパターンＰＲ１は、メモリセル領域１Ａにおける制御ゲート電極ＣＧ形成予定領域と、周辺回路領域１Ｂ全体に形成される。それから、このフォトレジストパターンＰＲ１をエッチングマスクとして用いて、メモリセル領域１Ａにおけるシリコン膜ＰＳ１と絶縁膜ＩＬ１との積層膜ＬＦをエッチング（好ましくはドライエッチング）してパターニングし、その後、このフォトレジストパターンＰＲ１を除去する。これにより、図７に示すように、メモリセル領域１Ａに、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。
積層体ＬＭ１は、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とからなり、メモリセル領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＧＩを介して形成される。制御ゲート電極ＣＧとキャップ絶縁膜ＣＰ１とは、平面視では、ほぼ同じ平面形状を有しており、平面視で重なっている。
ステップＳ７を行うと、メモリセル領域１Ａにおいては、積層体ＬＭ１となる部分以外のシリコン膜ＰＳ１および絶縁膜ＩＬ１は除去される。一方、フォトレジストパターンＰＲ１は、周辺回路領域１Ｂにおいては、周辺回路領域１Ｂ全体に形成される。このため、ステップＳ７を行っても、周辺回路領域１Ｂにおいては、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１との積層膜ＬＦ１は、除去されずに、従ってパターニングされずに、そのまま残存する。周辺回路領域１Ｂに残存する積層膜ＬＦを、符号ＬＦ１を付して積層膜ＬＦ１と称することとする。
メモリセル領域１Ａにおいて、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成され、制御ゲート電極ＣＧは、制御トランジスタ用のゲート電極である。制御ゲート電極ＣＧの下に残存する絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜となる。従って、メモリセル領域１Ａにおいて、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成された状態となる。
メモリセル領域１Ａにおいて、積層体ＬＭ１で覆われた部分以外の絶縁膜ＧＩ、すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＩは、ステップＳ７のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
次に、図８に示すように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と積層体ＬＭ１の表面（上面および側面）上とに、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図１のステップＳ８）。
周辺回路領域１Ｂでは、積層膜ＬＦ１が残存しているので、この積層膜ＬＦ１の表面（上面および側面）上にも絶縁膜ＭＺが形成され得る。このため、ステップＳ８において、絶縁膜ＭＺは、半導体基板ＳＢ上において、メモリセル領域１Ａの積層体ＬＭ１および周辺回路領域１Ｂの積層膜ＬＦ１を覆うように形成される。
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜ＭＺは、酸化シリコン膜（酸化膜）ＭＺ１と、酸化シリコン膜ＭＺ１上に形成された窒化シリコン膜（窒化膜）ＭＺ２と、窒化シリコン膜ＭＺ２上に形成された酸化シリコン膜（酸化膜）ＭＺ３との積層膜からなる。酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
なお、図面を見やすくするために、図８では、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＭＺ２を例示しているが、窒化シリコン膜に限定されるものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層または電荷蓄積部として使用することもできる。また、シリコンナノドットで電荷蓄積層または電荷蓄積部を形成することもできる。
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜ＭＺ１を熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜ＭＺ１上に窒化シリコン膜ＭＺ２をＣＶＤ法で堆積し、更に窒化シリコン膜ＭＺ２上に酸化シリコン膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。これにより、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜からなる絶縁膜ＭＺを形成することができる。
酸化シリコン膜ＭＺ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＭＺ２の厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＭＺ３の厚みは、例えば２〜１０ｎｍ程度とすることができる。最後の酸化膜、すなわち絶縁膜ＭＺのうちの最上層の酸化シリコン膜ＭＺ３は、例えば窒化膜（絶縁膜ＭＺのうちの中間層の窒化シリコン膜ＭＺ２）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。絶縁膜ＭＺは、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能する。
次に、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、メモリセル領域１Ａにおいては積層体ＬＭ１を覆うように、周辺回路領域１Ｂにおいては積層膜ＬＦ１を覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成（堆積）する（図１のステップＳ９）。
シリコン膜ＰＳ２は、メモリトランジスタのゲート電極用の導電膜である。シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の堆積膜厚は、例えば３０〜１５０ｎｍ程度とすることができる。
また、シリコン膜ＰＳ２は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、不純物が導入されて低抵抗の半導体膜（ドープトポリシリコン膜）とされている。シリコン膜ＰＳ２は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、異方性ドライドライエッチング、異方性エッチング）する（図１のステップＳ１０）。
ステップＳ１０のエッチバック工程により、シリコン膜ＰＳ２がエッチバックされることで、積層体ＬＭ１の両方の側壁上に絶縁膜ＭＺを介してシリコン膜ＰＳ２がサイドウォールスペーサ状に残され、メモリセル領域１Ａの他の領域のシリコン膜ＰＳ２が除去される。これにより、図９に示すように、メモリセル領域１Ａにおいて、積層体ＬＭ１の両方の側壁のうち、一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成され、また、他方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＰが形成される。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して積層体ＬＭ１と隣り合うように形成される。積層体ＬＭ１は、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とからなるため、メモリゲート電極ＭＧは、絶縁膜ＭＺを介して制御ゲート電極ＣＧおよびキャップ絶縁膜ＣＰ１と隣り合うように形成される。
また、周辺回路領域１Ｂに残存させている積層膜ＬＦ１の側壁上にも、絶縁膜ＭＺを介してシリコンスペーサＳＰが形成される。
シリコンスペーサＳＰは、導電体からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとシリコンスペーサＳＰとは、積層体ＬＭ１の互いに反対側となる側壁上に形成されており、積層体ＬＭ１を挟んでほぼ対称な構造を有している。
ステップＳ１０のエッチバック工程を終了した段階で、メモリゲート電極ＭＧおよびシリコンスペーサＳＰの高さは、制御ゲート電極ＣＧの高さよりも高いことが好ましい。メモリゲート電極ＭＧの高さを、制御ゲート電極ＣＧの高さよりも高くしておくことで、後述のステップＳ２０の研磨工程において、メモリゲート電極ＭＧの上部を的確に露出させることができ、メモリゲート電極ＭＧの露出不良を防止できる。
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、そのフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰを除去する（図２のステップＳ１１）。その後、そのフォトレジストパターンを除去する。ステップＳ１１のエッチング工程により、図１０に示すように、シリコンスペーサＳＰが除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。また、積層体ＬＦ１の側壁のシリコンスペーサＳＰは除去される。
次に、図１０に示すように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図２のステップＳ１２）。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび積層体ＬＭ１間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図１０からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと積層体ＬＭ１の間の領域の、両領域にわたって絶縁膜ＭＺが連続的に延在している。
メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜として機能する。
次に、周辺回路領域１Ｂの積層膜ＬＦ１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、図１１に示すように、ゲート電極ＤＧとゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２とを有する積層体（積層構造体）ＬＭ２を周辺回路領域１Ｂに形成する（図２のステップＳ１３）。
ステップＳ１３のパターニング工程は、例えば次のようにして行うことができる。すなわち、まず、半導体基板ＳＢの主面上に、フォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、メモリセル領域１Ａ全体と、周辺回路領域１Ｂにおけるゲート電極ＤＧ形成予定領域と、に形成される。このため、メモリゲート電極ＭＧおよび積層体ＬＭ１は、このフォトレジストパターンで覆われることになる。それから、このフォトレジストパターンをエッチングマスクとして用いて、周辺回路領域１Ｂにおけるシリコン膜ＰＳ１と絶縁膜ＩＬ１との積層膜ＬＦ１をエッチング（好ましくはドライエッチング）してパターニングし、その後、このフォトレジストパターンを除去する。これにより、図１１に示すように、パターニングされたシリコン膜ＰＳ１からなるゲート電極ＤＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ２との積層体ＬＭ２が、周辺回路領域１Ｂに形成される。
積層体ＬＭ２は、ゲート電極ＤＧとゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２とからなり、周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＩを介して形成される。ゲート電極ＤＧとキャップ絶縁膜ＣＰ２とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。なお、ゲート電極ＤＧは、ダミーのゲート電極（擬似的なゲート電極）であり、後で除去される。このため、ゲート電極ＤＧは、ダミーゲート電極と称することができる。また、ゲート電極ＤＧは、後で除去されて後述のゲート電極ＧＥに置き換えられるため、リプレイスメントゲート電極（Replacement Gate Electrode）または置換用ゲート電極とみなすこともできる。
周辺回路領域１Ｂにおいて、積層体ＬＭ２で覆われた部分以外の絶縁膜ＧＩは、ステップＳ１３のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
このようにして、周辺回路領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、絶縁膜ＧＩを介して、ゲート電極ＤＧとゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２とを有する積層体ＬＭ２が形成される。
このようにして、図１１に示すように、メモリセル領域１Ａにおいて、半導体基板ＳＢ上に絶縁膜ＧＩを介して制御ゲート電極ＣＧが形成され、半導体基板ＳＢ上に絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成される。さらに、周辺回路領域１Ｂにおいて、半導体基板ＳＢ上に絶縁膜ＧＩを介してゲート電極ＤＧが形成される。そして、制御ゲート電極ＣＧ上にはキャップ絶縁膜ＣＰ１が形成され、ゲート電極ＤＧ上にはキャップ絶縁膜ＣＰ２が形成された状態となっている。
次に、図１２に示すように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３を、イオン注入法などを用いて形成する（図２のステップＳ１４）。
ステップＳ１４において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、積層体ＬＭ１、メモリゲート電極ＭＧおよび積層体ＬＭ２をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入法で導入することにより、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３を形成することができる。この際、ｎ−型半導体領域ＥＸ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａにおいて、積層体ＬＭ１がマスク（イオン注入阻止マスク）として機能することにより、制御ゲート電極ＣＧの側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ３は、周辺回路領域１Ｂにおいて、積層体ＬＭ２がマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＤＧの両側壁に自己整合して形成される。ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能し、ｎ−型半導体領域ＥＸ３は周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とｎ−型半導体領域ＥＸ３とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
次に、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁上と、積層体ＬＭ２の側壁上とに、側壁絶縁膜として、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する（図２のステップＳ１５）。サイドウォールスペーサＳＷは、側壁絶縁膜とみなすことができる。
ステップＳ１５のサイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、半導体基板ＳＢの主面全面上に絶縁膜ＩＬ２を形成（堆積）する。絶縁膜ＩＬ２は、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ２は、半導体基板ＳＢ上に、メモリゲート電極ＭＧ、積層体ＬＭ１,ＬＭ２を覆うように形成される。それから、図１３に示すように、この絶縁膜ＩＬ２を、異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性ドライエッチング）する。これにより、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁上と、積層体ＬＭ２の側壁上とに、選択的にこの絶縁膜ＩＬ２が残存して、サイドウォールスペーサＳＷが形成される。サイドウォールスペーサＳＷは、メモリセル領域１Ａにおいて、積層体ＬＭ１の側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側壁上とに形成される。そして、サイドウォールスペーサＳＷは、周辺回路領域１Ｂにおいて、積層体ＬＭ２の両側壁上に形成される。
次に、図１３に示すように、ｎ＋型半導体領域（不純物拡散層）ＳＤ１，ＳＤ２，ＳＤ３を、イオン注入法などを用いて形成する（図２のステップＳ１６）。
ステップＳ１６において、例えば、ヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物を、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２、およびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入法で導入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３を形成することができる。この際、ｎ＋型半導体領域ＳＤ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと、メモリゲート電極ＭＧ上のサイドウォールスペーサＳＷと、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷと、がマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ２は、メモリセル領域１Ａにおいて、積層体ＬＭ１とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ３は、周辺回路領域１Ｂにおいて、積層体ＬＭ２とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ２の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ（Lightly doped Drain）構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とｎ＋型半導体領域ＳＤ３は、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とを同じイオン注入で形成し、ｎ＋型半導体領域ＳＤ３を他のイオン注入で形成することもできる。
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域が形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域が形成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ３は、ｎ−型半導体領域ＥＸ３よりも不純物濃度が高くかつ接合深さが深い。
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３およびｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図２のステップＳ１７）。
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルが形成される。一方、ゲート電極ＤＧは、ダミーのゲート電極であるため、周辺回路領域１ＢのＭＩＳＦＥＴは、ソース・ドレイン領域は形成されたが、最終的に使用するゲート電極（後述のゲート電極ＧＥ）は、まだ形成されていない。
次に、シリサイド層ＳＬ１を形成する（図２のステップＳ１８）。シリサイド層ＳＬ１は、次のようにして形成することができる。
まず、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上面（表面）上を含む半導体基板ＳＢの主面全面上に、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２、ならびにサイドウォールスペーサＳＷを覆うように、金属膜を形成（堆積）する。金属膜は、単体の金属膜（純金属膜）または合金膜とすることができ、好ましくは、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなるが、ニッケル白金合金膜（白金添加ニッケル膜）であれば、特に好ましい。金属膜は、スパッタリング法などを用いて形成することができる。
次に、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、およびメモリゲート電極ＭＧの各上層部分（表層部分）を金属膜と反応させる。これにより、図１４に示すように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、およびメモリゲート電極ＭＧの各上部（上面、表面、上層部）に、それぞれシリサイド層ＳＬ１が形成される。シリサイド層ＳＬ１は、例えばコバルトシリサイド層（金属膜がコバルト膜の場合）、ニッケルシリサイド層（金属膜がニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜がニッケル白金合金膜の場合）とすることができる。なお、白金添加ニッケルシリサイド層とは、白金が添加されたニッケルシリサイド層、すなわち白金を含有するニッケルシリサイド層であり、ニッケル白金シリサイド層と言うこともできる。その後、未反応の金属膜をウェットエッチングなどにより除去した後に、更に熱処理を行い、シリサイド層ＳＬ１を低抵抗化することもできる。
このように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、およびメモリゲート電極ＭＧの上部にシリサイド層ＳＬ１を形成し、それによって、ソース、ドレインの低抵抗化、およびメモリゲート電極ＭＧの低抵抗化を実現できる。
次に、図１５に示すように、半導体基板ＳＢの主面全面上に、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ３を形成（堆積）する（図２のステップＳ１９）。
絶縁膜ＩＬ３は、酸化シリコン膜からなり、例えばＣＶＤ法などを用いて形成することができる。なお、酸化シリコン膜は、隣接する制御ゲート電極間、隣接するメモリゲート電極間またはゲート電極ＤＧ間を、前述の「シーム」と呼ばれる隙間を発生させることなく埋めるために、Ｏ３−ＴＥＯＳ膜とすることが肝要である。
また、Ｏ３−ＴＥＯＳ膜の膜厚は、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上部において、Ｏ３−ＴＥＯＳ膜の上面が、積層構造体ＬＭ１およびＬＭ２のキャップ絶縁膜ＣＰ１およびＣＰ２の上面よりも高くなるように、十分に厚く堆積することが肝要である。もちろん、Ｏ３−ＴＥＯＳ膜の上面は、積層構造体ＬＭ１およびＬＭ２の制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧの上面よりも高くなっている。
Ｏ３−ＴＥＯＳ膜は、常圧化学気相成長法（ＡＰＣＶＤ：Atmospheric Pressure Chemical Vapor Deposition）又は準大気圧化学気相成長法（ＳＡＣＶＤ：Sub Atmospheric Chemical Vapor Deposition）により形成する。原料ガスとして、テトラエチルオルソシリケート（ＴＥＯＳ）とオゾン（Ｏ３）を用い、圧力：３００〜５００Ｔｏｒｒ、温度：４５０℃〜５５０℃の条件で実施する。なお、ＴＥＯＳのキャリアガスとしては、例えば、窒素（Ｎ２）を用いる。
また、本願発明者は、Ｏ３−ＴＥＯＳ膜中にＯ−Ｈ基が多量に含まれる程、ギャップ埋め込み特性が良好であるとの知見を有している。従って、本実施の形態では、シロキサン（Ｓｉ−Ｏ−Ｓｉ）基に対するシラノール（Ｓｉ−Ｏ−Ｈ）基の比率であるシラノール比率が１０％以上のＯ３−ＴＥＯＳ膜としている。因みに、従来のＯ３−ＴＥＯＳ膜では、シラノール基比率は、１０％未満、例えば、５〜８％となっている。なお、膜中にＯ−Ｈ基を多く含む膜は、成膜装置のチャンバー内への原料ガス注入から膜成長が開始するまでの時間（インキュベーション）を制御する（例えば、５秒以下とする）ことで実現出来ることを確認している。
しかしながら、前述の膜中にＯ−Ｈ基を多く含む膜は、ギャップ埋め込み特性が良好であるが、ウェットエッチングレートが高く（早く）、比誘電率が高いという物性を有する。本願発明者の検討により、前述のＯ３−ＴＥＯＳ膜を酸化雰囲気（Ｏ２、Ｈ２Ｏ、Ｈ２Ｏ２またはＯ３）、かつ、３００〜４００℃で熱処理することで、ウェットエッチングレートを低く（遅く）でき、かつ、比誘電率を低くできることが判明した。
図２３は、Ｏ３−ＴＥＯＳ膜の相対エッチングレートを示すグラフである。（ａ）は熱処理前のサンプル、（ｂ）は酸素（Ｏ２）雰囲気、４００℃、３ｈｒの熱処理をしたサンプル、（ｃ）は、過酸化水素（Ｈ２Ｏ２）雰囲気、４００℃、３ｈｒの熱処理をしたサンプルである。なお、エッチング液は、アンモニア過水およびアンモニア水である。酸化雰囲気で熱処理後のサンプル（ｂ）および（ｃ）は、熱処理前のサンプル（ａ）に比べ、ウェットエッチングレートが低く（遅く）なっていることが分かる。特に、（ｃ）のウェットエッチングレートは、（ａ）のおよそ１／２となっている。
また、図２４は、Ｏ３−ＴＥＯＳ膜の比誘電率を示すグラフである。熱処理前のサンプル（ａ）の比誘電率は７であったが、酸素（Ｏ２）雰囲気、４００℃、３ｈｒの熱処理を施した場合のサンプル（ｂ）では、比誘電率が５．５に低減している。さらに、過酸化水素（Ｈ２Ｏ２）雰囲気、４００℃、３ｈｒの熱処理を施したサンプル（ｃ）では、比誘電率が５以下に低減している。
上記サンプルの膜中の平均半径を陽電子消滅法で測定し、サンプル（ａ）は０．３０１ｎｍ、サンプル（ｂ）は０．２８７ｎｍ、サンプル（ｃ）は０．２７９ｎｍとなっていることを確認した。本願発明者は、Ｏ３−ＴＥＯＳ膜に酸化雰囲気で熱処理を施すことにより、脱水縮合反応が起こり、膜中のシラノール基の割合が減少し、シロキサン基の割合が増加する。脱水縮合反応により、Ｏ３−ＴＥＯＳ膜自体は収縮して硬化するため、ウェットエッチングレートが低く（遅く）なる。一方、Ｏ３−ＴＥＯＳ膜の収縮により個々のマイクロポアの半径（体積）が増加することによって比誘電率が減少するものと考えている。
つまり、Ｏ３−ＴＥＯＳ膜の形成後であって、次工程（図２のステップＳ２０の研磨（ＣＭＰ処理））の前に、Ｏ３−ＴＥＯＳ膜を酸化雰囲気で熱処理することが肝要である。
次に、絶縁膜ＩＬ３の上面を、ＣＭＰ法などを用いて研磨（研磨処理）する（図２のステップＳ２０）。ステップＳ２０の研磨工程により、図１６に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、および、ゲート電極ＤＧの各上面を露出させる。つまり、ステップＳ２０の研磨工程では、制御ゲート電極ＣＧおよびゲート電極ＤＧの上に形成されていたキャップ絶縁膜ＣＰ１,ＣＰ２は、完全に除去される。もちろん、キャップ絶縁膜ＣＰ１,ＣＰ２の側壁上に位置しているサイドウォールＳＷも一部除去される。また、メモリゲート電極ＭＧの上部に形成されていたシリサイド層ＳＬ１も除去される。
なお、前述のように、酸化雰囲気で熱処理を施されたＯ３−ＴＥＯＳ膜からなる絶縁膜ＩＬ３は、堆積直後に比べ、硬化されウェットエッチングレートが低くなっているため、研磨工程（図２のステップＳ２０）において、絶縁膜ＩＬ３の上面が制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧの上面に比べて、低く落ち込むのを低減または防止することができる。つまり、絶縁膜ＩＬ３のディンシングを低減できる。
次に、図１７に示すように、半導体基板ＳＢ上に所定のパターンを有する絶縁膜ＩＬ４を形成する（図３のステップＳ２１）。
絶縁膜ＩＬ４は、例えば窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ４は、平面視において、メモリセル領域１Ａ全体を覆い、周辺回路領域１Ｂにおいて、ゲート電極ＤＧを露出するパターンを有する。つまり、絶縁膜ＩＬ４は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆い、ゲート電極ＤＧを露出するパターンを有する。
次に、ゲート電極ＤＧをエッチングして除去する（図３のステップＳ２２）。ステップＳ２２のエッチングは、シリコンを選択的にエッチングする、例えば、アンモニア水を用いたウェットエッチングを実施する。ここで、前述のように、Ｏ３−ＴＥＯＳ膜からなる絶縁膜ＩＬ３のウェットエッチングレートを低くしているので、ゲート電極ＤＧを除去するウェットエッチング工程において、絶縁膜ＩＬ３の上面が落ち込むのを低減または防止することができる。
ステップＳ２２でゲート電極ＤＧが除去されたことにより、研磨処理された絶縁膜ＩＬ３（サイドウォールスペーサＳＷを含む）には、溝（凹部、窪み部）ＴＲ１が形成される。溝ＴＲ１は、ゲート電極ＤＧが除去された領域であり、ゲート電極ＤＧを除去するまでゲート電極ＤＧが存在していた領域に対応している。溝ＴＲ１の底部（底面）は、絶縁膜ＧＩの上面により形成され、溝ＴＲ１の側壁（側面）は、サイドウォールスペーサＳＷの側面（ゲート電極ＤＧの除去前までゲート電極ＤＧに接していた側面）により形成されている。
ステップＳ２２のゲート電極ＤＧ除去工程は、ゲート電極ＤＧに比べて絶縁膜ＩＬ４、絶縁膜ＩＬ３、絶縁膜ＧＩおよびサイドウォールスペーサＳＷがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ゲート電極ＤＧのエッチング速度に比べて絶縁膜ＩＬ４、絶縁膜ＩＬ３、絶縁膜ＧＩおよびサイドウォールスペーサＳＷのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、ゲート電極ＤＧを選択的にエッチングすることができる。絶縁膜ＩＬ４は、メモリセル領域１Ａ全体を覆っているため、ステップＳ２２でメモリゲート電極ＭＧおよび制御ゲート電極ＣＧはエッチングされない。
次に、図１８に示すように、半導体基板ＳＢ上に、すなわち溝ＴＲ１の内部（底部および側壁上）を含む絶縁膜ＩＬ３上に、絶縁膜ＨＫを形成する（図３のステップＳ２３）。それから、半導体基板ＳＢ上に、すなわち絶縁膜ＨＫ上に、溝ＴＲ１内を埋めるように、導電膜として金属膜ＭＥを形成する（図３のステップＳ２４）。
溝ＴＲ１において、ステップＳ２３では溝ＴＲ１の底部（底面）および側壁（側面）上に絶縁膜ＨＫが形成されるが、溝ＴＲ１は絶縁膜ＨＫでは完全には埋まらず、ステップＳ２４で金属膜ＭＥを形成することにより、溝ＴＲ１は絶縁膜ＨＫと金属膜ＭＥにより完全に埋まった状態になる。
絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜であり、金属膜ＭＥは、ゲート電極用の導電膜である。具体的には、絶縁膜ＨＫは、周辺回路領域１Ｂに形成するＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であり、金属膜ＭＥは、周辺回路領域１Ｂに形成するＭＩＳＦＥＴのゲート電極用の導電膜である。
絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方を更に含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
金属膜ＭＥとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの、金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜ＭＥは、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。また、金属膜ＭＥを積層膜（複数の膜が積層された積層膜）とすることもできるが、その場合、その積層膜の最下層は金属膜（金属伝導を示す導電膜）とする。また、その積層膜を、複数の金属膜（金属伝導を示す導電膜）の積層膜とすることもできる。金属膜ＭＥは、例えばスパッタリング法などを用いて形成することができる。
図１８では、金属膜ＭＥの好適な一例として、金属膜ＭＥを、チタンアルミニウム（ＴｉＡｌ）膜ＭＥ１とチタンアルミニウム膜ＭＥ１上のアルミニウム（Ａｌ）膜ＭＥ２との積層膜とした場合が示されている。この場合、ステップＳ２４において、まず絶縁膜ＨＫ上にチタンアルミニウム膜ＭＥ１を形成してから、チタンアルミニウム膜ＭＥ１上に、溝ＴＲ１内を埋めるように、アルミニウム膜ＭＥ２を形成することになる。この際、チタンアルミニウム膜ＭＥ１よりもアルミニウム膜ＭＥ２を厚くすることが好ましい。アルミニウム膜ＭＥ２は、低抵抗であるため、後で形成するゲート電極ＧＥの低抵抗化を図ることができる。また、後で形成されるゲート電極ＧＥにおけるゲート絶縁膜に接する部分（ここではチタンアルミニウム膜ＭＥ１）の材料の仕事関数で、そのゲート電極ＧＥを備えるＭＩＳＦＥＴのしきい値電圧を制御することができる。また、密着性の向上の観点で、チタンアルミニウム膜ＭＥ１とアルミニウム膜ＭＥ２との間に、チタン（Ｔｉ）膜または窒化チタン（ＴｉＮ）膜あるいはそれらの積層膜を介在させることもできる。その場合、チタンアルミニウム膜ＭＥ１を形成した後に、チタンアルミニウム膜ＭＥ１上にチタン膜または窒化チタン膜あるいはそれらの積層膜を形成してから、その上にアルミニウム膜ＭＥ２を形成することになる。
次に、図１９に示すように、溝ＴＲ１の外部の不要な金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などの研磨処理によって除去することにより、溝ＴＲ１内に絶縁膜ＨＫおよび金属膜ＭＥを残しゲート電極ＧＥを形成する（図３のステップＳ２５）。
すなわち、ステップＳ２５では、溝ＴＲ１の外部の金属膜ＭＥおよび絶縁膜ＨＫを除去し、溝ＴＲ１内に絶縁膜ＨＫおよび金属膜ＭＥを残す。これにより、溝ＴＲ１内に絶縁膜ＨＫと金属膜ＭＥとが残存して埋め込まれた状態になる。
溝ＴＲ１に埋め込まれた金属膜ＭＥが、ＭＩＳＦＥＴのゲート電極ＧＥとなり、溝ＴＲ１に埋め込まれた絶縁膜ＨＫが、そのＭＩＳＦＥＴのゲート絶縁膜として機能し、ゲート電極ＧＥは、ＭＩＳＦＥＴのゲート電極として機能する。
また、金属膜ＭＥを用いてゲート電極ＧＥを形成しているため、ゲート電極ＧＥをメタルゲート電極とすることができる。ゲート電極ＧＥをメタルゲート電極としたことで、ゲート電極ＧＥの空乏化現象を抑制し、寄生容量を低減してＭＩＳＦＥＴを高速化できるという利点を得られる。
絶縁膜ＨＫは、溝ＴＲ１の底部（底面）および側壁上に形成され、ゲート電極ＧＥは、底部（底面）および側壁（側面）が絶縁膜ＨＫに隣接する。ゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間には、絶縁膜ＧＩと絶縁膜ＨＫが介在しており、ゲート電極ＧＥとサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫが介在している。ゲート電極ＧＥの直下の絶縁膜ＧＩ，ＨＫがＭＩＳＦＥＴのゲート絶縁膜として機能するが、絶縁膜ＨＫは高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
また、ステップＳ２５において、絶縁膜ＩＬ４もＣＭＰ法などで研磨して除去することができる。このため、ステップＳ２５を行うと、メモリゲート電極ＭＧ上、制御ゲート電極ＣＧ上からも金属膜ＭＥおよび絶縁膜ＨＫが除去され、更に絶縁膜ＩＬ４も除去されるため、メモリゲート電極ＭＧの上面、制御ゲート電極ＣＧの上面が露出される。
他の形態として、ステップＳ２２でゲート電極ＤＧをエッチングした後、ステップＳ２３で絶縁膜ＨＫを形成する前に、溝ＴＲ１の底部の絶縁膜ＧＩを除去することも可能である。この場合、溝ＴＲ１の底部の絶縁膜ＧＩを除去した後で、溝ＴＲ１の底部で露出する半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面に酸化シリコン膜または酸窒化シリコン膜からなる界面層を形成してから、ステップＳ２３で絶縁膜ＨＫを形成すれば、より好ましい。そうすれば、絶縁膜ＨＫと周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間（界面）に、酸化シリコン膜または酸窒化シリコン膜からなる界面層が介在することになる。
図３のステップ２５が完了した段階で、制御ゲート電極ＣＧの上面、メモリゲート電極ＭＧの上面、ゲート電極ＧＥの上面、および絶縁膜ＩＬ３の上面は、半導体基板ＳＢの上面または素子分離膜ＳＴの上面から等しい高さとなっている。また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの側壁上に形成されたサイドウォールスペーサＳＷの上面（上端）も、前述の制御ゲート電極ＣＧ他の高さと等しい。
次に、図２０に示すように、半導体基板ＳＢ上に所定のパターンを有する絶縁膜ＩＬ５を形成する（図３のステップＳ２６）。
絶縁膜ＩＬ５は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ５は、平面視において、周辺回路領域１Ｂ全体を覆い、メモリセル領域１Ａを露出するようなパターン（平面形状）を有している。つまり、絶縁膜ＩＬ５は、ＭＩＳＦＥＴのゲート電極ＧＥを覆い、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面を露出するパターンを有している。
次に、図２０に示すように、メモリゲート電極ＭＧ上と制御ゲート電極ＣＧ上にシリサイド層ＳＬ２を形成する（図３のステップＳ２７）。シリサイド層ＳＬ２は、次のようにして形成することができる。
まず、半導体基板ＳＢ上に、金属膜を形成（堆積）する。金属膜は、単体の金属膜（純金属膜）または合金膜とすることができ、好ましくは、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜（白金添加ニッケル膜）からなるが、ニッケル（Ｎｉ）膜であれば、特に好ましい。金属膜は、スパッタリング法などを用いて形成することができる。
金属膜は、半導体基板ＳＢの主面全面上に形成されるため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの上面（表面）上にも金属膜が形成される。このため、金属膜を形成すると、メモリゲート電極ＭＧの上面（表面）および制御ゲート電極ＣＧの上面（表面）が、金属膜に接した状態になる。一方、周辺回路領域１Ｂでは、金属膜は絶縁膜ＩＬ５上に形成されるため、金属膜を形成しても、ゲート電極ＧＥは金属膜に接触せず、ゲート電極ＧＥと金属膜との間には絶縁膜ＩＬ５が介在した状態になる。
次に、半導体基板ＳＢに対して熱処理を施すことによって、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上層部分（表層部分）を金属膜と反応させる。これにより、図２０に示すように、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上部（上面、表面、上層部）に、それぞれシリサイド層ＳＬ２が形成される。シリサイド層ＳＬ２は、好ましくは、コバルトシリサイド層（金属膜がコバルト膜の場合）、ニッケルシリサイド層（金属膜がニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜がニッケル白金合金膜の場合）とすることができる。その後、未反応の金属膜をウェットエッチングなどにより除去する。図２０にはこの段階の断面図が示されている。また、未反応の金属膜を除去した後に、更に熱処理を行うこともできる。また、ゲート電極ＧＥ上にはシリサイド層ＳＬ２は形成されない。
このように、いわゆるサリサイドプロセスを行うことによって、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの上部にシリサイド層ＳＬ２を形成し、それによって、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの抵抗を低減することができる。サリサイドプロセスを用いることにより、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ上に、それぞれシリサイド層ＳＬ２を自己整合的に形成することができる。また、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上面のほぼ全体に、シリサイド層ＳＬ２を形成することができる。
図２０に示すように制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの表面にシリサイド層ＳＬ２を形成する例を示した。つまり、制御ゲート電極ＣＧは、シリコン膜ＰＳ１とシリサイド層ＳＬ２の積層構造、メモリゲート電極ＭＧは、シリコン膜ＰＳ２とシリサイド層ＳＬ２の積層構造となっている。
次に、図２１に示すように、半導体基板ＳＢの主面全面上に、絶縁膜（層間絶縁膜）ＩＬ６を形成する（図３のステップＳ２８）。
絶縁膜ＩＬ６は、絶縁膜ＩＬ５が形成されている領域（例えば周辺回路領域１Ｂ）では絶縁膜ＩＬ５上に形成され、絶縁膜ＩＬ５が形成されていない領域では、主として絶縁膜ＩＬ３上に形成され、また、メモリセル領域１Ａでは、メモリゲート電極ＭＧ上のシリサイド層ＳＬ２と制御ゲート電極ＣＧ上のシリサイド層ＳＬ２とを覆うように形成される。絶縁膜ＩＬ６としては、例えば、酸化シリコンを主体とした、酸化シリコン系の絶縁膜を用いることができる。
絶縁膜ＩＬ６の形成後、絶縁膜ＩＬ６の上面をＣＭＰ法により研磨して、絶縁膜ＩＬ６の上面の平坦性を高める。
また、本実施の形態では、絶縁膜ＩＬ５を除去せずに絶縁膜ＩＬ６を形成している。これにより、半導体装置の製造工程を低減することができる。他の形態として、ステップＳ２７でシリサイド層ＳＬ２を形成した後、絶縁膜ＩＬ５を除去してから、ステップＳ２８で絶縁膜ＩＬ６を形成することもできる。
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ６上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ６，ＩＬ５，ＩＬ３をドライエッチングすることにより、絶縁膜ＩＬ６，ＩＬ５，ＩＬ３にコンタクトホール（開口部、貫通孔）ＣＴを形成する（図３のステップＳ２９）。
絶縁膜ＩＬ５が形成されている領域（例えば周辺回路領域１Ｂ）では、絶縁膜ＩＬ６と絶縁膜ＩＬ５と絶縁膜ＩＬ３との積層膜を貫通するようにコンタクトホールＣＴが形成され、絶縁膜ＩＬ５が形成されていないメモリセル領域１Ａでは、絶縁膜ＩＬ６と絶縁膜ＩＬ３との積層膜を貫通するようにコンタクトホールＣＴが形成される。
次に、図２１に示すように、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグ電極ＰＧを形成する（図３のステップＳ３０）。
プラグ電極ＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ６上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜でコンタクトホールＣＴを埋めるように形成してから、コンタクトホールＣＴの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ電極ＰＧを形成することができる。なお、図面の簡略化のために、図２１では、プラグ電極ＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
コンタクトホールＣＴおよびそれに埋め込まれたプラグ電極ＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、および、ゲート電極ＧＥの上部などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３（の表面上のシリサイド層ＳＬ１）の一部、制御ゲート電極ＣＧ（の表面上のシリサイド層ＳＬ２）の一部、メモリゲート電極ＭＧ（の表面上のシリサイド層ＳＬ２）の一部、あるいはゲート電極ＧＥの一部などが露出される。
なお、図２１の断面図においては、ｎ＋型半導体領域ＳＤ２，ＳＤ３に対するコンタクトホールＣＴと、そのコンタクトホールＣＴを埋めるプラグ電極ＰＧとを示している。
次に、プラグ電極ＰＧが埋め込まれた絶縁膜ＩＬ６上に第１層目の配線である配線（配線層）Ｍ１を形成する（図３のステップＳ３１）。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
まず、図２１に示すように、プラグ電極ＰＧが埋め込まれた絶縁膜ＩＬ６上に、絶縁膜ＩＬ７を形成する。絶縁膜ＩＬ７は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ７の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ７上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図２１では、図面の簡略化のために、配線（金属配線）Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
図２１に示すように、配線Ｍ１はプラグ電極ＰＧを介して、制御トランジスタのドレイン領域（ｎ＋型半導体領域ＳＤ２）、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（ｎ＋型半導体領域ＳＤ３）、などと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線（金属配線）を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜半導体装置の構造について＞
次に、本実施の形態の半導体装置における不揮発性メモリのメモリセルの構成について、図２１および図２２を参照して説明する。
図２２は、本実施の形態の半導体装置のメモリセル領域の要部平面図である。図２１のメモリセル領域１Ａには、図２２のＸ−Ｘ線に沿う要部断面図を示している。
図２１および図２２を参照しながらメモリセル領域１Ａの構造を説明する。
図２１に示すように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルＭＣが形成されている。各メモリセルＭＣにおいて、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。
図２１に示すように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ、ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）ＧＩと、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜ＭＺと、を有している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＭＺを介した状態で、並んで配置され、半導体基板ＳＢの主面に沿って延在している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図２１の紙面の垂直方向（図２２のＹ方向）である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＳおよび半導体領域ＭＤの間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に絶縁膜ＧＩおよび絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＩを介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ上に形成されている。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣り合っている。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両方の領域にわたって延在している。
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１（エクステンション領域）と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２（エクステンション領域）と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２（ドレイン領域）とを有している。
ｎ＋型半導体領域ＳＤ１，ＳＤ２の上部には、サリサイド技術などにより、シリサイド層ＳＬ１が形成されている。メモリゲート電極ＭＧの上部と制御ゲート電極ＣＧの上部には、サリサイド技術などにより、シリサイド層ＳＬ２が形成されている。
図２２に示すように、メモリセル領域１Ａには、複数のメモリセルＭＣがＸ方向およびＹ方向に行列状に配置されており、Ｙ方向において、各メモリセルＭＣは、隣り合う素子分離膜ＳＴによって電気的に分離されている。Ｘ方向において、隣接する２つのメモリセルＭＣは、共通のドレイン用の半導体領域ＭＤを有しており、共通のドレイン用の半導体領域ＭＤは、プラグ電極ＰＧを介して、Ｘ方向に延在するビット線ＢＬに接続されている。ビット線ＢＬは、例えば、第１層目の配線Ｍ１で構成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧに対して、共通のドレイン用の半導体領域ＭＤの反対側に配置されたソース用の半導体領域ＭＳは、Ｙ方向に連続的に形成されており、メモリセル１Ａの端部で、プラグ電極ＰＧを介してソース線ＳＬに接続されている。ソース線ＳＬは、例えば、第１層目の配線Ｍ１で構成され、Ｘ方向に延在している。
また、Ｙ方向に配列された複数のメモリセルＭＣに対し、制御ゲート電極ＣＧは、共通（一体）に形成されており、Ｙ方向に延在している。Ｙ方向に配列された複数のメモリセルＭＣに対し、メモリゲート電極ＭＧは、共通（一体）に形成されており、Ｙ方向に延在している。
Ｘ方向に隣接する２つのメモリセルＭＣは、半導体領域ＭＳまたは半導体領域ＭＤを通過するＹ方向に延在する仮想線に対して線対称に配置されている。従って、隣接する２つのメモリセルＭＣの２つのメモリゲート電極ＭＧまたは２つの制御ゲート電極ＣＧは、半導体領域ＭＳまたは半導体領域ＭＤを挟んで、互いに隣接している。
メモリセル領域１Ａの小型化、言い換えると、半導体装置の小型化のためには、隣接する２つのメモリゲート電極ＭＧの間隔または２つの制御ゲート電極ＣＧの間隔を狭くする必要がある。図２１に示すように、隣接する２つのメモリゲート電極ＭＧ間および２つの制御ゲート電極ＣＧ間のスペースは、絶縁膜ＩＬ３で埋められているが、メモリセル領域１Ａの小型化により、前記スペースのアスペクト比が増大するため、絶縁膜ＩＬ３として、ギャップ埋め込み特性が良好なＯ３−ＴＥＯＳ膜が用いられる。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上に形成されているサイドウォールスペーサＳＷが、前記スペースのアスペクト比を大きくしている。
＜主要な特徴と効果について＞
本実施の形態の主要な特徴と効果について説明する。
本実施の形態の半導体装置の製造方法は、以下の工程を有する。
半導体基板ＳＢのメモリセル領域１Ａには、半導体基板ＳＢの主面上に、絶縁膜ＧＩを介して形成された制御ゲート電極ＣＧと、電荷蓄積領域を含む絶縁膜ＭＺを介して形成されたメモリゲート電極ＭＧと、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、半導体基板ＳＢの主面に形成された半導体領域ＥＸ１およびＳＤ１ならびに半導体領域ＥＸ２およびＳＤ２と、を含むメモリセルを準備する。そして、半導体基板ＳＢの周辺回路領域１Ｂには、半導体基板ＳＢの主面上に、絶縁膜ＧＩを介して形成されたゲート電極ＤＧと、ゲート電極ＤＧを挟むように、半導体基板ＳＢの主面に形成された半導体領域ＥＸ３およびＳＤ３ならびに半導体領域ＥＸ３およびＳＤ３と、を含むＭＩＳＦＥＴを準備する。
次に、メモリセルおよびＭＩＳＦＥＴを覆うように、半導体基板ＳＢの主面上に、第１温度で成膜したＯ３−ＴＥＯＳ膜からなる絶縁膜ＩＬ３を形成する。
次に、絶縁膜ＩＬ３を、酸化雰囲気および第２温度で熱処理する。
次に、絶縁膜ＩＬ３に第１研磨処理を施し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、および、ゲート電極ＤＧの上面を露出する。
次に、周辺回路領域１Ｂにおいて、ゲート電極ＤＧを除去し、絶縁膜ＩＬ３に溝ＴＲ１を形成する。
次に、溝ＴＲ１内を埋めるように、絶縁膜ＩＬ３上に、金属膜ＭＥを形成する。
次に、金属膜ＭＥに第２研磨処理を施し、溝ＴＲ１内に選択的に金属膜ＭＥを残すことにより、溝ＴＲ１内に、ＭＩＳＦＥＴのゲート電極ＧＥを形成する。
上記の製造方法によれば、メモリセル領域１Ａの隣接する制御ゲート電極ＣＧ間および隣接するメモリゲート電極ＭＧ間、ならびに、周辺回路領域１Ｂの隣接するゲート電極ＤＧ間の埋め込みに、ギャップ埋め込み特性の高いＯ３−ＴＥＯＳ膜を用いたことで、隣接する制御ゲート電極ＣＧ間、隣接するメモリゲート電極ＭＧ間、および、隣接するゲート電極ＤＧ間の絶縁膜ＩＬ３内の「シーム（seam）」発生を低減または防止することができる。
また、図２２に示すように、隣接する制御ゲート電極ＣＧ間において、ビット線ＢＬに接続される複数のプラグ電極ＰＧがＹ方向に所定の間隔で配置されている。絶縁膜ＩＬ３内の「シーム（seam）」発生によって、Ｙ方向に隣接するプラグ電極ＰＧ間の短絡が発生する危険性がある。しかしながら、本実施の形態では、隣接する制御ゲート電極ＣＧ間をギャップ埋め込み特性が高いＯ３−ＴＥＯＳ膜を用いたことで、上記のプラグ電極ＰＧ間の短絡を防止することができる。
酸化雰囲気で絶縁膜ＩＬ３の熱処理をすることで、絶縁膜ＩＬ３の熱処理温度（第２温度）を、絶縁膜ＩＬ３の成膜温度（第１温度）よりも低温にできるため、メモリセルまたはＭＩＳＦＥＴの特性劣化を低減または防止することができる。また、熱処理温度（第２温度）が、例えば、成膜温度（第１温度）より高いと、半導体領域ＳＤ１、ＳＤ２およびＳＤ３の上面に形成されたシリサイド層ＳＬ１が、熱処理工程で成長し、半導体領域ＳＤ１、ＳＤ２およびＳＤ３とＰ型ウエル領域ＰＷ１およびＰＷ２間のリーク電流が増加する。しかしながら、本実施の形態では、熱処理温度（第２温度）低温にできるため、前記リーク電流を低減することができる。さらに、熱処理温度（第２温度）を低温にできるため、シリサイド層ＳＬ１として、ニッケルシリサイド層または白金含有ニッケルシリサイド層を用いることができる。
メモリセルおよびＭＩＳＦＥＴを覆うＯ３−ＴＥＯＳ膜として、膜中のシロキサン（Ｓｉ−Ｏ−Ｓｉ）基に対するシラノール（Ｓｉ−Ｏ−Ｈ）基の比率が１０％以上であるＯ３−ＴＥＯＳ膜を用いたことで、ギャップ埋め込み特性を向上させることができる。
Ｏ３−ＴＥＯＳ膜の成膜後に、熱処理を施すことで、絶縁膜ＩＬ３（Ｏ３−ＴＥＯＳ膜）の比誘電率を低下させることができ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、または、ビット線ＢＬの寄生容量を低減でき、メモリセルＭＣの高速動作を達成できる。
第１研磨処理工程およびゲート電極ＤＧの除去工程に先立って、絶縁膜ＩＬ３に熱処理を施すことで、絶縁膜ＩＬ３のウェットエッチングレートを低減できる。そのため、第１研磨処理工程での、絶縁膜ＩＬ３のディッシング（窪みの発生）およびゲート電極ＤＧの除去工程における絶縁膜ＩＬ３の表面の削れを低減することができる。そのため、金属膜ＭＥに対する第２研磨処理工程において、絶縁膜ＩＬ３の窪み部または削れ部に金属膜ＭＥが残存することに起因する、周辺回路領域１Ｂの隣接するゲート電極ＧＥ間の短絡を低減または防止することができる。
（実施の形態２）
本実施の形態は、上記実施の形態１の変形例である。本実施の形態では、フィン型の素子形成領域（活性領域）を有する半導体基板に、メモリセルおよびＭＩＳＦＥＴを形成する点が、上記実施の形態１と異なる。従って、上記実施の形態１と共通する部分には同様の符号を付している。
図２５は、実施の形態２の半導体装置の要部平面図である。図２６〜図３１は、実施の形態２の半導体装置の製造工程中の要部断面図であり、図２６は、実施の形態１の図４に、図２７は、実施の形態１の図１４に、図２８は、実施の形態１の図１５に、図２９は、実施の形態１の図１６に、図３０は、実施の形態１の図１９に、図３１は、実施の形態１の図２０に、それぞれ対応している。
図２５に示すように、メモリセル領域１Ａには、複数のメモリセルＭＣが行列状に配置されており、周辺回路領域１Ｂには、周辺回路（ロジック回路）を構成するトランジスタＴｒが複数配置されている。図２５では、１つのトランジスタＴｒのみを示している。トランジスタＴｒは、ｎ型のＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴからなるが、ここでは、ｎ型のＭＩＳＦＥＴを例示している。また、図２６および図２７においては、図２５のＡ１−Ａ１´に沿う断面図、Ａ２−Ａ２´に沿う断面図、Ａ３−Ａ３´に沿う断面図、Ｂ１−Ｂ１´に沿う断面図、および、Ｂ２−Ｂ２´に沿う断面図を示している。図２８〜図３１においては、図２５のＡ１−Ａ１´に沿う断面図およびＢ１−Ｂ１´に沿う断面図を示している。
図２５に示すように、メモリセル領域１Ａには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。フィンＦＡは、例えば、半導体基板ＳＢの主面から選択的に突出した直方体の突出部（凸部）であり、フィンＦＡの下端部分は、半導体基板ＳＢの主面を覆う素子分離膜ＳＴで囲まれている。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域である。従って、平面視において、隣り合うフィンＦＡの間は、素子分離膜ＳＴで埋まっており、フィンＦＡの周囲は、素子分離膜ＳＴで囲まれている。フィンＦＡは、メモリセルＭＣを形成する為の活性領域である。
複数のフィンＦＡ上には、Ｙ方向（Ｘ方向と直交する方向）に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧの側には、例えば、ドレインとなる半導体領域ＭＤが、そして、メモリゲート電極ＭＧ側には、例えば、ソースとなる半導体領域ＭＳが形成されている。半導体領域ＭＤおよび半導体領域ＭＳは、フィンＦＡにｎ型不純物が導入された半導体領域であり、フィンＦＡの周囲に沿ってエピ層ＥＰ２およびＥＰ１が形成されている。つまり、半導体領域ＭＤは、フィンＦＡおよびエピ層ＥＰ２にｎ型不純物が導入されたｎ型の半導体領域である。半導体領域ＭＳは、フィンＦＡおよびエピ層ＥＰ１にｎ型不純物が導入されたｎ型の半導体領域である。半導体領域ＭＤは、隣り合う２つの制御ゲート電極ＣＧ間に形成されており、半導体領域ＭＳは、隣り合う２つのメモリゲート電極ＭＧ間に形成されている。メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、半導体領域ＭＤ、および、半導体領域ＭＳを有する。
Ｘ方向に隣接する２つのメモリセルＭＣにおいて、半導体領域ＭＤまたは半導体領域ＭＳは共有されている。半導体領域ＭＤを共有する２つのメモリセルＭＣは、半導体領域ＭＤに対して、Ｘ方向に鏡面対称となっており、半導体領域ＭＳを共有する２つのメモリセルＭＣは、半導体領域ＭＳに対して、Ｘ方向に鏡面対称となっている。
各フィンＦＡには、Ｘ方向に、３つ以上の多数のメモリセルＭＣが形成されており、Ｘ方向に配列された複数のメモリセルＭＣの半導体領域ＭＤは、コンタクトホールＣＴ内に形成されたプラグ電極ＰＧを介して、Ｘ方向に延在する金属配線ＭＷからなるソース線ＳＬに接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣの半導体領域ＭＳは、Ｙ方向に延在する金属配線ＭＷからなるビット線ＢＬに接続されている。好適には、ソース線ＳＬには、ビット線ＢＬとは異なる層の金属配線を用いる。例えば、ソース線ＳＬは、ビット線ＢＬよりも上層の金属配線で構成することが好ましい。
また、周辺回路領域１Ｂには、例えば、Ｘ方向に延在するフィンＦＢが形成されている。フィンＦＢは、フィンＦＡと同様に半導体基板ＳＢの活性領域であり、フィンＦＢの下端部分は、半導体基板ＳＢの主面を覆う素子分離膜ＳＴで囲まれている。フィンＦＢ上には、Ｙ方向に延在するゲート電極ＧＥが配置され、ゲート電極ＧＥを挟むように、フィンＦＢには、例えば、ドレインとなる半導体領域ＬＤ、および、例えば、ソースとなる半導体領域ＬＳが形成されている。半導体領域ＬＤおよび半導体領域ＬＳは、フィンＦＢにｎ型不純物が導入された半導体領域であり、フィンＦＢの周囲に沿ってエピ層ＥＰ３が形成されている。つまり、半導体領域ＬＤおよび半導体領域ＬＳは、フィンＦＢおよびエピ層ＥＰ３にｎ型不純物が導入されたｎ型の半導体領域である。トランジスタＴｒは、ゲート電極ＧＥ、半導体領域ＬＤ、および、半導体領域ＬＳを有する。ゲート電極ＧＥ、半導体領域ＬＤ、および、半導体領域ＬＳは、それぞれ、コンタクトホールＣＴ内に形成されたプラグ電極ＰＧを介して、金属配線ＭＷに接続されている。フィンＦＢは、トランジスタＴｒを形成する為の活性領域である。
フィンＦＡおよびＦＢは、半導体基板ＳＢの主面から、主面に垂直な方向に突出する、例えば、直方体の突出部である。フィンＦＡおよびＦＢは、長辺方向に任意の長さ、短辺方向に任意の幅、高さ方向に任意の高さを有する。フィンＦＡおよびＦＢは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部がラウンドした形状も含まれる。また、平面視でフィンＦＡおよびＦＢが延在する方向が長辺方向であり、長辺方向に直交する方向が短辺方向である。つまり、長さは、幅よりも大きい。フィンＦＡおよびＦＢは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視で、蛇行パターンも含まれる。
実施の形態２の半導体装置も、図１〜図３に示すプロセスフロー図の製造工程に沿って製造される。
図２６は、上記実施の形態１の図４に対応する断面図であり、図１に示すプロセスフロー図のステップＳ１およびＳ２を実施した状態を示している。
図２６に示すように、メモリセル領域１Ａおよび周辺回路領域１Ｂには、フィンＦＡおよびＦＢが形成されている。フィンＦＡおよびＦＢは、半導体基板ＳＢの主面から素子分離膜ＳＴを貫通して、選択的に突出している。
次に、図１のステップＳ３から図２のステップＳ１８までを実施して、図２７に示す構造が得られる。上記実施の形態１とは、次の点が異なる。メモリセル領域１Ａにおいては、絶縁膜ＧＩ、制御ゲート電極ＣＧ、絶縁膜ＭＺ、メモリゲート電極ＭＧが、フィンＦＡの上面および側面に沿って形成されている。また、周辺回路領域１Ｂにおいては、絶縁膜ＧＩおよびゲート電極ＤＧが、フィンＦＢの上面および側面に沿って形成されている。また、半導体領域ＭＳおよびＭＤは、ｎ−型半導体領域ＥＸ１およびＥＸ２とｎ＋型半導体領域であるエピタキシャル層ＥＰ１およびＥＰ２で構成されている。また、半導体領域ＬＳおよびＬＤは、ｎ−型半導体領域ＥＸ３とｎ＋型半導体領域であるエピタキシャル層ＥＰ３で構成されている。
次に、図２８に示すように、図２のステップＳ１９を実施する。図２８は、上記実施の形態１の図１５に対応しており、上記実施の形態１と同様にステップＳ１９を実施する。つまり、絶縁膜ＩＬ３は、Ｏ３−ＴＥＯＳ膜とし、図２の研磨工程（ステップＳ２０）前に酸化雰囲気で熱処理を施す。
次に、図２９に示すように、図２のステップＳ２０を実施する。図２９は、上記実施の形態１の図１５に対応しており、上記実施の形態１と同様にステップＳ２０を実施する。
次に、図３０に示すように、図３のステップＳ２１〜ステップＳ２５を実施する。図３０は、上記実施の形態１の図１９に対応しており、上記実施の形態１と同様にステップＳ２１〜ステップＳ２５を実施する。
次に、図３１に示すように、図３のステップＳ２６〜ステップＳ２７を実施する。図３１は、上記実施の形態１の図２０に対応しており、上記実施の形態１と同様にステップＳ２６〜ステップＳ２７を実施する。
図示しないが、さらに、図３のステップＳ２８〜ステップ３１を実施して、実施の形態２の半導体装置を形成する。
実施の形態２においても、上記実施の形態１と同様の効果を得ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ メモリセル領域
１Ｂ 周辺回路領域
ＢＬ ビット線
ＣＧ 制御ゲート電極
ＣＰ１，ＣＰ２ キャップ絶縁膜
ＣＴ コンタクトホール
ＤＧ ゲート電極
ＥＰ１，ＥＰ２，ＥＰ３ エピタキシャル層
ＥＸ１，ＥＸ２，ＥＸ３ ｎ−型半導体領域
ＧＥ ゲート電極
ＧＩ，ＨＫ 絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７ 絶縁膜
ＬＦ，ＬＦ１ 積層膜
ＬＤ、ＬＳ 半導体領域
ＬＭ１，ＬＭ２ 積層体
Ｍ１，Ｍ２ 配線
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＥ 金属膜
ＭＥ１ チタンアルミニウム膜
ＭＥ２ アルミニウム膜
ＭＧ メモリゲート電極
ＭＺ 絶縁膜
ＭＺ１，ＭＺ３ 酸化シリコン膜
ＭＺ２ 窒化シリコン膜
ＭＷ 金属配線
ＰＧ プラグ電極
ＰＲ１ フォトレジストパターン
ＰＳ１，ＰＳ２ シリコン膜
ＰＷ１，ＰＷ２ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３ ｎ＋型半導体領域
ＳＬ ソース線
ＳＬ１，ＳＬ２ シリサイド層
ＳＰ シリコンスペーサ
ＳＴ 素子分離膜（素子分離領域）
ＳＴＲ 溝
ＳＷ サイドウォールスペーサ
ＴＲ１ 溝

Claims (16)

  1. （ａ）その主面に、メモリセル領域と周辺回路領域とを有する半導体基板を準備する工程、
    （ｂ）前記メモリセル領域において、前記半導体基板の主面上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極に隣接し、前記半導体基板の主面上に、電荷蓄積領域を含む第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の主面に形成された第１ソース領域および第１ドレイン領域と、を含むメモリセルを形成し、周辺回路領域において、前記半導体基板の主面上に、第３ゲート絶縁膜を介して形成された第３ゲート電極と、前記第３ゲート電極を挟むように、前記半導体基板の主面に形成された第２ソース領域および第２ドレイン領域と、を含むＭＩＳＦＥＴを形成する工程、
    （ｃ）前記メモリセルおよび前記ＭＩＳＦＥＴを覆うように、前記半導体基板の主面上に、第１温度で成膜したＯ３−ＴＥＯＳ膜からなる第１絶縁膜を形成する工程、
    （ｄ）前記第１絶縁膜を、酸化雰囲気および第２温度で熱処理する工程、
    （ｅ）前記（ｄ）工程後に、前記第１絶縁膜に第１研磨処理を施し、前記第１ゲート電極、前記第２ゲート電極、および、前記第３ゲート電極の上面を露出する工程、
    （ｆ）前記周辺回路領域において、前記第３ゲート電極を除去し、前記第１絶縁膜に溝を形成する工程、
    （ｇ）前記溝内を埋めるように、前記第１絶縁膜上に、金属膜を形成する工程、
    （ｈ）前記金属膜に第２研磨処理を施し、前記溝内に選択的に前記金属膜を残すことにより、前記溝内に、前記ＭＩＳＦＥＴの第４ゲート電極を形成する工程、
    を有する半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第２温度は、前記第１温度よりも低い、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記酸化雰囲気は、Ｏ２、Ｏ３、Ｈ２Ｏ、または、Ｈ２Ｏ２からなる、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程のＯ３−ＴＥＯＳ膜は、膜中のシロキサン（Ｓｉ−Ｏ−Ｓｉ）基に対するシラノール（Ｓｉ−Ｏ−Ｈ）基の比率が１０％以上である、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    熱処理後の前記第１絶縁膜の比誘電率は、熱処理前の前記第１絶縁膜の比誘電率よりも低い、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程で、前記第３ゲート電極は、ウェットエッチング法で除去し、
    熱処理後の前記第１絶縁膜のウェットエッチングレートは、熱処理前の前記第１絶縁膜のウェットエッチングレートよりも低い、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第３ゲート電極は、多結晶シリコン膜からなる、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程と前記（ｃ）工程の間に、さらに、
    （ｉ）前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域、および、前記第２ドレイン領域の上面に、第１シリサイド層を形成する工程、
    を有する、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記第１シリサイド層は、Ｎｉを含む、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記（ｈ）工程の後に、さらに、
    （ｊ）前記第１ゲート電極および前記第２ゲート電極の上面に第２シリサイド層を形成する工程、
    を有する、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ｈ）工程の後に、さらに、
    （ｋ）前記第１ゲート電極、前記第２ゲート電極、および、前記第４ゲート電極を覆うように、前記第１絶縁膜上に第２絶縁膜を形成する工程、
    （ｌ）前記第２絶縁膜および前記第１絶縁膜を貫通し、前記第１ソース領域または前記第１ドレイン領域の上面を露出するコンタクトホールを形成する工程、
    （ｍ）前記コンタクトホール内に、プラグ電極を形成する工程、
    を有する、半導体装置の製造方法。
  12. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程において、
    前記第１ゲート電極、前記第２ゲート電極、および、前記第３ゲート電極の側壁上には、絶縁膜からなるサイドウォールスペーサが形成されており、
    前記（ｆ）工程において、前記溝の側面には前記サイドウォールスペーサが露出している、半導体装置の製造方法。
  13. （ａ）その主面に、メモリセル領域と周辺回路領域とを有し、前記メモリセル領域において、素子分離膜を貫通して前記主面から突出する第１凸部と、前記周辺回路領域において、前記素子分離膜を貫通して前記主面から突出する第２凸部と、を有する半導体基板を準備する工程、
    （ｂ）前記メモリセル領域において、前記第１凸部上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極に隣接し、前記第１凸部上に、電荷蓄積領域を含む第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極および前記第２ゲート電極を挟むように、前記第１凸部に形成された第１ソース領域および第１ドレイン領域と、を含むメモリセルを形成し、周辺回路領域において、前記第２凸部上に、第３ゲート絶縁膜を介して形成された第３ゲート電極と、前記第３ゲート電極を挟むように、前記第２凸部に形成された第２ソース領域および第２ドレイン領域と、を含むＭＩＳＦＥＴを形成する工程、
    （ｃ）前記メモリセルおよび前記ＭＩＳＦＥＴを覆うように、前記半導体基板上に、第１温度で成膜したＯ３−ＴＥＯＳ膜からなる第１絶縁膜を形成する工程、
    （ｄ）前記第１絶縁膜を、酸化雰囲気および第２温度で熱処理する工程、
    （ｅ）前記（ｄ）工程後に、前記第１絶縁膜に第１研磨処理を施し、前記第１ゲート電極、前記第２ゲート電極、および、前記第３ゲート電極の上面を露出する工程、
    （ｆ）前記周辺回路領域において、前記第３ゲート電極を除去し、前記第１絶縁膜に溝を形成する工程、
    （ｇ）前記溝内を埋めるように、前記第１絶縁膜上に、金属膜を形成する工程、
    （ｈ）前記金属膜に第２研磨処理を施し、前記溝内に選択的に前記金属膜を残すことにより、前記溝内に、前記ＭＩＳＦＥＴの第４ゲート電極を形成する工程、
    を有する半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記第２温度は、前記第１温度よりも低い、半導体装置の製造方法。
  15. 請求項１３記載の半導体装置の製造方法において、
    前記酸化雰囲気は、Ｏ２、Ｏ３、Ｈ２Ｏ、または、Ｈ２Ｏ２からなる、半導体装置の製造方法。
  16. 請求項１３記載の半導体装置の製造方法において、
    前記（ｃ）工程のＯ３−ＴＥＯＳ膜は、膜中のシロキサン（Ｓｉ−Ｏ−Ｓｉ）基に対するシラノール（Ｓｉ−Ｏ−Ｈ）基の比率が１０％以上である、半導体装置の製造方法。
JP2016164586A 2016-08-25 2016-08-25 半導体装置の製造方法 Active JP6713878B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016164586A JP6713878B2 (ja) 2016-08-25 2016-08-25 半導体装置の製造方法
US15/602,448 US10186518B2 (en) 2016-08-25 2017-05-23 Method of manufacturing semiconductor device
CN201710614700.3A CN107785377B (zh) 2016-08-25 2017-07-26 制造半导体装置的方法
TW106127516A TW201820590A (zh) 2016-08-25 2017-08-15 半導體裝置之製造方法
KR1020170105955A KR20180023831A (ko) 2016-08-25 2017-08-22 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016164586A JP6713878B2 (ja) 2016-08-25 2016-08-25 半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2018032760A true JP2018032760A (ja) 2018-03-01
JP2018032760A5 JP2018032760A5 (ja) 2019-02-28
JP6713878B2 JP6713878B2 (ja) 2020-06-24

Family

ID=61243373

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016164586A Active JP6713878B2 (ja) 2016-08-25 2016-08-25 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US10186518B2 (ja)
JP (1) JP6713878B2 (ja)
KR (1) KR20180023831A (ja)
CN (1) CN107785377B (ja)
TW (1) TW201820590A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021002611A (ja) * 2019-06-24 2021-01-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10872898B2 (en) * 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same
JP2020155485A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体装置およびその製造方法
TWI690061B (zh) * 2019-04-02 2020-04-01 億而得微電子股份有限公司 單閘極多次寫入非揮發性記憶體及其操作方法
JP2021027096A (ja) * 2019-08-01 2021-02-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7555801B2 (ja) 2020-11-20 2024-09-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US12018364B2 (en) 2020-12-11 2024-06-25 Applied Materials, Inc. Super-conformal germanium oxide films
US11781218B2 (en) 2020-12-11 2023-10-10 Applied Materials, Inc. Defect free germanium oxide gap fill

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61218135A (ja) * 1985-03-23 1986-09-27 Oki Electric Ind Co Ltd シリコン酸化膜の形成方法
JPH06349817A (ja) * 1993-06-14 1994-12-22 Kawasaki Steel Corp 半導体装置の製造方法
JPH10144880A (ja) * 1996-11-12 1998-05-29 Nec Corp 半導体記憶装置の製造方法
JP2002151664A (ja) * 2000-11-13 2002-05-24 Hitachi Ltd 半導体集積回路装置の製造方法
JP2006041107A (ja) * 2004-07-26 2006-02-09 Seiko Epson Corp 半導体装置及びその製造方法
JP2007142398A (ja) * 2005-11-17 2007-06-07 Ememory Technology Inc 単層ポリシリコン不揮発性メモリーセルの駆動方法
US20100193857A1 (en) * 2009-02-03 2010-08-05 Nec Electronics Corporation Nonvolatile semiconductor memory device and method for manufacturing the same
US20140227843A1 (en) * 2013-02-12 2014-08-14 Renesas Electronics Corporation Method of manufacturing a semiconductor device
US20150380425A1 (en) * 2014-06-30 2015-12-31 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5069747A (en) * 1990-12-21 1991-12-03 Micron Technology, Inc. Creation and removal of temporary silicon dioxide structures on an in-process integrated circuit with minimal effect on exposed, permanent silicon dioxide structures
KR100363839B1 (ko) 1999-12-24 2002-12-06 주식회사 하이닉스반도체 반도체 소자의 층간 절연막 형성 방법
US7141483B2 (en) * 2002-09-19 2006-11-28 Applied Materials, Inc. Nitrous oxide anneal of TEOS/ozone CVD for improved gapfill
JP4487266B2 (ja) * 2006-08-30 2010-06-23 エルピーダメモリ株式会社 半導体装置

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61218135A (ja) * 1985-03-23 1986-09-27 Oki Electric Ind Co Ltd シリコン酸化膜の形成方法
JPH06349817A (ja) * 1993-06-14 1994-12-22 Kawasaki Steel Corp 半導体装置の製造方法
JPH10144880A (ja) * 1996-11-12 1998-05-29 Nec Corp 半導体記憶装置の製造方法
US5858837A (en) * 1996-11-12 1999-01-12 Nec Corporation Method of manufacturing semiconductor memory device
JP2002151664A (ja) * 2000-11-13 2002-05-24 Hitachi Ltd 半導体集積回路装置の製造方法
JP2006041107A (ja) * 2004-07-26 2006-02-09 Seiko Epson Corp 半導体装置及びその製造方法
JP2007142398A (ja) * 2005-11-17 2007-06-07 Ememory Technology Inc 単層ポリシリコン不揮発性メモリーセルの駆動方法
US20100193857A1 (en) * 2009-02-03 2010-08-05 Nec Electronics Corporation Nonvolatile semiconductor memory device and method for manufacturing the same
JP2010182751A (ja) * 2009-02-03 2010-08-19 Renesas Electronics Corp 不揮発性半導体記憶装置及びその製造方法
US20140227843A1 (en) * 2013-02-12 2014-08-14 Renesas Electronics Corporation Method of manufacturing a semiconductor device
JP2014154790A (ja) * 2013-02-12 2014-08-25 Renesas Electronics Corp 半導体装置の製造方法
US20150380425A1 (en) * 2014-06-30 2015-12-31 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
JP2016012674A (ja) * 2014-06-30 2016-01-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021002611A (ja) * 2019-06-24 2021-01-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7200054B2 (ja) 2019-06-24 2023-01-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR20180023831A (ko) 2018-03-07
US10186518B2 (en) 2019-01-22
TW201820590A (zh) 2018-06-01
JP6713878B2 (ja) 2020-06-24
CN107785377B (zh) 2023-06-16
US20180061849A1 (en) 2018-03-01
CN107785377A (zh) 2018-03-09

Similar Documents

Publication Publication Date Title
JP6713878B2 (ja) 半導体装置の製造方法
KR102821829B1 (ko) 반도체 소자 및 그의 제조 방법
US7968924B2 (en) Semiconductor device and a method of manufacturing the same
US8617974B2 (en) Method of manufacturing semiconductor device and semiconductor device
JP6026913B2 (ja) 半導体装置の製造方法
US11563020B2 (en) Semiconductor method for manufacturing a device including silicides of different composition concentrations on the gate electrode and diffusion regions
US20240250144A1 (en) Semiconductor device and method of fabricating the same
JP6629142B2 (ja) 半導体装置およびその製造方法
JP5852459B2 (ja) 半導体装置およびその製造方法
US9633859B2 (en) Semiconductor device and a manufacturing method thereof
CN106024795B (zh) 半导体器件及其制造方法
WO2016088196A1 (ja) 半導体装置の製造方法および半導体装置
JP2013045837A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2006344809A (ja) 半導体装置及びその製造方法
JP2017174887A (ja) 半導体装置の製造方法
JP2009218421A (ja) 半導体装置およびその製造方法
JP2012134212A (ja) 半導体装置の製造方法
JP2018056342A (ja) 半導体装置の製造方法
JP2012099530A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190117

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191001

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190930

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200519

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200604

R150 Certificate of patent or registration of utility model

Ref document number: 6713878

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150