JP2018022769A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ソフトエラーを抑制でき、不揮発性メモリとして機能する半導体装置およびその製造方法を提供する。【解決手段】不揮発性メモリ素子ＭＴＲ１、ＭＴＲ２のそれぞれは、ＭＯＳトランジスタＴＲ１、ＴＲ２を介在して記憶ノードＮ１、Ｎ２に電気的に接続されている。キャパシタＣＡ１、ＣＡ２の各々は、記憶ノードＮ１、Ｎ２に電気的に接続されたストレージノードＳＮと、ストレージノードＳＮとの間で容量を形成するセルプレートＣＰとを有している。【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関するものである。

不揮発性で高速アクセス可能なメモリとして、たとえばｎｖＳＲＡＭ（non-volatile Static Random Access Memory）がある。ｎｖＳＲＡＭは、たとえばM. Fliesler et al., "A 15ns 4Mb NVSRAM in 0.13u SONOS Technology", 2008 IEEE, pp.83-86（非特許文献１）に記載されている。

ｎｖＳＲＡＭは、通常の６個のトランジスタからなるＳＲＡＭと、電源遮断時にデータをストアするＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）トランジスタと、そのＭＯＮＯＳトランジスタをＳＲＡＭに接続するトランジスタとからなっている。このためｎｖＳＲＡＭの１セルは、１２個のトランジスタで構成されている。

ｎｖＳＲＡＭでは、通常の動作時にはＳＲＡＭが動作することによって高速でランダムアクセスが可能である。また電源遮断時にはＳＲＡＭのデータがＭＯＮＯＳトランジスタに書き込まれ、電源再投入時にＭＯＮＯＳトランジスタのデータがＳＲＡＭにリストアされる。これによりｎｖＳＲＡＭは、不揮発性メモリとして機能する。

一方、フルＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを有するＳＲＡＭの記憶ノードにキャパシタを付加した構成が、たとえば特開２００４−７９６９６号公報（特許文献１）に記載されている。

特開２００４−７９６９６号公報

M. Fliesler et al., "A 15ns 4Mb NVSRAM in 0.13u SONOS Technology", 2008 IEEE, pp.83-86

上記ｎｖＳＲＡＭでは、ＳＲＡＭメモリセルにおけるセルサイズが小さくなると、メモリセルが蓄える容量成分が減少する。この結果、保持データの反転に必要な電荷量（臨界電荷量）が低減し、わずかな雑音で保持データが反転する。このため、α線、中性子線が半導体基板に入射して元素の原子核と衝突すると、発生した荷電イオンが多量の電荷を誘起する。それにより保持データが反転してソフトエラーが生じやすい。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態の半導体装置によれば、第１不揮発性メモリ素子は、第１書込み用スイッチ素子を介在して第１記憶ノードに電気的に接続されている。第１キャパシタは、第１記憶ノードに電気的に接続された第１ストレージノードと、第１ストレージノードとの間で容量を形成する第１セルプレートとを有している。

前記一実施の形態によれば、ソフトエラーを抑制でき、不揮発性メモリとして機能する半導体装置およびその製造方法を実現することができる。

実施の形態１におけるチップ状態の半導体装置の構成を概略的に示す平面図である。 図１の半導体装置のメモリセルアレイに形成されるメモリセルの回路図である。 図１の半導体装置のメモリセルアレイ領域の一部を示す断面図である。 比較例のメモリセルの回路図である。 実施の形態２における半導体装置のメモリセルの回路図である。 図５のメモリセルの不揮発性メモリ領域の構成を示す平面図である。 図６のＶＩＩ−ＶＩＩ線に沿う概略断面図である。 図６の平面レイアウトにおける第１層目を示す平面図である。 図６の平面レイアウトにおける第２層目を示す平面図である。 図６の平面レイアウトにおける第３層目を示す平面図である。 ＭＯＮＯＳトランジスタの書き込み特性を示す図である。 ＭＯＮＯＳトランジスタのＶｇ−Ｉｄ特性を示す図である。 実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第５工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第６工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第７工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第８工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第９工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第１０工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第１１工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第１２工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第１３工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第１４工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第１５工程を示す概略断面図である。 実施の形態３における半導体装置のメモリセルの不揮発性メモリ領域の構成を示す平面図である。 図２８のＸＸＩＸ−ＸＸＩＸ線に沿う概略断面図である。 図２８の平面レイアウトにおける第１層目を示す平面図である。 図２８の平面レイアウトにおける第２層目を示す平面図である。 図２８の平面レイアウトにおける第３層目を示す平面図である。 実施の形態３における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態３における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態３における半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態３における半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態３における半導体装置の製造方法の第５工程を示す概略断面図である。 実施の形態３における半導体装置の製造方法の第６工程を示す概略断面図である。 実施の形態３における半導体装置の製造方法の第７工程を示す概略断面図である。 実施の形態３における半導体装置の製造方法の第８工程を示す概略断面図である。 実施の形態３における半導体装置の製造方法の第９工程を示す概略断面図である。 ＭＯＮＯＳ以外の他の不揮発性メモリ素子を適用した場合のメモリセルの回路図である。

以下、実施の形態について図に基づいて説明する。
（実施の形態１）
図１に示されるように、本実施の形態の半導体装置ＣＨは、チップ状態であり、半導体基板を有している。半導体基板の表面には、メモリセルアレイＭＣＡ、周辺回路ＰＣＩ、パッドＰＤなどの各形成領域が配置されている。

たとえば２つのメモリセルアレイＭＣＡが周辺回路ＰＣＩを挟み込むように配置されている。複数のパッドＰＤは、半導体装置ＣＨの外縁に沿って配置されている。

図２に示されるように、メモリセルは、ＳＲＡＭ部ＳＲＰと、２つの不揮発性メモリ部ＮＶＰ１、ＮＶＰ２とを有している。ＳＲＡＭ部ＳＲＰは、たとえばビット線対ＢＬ、／ＢＬと、ワード線ＷＬと、フリップフロップ回路と、１対のアクセストランジスタＡＣ１、ＡＣ２と、１対のキャパシタＣＡ１、ＣＡ２とを有している。

フリップフロップ回路は２つのＣＭＯＳインバータを有している。一方のＣＭＯＳインバータ（第１インバータ）は、ドライバトランジスタ（第１ドライバトランジスタ）ＤＲ１と負荷トランジスタ（第１負荷トランジスタ）ＬＯ１とにより構成されている。他方のＣＭＯＳインバータ（第２インバータ）は、ドライバトランジスタ（第２ドライバトランジスタ）ＤＲ２と負荷トランジスタ（第２負荷トランジスタ）ＬＯ２とにより構成されている。

ＳＲＡＭは、フリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。本実施の形態におけるＳＲＡＭはさらに、ＤＲＡＭと同等のキャパシタＣＡ１、ＣＡ２を有している。

フリップフロップ回路においては、ドライバトランジスタＤＲ２および負荷トランジスタＬＯ２の各ゲート電極とキャパシタ（第１キャパシタ）ＣＡ１の一方電極（ストレージノード）とは、アクセストランジスタ（第１アクセストランジスタ）ＡＣ１の１対のソース／ドレインの一方（ソースＳ）と電気的に接続されている。アクセストランジスタＡＣ１の１対のソース／ドレインの一方（ソースＳ）はドライバトランジスタＤＲ１および負荷トランジスタＬＯ１の各ドレインＤと電気的に接続されている。アクセストランジスタＡＣ１の１対のソース／ドレインの一方（ソースＳ）と、ドライバトランジスタＤＲ１および負荷トランジスタＬＯ１の各ドレインＤとが接続された領域は第１記憶ノードＮ１として機能する。

ドライバトランジスタＤＲ１および負荷トランジスタＬＯ１の各ゲート電極とキャパシタ（第２キャパシタ）ＣＡ２の一方電極（ストレージノード）とは、アクセストランジスタ（第２アクセストランジスタ）ＡＣ２の１対のソース／ドレインの一方（ソースＳ）と電気的に接続されている。アクセストランジスタＡＣ２の１対のソース／ドレインの一方（ソースＳ）はドライバトランジスタＤＲ２および負荷トランジスタＬＯ２の各ドレインＤと電気的に接続されている。アクセストランジスタＡＣ２の１対のソース／ドレインの一方（ソースＳ）と、ドライバトランジスタＤＲ２および負荷トランジスタＬＯ２の各ドレインＤとが接続された領域は第２記憶ノードＮ２として機能する。

ドライバトランジスタＤＲ１、ＤＲ２の各ソースＳはＧＮＤ電位の配線ＶＳＳＩに電気的に接続されている。負荷トランジスタＬＯ１、ＬＯ２の各ソースＳは、電圧Ｖｃｃを印加するＶｃｃ配線（電源供給配線）ＶＣＣＩに電気的に接続されている。キャパシタＣＡ１、ＣＡ２の各々の他方電極（セルプレート）は、上記電圧Ｖｃｃの１／２である電圧Ｖｃｃ／２を印加する配線ＶＣＰに電気的に接続されている。

ビット線（第１ビット線）ＢＬは、アクセストランジスタＡＣ１の１対のソース／ドレインの他方（ドレインＤ）と電気的に接続されている。ビット線（第２ビット線）／ＢＬは、アクセストランジスタＡＣ２の１対のソース／ドレインの他方（ドレインＤ）と電気的に接続されている。ワード線ＷＬは、１対のアクセストランジスタＡＣ１およびＡＣ２の各ゲート電極と電気的に接続されている。

フリップフロップ回路を構成するドライバトランジスタＤＲ１、ＤＲ２は、たとえばｎチャネル型のＭＯＳトランジスタである。負荷トランジスタＬＯ１、ＬＯ２は、たとえばｐチャネル型のＴＦＴ（Thin Film Transistor）である。またアクセストランジスタＡＣ１、ＡＣ２は、たとえばｎチャネル型のＭＯＳトランジスタである。このように本実施の形態のＳＲＡＭ部ＳＲＰは、負荷トランジスタＬＯ１、ＬＯ２がＴＦＴであり、かつＤＲＡＭと同等のキャパシタＣＡ１、ＣＡ２が付加されたタイプのＳＲＡＭである。

不揮発性メモリ部（第１不揮発性メモリ部）ＮＶＰ１は、１つのＭＯＮＯＳトランジスタ（第１不揮発性メモリ素子）ＭＴＲ１と、ＭＯＳトランジスタ（第１書込み用スイッチ素子）ＴＲ１と、ＭＯＳトランジスタ（第１復帰用スイッチ素子）ＴＲ３とを有している。

ＭＯＮＯＳトランジスタＭＴＲ１の１対のソース／ドレインの一方が、ＭＯＳトランジスタＴＲ１の１対のソース／ドレインの一方と電気的に接続されている。ＭＯＮＯＳトランジスタＭＴＲ１の１対のソース／ドレインの他方が、ＭＯＳトランジスタＴＲ３の１対のソース／ドレインの一方と電気的に接続されている。

ＭＯＳトランジスタＴＲ１の１対のソース／ドレインの他方は、第１記憶ノードＮ１に電気的に接続されている。ＭＯＳトランジスタＴＲ３の１対のソース／ドレインの他方は、配線ＶＣＣＴに電気的に接続されている。

また不揮発性メモリ部（第２不揮発性メモリ部）ＮＶＰ２は、１つのＭＯＮＯＳトランジスタ（第２不揮発性メモリ素子）ＭＴＲ２と、ＭＯＳトランジスタ（第２書込み用スイッチ素子）ＴＲ２と、ＭＯＳトランジスタ（第２復帰用スイッチ素子）ＴＲ４とを有している。

ＭＯＮＯＳトランジスタＭＴＲ２の１対のソース／ドレインの一方が、ＭＯＳトランジスタＴＲ２の１対のソース／ドレインの一方と電気的に接続されている。ＭＯＮＯＳトランジスタＭＴＲ２の１対のソース／ドレインの他方が、ＭＯＳトランジスタＴＲ４の１対のソース／ドレインの一方と電気的に接続されている。

ＭＯＳトランジスタＴＲ２の１対のソース／ドレインの他方は、第２記憶ノードＮ２に電気的に接続されている。ＭＯＳトランジスタＴＲ４の１対のソース／ドレインの他方は、配線ＶＣＣＴに電気的に接続されている。

ＭＯＮＯＳトランジスタＭＴＲ１のゲート電極とＭＯＮＯＳトランジスタＭＴＲ２のゲート電極との双方は、配線ＶＳＥに電気的に接続されている。ＭＯＳトランジスタＴＲ１のゲート電極とＭＯＳトランジスタＴＲ２のゲート電極との双方は、配線ＶＳＴＲに電気的に接続されている。ＭＯＳトランジスタＴＲ３のゲート電極とＭＯＳトランジスタＴＲ４のゲート電極との双方は、配線ＶＲＣＬに電気的に接続されている。

次に、図２に示すＳＲＡＭのメモリセルに対応した半導体装置の具体的な構成について、図３を用いて説明する。ただし図３の断面図は、特定の領域における断面の態様を示す図ではなく、図２に示すトランジスタやキャパシタなどの各要素が半導体装置内で呈する形を説明するためのものである。

図３に示されるように、図中左側はＳＲＡＭメモリセルの形成領域を示しており、図中右側は周辺回路の形成領域を示している。本実施の形態に係る半導体装置は、たとえばシリコン単結晶からなるｐ型の半導体基板ＳＵＢの主表面に形成されている。

半導体基板ＳＵＢの主表面はＳＴＩ（Shallow Trench Isolation）により電気的に分離されている。このＳＴＩは、半導体基板ＳＵＢの主表面に形成された溝内に絶縁膜ＳＩを埋め込むことにより形成されている。このＳＴＩによって電気的に分離された半導体基板ＳＵＢの主表面に、ＳＲＡＭメモリセル用のトランジスタＡＣ１、ＡＣ２、ＤＲ１、ＤＲ２と、周辺回路用のＭＯＳトランジスタＰＴＲとが形成されている。なお図３中には、ＳＲＡＭメモリセル用のトランジスタとしてアクセストランジスタＡＣ１が示されている。

図中左側のメモリセル形成領域には、半導体基板ＳＵＢの主表面にｐ型領域ＰＷＬが形成されている。また、図中右側の周辺回路領域には、半導体基板ＳＵＢの主表面にｐ型領域ＰＷＬとｎ型領域ＮＷＬとが形成されている。上記のｐ型領域ＰＷＬとｎ型領域ＮＷＬとの各々は、しきい値電圧Ｖｔｈを調整するための層である。メモリセル形成領域におけるｐ型領域ＰＷＬと周辺回路領域におけるｐ型領域ＰＷＬとは、１つのｐ型領域で構成されていてもよい。上記ｐ型領域ＰＷＬは、ｐ型ウエル領域ＷＥ上に形成されている。

ＳＲＡＭメモリセル用のトランジスタＡＣ１、ＡＣ２、ＤＲ１、ＤＲ２の各々は、１対のソース／ドレイン領域ＳＤと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。

１対のソース／ドレイン領域ＳＤの各々は半導体基板ＳＵＢの主表面に互いに間隔をあけて形成されている。ゲート電極ＧＥは、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上にゲート絶縁膜ＧＩを介在して形成されている。ゲート電極ＧＥは、第１導電膜ＧＥ１と第２導電膜ＧＥ２とを含む多層構造よりなっていてもよい。１対のソース／ドレイン領域ＳＤの各々の表面には、シリサイド層ＳＢＣが形成されていてもよい。

また周辺回路用のＭＯＳトランジスタＰＴＲは、１対のソース／ドレイン領域ＰＳＤと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。

１対のソース／ドレイン領域ＰＳＤの各々は半導体基板ＳＵＢの主表面に互いに間隔をあけて形成されている。ゲート電極ＧＥは、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上にゲート絶縁膜ＧＩを介在して形成されている。ゲート電極ＧＥは、第１導電膜ＧＥ１と第２導電膜ＧＥ２とを含む多層構造よりなっていてもよい。

ＳＲＡＭメモリセル用および周辺回路用トランジスタの各々において、ゲート電極ＧＥ上に絶縁膜ＩＬ１が形成されている。この絶縁膜ＩＬ１は、たとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料として形成されたシリコン酸化膜と、シリコン窒化膜との積層構造よりなっている。絶縁膜ＩＬ１は、この絶縁膜ＩＬ１をマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜として機能するものである。

ＳＲＡＭメモリセル用および周辺回路用トランジスタの各々において、ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび絶縁膜ＩＬ１の側壁には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷも絶縁膜ＩＬ１と同様に、側壁絶縁膜ＳＷをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜として機能するものである。

なおゲート電極ＧＥ上に絶縁膜ＩＬ１が形成されているが、図３の断面図に示されない紙面奥行き方向に延びる領域において、ゲート電極ＧＥは他の配線と電気的に接続されている。

また２つの不揮発性メモリ部ＮＶＰ１、ＮＶＰ２を構成するＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２と、ＭＯＳトランジスタＴＲ１〜ＴＲ４との各々は、ＳＲＡＭメモリセル用のトランジスタＡＣ１、ＡＣ２、ＤＲ１、ＤＲ２と同様の構成を有している。

ただしＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２の各々は、電荷捕獲部を含むゲート絶縁膜を有している。具体的にはＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２の各々のゲート絶縁膜は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造よりなるＯＮＯ膜よりなっている。

２つの不揮発性メモリ部ＮＶＰ１、ＮＶＰ２の各々の構成は、後述する実施の形態２の構成と同様であるため、その説明を繰り返さない。

ＳＲＡＭメモリセル用と周辺回路用と不揮発性メモリ部用との各トランジスタ上を覆うように、層間絶縁膜ＩＩ１が半導体基板ＳＵＢ上に形成されている。ＳＲＡＭメモリセルの形成領域においては、ソース／ドレイン領域ＳＤ上とゲート電極ＧＥ上との層間絶縁膜ＩＩ１が選択的に除去されており、その除去された部分にプラグ導電膜ＳＰＰが形成されている。

層間絶縁膜ＩＩ１上に層間絶縁膜ＩＩ２が形成されている。ＳＲＡＭメモリセルの形成領域において層間絶縁膜ＩＩ２には、プラグ導電膜ＳＰＰに達するスルーホールが形成されている。このスルーホールを通じてプラグ導電膜ＳＰＰと電気的に接続するようにビット線ＢＬが層間絶縁膜ＩＩ２上に形成されている。

また周辺回路の形成領域においては層間絶縁膜ＩＩ２の上面からソース／ドレイン領域ＳＤおよびゲート電極ＧＥに達するコンタクトホールが形成されている。これらのコンタクトホール内には、導電膜ＩＴＣが埋め込まれている。この導電膜ＩＴＣを通じてソース／ドレイン領域ＳＤおよびゲート電極ＧＥと電気的に接続するように配線ＩＴＬが形成されている。

上記のビット線ＢＬおよび配線ＩＴＬを覆うように層間絶縁膜ＩＩ２上に、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ３、ＩＩ４が順次形成されている。さらに層間絶縁膜ＩＩ４の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ５、ＩＩ６、ＩＩ７が順次形成されている。

層間絶縁膜ＩＩ３上には、ＴＦＴ電極ＴＥが形成されている。ＴＦＴ電極ＴＥは、たとえばプラグ導電膜ＳＰＰを介在してドライバトランジスタＤＲ２のゲート電極ＧＥおよびアクセストランジスタＡＣ１のソース／ドレイン領域ＳＤとの各々に電気的に接続されている。

ＴＦＴ電極ＴＥの上に接してＴＦＴゲート絶縁膜ＴＧＩが設けられ、その上にＴＦＴ用半導体層ＴＬが配置されている。ＴＦＴ用半導体層ＴＬは、たとえば多結晶シリコンより構成されている。ＴＦＴ用半導体層ＴＬにチャネル形成領域と、そのチャネル形成領域を挟む１対のソース／ドレイン領域とが形成されている。上記のＴＦＴ電極ＴＥ、ＴＦＴ用半導体層ＴＬとからＴＦＴよりなる負荷トランジスタＬＯ１、ＬＯ２が構成されている。

ＴＦＴ用半導体層ＴＬを覆うように、層間絶縁膜ＩＩ４が設けられている。この層間絶縁膜ＩＩ４の上面からＴＦＴ用半導体層ＴＬを貫通してＴＦＴ電極ＴＥに達するスルーホールが形成されている。このスルーホール内には、データノードコンタクトと呼ばれる導電膜ＤＣが埋め込まれている。この導電膜ＤＣは、ＴＦＴ電極ＴＥの上面に接するとともに、ＴＦＴ用半導体層ＴＬの端部と接し、層間絶縁膜ＩＩ４の上面に露出している。

データノードコンタクトＤＣは、ＳＲＡＭのフリップフロップ回路（クロスカップル）を形成するための導電膜である。このデータノードコンタクトＤＣは、たとえばゲート電極ＧＥと同様に、不純物がドープされた多結晶シリコン（ドープトポリシリコン）により形成されている。

層間絶縁膜ＩＩ５上には、キャパシタＣＡ１、ＣＡ２が形成されている。キャパシタＣＡ１、ＣＡ２の各々は、下部電極となるストレージノードＳＮと、上部電極となるセルプレートＣＰと、キャパシタ誘電体膜ＣＩとを有している。

層間絶縁膜ＩＩ５には、層間絶縁膜ＩＩ５の上面から層間絶縁膜ＩＩ４に達する溝が形成されている。この溝の内壁に沿うようにストレージノードＳＮが形成されている。セルプレートＣＰは、キャパシタ誘電体膜ＣＩを挟んでストレージノードＳＮと対向するように形成されている。このキャパシタＣＡ１のストレージノードＳＮは、データノードコンタクトＤＢの上面に接することにより、データノードコンタクトＤＢと電気的に接続されている。

キャパシタＣＡ１、ＣＡ２より上方の、たとえば層間絶縁膜ＩＩ６上および層間絶縁膜ＩＩ７上には、メタル配線ＭＩＣが形成されている。メタル配線ＭＩＣはたとえばアルミニウム、アルミニウム銅の合金、銅、タングステンなどからなっている。このメタル配線ＭＩＣは、その上面および下面が、たとえばタンタル、チタン、窒化チタンなどからなるバリアメタルにて覆われていることが好ましい。また上記のメタル配線ＭＩＣ同士の接続や、メタル配線ＭＩＣとビット線ＢＬとの接続は、たとえば銅、タングステンなどからなるメタルコンタクト導電膜ＭＣによりなされることが好ましい。

層間絶縁膜ＩＩ７上のメタル配線ＭＩＣを覆うように層間絶縁膜ＩＩ７上にパッシベーション膜ＰＳＶが形成されている。

次に、本実施の形態の作用効果について図４の比較例と比較して説明する。
図４に示す比較例においては、キャパシタＣＡ１、ＣＡ２が設けられていない。また比較例においては、いわゆるフルＣＭＯＳトランジスタが構成されている。つまりこの比較例においては、ＳＲＡＭメモリセルを構成する６つのトランジスタＡＣ１、ＡＣ２、ＤＲ１、ＤＲ２、ＬＯ１、ＬＯ２の各々が半導体基板ＳＵＢの表面に形成されている。

このような比較例では、ソフトエラーおよびラッチアップの不良が発生する。具体的には、以下のとおりである。

まずソフトエラーとは、α線、中性子線が半導体基板に入射することにより、ＳＲＡＭの内部データがランダムに反転してしまうエラーのことである。図４に示される比較例のＳＲＡＭメモリセルにおいてセルサイズが小さくなると、メモリセルが蓄える容量成分が減少する。この結果、保持データの反転に必要な電荷量（臨界電荷量）が低減し、わずかな雑音で保持データが反転する。このため、α線、中性子線が半導体基板に入射して元素の原子核と衝突すると、発生した荷電イオンが多量の電荷を誘起し、それにより保持データが反転してソフトエラーが生じる。

これに対して本実施の形態においては、図２に示されるように、ＳＲＡＭメモリセルの記憶ノードＮ１、Ｎ２のそれぞれにキャパシタＣＡ１、ＣＡ２が接続されている。これにより、保持データの反転に必要な電荷量（臨界電荷量）を増大させることができる。このため、α線、中性子線が半導体基板ＳＵＢに入射しても、保持データが反転しにくくなり、ソフトエラーの発生を抑制することが可能となる。

またラッチアップとは、寄生のサイリスタ構造であるｐｎｐｎ構造が導通し、電源端子と接地端子との間に大電流が流れる現象のことである。図４に示される比較例のＳＲＡＭメモリセルにおいては、ＣＭＯＳトランジスタが半導体基板の表面に形成されている。このため、上記ラッチアップの問題が生じる。

これに対して本実施の形態においては、図２に示されるように、ＳＲＡＭメモリセルの負荷トランジスタＬＯ１、ＬＯ２がＴＦＴよりなっている。このため半導体基板ＳＵＢの表面に形成されるトランジスタは、アクセストランジスタＡＣ１、ＡＣ２とドライバトランジスタＤＲ１、ＤＲ２だけとなる。アクセストランジスタＡＣ１、ＡＣ２とドライバトランジスタＤＲ１、ＤＲ２とは互いに同じ導電型チャネルのトランジスタである。このためＳＲＡＭのメモリセルにおいて、半導体基板ＳＵＢの表面にはＣＭＯＳトランジスタは形成されない。よって、ＣＭＯＳトランジスタに起因したラッチアップの発生を防止することができる。

また図４に示される比較例では、ＳＲＡＭメモリセル部に含まれる６つのトランジスタＡＣ１、ＡＣ２、ＤＲ１、ＤＲ２、ＬＯ１、ＬＯ２が、半導体基板ＳＵＢの表面に形成されている。このため比較例では、ＳＲＡＭメモリセルの平面占有面積が大きくなる。

これに対して本実施の形態によれば、負荷トランジスタＬＯ１、ＬＯ２の各々がＴＦＴよりなっている。これによりＳＲＡＭメモリセルを構成するトランジスタのうち半導体基板に形成されるトランジスタは、アクセストランジスタＡＣ１、ＡＣ２とドライバトランジスタＤＲ１、ＤＲ２の４つだけとなる。このためＳＲＡＭメモリセルの平面占有面積を低減することができる。

また本実施の形態においては、ＳＲＡＭメモリセルはフリップフロップ回路を有している。このフリップフロップ回路により、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理が不要となる。

また本実施の形態においては、通常の動作時にはＳＲＡＭ部ＳＲＰが動作することによって高速でランダムアクセスが可能である。また電源遮断時にはＳＲＡＭ部ＳＲＰのデータがＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２に書き込まれ、電源再投入時にＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２のデータがＳＲＡＭ部ＳＲＰにリストアされる。これにより本実施の形態の半導体装置は、不揮発性メモリとして機能する。

（実施の形態２）
図５に示されるように、本実施の形態の半導体装置の回路構成は、図２に示す実施の形態１の回路構成と比較して、フリップフロップ回路が省略されている点において異なっている。

本実施の形態のメモリセルにおいて、ＳＲＡＭ部ＳＲＰの回路は、アクセストランジスタＡＣ１、ＡＣ２およびキャパシタＣＡ１、ＣＡ２のみを有しており、ドライバトランジスタおよび負荷トランジスタを有していない。本実施の形態のメモリセルは、アクセストランジスタＡＣ１、ＡＣ２およびキャパシタＣＡ１、ＣＡ２のみからなる擬似ＳＲＡＭ部ＳＲＰと、２つの不揮発性メモリ部ＮＶＰ１、ＮＶＰ２とから構成されている。

なお、これ以外の本実施の形態の回路構成は、実施の形態１の回路構成とほぼ同じであるため、実施の形態１の要素と同一の要素については本実施の形態においても同一の符号を付し、その説明を繰り返さない。

次に、本実施の形態のメモリセルの具体的な構成について図６〜図１０を用いて説明する。

図６に示されるように、半導体基板ＳＵＢの表面には、アクセストランジスタＡＣ１、ＡＣ２と、ＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２と、ＭＯＳトランジスタＴＲ１〜ＴＲ４とが形成されている。

アクセストランジスタＡＣ１と、ＭＯＮＯＳトランジスタＭＴＲ１と、ＭＯＳトランジスタＴＲ１、ＴＲ３とは第１の方向（図中Ｘ方向）に並んで配置されており、第１トランジスタ群を構成している。またアクセストランジスタＡＣ２と、ＭＯＮＯＳトランジスタＭＴＲ２と、ＭＯＳトランジスタＴＲ２、ＴＲ４とは上記第１の方向（Ｘ方向）と同じ方向に並んで配置されており、第２トランジスタ群を構成している。

第１トランジスタ群と第２トランジスタ群とは、上記第１の方向（Ｘ方向）に直交する第２の方向（図中Ｙ方向）に隣り合っている。第１トランジスタ群と第２トランジスタ群とは、平面視において双方の間に位置する仮想の直線（Ｃ−Ｃ線）に対して互いに線対称の構成を有している。上記において平面視とは、図６に示されるように半導体基板ＳＵＢの表面に対して直交する方向から見た視点を意味する。

また第１トランジスタ群の上方に位置するキャパシタＣＡ１と、第２トランジスタ群の上方に位置するキャパシタＣＡ２とは、上記第２の方向（Ｙ方向）に互いに隣り合っている。またキャパシタＣＡ１とキャパシタＣＡ２とは、平面視において双方の間に位置する仮想の直線（Ｃ−Ｃ線）に対して互いに線対称の構成を有している。

以上より、図６におけるＶＩＩ−ＶＩＩ線に沿う断面構成と、ＶＩＩＡ−ＶＩＩＡ線に沿う断面構成とはほぼ同じ構成を有している。このため以下においては、ＶＩＩ−ＶＩＩ線に沿う断面構成を示す図７を代表例としてその構成を下層から順に説明する。

図７に示されるように、半導体基板ＳＵＢは、基板領域ＳＢＲと、その基板領域ＳＢＲの上に形成されたｐ型ウエル領域ＷＥとを有している。この半導体基板ＳＵＢの表面には、ｐ型領域ＰＷＬが形成されている。このｐ型領域ＰＷＬが形成された半導体基板ＳＵＢの表面には、アクセストランジスタＡＣ１、ＡＣ２と、ＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２と、ＭＯＳトランジスタＴＲ１〜ＴＲ４とが形成されている。

２つのＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２の各々は、１対のソース／ドレイン領域ＳＤと、ゲート絶縁膜ＧＩＡと、ゲート電極ＧＥＡとを有している。１対のソース／ドレイン領域ＳＤの各々は、半導体基板ＳＵＢの表面に互いに間隔をあけて形成されている。

またＭＯＮＯＳトランジスタ以外の６つのトランジスタの各々は、１対のソース／ドレイン領域ＳＤと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。１対のソース／ドレイン領域ＳＤの各々は、半導体基板ＳＵＢの表面に互いに間隔をあけて形成されている。

ＭＯＮＯＳトランジスタＭＴＲ１の１対のソース／ドレイン領域の一方は、ＭＯＳトランジスタＴＲ１の１対のソース／ドレイン領域の一方と同じ不純物領域により構成されている。ＭＯＮＯＳトランジスタＭＴＲ１の１対のソース／ドレイン領域の他方は、ＭＯＳトランジスタＴＲ３の１対のソース／ドレイン領域の一方と同じ不純物領域により構成されている。ＭＯＳトランジスタＴＲ１の１対のソース／ドレイン領域の他方は、アクセストランジスタＡＣ１の１対のソース／ドレイン領域の一方と同じ不純物領域により構成されている。

また図示されていないが、ＭＯＮＯＳトランジスタＭＴＲ２の１対のソース／ドレイン領域の一方は、ＭＯＳトランジスタＴＲ２の１対のソース／ドレイン領域の一方と同じ不純物領域により構成されている。ＭＯＮＯＳトランジスタＭＴＲ２の１対のソース／ドレイン領域の他方は、ＭＯＳトランジスタＴＲ４の１対のソース／ドレイン領域の一方と同じ不純物領域により構成されている。ＭＯＳトランジスタＴＲ２の１対のソース／ドレイン領域の他方は、アクセストランジスタＡＣ２の１対のソース／ドレイン領域の一方と同じ不純物領域により構成されている。

これら複数のソース／ドレイン領域ＳＤの各々は、ＬＤＤ（Lightly Doped Drain）構造を有しており、高濃度不純物領域ＳＤＨと、低濃度不純物領域ＳＤＬとを有している。

上記２つのＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２の各々のゲート電極ＧＥＡは、１対のソース／ドレイン領域に挟まれる領域上にゲート絶縁膜ＧＩＡを介在して形成されている。ＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２のゲート絶縁膜ＧＩＡは、シリコン酸化膜ＳＯと、シリコン窒化膜ＳＩＮと、シリコン酸化膜ＳＯとが積層されたＯＮＯ膜よりなっている。上記ＯＮＯ膜におけるシリコン窒化膜ＳＩＮが電荷捕獲部として機能する。

ＭＯＮＯＳトランジスタ以外の６つのトランジスタの各々のゲート電極ＧＥは、１対のソース／ドレイン領域に挟まれる領域上にゲート絶縁膜ＧＩを介在して形成されている。ＭＯＮＯＳトランジスタ以外の他のトランジスタＡＣ１、ＡＣ２、ＴＲ１〜ＴＲ４の各ゲート絶縁膜ＧＩは、たとえばシリコン酸化膜よりなっている。

上記８つのトランジスタの各々のゲート電極ＧＥＡ、ＧＥの各々は、たとえばドープトポリシリコン単層からなっていてもよい。また上記８つのトランジスタの各々のゲート電極ＧＥＡ、ＧＥの各々は、図３で示されるように第１導電膜ＧＥ１と第２導電膜ＧＥ２とを含む多層構造よりなっていてもよい。

上記８つのトランジスタの各々のゲート電極ＧＥＡ、ＧＥおよびゲート絶縁膜ＧＩＡ、ＧＩの各々の側壁を覆うように側壁絶縁膜ＳＷが形成されている。

図８に示されるように、ＭＯＮＯＳトランジスタＭＴＲ１のゲート電極ＧＥＡとＭＯＮＯＳトランジスタＭＴＲ２のゲート電極ＧＥＡとは、互いに同じ導電膜から構成されている。またＭＯＳトランジスタＴＲ１のゲート電極ＧＥとＭＯＳトランジスタＴＲ２のゲート電極ＧＥとは、互いに同じ導電膜から構成されている。

またＭＯＳトランジスタＴＲ３のゲート電極ＧＥとＭＯＳトランジスタＴＲ４のゲート電極ＧＥとは、互いに同じ導電膜から構成されている。またアクセストランジスタＡＣ１のゲート電極ＧＥとアクセストランジスタＡＣ２のゲート電極ＧＥとは、互いに同じ導電膜から構成されている。これらのゲート電極ＧＥの各々は、上記第２の方向（図中Ｙ方向）に延びている。

図７に示されるように、上記８つのトランジスタを覆うように半導体基板ＳＵＢの表面上に層間絶縁膜ＩＩ１、ＩＩ２が下から順に形成されている。この層間絶縁膜ＩＩ２の上面からＭＯＳトランジスタＴＲ３のソース／ドレイン領域ＳＤとアクセストランジスタＡＣ１のソース／ドレイン領域ＳＤとの各々に達するようにコンタクトホールＣＨ１が形成されている。

このコンタクトホールＣＨ１を埋め込むように導電膜ＩＴＣが形成されている。この導電膜ＩＴＣを通じてＭＯＳトランジスタＴＲ３のソース／ドレイン領域ＳＤと電気的に接続された配線ＶＣＣＴ（図９）が層間絶縁膜ＩＩ２の上に形成されている。また導電膜ＩＴＣを通じてアクセストランジスタＡＣ１のソース／ドレイン領域ＳＤと電気的に接続されたビット線ＢＬ（図９）が層間絶縁膜ＩＩ２の上に形成されている。

また図示されていないが、層間絶縁膜ＩＩ１、ＩＩ２の上面からＭＯＳトランジスタＴＲ４のソース／ドレイン領域ＳＤとアクセストランジスタＡＣ２のソース／ドレイン領域ＳＤとの各々に達するようにコンタクトホールが形成されている。このコンタクトホール内にも導電膜が埋め込まれている。

このコンタクトホール内の導電膜を通じてＭＯＳトランジスタＴＲ４のソース／ドレイン領域ＳＤと電気的に接続された配線ＶＣＣＴ（図９）が層間絶縁膜ＩＩ２の上に形成されている。またコンタクトホール内の導電膜を通じてアクセストランジスタＡＣ２のソース／ドレイン領域ＳＤと電気的に接続されたビット線／ＢＬ（図９）が層間絶縁膜ＩＩ２の上に形成されている。

図９に示されるように、アクセストランジスタＡＣ１のソース／ドレイン領域ＳＤには、導電膜ＩＴＣを介在してビット線ＢＬが電気的に接続されている。アクセストランジスタＡＣ２のソース／ドレイン領域ＳＤには、導電膜ＩＴＣを介在してビット線／ＢＬが電気的に接続されている。

ＭＯＳトランジスタＴＲ３のソース／ドレイン領域ＳＤには、導電膜ＩＴＣを介在して配線ＶＣＣＴが電気的に接続されている。ＭＯＳトランジスタＴＲ４のソース／ドレイン領域ＳＤには、導電膜ＩＴＣを介在して配線ＶＣＣＴが電気的に接続されている。

上記の２つのビット線ＢＬ、／ＢＬおよび２つの配線ＶＣＣＴは、図８に示すゲート電極ＧＥの延びる方向に交差する方向（たとえば直交する方向：第１の方向（図中Ｘ方向））に延びており、かつ互いに並走している。

図７に示されるように、ビット線ＢＬ、／ＢＬおよび配線ＶＣＣＴを覆うように層間絶縁膜ＩＩ２の上に層間絶縁膜ＩＩ３、ＩＩ４、ＩＩ５が下から順に形成されている。この層間絶縁膜ＩＩ５には、層間絶縁膜ＩＩ４の上面に達する第１溝ＴＲＥ１が形成されている。この第１溝ＴＲＥ１は、ＭＯＮＯＳトランジスタＭＴＲ１、ＭＯＳトランジスタＴＲ１、ＴＲ３およびアクセストランジスタＡＣ１の全ての領域の真上に位置している。

この第１溝ＴＲＥ１から露出した層間絶縁膜ＩＩ４の上面からＭＯＳトランジスタＴＲ１のソース／ドレイン領域ＳＤ（アクセストランジスタＡＣ１のソース／ドレイン領域ＳＤ）に達するようにコンタクトホールＣＨ２が形成されている。このコンタクトホールＣＨ２内を埋め込むように導電膜ＣＬが形成されている。導電膜ＣＬは、ＭＯＳトランジスタＴＲ１のソース／ドレイン領域ＳＤ（アクセストランジスタＡＣ１のソース／ドレイン領域ＳＤ）に電気的に接続されている。

この導電膜ＣＬを通じてＭＯＳトランジスタＴＲ１のソース／ドレイン領域ＳＤ（アクセストランジスタＡＣ１のソース／ドレイン領域ＳＤ）に電気的に接続するようにキャパシタＣＡ１が形成されている。キャパシタＣＡ１は、ストレージノードＳＮと、キャパシタ誘電体膜ＣＩと、セルプレートＣＰとを有している。

ストレージノードＳＮは、導電膜ＣＬに接するように第１溝ＴＲＥ１の内壁に沿って形成されている。セルプレートＣＰは、キャパシタ誘電体膜ＣＩを介在してストレージノードＳＮと対向するように形成されている。ストレージノードＳＮは、ＭＯＮＯＳトランジスタＭＴＲ１、ＭＯＳトランジスタＴＲ１、ＴＲ３およびアクセストランジスタＡＣ１の全ての領域の真上に位置している。

また図６、図１０に示されるように、層間絶縁膜ＩＩ５には、層間絶縁膜ＩＩ４の上面に達する第２溝ＴＲＥ２が形成されている。この第２溝ＴＲＥ２は、ＭＯＮＯＳトランジスタＭＴＲ２、ＭＯＳトランジスタＴＲ２、ＴＲ４およびアクセストランジスタＡＣ２の全ての領域の真上に位置している。

この第２溝ＴＲＥ２から露出した層間絶縁膜ＩＩ４の上面からＭＯＳトランジスタＴＲ２のソース／ドレイン領域ＳＤ（アクセストランジスタＡＣ２のソース／ドレイン領域ＳＤ）に達するようにコンタクトホールが形成されている。このコンタクトホール内を埋め込むように導電膜ＣＬが形成されている。導電膜ＣＬは、ＭＯＳトランジスタＴＲ２のソース／ドレイン領域ＳＤ（アクセストランジスタＡＣ２のソース／ドレイン領域ＳＤ）に電気的に接続されている。

この導電膜ＣＬを通じてＭＯＳトランジスタＴＲ２のソース／ドレイン領域ＳＤ（アクセストランジスタＡＣ２のソース／ドレイン領域ＳＤ）に電気的に接続するようにキャパシタＣＡ２が形成されている。キャパシタＣＡ２は、ストレージノードＳＮと、キャパシタ誘電体膜ＣＩと、セルプレートＣＰとを有している。

ストレージノードＳＮは、導電膜ＣＬに接するように第２溝ＴＲＥ２の内壁に沿って形成されている。セルプレートＣＰは、キャパシタ誘電体膜ＣＩを介在してストレージノードＳＮと対向するように形成されている。ストレージノードＳＮは、ＭＯＮＯＳトランジスタＭＴＲ２、ＭＯＳトランジスタＴＲ２、ＴＲ４およびアクセストランジスタＡＣ２の全ての領域の真上に位置している。

キャパシタＣＡ１のストレージノードＳＮとキャパシタＣＡ２のストレージノードＳＮとは上記第２の方向（Ｙ方向）に互いに隣り合っている。キャパシタＣＡ１、ＣＡ２の各々のストレージノードＳＮの表面は、キャパシタ容量増大のため粗面化されていてもよい。

次に、本実施の形態の半導体装置の動作について図５、図１１および図１２を用いて説明する。

まず、通常動作について説明する。
図５に示されるように、通常動作時は、２つの不揮発性メモリ部ＮＶＰ１、ＮＶＰ２の全てトランジスタＭＴＲ１、ＭＴＲ２、ＴＲ１〜ＴＲ４がオフとされた状態で、擬似ＳＲＡＭ部ＳＲＰのみが動作する。すなわち、ビット線ＢＬとビット線／ＢＬのそれぞれがＨｉｇｈとＬｏｗの電位とされ、ワード線ＷＬが立ち上げられることで、第１記憶ノードＮ１と第２記憶ノードＮ２のそれぞれにＨｉｇｈとＬｏｗのデータが書き込まれる。

データ読み出し時には、ビット線ＢＬとビット線／ＢＬの双方が０Ｖとされた状態で、ワード線ＷＬが立ち上げられることで、Ｈｉｇｈのデータが書き込まれた記憶ノード側から流れる電流がビット線ＢＬおよびビット線／ＢＬに接続されたラッチ型センスアンプで読み出される。

データ読み出しによりＨｉｇｈのデータが書き込まれた記憶ノードの電位が低下するため、データ読み出し後、データの再書込み（リストア）が行なわれる。またＨｉｇｈのデータが書き込まれた記憶ノードの電位はリーク電流などにより低下していくため、定期的にデータの再書込み（リフレッシュ）が必要となる。

尚、これらの通常動作は本実施の形態のメモリセルに固有の動作ではなく、一般的な擬似ＳＲＡＭの動作と同じである。

次に、電源遮断時の動作について説明する。
電源遮断時は擬似ＳＲＡＭ部ＳＲＰのデータが不揮発性メモリ部ＮＶＰ１、ＮＶＰ２に書き込まれる。

まず、擬似ＳＲＡＭ部ＳＲＰの第１および第２記憶ノードＮ１、Ｎ２のデータがＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２に書き込まれる前に、ＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２のしきい値電圧Ｖｔｈが初期状態とされる。具体的にはＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２のソース/ドレインに接続されたＭＯＳトランジスタＴＲ１〜ＴＲ４がオフの状態で、ＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２のゲート電極にたとえば−１０Ｖの電圧が３ｍｓｅｃ印加される。これにより、ＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２のしきい値電圧Ｖｔｈが−１．０Ｖとされる。

次に、擬似ＳＲＡＭ部ＳＲＰから不揮発性メモリ部ＮＶＰ１、ＮＶＰ２のＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２の各々にデータが書き込まれる。具体的には擬似ＳＲＡＭ部ＳＲＰのワード線ＷＬがオフの状態で、不揮発性メモリ部ＮＶＰ１、ＮＶＰ２のＭＯＳトランジスタＴＲ１、ＴＲ２がオン状態とされ、ＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２の各々のゲート電極に例えば＋１２Ｖの電圧が印加される。ＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２のそれぞれのドレインには、擬似ＳＲＡＭ部ＳＲＰの第１記憶ノードＮ１の電圧と第２記憶ノードＮ２の電圧とが入力される。たとえばＨｉｇｈの記憶ノードの電位が２．０Ｖであれば、Ｈｉｇｈの記憶ノードに接続されたＭＯＮＯＳトランジスタのゲート電位は１０Ｖとなり、Ｌｏｗの記憶ノードに接続されたＭＯＮＯＳトランジスタのゲート電位は１２Ｖとなる。

図１１に示されるように、たとえば１ｍｓｅｃの書込みが行なわれた場合、Ｈｉｇｈの記憶ノードに接続され、かつゲート印加電圧が１０ＶのＭＯＮＯＳトランジスタではしきい値電圧Ｖｔｈが０．５Ｖとなる。一方、Ｌｏｗの記憶ードに接続され、かつゲート印加電圧が１２ＶのＭＯＮＯＳトランジスタではしきい値電圧Ｖｔｈが２．０Ｖとなる。

なお、ＭＯＮＯＳトランジスタへのデータ書き込み中にもＨｉｇｈの記憶ノードの電位は低下していく。しかし、ＭＯＮＯＳトランジスタにおけるデータ書込み時間は、通常動作時のデータ再書込みサイクルの時間（たとえば１０ｍｓｅｃ）より１桁短い時間であるため、Ｈｉｇｈの記憶ノードにおける電位の低下は問題とならない。

また、記憶ノードの電位の低下はＭＯＳトランジスタのオフリーク電流とキャパシタ容量により決まる。このため、ＭＯＳトランジスタのオフリーク電流とキャパシタ容量とを改善することにより、記憶ノードの電位の低下をさらに改善することも可能である。

次に、電源投入時の動作に関し説明する。
電源投入時には、不揮発性メモリ部ＮＶＰ１、ＮＶＰ２のＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２に書き込んだデータを擬似ＳＲＡＭ部ＳＲＰに書き戻す必要がある。電源投入後、先ず擬似ＳＲＡＭ部ＳＲＰの初期状態として第１記憶ノードＮ１および第２記憶ノードＮ２の双方にＬｏｗデータが書き込まれる。その後、擬似ＳＲＡＭ部ＳＲＰのワード線ＷＬが閉じられた状態で、ＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２とＭＯＳトランジスタＴＲ１、ＴＲ２がオン状態とされる。

この時、ＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２のゲート電極に印加する電圧は、擬似ＳＲＡＭ部ＳＲＰのＨｉｇｈの記憶ノードに接続されていたＭＯＮＯＳトランジスタのしきい値電圧Ｖｔｈより高く、Ｌｏｗの記憶ノードに接続されていたＭＯＮＯＳトランジスタのしきい値電圧Ｖｔｈより低い値である。たとえば、ＭＯＮＯＳトランジスタのしきい値電圧Ｖｔｈのそれぞれが０．５Ｖと２．０Ｖである場合、ＭＯＮＯＳトランジスタＭＴＲ１、ＭＴＲ２のゲート電極に印加する電圧は１．０Ｖである。

図１２に示されるように、ゲート電極に印加する電圧がたとえば１．０Ｖである場合、擬似ＳＲＡＭ部ＳＲＰのＨｉｇｈの記憶ノードに接続されていたＭＯＮＯＳトランジスタは電流を流すが、Ｌｏｗの記憶ノードに接続されていたＭＯＮＯＳトランジスタは電流を流さない。したがって、擬似ＳＲＡＭ部ＳＲＰでＨｉｇｈの記憶ノードに接続されていたＭＯＮＯＳトランジスタのみが電流を流し、そのＭＯＮＯＳトランジスタから擬似ＳＲＡＭ部の記憶ノードにＨｉｇｈのデータが書き込まれる。

擬似ＳＲＡＭ部ＳＲＰに不揮発性メモリ部ＮＶＰ１、ＮＶＰ２からデータが書き込まれた後、データの読み出し、再書込み（リフレッシュ）が実施され、その後、通常の擬似ＳＲＡＭの動作が行われる。

次に、本実施の形態の半導体装置の製造方法について図７および図１３〜図２７を用いて説明する。

図１３に示されるように、イオン注入などが行われることにより、たとえばシリコンよりなる半導体基板ＳＵＢにｐ型ウエル領域ＷＥが形成される。このｐ型ウエル領域ＷＥの形成のためのイオン注入は、ＭＯＮＯＳトランジスタのしきい値電圧Ｖｔｈの調整のためのイオン注入を兼ねる。

図１４に示されるように、ＭＯＮＯＳトランジスタを形成する部分を覆うレジストパターンＰＲ１が通常の写真製版技術により形成される。この後、レジストパターンＰＲ１をマスクとしてイオン注入などを行うことによりｐ型領域ＰＷＬが形成される。このｐ型領域ＰＷＬの形成により、ＭＯＮＯＳトランジスタ以外のトランジスタのしきい値電圧Ｖｔｈの調整が行われる。この後、レジストパターンＰＲ１がアッシングなどにより除去される。

図１５に示されるように、シリコン酸化膜ＳＯ、シリコン窒化膜ＳＩＮおよびシリコン酸化膜ＳＯよりなるＯＮＯ膜が半導体基板ＳＵＢの表面上に形成される。このＯＮＯ膜上に、たとえば多結晶シリコンなどからなる導電膜ＧＥＡが形成される。

ＯＮＯ膜はＭＯＮＯＳトランジスタのゲート絶縁膜となるものであり、導電膜ＧＥＡはＭＯＮＯＳトランジスタのゲート電極となるものである。導電膜ＧＥＡは、成膜後のノンドープの多結晶シリコンに不純物を注入することにより得られたドープトポリシリコンであってもよく、また成膜時にリンなどがドープされたドープトポリシリコンであってもよい。

この後、通常の写真製版技術およびエッチング技術により、導電膜ＧＥＡおよびＯＮＯ膜がパターニングされる。

図１６に示されるように、上記のパターニングにより、ＭＯＮＯＳトランジスタのゲート絶縁膜ＧＩＡとなるＯＮＯ膜と、ＭＯＮＯＳトランジスタのゲート電極ＧＥＡとが形成される。

図１７に示されるように、半導体基板ＳＵＢの表面とＭＯＮＯＳトランジスタのゲート電極ＧＥＡとを覆うように、たとえばシリコン酸化膜よりなる絶縁膜ＧＩが形成される。この絶縁膜ＧＩ上に、たとえばドープトポリシリコンよりなる導電膜ＧＥが形成される。導電膜ＧＥは、成膜後のノンドープの多結晶シリコンに不純物を注入することにより得られたドープトポリシリコンであってもよく、また成膜時にリンなどがドープされたドープトポリシリコンであってもよい。

ゲート電極ＧＥＡを覆う絶縁膜ＧＩは、ＭＯＮＯＳトランジスタ以外のトランジスタのゲート絶縁膜となるものである。またゲート電極ＧＥＡ上を覆う導電膜ＧＥは、ＭＯＮＯＳトランジスタ以外のトランジスタのゲート電極となるものである。

図１８に示されるように、通常の写真製版技術により、レジストパターンＰＲ２が形成される。このレジストパターンＰＲ２は、ＭＯＮＯＳトランジスタ以外のトランジスタのゲート電極を形成するためのマスクとなるものである。このレジストパターンＰＲ２をマスクとして導電膜ＧＥおよび絶縁膜ＧＩがドライエッチングなどにより選択的に除去される。この後、レジストパターンＰＲ１がアッシングなどにより除去される。

図１９に示されるように、上記のエッチングにより、ＭＯＮＯＳトランジスタ以外のトランジスタのゲート絶縁膜ＧＩとゲート電極ＧＥとが形成される。なおＭＯＮＯＳトランジスタ以外のゲート電極ＧＥの形成の際のエッチング時には、ＭＯＮＯＳトランジスタのゲート電極ＧＥＡは絶縁膜ＧＩで覆われているためエッチングされない。またＭＯＮＯＳトランジスタのゲート電極ＧＥＡの側壁にはサイドウォールスペーサ状の導電膜ＧＥが残存する。しかし、このサイドウォールスペーサ状の導電膜ＧＥは、等方性のドライエッチングなどを追加することで除去される。

図２０に示されるように、ゲート電極ＧＥＡ、ＧＥをマスクとしたイオン注入などにより半導体基板ＳＵＢの表面に不純物が導入される。これにより半導体基板ＳＵＢの表面に、トランジスタのＬＤＤ構造をなす低濃度不純物領域ＳＤＬが形成される。

図２１に示されるように、ゲート電極ＧＥＡ、ＧＥの側壁に側壁絶縁膜ＳＷが形成される。この側壁絶縁膜ＳＷは、たとえばシリコン窒化膜などにより形成される。この後、ゲート電極ＧＥＡ、ＧＥおよび側壁絶縁膜ＳＷをマスクとしたイオン注入などにより、半導体基板ＳＵＢの表面に不純物が導入される。これにより半導体基板ＳＵＢの表面に、高濃度不純物領域ＳＤＨが形成される。この高濃度不純物領域ＳＤＨと低濃度不純物領域ＳＤＬとによりＬＤＤ構造を有するソース／ドレイン領域が形成される。

この後、ゲート電極ＧＥＡ、ＧＥのシート抵抗を低減するため、各ゲート電極ＧＥ上にコバルトシリサイド、ニッケルシリサイドなどのシリサイドが形成されてもよい。

上記によりＭＯＮＯＳトランジスタＭＴＲ１、ＭＯＳトランジスタＴＲ１、ＴＲ３およびアクセストランジスタＡＣ１が形成される。図示されていないが、ＭＯＮＯＳトランジスタＭＴＲ２、ＭＯＳトランジスタＴＲ２、ＴＲ４およびアクセストランジスタＡＣ２も、同様に形成される。

図２２に示されるように、たとえばシリコン酸化膜などからなる層間絶縁膜ＩＩ１が、各トランジスタＭＴＲ１、ＭＴＲ２、ＴＲ１〜ＴＲ４、ＡＣ１、ＡＣ２を覆うように半導体基板ＳＵＢの表面上に形成される。この後、通常の写真製版技術およびエッチング技術により、層間絶縁膜ＩＩ１、ＩＩ２にコンタクトホールＣＨ１が形成される。このコンタクトホールＣＨ１は、層間絶縁膜ＩＩ２の上面から、アクセストランジスタＡＣ１のソース／ドレイン領域ＳＤに達するコンタクトホールＣＨ１と、ＭＯＳトランジスタＴＲ３のソース／ドレイン領域ＳＤに達するコンタクトホールＣＨ１とを含む。

なお図示していないが、層間絶縁膜ＩＩ２の上面から、アクセストランジスタＡＣ２のソース／ドレイン領域ＳＤに達するコンタクトホールおよびＭＯＳトランジスタＴＲ４のソース／ドレイン領域ＳＤに達するコンタクトホールも同時に形成される。

図２３に示されるように、上記複数のコンタクトホールＣＨ１の各々を埋め込むように導電膜ＩＴＣが形成される。この導電膜ＩＴＣに電気的に接続するように層間絶縁膜ＩＩ２の上に、図９に示されるような２つのビット線ＢＬ、／ＢＬおよび２つの配線ＶＣＣＴが形成される。

図２４に示されるように、上記ビット線ＢＬ、／ＢＬおよび配線ＶＣＣＴを覆うように、たとえばシリコン酸化膜よりなる層間絶縁膜ＩＩ３、ＩＩ４が層間絶縁膜ＩＩ２の上に順に形成される。この後、通常の写真製版技術およびエッチング技術により、層間絶縁膜ＩＩ１〜ＩＩ４にコンタクトホールＣＨ２が形成される。このコンタクトホールＣＨ２は、層間絶縁膜ＩＩ４の上面から、ＭＯＳトランジスタＴＲ１のソース／ドレイン領域ＳＤ（アクセストランジスタＡＣ１のソース／ドレイン領域ＳＤ）に達するように形成される。

なお図示していないが、層間絶縁膜ＩＩ４の上面から、ＭＯＳトランジスタＴＲ２のソース／ドレイン領域ＳＤ（アクセストランジスタＡＣ２のソース／ドレイン領域ＳＤ）に達するコンタクトホールも同時に形成される。

図２５に示されるように、上記コンタクトホールＣＨ２内に、導電膜ＣＬが埋め込まれる。この導電膜ＣＬは、ドープトポリシリコンまたはタングステン（Ｗ）などの金属から形成される。

図２６に示されるように、たとえばシリコン酸化膜などからなる層間絶縁膜ＩＩ５が層間絶縁膜ＩＩ４上に形成される。この後、通常の写真製版技術およびエッチング技術により、層間絶縁膜ＩＩ５に層間絶縁膜ＩＩ４の上面に達する溝ＴＲＥ１が形成される。この溝ＴＲＥ１の底面において、導電膜ＣＬの上面が露出する。

図２７に示されるように、溝ＴＲＥ１の内壁に沿って、キャパシタのストレージノードＳＮが形成される。このストレージノードＳＮは、導電膜ＣＬと電気的に接続するように形成される。またストレージノードＳＮは、表面が粗面となるように粗面化処理を施されてもよい。

図７に示されるように、ストレージノードＳＮを覆うようにキャパシタ誘電体膜ＣＩが形成される。このキャパシタ誘電体膜ＣＩを介在してストレージノードＳＮと対向するようにセルプレートＣＰが形成される。このストレージノードＳＮと、キャパシタ誘電体膜ＣＩと、セルプレートＣＰとからキャパシタＣＡ１が形成される。

なお図示していないが、キャパシタＣＡ１と同様に、キャパシタＣＡ２も形成される。
またキャパシタＣＡ１、ＣＡ２の形成は一般のＤＲＡＭ（Dynamic Random Access Memory）のキャパシタの形成方法と同じでよい。ストレージノードＳＮ、キャパシタ誘電体膜ＣＩおよびセルプレートＣＰの材料はＭＩＳキャパシタ、ＭＩＭキャパシタなどのどのようなキャパシタを使用するかにより異なる。このようにしてメモリセル部が形成された後、酸化膜などで層間絶縁膜が形成され、周辺回路部で必要な配線がアルミニウム（Ａｌ）、銅（Ｃｕ）などで形成される。

以上により図７に示す本実施の形態の半導体装置が完成する。
次に、本実施の形態の半導体装置の作用効果について説明する。

本実施の形態においては、図４に示す比較例の構成と比較して、フリップフロップ回路が省略されている。このため、ＣＭＯＳトランジスタに起因したラッチアップの発生を防止することが可能となる。

またメモリセルがキャパシタＣＡ１、ＣＡ２を有しているため、実施の形態１と同様、ソフトエラーの発生を抑制することができる。

またフリップフロップ回路が省略されているため、ソフトエラーの発生を防止しかつラッチアップの発生を抑制しながらも、メモリセルの平面占有面積をさらに小さくすることができる。

また図６および図７に示されるように、不揮発性メモリ部の真上にもキャパシタＣＡ１、ＣＡ２が位置している。このため、キャパシタＣＡ１、ＣＡ２におけるストレージノードＳＮとセルプレートＣＰとの対向面積を増加させることができる。これによりキャパシタＣＡ１、ＣＡ２の容量が増加するため、メモリセルの動作を安定化させることができる。

（実施の形態３）
図２８〜図３２に示されるように、本実施の形態の半導体装置の構成は、図６〜図１０に示す実施の形態２の構成と比較して、ＭＯＮＯＳ素子ＭＴＲ１、ＭＴＲ２の構成において異なっている。

本実施の形態のＭＯＮＯＳ素子ＭＴＲ１、ＭＴＲ２の各々は、不純物領域ＩＲと、ゲート絶縁膜ＧＩＡと、ゲート電極ＧＥＡとを有している。不純物領域ＩＲは、ＭＯＳトランジスタＴＲ１、ＴＲ３の各々のゲート電極ＧＥに挟まれる半導体基板ＳＵＢの表面に形成されている。この不純物領域ＩＲは、ＭＯＮＯＳ素子ＭＴＲ１、ＭＴＲ２の各々のしきい値電圧Ｖｔｈを調整するための層である。

ゲート電極ＧＥＡは、ゲート絶縁膜ＧＩＡを介在して不純物領域ＩＲと対向するように配置されている。

ゲート絶縁膜ＧＩＡは、シリコン酸化膜ＳＯ、シリコン窒化膜ＳＩＮおよびシリコン酸化膜ＳＯよりなるＯＮＯ膜からなっている。このゲート絶縁膜ＧＩＡのシリコン窒化膜ＳＩＮが電荷捕獲部として機能する。ゲート絶縁膜ＧＩＡは、ＭＯＳトランジスタＴＲ１、ＴＲ３の各々のゲート電極ＧＥの側面および上面に直接接している。

ゲート電極ＧＥＡは、ＯＮＯ膜よりなるゲート絶縁膜ＧＩＡを挟んで、ＭＯＳトランジスタＴＲ１、ＴＲ３の各々のゲート電極ＧＥの真上に位置している。

なお、これ以外の本実施の形態の構成は、実施の形態２の構成とほぼ同じであるため、実施の形態２の要素と同一の要素については本実施の形態においても同一の符号を付し、その説明を繰り返さない。また本実施の形態における半導体装置の動作は、実施の形態２の動作と同じである。

次に、本実施の形態の半導体装置の製造方法について図３３〜図４１を用いて説明する。

図３３に示されるように、ｐ型ウエル領域ＷＥを有する半導体基板ＳＵＢの表面にイオン注入などが行われることにより、ｐ型領域ＰＷＬが形成される。このｐ型領域ＰＷＬの形成により、ＭＯＮＯＳ素子以外のトランジスタのしきい値電圧Ｖｔｈの調整が行われる。

図３４に示されるように、半導体基板ＳＵＢの表面を覆うように、たとえばシリコン酸化膜よりなる絶縁膜ＧＩが形成される。この絶縁膜ＧＩ上に、たとえばドープトポリシリコンよりなる導電膜ＧＥが形成される。導電膜ＧＥは、成膜後のノンドープの多結晶シリコンに不純物を注入することにより得られたドープトポリシリコンであってもよく、また成膜時にリンなどがドープされたドープトポリシリコンであってもよい。

絶縁膜ＧＩは、ＭＯＮＯＳ素子以外のトランジスタのゲート絶縁膜となるものである。また導電膜ＧＥは、ＭＯＮＯＳ素子以外のトランジスタのゲート電極となるものである。

通常の写真製版技術およびドライエッチング技術により、導電膜ＧＥおよび絶縁膜ＧＩがパターニングされて、ＭＯＮＯＳ素子以外のトランジスタのゲート電極ＧＥとゲート絶縁膜ＧＩとが形成される。

図３５に示されるように、通常の写真製版技術によりレジストパターンＰＲ３が形成される。レジストパターンＰＲ３は、ＭＯＮＯＳ素子の形成部分に開口を有している。この後、レジストパターンＰＲ３をマスクとして、ＭＯＮＯＳ素子のしきい値電圧Ｖｔｈを調整するためのイオン注入などが行われる。このイオン注入などによりレジストパターンＰＲ３の開口部を通じて半導体基板ＳＵＢに不純物が注入されて、半導体基板ＳＵＢの表面に不純物領域ＩＲが形成される。

この時、不純物領域ＩＲはゲート電極ＧＥ間に自己整合的に形成されるため、図１４に示すレジストパターンＰＲ１と異なり、重ね合わせズレまたは寸法ズレによるマージンを考慮する必要はない。この後、レジストパターンＰＲ３がアッシングなどにより除去される。

図３６に示されるように、ＭＯＮＯＳ素子以外のトランジスタのゲート電極ＧＥ上を覆うように、シリコン酸化膜ＳＯ、シリコン窒化膜ＳＩＮおよびシリコン酸化膜ＳＯよりなるＯＮＯ膜が半導体基板ＳＵＢの表面上に形成される。このＯＮＯ膜上に、たとえばドープトポリシリコンなどからなる導電膜ＧＥＡが形成される。この導電膜ＧＥＡは、成膜後のノンドープの多結晶シリコンに不純物を注入することにより得られたドープトポリシリコンであってもよく、また成膜時にリンなどがドープされたドープトポリシリコンであってもよい。

ＯＮＯ膜は、ＭＯＮＯＳ素子のゲート絶縁膜となるものである。また導電膜ＧＥＡは、ＭＯＮＯＳ素子のゲート電極となるものである。

図３７に示されるように、通常の写真製版技術により、ＭＯＮＯＳ素子の導電膜ＧＥＡ上にレジストパターンＰＲ４が形成される。このレジストパターンＰＲ４の形成に際し、ＭＯＮＯＳ素子はゲート電極ＧＥ間に形成される。このため、レジストパターンＰＲ４は、図１８のレジストパターンＰＲ２と異なり、先に形成したゲート電極ＧＥとの間に横方向（半導体基板ＳＵＢの表面に沿う方向）のクリアランスを取る必要はない。

このレジストパターンＰＲ４は、不純物領域ＩＲの真上に位置している。このレジストパターンＰＲ４をマスクとして導電膜ＧＥＡおよびＯＮＯ膜がドライエッチングなどによりパターニングされる。この後、レジストパターンＰＲ４がアッシングなどにより除去される。

図３８に示されるように、上記のドライエッチングなどにより、２つのゲート電極ＧＥの双方の側面および上面に接するように、ＯＮＯ膜よりなるＭＯＮＯＳ素子のゲート絶縁膜ＧＩＡが形成される。またそのゲート絶縁膜ＧＩＡを介在して、その２つのゲート電極ＧＥの真上に位置する、ＭＯＮＯＳ素子のゲート電極ＧＥＡが形成される。

なおＭＯＮＯＳ素子のゲート電極ＧＥＡの形成の際のエッチング時には、ＭＯＮＯＳ素子以外のトランジスタのゲート電極ＧＥはＯＮＯ膜で覆われているためエッチングされない。またＭＯＮＯＳ素子以外のトランジスタのゲート電極ＧＥの側壁にはサイドウォールスペーサ状の導電膜ＧＥＡが残存する。しかし、このサイドウォールスペーサ状の導電膜ＧＥＡは、等方性のドライエッチングなどを追加することで除去される。

図３９に示されるように、すべてのゲート電極ＧＥＡ、ＧＥをマスクとしたイオン注入などにより半導体基板ＳＵＢの表面に不純物が導入される。これにより半導体基板ＳＵＢの表面に、ＭＯＮＯＳ素子以外のトランジスタのＬＤＤ構造をなす低濃度不純物領域ＳＤＬが形成される。

図４０に示されるように、すべてのゲート電極ＧＥＡ、ＧＥの側壁に側壁絶縁膜ＳＷが形成される。この側壁絶縁膜ＳＷは、たとえばシリコン窒化膜などにより形成される。この後、ゲート電極ＧＥＡ、ＧＥおよび側壁絶縁膜ＳＷをマスクとしたイオン注入などにより、半導体基板ＳＵＢの表面に不純物が導入される。これにより半導体基板ＳＵＢの表面に、高濃度不純物領域ＳＤＨが形成される。この高濃度不純物領域ＳＤＨと低濃度不純物領域ＳＤＬとによりＬＤＤ構造を有するソース／ドレイン領域ＳＤが形成される。

以上により半導体基板ＳＵＢの表面にＭＯＮＯＳ素子ＭＴＲ１、ＭＴＲ２と、それ以外のトランジスタＡＣ１、ＡＣ２、ＴＲ１〜ＴＲ４が形成される。この後は、図２２〜図２７に示す実施の形態２と同様の工程を経ることにより、図２８〜図３２に示される本実施の形態の半導体装置が完成する。

次に、本実施の形態の半導体装置の作用効果について説明する。
本実施の形態においては、図４に示す比較例の構成と比較して、フリップフロップ回路が省略されている。このため、ＣＭＯＳトランジスタに起因したラッチアップの発生を防止することが可能となる。

またメモリセルがキャパシタＣＡ１、ＣＡ２を有しているため、実施の形態１と同様、ソフトエラーの発生を抑制することができる。

またフリップフロップ回路が省略されているため、ソフトエラーの発生を防止しかつラッチアップの発生を抑制しながらも、メモリセルの平面占有面積をさらに小さくすることができる。

また図２８および図２９に示されるように、不揮発性メモリ部の真上にもキャパシタＣＡ１、ＣＡ２が位置している。このため、キャパシタＣＡ１、ＣＡ２におけるストレージノードＳＮとセルプレートＣＰとの対向面積を増加させることができる。これによりキャパシタＣＡ１、ＣＡ２の容量が増加するため、メモリセルの動作を安定化させることができる。

また図２８および図２９に示されるように、ＭＯＮＯＳ素子ＭＴＲ１のゲート電極ＧＥＡがＭＯＳトランジスタＴＲ１、ＴＲ３のゲート電極ＧＥ上に乗り上げている。またＭＯＮＯＳ素子ＭＴＲ２のゲート電極ＧＥＡがＭＯＳトランジスタＴＲ２、ＴＲ４のゲート電極ＧＥ上に乗り上げている。これによりＭＯＮＯＳ素子ＭＴＲ１のゲート電極ＧＥＡとＭＯＳトランジスタＴＲ１、ＴＲ３のゲート電極ＧＥとの間に横方向（半導体基板の表面に沿う方向）の隙間を設ける必要はない。またＭＯＮＯＳ素子ＭＴＲ２のゲート電極ＧＥＡとＭＯＳトランジスタＴＲ２、ＴＲ４のゲート電極ＧＥとの間に横方向の隙間を設ける必要はない。このため、メモリセルの平面占有面積をさらに縮小させることができる。

また図３５に示されるように、ＭＯＳトランジスタＴＲ１〜ＴＲ４のゲート電極ＧＥをマスクとして、ＭＯＮＯＳ素子ＭＴＲ１、ＭＴＲ２のしきい値電圧Ｖｔｈ制御のためのイオン注入が行われる。このようにＭＯＮＯＳ素子ＭＴＲ１、ＭＴＲ２のしきい値電圧Ｖｔｈ制御のためのイオン注入が自己整合的に行われるため、図１４に示すレジストパターンＰＲ１と異なり、重ね合わせズレまたは寸法ズレによるマージンを考慮する必要はない。このためＭＯＮＯＳ素子ＭＴＲ１、ＭＴＲ２のしきい値電圧Ｖｔｈ制御のためのイオン注入を制御性よく行なうことができる。

（その他）
上記の実施の形態１〜３においては、不揮発性メモリ素子ＭＴＲ１、ＭＴＲ２としてＭＯＮＯＳ構造を有するトランジスタまたは素子について説明したが、不揮発性メモリ素子はＲｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭであってもよい。

ＲｅＲＡＭは、遷移金属酸化膜の抵抗値変動を利用する不揮発性メモリ素子である。ＭＲＡＭは、磁性体の磁性抵抗を利用する不揮発性メモリ素子である。ＰＲＡＭは、カルコゲナイトの結晶性を利用する不揮発性メモリ素子である。これらのＲｅＲＡＭ、ＭＲＡＭおよびＰＲＡＭのいずれかを用いる場合には、たとえば図４２に示すような回路が用いられる。

図４２に示されるように、不揮発性メモリ素子ＭＴＲ３、ＭＴＲ４の各々に、ＲｅＲＡＭ、ＭＲＡＭおよびＰＲＡＭのいずれかが用いられている。この場合、不揮発性メモリ素子ＭＴＲ１と第１記憶ノードＮ１との間にＭＯＳトランジスタＴＲ１１が電気的に接続されている。不揮発性メモリ素子ＭＴＲ１と配線ＶＣＣＴとの間にＭＯＳトランジスタＴＲ１３が電気的に接続されている。ＭＯＳトランジスタＴＲ１３のゲート電極は第１記憶ノードＮ１に電気的に接続されている。また不揮発性メモリ素子ＭＴＲ１の両側に、電流を流すためのＭＯＳトランジスタＴＲ１５、ＴＲ１７が電気的に接続されている。このＭＯＳトランジスタＴＲ１５、ＴＲ１７により不揮発性メモリ素子ＭＴＲ３の初期化が可能となる。

また不揮発性メモリ素子ＭＴＲ４と第２記憶ノードＮ２との間にＭＯＳトランジスタＴＲ１２が電気的に接続されている。不揮発性メモリ素子ＭＴＲ４と配線ＶＣＣＴとの間にＭＯＳトランジスタＴＲ１４が電気的に接続されている。ＭＯＳトランジスタＴＲ１４のゲート電極は第２記憶ノードＮ２に電気的に接続されている。また不揮発性メモリ素子ＭＴＲ４の両側に、電流を流すためのＭＯＳトランジスタＴＲ１６、ＴＲ１８が電気的に接続されている。このＭＯＳトランジスタＴＲ１６、ＴＲ１８により不揮発性メモリ素子ＭＴＲ４の初期化が可能となる。

なお上記以外の図４２に示す回路の構成は、図５に示す回路の構成とほぼ同じであるため、図５に示す回路と同じ図４２の要素については同一の符号を付し、その説明を繰り返さない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＡＣ１，ＡＣ２ アクセストランジスタ、ＢＬ，／ＢＬ ビット線、ＣＡ１，ＣＡ２ キャパシタ、ＣＨ 半導体装置、ＣＨ１，ＣＨ２ コンタクトホール、ＣＩ キャパシタ誘電体膜、ＣＬ，ＧＥ，ＩＴＣ 導電膜、ＣＰ セルプレート、Ｄ ドレイン、ＤＣ データノードコンタクト、ＤＲ１，ＤＲ２ ドライバトランジスタ、ＧＥ，ＧＥＡ ゲート電極、ＧＥ１ 第１導電膜、ＧＥ２ 第２導電膜、ＧＩ，ＧＩＡ ゲート絶縁膜、ＧＩ，ＧＩＡ，ＴＧＩ ゲート絶縁膜、ＩＬ１，ＳＩ 絶縁膜、ＩＩ１〜ＩＩ７ 層間絶縁膜、ＩＲ 不純物領域、ＩＴＬ 配線、ＶＣＣＴ，ＶＣＰ，ＶＲＣＬ，ＶＳＳＩ，ＶＳＴＲ 配線、ＬＯ１，ＬＯ２ 負荷トランジスタ、ＭＣＡ メモリセルアレイ、ＭＣＴ メタルコンタクト導電膜、ＭＩＣ メタル配線、ＭＴＲ１，ＭＴＲ２，ＭＴＲ３，ＭＴＲ４ 不揮発性メモリ素子、Ｎ１ 第１記憶ノード、Ｎ２ 第２記憶ノード、ＮＶＰ１，ＮＶＰ２ 不揮発性メモリ部、ＮＷＬ ｎ型領域、ＰＣＩ 周辺回路、ＰＤ パッド、ＰＲ１〜ＰＲ４ レジストパターン、ＰＳＤ，ＳＤ ドレイン領域、ＰＳＶ パッシベーション膜、ＰＴＲ，ＴＲ１〜ＴＲ４，ＴＲ１１〜ＴＲ１８ ＭＯＳトランジスタ、ＰＷＬ ｐ型領域、Ｓ ソース、ＳＢＣ シリサイド層、ＳＢＲ 基板領域、ＳＤＨ 高濃度不純物領域、ＳＤＬ 低濃度不純物領域、ＳＩＮ シリコン窒化膜、ＳＮ ストレージノード、ＳＯ シリコン酸化膜、ＳＰＰ プラグ導電膜、ＳＲＰ ＳＲＡＭ部、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁膜、ＴＥ ＴＦＴ電極、ＴＬ ＴＦＴ用半導体層、ＴＲＥ１ 第１溝、ＴＲＥ２ 第２溝、ＷＥ ｐ型ウエル領域、ＷＬ ワード線。

Claims (15)

1. 第１ビット線と、
   １対のソース／ドレインを有し、前記１対のソース／ドレインの一方が第１記憶ノードに電気的に接続され、前記１対のソース／ドレインの他方が前記第１ビット線に電気的に接続された、第１アクセストランジスタと、
   前記第１記憶ノードに電気的に接続された第１書込み用スイッチ素子と、
   前記第１書込み用スイッチ素子を介在して前記第１記憶ノードに電気的に接続された第１不揮発性メモリ素子と、
   前記第１記憶ノードに電気的に接続された第１ストレージノードと、前記第１ストレージノードとの間で容量を形成する第１セルプレートとを有する第１キャパシタとを備えた、半導体装置。
2. 前記第１ストレージノードは、前記第１不揮発性メモリ素子および前記第１書込み用スイッチ素子を含む第１不揮発性メモリ部の少なくとも一部の領域の真上に位置している、請求項１に記載の半導体装置。
3. 前記第１不揮発性メモリ素子に電気的に接続された第１復帰用スイッチ素子をさらに備えた、請求項１に記載の半導体装置。
4. 前記第１不揮発性メモリ素子は、電荷捕獲部を含むゲート絶縁膜と、ゲート電極とを有し、
   前記第１書込み用スイッチ素子および前記第１復帰用スイッチ素子の各々はゲート電極を有し、
   前記第１不揮発性メモリ素子の前記ゲート絶縁膜は、前記第１書込み用スイッチ素子および前記第１復帰用スイッチ素子の各々の前記ゲート電極に直接接している、請求項３に記載の半導体装置。
5. 前記第１不揮発性メモリ素子の前記ゲート電極は、前記第１不揮発性メモリ素子の前記ゲート絶縁膜を挟んで前記第１書込み用スイッチ素子および前記第１復帰用スイッチ素子の各々の前記ゲート電極の真上に位置している、請求項４に記載の半導体装置。
6. 前記第１ビット線とともにビット線対を構成する第２ビット線と、
   １対のソース／ドレインを有し、前記１対のソース／ドレインの一方が第２記憶ノードに電気的に接続され、前記１対のソース／ドレインの他方が前記第２ビット線に電気的に接続された、第２アクセストランジスタと、
   前記第２記憶ノードに電気的に接続された第２書込み用スイッチ素子と、
   前記第２書込み用スイッチ素子を介在して前記第２記憶ノードに電気的に接続された第２不揮発性メモリ素子と、
   前記第２記憶ノードに電気的に接続された第２ストレージノードと、前記第２ストレージノードとの間で容量を形成する第２セルプレートとを有する第２キャパシタとをさらに備えた、請求項１に記載の半導体装置。
7. 前記第２ストレージノードは、前記第２不揮発性メモリ素子および前記第２書込み用スイッチ素子を含む第２不揮発性メモリ部の少なくとも一部の領域の真上に位置している、請求項６に記載の半導体装置。
8. 前記第２不揮発性メモリ素子に電気的に接続された第２復帰用スイッチ素子をさらに備えた、請求項７に記載の半導体装置。
9. 前記第２不揮発性メモリ素子は、電荷捕獲部を含むゲート絶縁膜と、ゲート電極とを有し、
   前記第２書込み用スイッチ素子および前記第２復帰用スイッチ素子の各々はゲート電極を有し、
   前記第２不揮発性メモリ素子の前記ゲート絶縁膜は、前記第２書込み用スイッチ素子および前記第２復帰用スイッチ素子の各々の前記ゲート電極に直接接している、請求項８に記載の半導体装置。
10. 前記第２不揮発性メモリ素子の前記ゲート電極は、前記第２不揮発性メモリ素子の前記ゲート絶縁膜を挟んで前記第２書込み用スイッチ素子および前記第２復帰用スイッチ素子の各々の前記ゲート電極の真上に位置している、請求項９に記載の半導体装置。
11. 第１負荷トランジスタおよび第１ドライバトランジスタを含む第１インバータと、第２負荷トランジスタおよび第２ドライバトランジスタを含む第２インバータとからなるフリップフロップ回路をさらに備え、
    前記第１インバータは前記第１記憶ノードに電気的に接続され、かつ前記第２記憶ノードの電位により制御されるよう構成されており、
    前記第２インバータは前記第２記憶ノードに電気的に接続され、かつ前記第１記憶ノードの電位により制御されるよう構成されている、請求項６に記載の半導体装置。
12. 前記第１負荷トランジスタおよび前記第２負荷トランジスタの各々は、薄膜トランジスタである、請求項１１に記載の半導体装置。
13. １対のソース／ドレインを有しかつ前記１対のソース／ドレインの一方が記憶ノードに電気的に接続されたアクセストランジスタと、前記記憶ノードに電気的に接続されたスイッチ素子と、前記スイッチ素子を介在して前記記憶ノードに電気的に接続された不揮発性メモリ素子とを形成する工程と、
    前記アクセストランジスタの前記１対のソース／ドレインの他方に電気的に接続されたビット線を形成する工程と、
    前記記憶ノードに電気的に接続されたストレージノードと、前記ストレージノードとの間で容量を形成するセルプレートとを有するキャパシタを形成する工程とを備えた、半導体装置の製造方法。
14. 前記スイッチ素子は、ゲート電極を有するように形成され、
    前記不揮発性メモリ素子のしきい値電圧を制御するためのイオン注入は、前記スイッチ素子の前記ゲート電極をマスクとして行われる、請求項１３に記載の半導体装置の製造方法。
15. 前記不揮発性メモリ素子は、電荷捕獲部を有する絶縁膜と、ゲート電極とを有するように形成され、
    前記不揮発性メモリ素子の前記絶縁膜は、前記スイッチ素子の前記ゲート電極の側面および上面の双方に直接接するように形成され、
    前記不揮発性メモリ素子の前記ゲート電極は、前記不揮発性メモリ素子の前記絶縁膜を挟んで前記スイッチ素子の前記ゲート電極の真上に位置するように形成される、請求項１４に記載の半導体装置の製造方法。

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