JP2018010993A - 電子部品およびその製造方法 - Google Patents
電子部品およびその製造方法 Download PDFInfo
- Publication number
- JP2018010993A JP2018010993A JP2016139701A JP2016139701A JP2018010993A JP 2018010993 A JP2018010993 A JP 2018010993A JP 2016139701 A JP2016139701 A JP 2016139701A JP 2016139701 A JP2016139701 A JP 2016139701A JP 2018010993 A JP2018010993 A JP 2018010993A
- Authority
- JP
- Japan
- Prior art keywords
- main surface
- resin
- substrate
- electronic component
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
- H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
- H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
- H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
-
- H10W42/121—
-
- H10W70/093—
-
- H10W70/68—
-
- H10W74/014—
-
- H10W74/114—
-
- H10W90/701—
-
- H10W99/00—
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09009—Substrate related
- H05K2201/09018—Rigid curved substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
- H05K2203/1305—Moulding and encapsulation
- H05K2203/1316—Moulded encapsulation of mounted components
-
- H10W70/614—
-
- H10W70/682—
-
- H10W70/698—
-
- H10W72/0198—
-
- H10W72/252—
-
- H10W90/724—
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Ceramic Engineering (AREA)
Abstract
Description
本発明は、角部を起点とするクラックの発生を抑制し、品質の低下を抑制できる電子部品およびその製造方法を提供することを一つの目的とする。
図1は、本発明の一実施形態に係る電子部品1の斜視図である。図2は、図1の電子部品1の平面図である。図3は、図2のIII-III線に沿う縦断面図である。
電子部品1は、ピッチ変換用の基板としてのインターポーザ2を含む。インターポーザ2は、平面視四角形状(本実施形態では平面視長方形状)に形成されており、第1主面2aと、その反対側の第2主面2bと、第1主面2aおよび第2主面2bを接続する側面2cとを有している。平面視とは、具体的には、第1主面2aの法線方向から見た平面視である。インターポーザ2の第1主面2aには、第2主面2b側に向かって窪んだ凹部3が形成されている。インターポーザ2の第2主面2bは、平坦に形成されている。
チップ本体22の電極面22a上には、当該電極面22aを被覆する絶縁層が形成されており、複数個の実装用電極23が当該絶縁層から外側に突出するように設けられていてもよい。また、絶縁層内には、実装用電極23と機能素子とを電気的に接続させるための配線を含む配線層が形成されていてもよい。
他の形態において、チップ21は、チップ本体22の電極面22aが凹部3内に位置し、チップ本体22の裏面22bが高域部5よりも上方に位置するように凹部3に収容されていてもよい。また、チップ本体22の電極面22aおよび裏面22bは、平面視において低域部4の面積よりも大きい面積を有していてもよい。また、チップ21は、チップ本体22の電極面22aの一部が接続部6の一部と対向するように、インターポーザ2の凹部3に収容されていてもよい。
封止樹脂31は、チップ21を挟んでインターポーザ2の第1主面2aと対向する樹脂主面32、および、樹脂主面32の周縁からインターポーザ2に向けて延び、かつインターポーザ2の側面2cに接続された樹脂側面33を有している。封止樹脂31の樹脂主面32は、インターポーザ2の第2主面2bと平行な平坦面に形成されている。また、封止樹脂31の樹脂主面32は、各ピラー電極30の他端面30bと面一に形成されている。封止樹脂31の樹脂側面33は、インターポーザ2の側面2cと面一に形成されている。封止樹脂31は、インターポーザ2の平面視形状と整合する平面視四角形状に形成されている。封止樹脂31は、たとえばエポキシ樹脂、ポリイミド樹脂またはアクリル樹脂を含む。
図1〜図3を参照して、本実施形態に係る電子部品1では、インターポーザ2において、第1方向Xに沿う側面2cおよび第2方向Yに沿う側面2cを接続する第1角部41が、R面取りされている。これにより、第1角部41が、インターポーザ2の外側に向かって湾曲するラウンド形状に形成されている。第1角部41は、平面視においてインターポーザ2の外側に向かって湾曲する湾曲面を有している。第1角部41の湾曲面は、より具体的には、平面視において円弧形状を成す凸湾曲面である。
次に、図4C(a),(b)を参照して、複数の部品形成領域52のそれぞれに配線膜8が形成される。配線膜8を形成する工程では、まず、たとえばスパッタ法により、表面絶縁膜7Bの全域にTiおよびCuが順に堆積されて、Ti膜14およびCu膜15を含むシード層12(図示略)が形成される。次に、配線膜8を形成すべき領域に開口55aを有するマスク55がシード層12上に形成される。
次に、図4E(a),(b)を参照して、マスク57の開口57aから露出する第2電極パッド膜10上にピラー電極30が形成される。ピラー電極30を形成する工程では、たとえば電解めっき法により、マスク57の開口57aから露出する第2電極パッド膜10の表面にCuがめっき成長される。これにより、ブロック状または柱状のピラー電極30が形成される。図4E(a)では、便宜上、ピラー電極30をクロスハッチングによって示している。
また、本実施形態に係る電子部品1では、チップ21がインターポーザ2の第1主面2a側に形成された凹部3に収容されるようにインターポーザ2の第1主面2aに接合されている。これにより、インターポーザ2に形成された凹部3の深さに応じた分だけ、インターポーザ2の第2主面2bとチップ21の裏面22bとの間の距離を小さくできるから、電子部品1の厚さを小さくできる。よって、低背化による電子部品1の小型化を図ることができる。
たとえば、電子部品1は、図5に示されるような形態で実施することもできる。図5は、第1実施形態に係る電子部品1の第1変形例を示す縦断面図である。図5において、前述の第1実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
図6を参照して、本変形例では、前述の第1実施形態の構成と異なり、インターポーザ2の第1主面2aに凹部3が形成されておらず、インターポーザ2の第1主面2aおよび第2主面2bが互いに平行な平坦面に形成されている。このような構成によっても、クラックの発生を抑制でき、かつ、品質の低下を抑制できる構造の電子部品1を提供することができる。
2 インターポーザ
2a インターポーザの第1主面
2b インターポーザの第2主面
2c インターポーザの側面
3 インターポーザの凹部
8 配線膜
21 チップ
22a 電極面
22b 裏面
23 実装用電極
31 封止樹脂
32 封止樹脂の樹脂主面
33 封止樹脂の樹脂側面
41 第1角部
42 第2角部
43 第3角部
44 第4角部
Claims (19)
- 第1主面、前記第1主面の反対側に位置する第2主面、ならびに、前記第1主面および前記第2主面を接続する側面を有する基板と、
機能素子を含み、前記基板の前記第1主面に支持されたチップとを含み、
前記基板の前記側面は、第1方向に沿って延びる第1側面と、前記第1方向に交差する第2方向に沿って延びる第2側面とを含み、
前記基板において、前記第1側面および前記第2側面を接続する角部が、前記基板の外側に向かって湾曲する湾曲面を有している、電子部品。 - 前記基板において、前記第2主面および前記側面を接続する角部が、前記基板の外側に向かって湾曲する湾曲面を有している、請求項1に記載の電子部品。
- 前記基板の前記第1主面上で前記チップを封止する封止樹脂であって、前記チップを挟んで前記基板の前記第1主面と対向する樹脂主面、および、前記樹脂主面の周縁から前記基板に向けて延びた樹脂側面を有する封止樹脂をさらに含み、
前記封止樹脂の前記樹脂側面は、前記第1方向に沿って延びる第1樹脂側面と、前記第2方向に沿って延びる第2樹脂側面とを含み、
前記封止樹脂において、前記第1樹脂側面および前記第2樹脂側面を接続する角部が、前記封止樹脂の外側に向かって湾曲する湾曲面を有している、請求項1または2に記載の電子部品。 - 前記封止樹脂において、前記樹脂主面および前記樹脂側面を接続する角部が、前記封止樹脂の外側に向かって湾曲する湾曲面を有している、請求項3に記載の電子部品。
- 前記封止樹脂の前記樹脂側面は、前記基板の前記側面と面一に形成されている、請求項3または4に記載の電子部品。
- 前記基板の前記第1主面に形成された配線膜をさらに含み、
前記チップは、前記機能素子と電気的に接続された電極を含み、かつ、前記電極が前記配線膜と電気的に接続されるように前記基板の前記第1主面に支持されている、請求項1〜5のいずれか一項に記載の電子部品。 - 前記チップは、前記電極が形成された電極面を含み、前記電極面を前記基板の前記第1主面に対向した状態で前記基板の前記第1主面に支持されており、前記電極と前記配線膜とが電気的かつ機械的に接続されている、請求項6に記載の電子部品。
- 前記配線膜を介して前記チップと電気的に接続された外部端子をさらに含む、請求項6または7に記載の電子部品。
- 前記基板の前記第1主面には、前記第1主面から前記第2主面に向かって窪んだ凹部が形成されており、
前記チップは、前記凹部に収容されるように前記凹部の底部に支持されている、請求項1〜5のいずれか一項に記載の電子部品。 - 前記基板の少なくとも前記凹部内に形成された配線膜をさらに含み、
前記チップは、前記機能素子と電気的に接続された電極を含み、かつ、前記電極が前記配線膜と電気的に接続されるように前記基板の前記凹部の底部に支持されている、請求項9に記載の電子部品。 - 前記チップは、前記電極が形成された電極面を含み、前記電極面を前記凹部の底部に対向した状態で前記凹部の底部に支持されており、前記電極と前記配線膜とが電気的かつ機械的に接続されている、請求項10に記載の電子部品。
- 前記基板の前記凹部外の領域に配置され、前記配線膜を介して前記チップと電気的に接続された外部端子をさらに含む、請求項10または11に記載の電子部品。
- 前記基板は、多角形状の基板である、請求項1〜12のいずれか一項に記載の電子部品。
- 前記基板は、四角形状の基板である、請求項1〜13のいずれか一項に記載の電子部品。
- 第1主面、前記第1主面の反対側に位置する第2主面、ならびに、前記第1主面および前記第2主面を接続する側面を有する基板と、
機能素子を含み、前記基板の前記第1主面に支持されたチップとを含み、
前記基板において、前記第2主面および前記側面を接続する角部が、前記基板の外側に向かって湾曲する湾曲面を有している、電子部品。 - 前記基板の前記第1主面上で前記チップを封止する封止樹脂であって、前記チップを挟んで前記基板の前記第1主面と対向する樹脂主面、および、前記樹脂主面の周縁から前記基板に向けて延びた樹脂側面を有する封止樹脂をさらに含み、
前記封止樹脂において、前記樹脂主面および前記樹脂側面を接続する角部が、前記封止樹脂の外側に向かって湾曲する湾曲面を有している、請求項15に記載の電子部品。 - 第1主面、前記第1主面の反対側に位置する第2主面、ならびに、前記第1主面および前記第2主面を接続する側面を有する基板と、
機能素子を含み、前記基板の前記第1主面に支持されたチップと、
前記基板の前記第1主面上で前記チップを封止する封止樹脂であって、前記チップを挟んで前記基板の前記第1主面と対向する樹脂主面、および、前記樹脂主面の周縁から前記基板に向けて延びた樹脂側面を有する封止樹脂とを含み、
前記封止樹脂の前記樹脂側面は、第1方向に沿って延びる第1樹脂側面と、前記第1方向に交差する第2方向に沿って延びる第2樹脂側面とを含み、
前記封止樹脂において、前記第1樹脂側面および前記第2樹脂側面を接続する角部が、平面視において前記封止樹脂の外側に向かって湾曲する湾曲面を有している、電子部品。 - 第1主面、前記第1主面の反対側に位置する第2主面、ならびに、前記第1主面および前記第2主面を接続する側面を有する基板と、
機能素子を含み、前記基板の前記第1主面に支持されたチップと、
前記基板の前記第1主面上で前記チップを封止する封止樹脂であって、前記チップを挟んで前記基板の前記第1主面と対向する樹脂主面、および、前記樹脂主面の周縁から前記基板に向けて延びた樹脂側面を含む封止樹脂とを含み、
前記封止樹脂において、前記樹脂主面および前記樹脂側面を接続する角部が、前記封止樹脂の外側に向かって湾曲する湾曲面を有している、電子部品。 - ウエハの主面に、機能素子をそれぞれ含む複数のチップを間隔を空けて配置する工程と、
第1方向に沿う第1樹脂側面および前記第1方向に交差する第2方向に沿う第2樹脂側面を含み、前記第1樹脂側面および前記第2樹脂側面を接続する角部が、外側に向かって湾曲する湾曲面を成す複数の封止樹脂を、前記複数のチップをそれぞれ個別的に被覆するように前記ウエハの前記主面上に間隔を空けて形成する工程と、
各前記封止樹脂の周縁に沿って前記ウエハを切断することにより、前記第1方向に沿う第1側面および前記第2方向に沿う第2側面を含み、前記第1側面および前記第2側面を接続する角部が、外側に向かって湾曲する湾曲面を成す基板を含む複数の電子部品の個片を切り出す工程とを含む、電子部品の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016139701A JP6823955B2 (ja) | 2016-07-14 | 2016-07-14 | 電子部品およびその製造方法 |
| US15/646,086 US10070530B2 (en) | 2016-07-14 | 2017-07-10 | Electronic component and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016139701A JP6823955B2 (ja) | 2016-07-14 | 2016-07-14 | 電子部品およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018010993A true JP2018010993A (ja) | 2018-01-18 |
| JP6823955B2 JP6823955B2 (ja) | 2021-02-03 |
Family
ID=60940823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016139701A Expired - Fee Related JP6823955B2 (ja) | 2016-07-14 | 2016-07-14 | 電子部品およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10070530B2 (ja) |
| JP (1) | JP6823955B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020092147A (ja) * | 2018-12-04 | 2020-06-11 | 株式会社ディスコ | パッケージデバイスの製造方法 |
| JP2020205342A (ja) * | 2019-06-17 | 2020-12-24 | ローム株式会社 | チップ部品 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10083888B2 (en) * | 2015-11-19 | 2018-09-25 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207674A (ja) * | 2002-10-30 | 2004-07-22 | Kyocera Corp | 電子部品装置の製造方法 |
| JP2014027249A (ja) * | 2012-06-18 | 2014-02-06 | Taiyo Yuden Co Ltd | 電子部品の製造方法 |
| JP2016034021A (ja) * | 2014-07-28 | 2016-03-10 | ローム株式会社 | 半導体装置 |
| JP2016127143A (ja) * | 2014-12-26 | 2016-07-11 | 株式会社東芝 | 電子機器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4862893B2 (ja) * | 2006-06-02 | 2012-01-25 | 株式会社村田製作所 | 多層セラミック電子部品およびその製造方法 |
| JP5233637B2 (ja) * | 2008-04-02 | 2013-07-10 | 日立金属株式会社 | 多層セラミック基板、及び電子部品 |
| JP2013197263A (ja) | 2012-03-19 | 2013-09-30 | Renesas Electronics Corp | 半導体装置の製造方法 |
-
2016
- 2016-07-14 JP JP2016139701A patent/JP6823955B2/ja not_active Expired - Fee Related
-
2017
- 2017-07-10 US US15/646,086 patent/US10070530B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207674A (ja) * | 2002-10-30 | 2004-07-22 | Kyocera Corp | 電子部品装置の製造方法 |
| JP2014027249A (ja) * | 2012-06-18 | 2014-02-06 | Taiyo Yuden Co Ltd | 電子部品の製造方法 |
| JP2016034021A (ja) * | 2014-07-28 | 2016-03-10 | ローム株式会社 | 半導体装置 |
| JP2016127143A (ja) * | 2014-12-26 | 2016-07-11 | 株式会社東芝 | 電子機器 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020092147A (ja) * | 2018-12-04 | 2020-06-11 | 株式会社ディスコ | パッケージデバイスの製造方法 |
| JP7241518B2 (ja) | 2018-12-04 | 2023-03-17 | 株式会社ディスコ | パッケージデバイスの製造方法 |
| JP2020205342A (ja) * | 2019-06-17 | 2020-12-24 | ローム株式会社 | チップ部品 |
| JP7323343B2 (ja) | 2019-06-17 | 2023-08-08 | ローム株式会社 | チップ部品 |
Also Published As
| Publication number | Publication date |
|---|---|
| US10070530B2 (en) | 2018-09-04 |
| US20180020549A1 (en) | 2018-01-18 |
| JP6823955B2 (ja) | 2021-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11955449B2 (en) | Stacked semiconductor package | |
| TWI244742B (en) | Fan out type wafer level package structure and method of the same | |
| US9691739B2 (en) | Semiconductor device and method of manufacturing same | |
| US6856026B2 (en) | Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device | |
| JP2809115B2 (ja) | 半導体装置とその製造方法 | |
| JP5042591B2 (ja) | 半導体パッケージおよび積層型半導体パッケージ | |
| CN102637784B (zh) | 发光二极管封装基板及其制作方法 | |
| JP5222459B2 (ja) | 半導体チップの製造方法、マルチチップパッケージ | |
| JP6748501B2 (ja) | 電子部品およびその製造方法 | |
| JP2006278646A (ja) | 半導体装置の製造方法 | |
| JP2017201659A (ja) | 電子部品およびその製造方法 | |
| CN115377041A (zh) | 电子芯片的制造 | |
| US20090309218A1 (en) | Semiconductor device and method of manufacturing the same | |
| US7074704B2 (en) | Bump formed on semiconductor device chip and method for manufacturing the bump | |
| JP5732357B2 (ja) | 配線基板、及び半導体パッケージ | |
| KR20080090826A (ko) | 멀티 칩 적층 패키지용 반도체 장치의 제조방법 | |
| JP7140530B2 (ja) | 電子部品およびその製造方法 | |
| JP2016213238A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2018010993A (ja) | 電子部品およびその製造方法 | |
| JP2013062296A (ja) | 配線基板、及び半導体パッケージ | |
| JP2006339232A (ja) | 回路基板およびその製造方法、半導体装置およびその製造方法 | |
| US20240120299A1 (en) | Semiconductor package | |
| KR100533763B1 (ko) | 반도체패키지 | |
| TW202040761A (zh) | 封裝結構及其製造方法 | |
| JP2005311117A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190621 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200702 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200818 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20201217 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210112 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6823955 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |