JP2018085361A - Resistance change element and memory device - Google Patents
Resistance change element and memory device Download PDFInfo
- Publication number
- JP2018085361A JP2018085361A JP2016225811A JP2016225811A JP2018085361A JP 2018085361 A JP2018085361 A JP 2018085361A JP 2016225811 A JP2016225811 A JP 2016225811A JP 2016225811 A JP2016225811 A JP 2016225811A JP 2018085361 A JP2018085361 A JP 2018085361A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductive layer
- silicon
- element according
- resistance change
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/25—Multistable switching devices, e.g. memristors based on bulk electronic defects, e.g. trapping of electrons
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0009—RRAM elements whose operation depends upon chemical change
- G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0097—Erasing, e.g. resetting, circuits or methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
- H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8416—Electrodes adapted for supplying ionic species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
- G11C2013/0045—Read using current through the cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0078—Write using current through the cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/33—Material including silicon
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/34—Material includes an oxide or a nitride
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/50—Resistive cell structure aspects
- G11C2213/52—Structure characterized by the electrode material, shape, etc.
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/50—Resistive cell structure aspects
- G11C2213/56—Structure including two electrodes, a memory active layer and a so called passive or source or reservoir layer which is NOT an electrode, wherein the passive or source or reservoir layer is a source of ions which migrate afterwards in the memory active layer to be only trapped there, to form conductive filaments there or to react with the material of the memory active layer in redox way
Landscapes
- Semiconductor Memories (AREA)
Abstract
【課題】安定した動作が可能な抵抗変化素子及び記憶装置を提供する。
【解決手段】実施形態によれば、抵抗変化素子は、第1第2導電層及び第1層を含む。第1導電層は、銀、銅、亜鉛、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、テルル及びビスマスからなる群から選択された少なくとも1つを含む。第2導電層は、白金、金、イリジウム、タングステン、パラジウム、ロジウム、窒化チタン及びシリコンからなる群から選択された少なくとも1つを含む。第1層は、前記第1導電層及び第2導電層の間に設けられ、酸素及びシリコンを含む。第1層は、第2導電層から第1導電層に向かう第1方向に沿った第1層の厚さよりも小さい複数の孔を含む。第1層は炭素を含まない、または、第1層に含まれる炭素の第1層に含まれるシリコンに対する組成比は、0.1未満である。
【選択図】図1A variable resistance element and a memory device capable of stable operation are provided.
According to an embodiment, a resistance change element includes a first second conductive layer and a first layer. The first conductive layer includes at least one selected from the group consisting of silver, copper, zinc, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, tellurium, and bismuth. The second conductive layer includes at least one selected from the group consisting of platinum, gold, iridium, tungsten, palladium, rhodium, titanium nitride, and silicon. The first layer is provided between the first conductive layer and the second conductive layer, and includes oxygen and silicon. The first layer includes a plurality of holes smaller than the thickness of the first layer along the first direction from the second conductive layer toward the first conductive layer. The first layer does not contain carbon, or the composition ratio of carbon contained in the first layer to silicon contained in the first layer is less than 0.1.
[Selection] Figure 1
Description
本発明の実施形態は、抵抗変化素子及び記憶装置に関する。 Embodiments described herein relate generally to a variable resistance element and a memory device.
抵抗変化素子を用いた記憶装置が提案されている。抵抗変化素子において、安定した動作が望まれる。 A memory device using a resistance change element has been proposed. In the variable resistance element, stable operation is desired.
本発明の実施形態は、安定した動作が可能な抵抗変化素子及び記憶装置を提供する。 Embodiments of the present invention provide a variable resistance element and a memory device that can operate stably.
本発明の実施形態によれば、抵抗変化素子は、第1導電層、第2導電層及び第1層を含む。前記第1導電層は、銀、銅、亜鉛、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、テルル及びビスマスからなる群から選択された少なくとも1つを含む。前記第2導電層は、白金、金、イリジウム、タングステン、パラジウム、ロジウム、窒化チタン及びシリコンからなる群から選択された少なくとも1つを含む。前記第1層は、前記第1導電層及び前記第2導電層の間に設けられ、酸素及びシリコンを含む。前記第1層は、前記第2導電層から前記第1導電層に向かう第1方向に沿った前記第1層の厚さよりも小さい複数の孔を含む。前記第1層は炭素を含まない、または、前記第1層に含まれる炭素の前記第1層に含まれるシリコンに対する組成比は、0.1未満である。 According to the embodiment of the present invention, the variable resistance element includes a first conductive layer, a second conductive layer, and a first layer. The first conductive layer includes at least one selected from the group consisting of silver, copper, zinc, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, tellurium, and bismuth. The second conductive layer includes at least one selected from the group consisting of platinum, gold, iridium, tungsten, palladium, rhodium, titanium nitride, and silicon. The first layer is provided between the first conductive layer and the second conductive layer and includes oxygen and silicon. The first layer includes a plurality of holes smaller than the thickness of the first layer along a first direction from the second conductive layer toward the first conductive layer. The first layer does not contain carbon, or the composition ratio of carbon contained in the first layer to silicon contained in the first layer is less than 0.1.
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
Embodiments of the present invention will be described below with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the size ratio between the parts, and the like are not necessarily the same as actual ones. Even in the case of representing the same part, the dimensions and ratios may be represented differently depending on the drawings.
In the present specification and drawings, the same elements as those described above with reference to the previous drawings are denoted by the same reference numerals, and detailed description thereof is omitted as appropriate.
(第1実施形態)
図1は、第1実施形態に係る抵抗変化素子を例示する模式的断面図である。
図1に示すように、第1実施形態に係る抵抗変化素子110は、第1導電層10、第2導電層20及び第1層30を含む。
(First embodiment)
FIG. 1 is a schematic cross-sectional view illustrating the variable resistance element according to the first embodiment.
As shown in FIG. 1, the variable resistance element 110 according to the first embodiment includes a first conductive layer 10, a second conductive layer 20, and a first layer 30.
第2導電層20から第1導電層10に向かう第1方向をZ軸方向とする。Z軸方向に対して垂直な1つの方向をX軸方向とする。Z軸方向及びX軸方向に対して垂直な方向をY軸方向とする。Z軸方向は、第1導電層10、第2導電層20及び第1層30を含む積層体15の積層方向である。 A first direction from the second conductive layer 20 toward the first conductive layer 10 is taken as a Z-axis direction. One direction perpendicular to the Z-axis direction is taken as an X-axis direction. A direction perpendicular to the Z-axis direction and the X-axis direction is taken as a Y-axis direction. The Z-axis direction is a stacking direction of the stacked body 15 including the first conductive layer 10, the second conductive layer 20, and the first layer 30.
第1導電層10は、例えば、銀、銅、亜鉛、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、テルル及びビスマスからなる群から選択された少なくとも1つを含む。第1導電層10は、例えば、銀及び銅からなる群から選択された少なくとも1つを含む。 The first conductive layer 10 includes, for example, at least one selected from the group consisting of silver, copper, zinc, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, tellurium, and bismuth. The first conductive layer 10 includes, for example, at least one selected from the group consisting of silver and copper.
第2導電層20は、例えば、白金、金、イリジウム、タングステン、パラジウム、ロジウム、窒化チタン及びシリコンからなる群から選択された少なくとも1つを含む。 The second conductive layer 20 includes, for example, at least one selected from the group consisting of platinum, gold, iridium, tungsten, palladium, rhodium, titanium nitride, and silicon.
例えば、第1導電層10は、第2導電層20よりも、イオン化され易い。第1導電層10は、例えば、イオン源として機能する。 For example, the first conductive layer 10 is more easily ionized than the second conductive layer 20. The first conductive layer 10 functions as, for example, an ion source.
第1層30は、第1導電層10及び第2導電層20の間に設けられる。第1層30は、酸素及びシリコンを含む。この例では、第1層30は、例えば、第1導電層10及び第2導電層20と物理的に接する。 The first layer 30 is provided between the first conductive layer 10 and the second conductive layer 20. The first layer 30 includes oxygen and silicon. In this example, the first layer 30 is in physical contact with, for example, the first conductive layer 10 and the second conductive layer 20.
第1層30は、複数の孔35を含む。第1層30は、多孔質である。複数の孔35は、第1層30の厚さt1よりも小さい。厚さt1は、第1方向(Z軸方向)に沿う第1層30の長さである。例えば、複数の孔35のサイズの平均は、厚さt1よりも小さい。 The first layer 30 includes a plurality of holes 35. The first layer 30 is porous. The plurality of holes 35 are smaller than the thickness t <b> 1 of the first layer 30. The thickness t1 is the length of the first layer 30 along the first direction (Z-axis direction). For example, the average size of the plurality of holes 35 is smaller than the thickness t1.
第1層30は、例えば、炭素を実質的に含まない。または、第1層30が炭素を含む場合、第1層30における炭素のシリコンに対する組成比は、0.1未満である。例えば、第1層30に含まれる炭素の、第1層30に含まれるシリコンに対する組成比は、0.1未満である。 The first layer 30 does not substantially contain carbon, for example. Alternatively, when the first layer 30 includes carbon, the composition ratio of carbon to silicon in the first layer 30 is less than 0.1. For example, the composition ratio of carbon contained in the first layer 30 to silicon contained in the first layer 30 is less than 0.1.
このような第1層30を用いることで、例えば、後述するように、良好な保持特性が得られることが分かった。 By using such a first layer 30, for example, it has been found that good holding characteristics can be obtained as described later.
抵抗変化素子110は、例えば、記憶装置のメモリセルとして用いることができる。 The resistance change element 110 can be used as a memory cell of a memory device, for example.
図1に示すように、記憶装置210は、上記の抵抗変化素子110と、制御部70と、を含む。制御部70は、第1導電層10及び第2導電層20と電気的に接続される。この例では、第1導電層10及び制御部70は、第1配線71により電気的に接続される。第2導電層20及び制御部70は、第2配線72により電気的に接続される。これらの配線の少なくともいずれかに、トランジスタなどのスイッチング素子などが設けられても良い。 As illustrated in FIG. 1, the storage device 210 includes the resistance change element 110 and the control unit 70. The control unit 70 is electrically connected to the first conductive layer 10 and the second conductive layer 20. In this example, the first conductive layer 10 and the control unit 70 are electrically connected by the first wiring 71. The second conductive layer 20 and the control unit 70 are electrically connected by the second wiring 72. At least one of these wirings may be provided with a switching element such as a transistor.
制御部70は、第1動作及び第2動作を実施することができる。第1動作において、制御部70は、第1導電層10の第1電位を、第2導電層20の第2電位よりも高くする。第2動作において、制御部70は、第1導電層10の第1電位を、第2導電層20の第2電位よりも低くする。第1導体の電位が第2導体の電位よりも高いときに、第1導体から第2導体に向けて電流が流れる。 The control unit 70 can perform the first operation and the second operation. In the first operation, the control unit 70 makes the first potential of the first conductive layer 10 higher than the second potential of the second conductive layer 20. In the second operation, the control unit 70 makes the first potential of the first conductive layer 10 lower than the second potential of the second conductive layer 20. When the potential of the first conductor is higher than the potential of the second conductor, a current flows from the first conductor toward the second conductor.
例えば、記憶装置210において、第1動作の後における第1導電層10と第2導電層20との間の第1電気抵抗は、第2動作の後における第1導電層10と第2導電層20の間の第2電気抵抗よりも低い。 For example, in the memory device 210, the first electrical resistance between the first conductive layer 10 and the second conductive layer 20 after the first operation is equal to the first conductive layer 10 and the second conductive layer after the second operation. Lower than the second electrical resistance between 20.
例えば、第1動作により、第1導電層10に含まれる金属元素のイオン(例えば銀イオン)が、第2導電層20に向けて移動する。このイオンにより、第1導電層10と第2導電層20との間に電流経路(例えばフィラメント)が形成される、と考えられる。これにより、第1動作の後において、第1導電層10と第2導電層20との間の電気抵抗は、低い。形成された電流経路は、電位の差を除去した後も、ある程度の時間、維持される。第1動作は、例えば、セット動作に対応する。低抵抗状態を形成するための電圧は、例えばセット電圧である。 For example, metal element ions (for example, silver ions) contained in the first conductive layer 10 move toward the second conductive layer 20 by the first operation. This ion is considered to form a current path (for example, a filament) between the first conductive layer 10 and the second conductive layer 20. Thereby, after the first operation, the electrical resistance between the first conductive layer 10 and the second conductive layer 20 is low. The formed current path is maintained for a certain period of time after removing the potential difference. The first operation corresponds to, for example, a set operation. The voltage for forming the low resistance state is, for example, a set voltage.
一方、例えば、第2動作により、形成された電流経路は、イオン(例えば銀イオン)となり、第1導電層10に向かって移動する。電流経路が、例えば、消える。これにより、第2動作の後において、第1導電層10と第2導電層20との間の電気抵抗は、高くなる。第2動作の後の第2電気抵抗は、第1動作の後の第1電気抵抗よりも高い。このように、抵抗変化素子110において、抵抗の変化が生じる。第2動作は、例えば、リセット動作に対応する。高抵抗状態を形成するための電圧は、例えばリセット電圧に対応する。 On the other hand, for example, due to the second operation, the formed current path becomes ions (for example, silver ions) and moves toward the first conductive layer 10. The current path disappears, for example. Thereby, the electrical resistance between the 1st conductive layer 10 and the 2nd conductive layer 20 becomes high after a 2nd operation | movement. The second electrical resistance after the second operation is higher than the first electrical resistance after the first operation. As described above, the resistance change occurs in the resistance change element 110. The second operation corresponds to, for example, a reset operation. The voltage for forming the high resistance state corresponds to, for example, a reset voltage.
上記のような抵抗の変化は、電位差を除去した後も安定していることが望ましい。すなわち、抵抗変化素子において、保持特性が良好なことが望まれる。 It is desirable that the resistance change as described above is stable even after the potential difference is removed. That is, it is desired that the resistance change element has good holding characteristics.
実施形態に係る抵抗変化素子110及び記憶装置210においては、上記のような第1層30を用いることで、良好な保持特性が得られることが分かった。 In the resistance change element 110 and the memory device 210 according to the embodiment, it has been found that good holding characteristics can be obtained by using the first layer 30 as described above.
以下、保持特性に関する実験結果について説明する。 Hereinafter, experimental results regarding the holding characteristics will be described.
第1実験においては、基板の上に、第2導電層20として、窒化チタン膜が設けられる。この上に、第1層30として、複数の種類の酸化シリコン膜が、プラズマCVD(plasma-enhanced chemical vapor deposition:PE−CVD)法により形成される。実験においては、原料ガスとして、種類の異なる2つのガスが用いられる。第1原料ガスは、TEOS(オルトケイ酸テトラエチル:Tetraethyl orthosilicate)である。第1原料ガスを用いた成膜においては、多孔質な膜が形成される条件(ガス流量比及び成膜温度など)が採用される。成膜時に使用される酸化ガスは、O2ガスである。第2原料ガスは、TEOSとは異なる。第2原料ガスを用いると緻密な膜が形成されることが知られている。形成されたこれらの酸化シリコン膜は、アモルファスである。酸化シリコン膜の上に、第1導電層10として、銀膜がスパッタにより形成される。 In the first experiment, a titanium nitride film is provided as the second conductive layer 20 on the substrate. A plurality of types of silicon oxide films are formed thereon as the first layer 30 by plasma CVD (plasma-enhanced chemical vapor deposition: PE-CVD). In the experiment, two different types of gases are used as source gases. The first source gas is TEOS (Tetraethyl orthosilicate). In the film formation using the first source gas, conditions for forming a porous film (gas flow rate ratio, film formation temperature, etc.) are employed. The oxidizing gas used at the time of film formation is O 2 gas. The second source gas is different from TEOS. It is known that a dense film is formed when the second source gas is used. These formed silicon oxide films are amorphous. A silver film is formed as a first conductive layer 10 on the silicon oxide film by sputtering.
これらの試料について、酸化シリコン膜の密度が、X線反射率測定(XRR:X−Ray Reflectivity)により評価される。そして、複数の孔35の形成状態が、走査透過型電子顕微鏡により評価される。 With respect to these samples, the density of the silicon oxide film is evaluated by X-ray reflectivity measurement (XRR: X-Ray Reflectivity). Then, the formation state of the plurality of holes 35 is evaluated by a scanning transmission electron microscope.
さらに、これらの試料について、保持特性が評価される。保持特性の評価においては、これらの試料のそれぞれに、第1動作に対応する電圧(セット電圧)が印加され、積層体15が低抵抗状態とされる。これらの試料が作製された直後における電気抵抗が、初期抵抗とされる。これらの試料が、種々の「保持温度」で保持される。「保持温度」で保持された後に、積層体15の電気抵抗が測定される。この電気抵抗と初期抵抗との差が、初期抵抗の0.2倍となる経過時間を、「保持時間」とする。 Furthermore, the retention properties are evaluated for these samples. In the evaluation of the holding characteristics, a voltage (set voltage) corresponding to the first operation is applied to each of these samples, and the stacked body 15 is brought into a low resistance state. The electrical resistance immediately after these samples are produced is taken as the initial resistance. These samples are held at various “holding temperatures”. After being held at the “holding temperature”, the electrical resistance of the laminate 15 is measured. The elapsed time when the difference between the electrical resistance and the initial resistance is 0.2 times the initial resistance is defined as “holding time”.
図2は、抵抗変化素子の特性を例示するグラフ図である。
図2は、「保持時間」の評価結果を例示している。図2の横軸は、保持温度パラメータTPである。保持温度パラメータTPは、保持温度(ケルビン)の逆数の1000倍である。保持温度パラメータTPが小さいほど、保持温度が高い。図2の縦軸は、保持時間RTである。保持時間RTは、対数表示であり、規格化されている。図2には、第1原料ガスを用いた第1試料SP01の特性と、第2原料ガスを用いた第2試料SP02の特性と、が示されている。
FIG. 2 is a graph illustrating characteristics of the resistance change element.
FIG. 2 illustrates the evaluation result of “holding time”. The horizontal axis of FIG. 2 is the holding temperature parameter TP. The holding temperature parameter TP is 1000 times the reciprocal of the holding temperature (Kelvin). The smaller the holding temperature parameter TP, the higher the holding temperature. The vertical axis in FIG. 2 is the holding time RT. The holding time RT is a logarithmic display and is standardized. FIG. 2 shows the characteristics of the first sample SP01 using the first source gas and the characteristics of the second sample SP02 using the second source gas.
図2からわかるように、第1試料SP01における保持時間RTは、第2試料SP02における保持時間RTよりも長い。同じ保持温度のときにおいて、第1試料SP01における保持時間RTは、第2試料SP02における保持時間RTの10倍以上である。 As can be seen from FIG. 2, the holding time RT in the first sample SP01 is longer than the holding time RT in the second sample SP02. At the same holding temperature, the holding time RT in the first sample SP01 is 10 times or more than the holding time RT in the second sample SP02.
一方、第1試料SP01には、複数の孔35が観察される。第1試料SP01の密度は、2.0g/cm3である。1g/cm3は、1000kg/m3である。 On the other hand, a plurality of holes 35 are observed in the first sample SP01. The density of the first sample SP01 is 2.0 g / cm 3 . 1 g / cm 3 is 1000 kg / m 3 .
一方、第2試料SP02には、複数の孔35が形成されず、第2試料SP02は、緻密な膜である。第2試料SP02の密度は、2.2g/cm3である。この高い密度は、複数の孔35が形成されないことと、整合する。 On the other hand, the plurality of holes 35 are not formed in the second sample SP02, and the second sample SP02 is a dense film. The density of the second sample SP02 is 2.2 g / cm 3 . This high density is consistent with the fact that the plurality of holes 35 are not formed.
このように、第1層30に複数の孔35が設けられることにより、良好な保持特性が得られることが分かった。 As described above, it was found that good holding characteristics can be obtained by providing the plurality of holes 35 in the first layer 30.
例えば、第1動作において、銀イオンにより電流経路が形成され、低抵抗状態が形成される。この電流経路は、例えば、酸化シリコン膜中の複数の孔35を繋ぐように形成されると考えられる。この後、放置すると、電流経路の銀が周囲に拡散しようとする。このとき、酸化シリコン膜に複数の孔35が形成されていると、銀は、孔35内に留まり易いと考えられる。このことが、複数の孔35が形成されていると保持時間RTが長くなる原因ではないかと推測される。一方、孔35が形成されない場合は、銀の拡散が抑制されないため、形成された電流経路は消失しやすいと考えられる。 For example, in the first operation, a current path is formed by silver ions, and a low resistance state is formed. This current path is considered to be formed so as to connect a plurality of holes 35 in the silicon oxide film, for example. After this, if left unattended, silver in the current path tends to diffuse around. At this time, if a plurality of holes 35 are formed in the silicon oxide film, it is considered that silver tends to stay in the holes 35. It is presumed that this is a cause of a long holding time RT when a plurality of holes 35 are formed. On the other hand, when the hole 35 is not formed, since the diffusion of silver is not suppressed, it is considered that the formed current path is likely to disappear.
上記の第1試料SP01及び第2試料SP02に含まれる炭素は少ない。これらの試料において、組成比C/Si(シリコンに対する炭素の組成比)は、0.01以下である。組成比C/Siは、電子エネルギー損失分光法により得られる。 The carbon contained in the first sample SP01 and the second sample SP02 is small. In these samples, the composition ratio C / Si (composition ratio of carbon to silicon) is 0.01 or less. The composition ratio C / Si is obtained by electron energy loss spectroscopy.
既に説明したように、実施形態においては、第1層30は、例えば、炭素を実質的に含まない。または、第1層30における炭素のシリコンに対する組成比は、0.1未満である。第1層30に含まれる炭素が少ないことにより、例えば、第1層30において、高い安定性が得られる。 As already described, in the embodiment, the first layer 30 is substantially free of carbon, for example. Alternatively, the composition ratio of carbon to silicon in the first layer 30 is less than 0.1. Due to the small amount of carbon contained in the first layer 30, for example, high stability can be obtained in the first layer 30.
例えば、第1層30に炭素が含まれると、化学変化(例えば炭素の酸化など)により、第1層30の特性が変化し易くなる。例えば、抵抗変化素子110において第1動作及び第2動作が繰り返して行われると、化学変化が加速される。さらに、例えば、第1層30の形成の後に、配線などの低抵抗化を目的とする熱処理などが行われる場合がある。このような熱処理により、第1層30において化学変化が加速される。第1層30に炭素が含まれると、このような熱処理により特性が劣化する場合がある。 For example, when carbon is contained in the first layer 30, the characteristics of the first layer 30 are likely to change due to chemical changes (for example, oxidation of carbon). For example, when the first operation and the second operation are repeatedly performed in the resistance change element 110, the chemical change is accelerated. Further, for example, after the formation of the first layer 30, a heat treatment for the purpose of reducing the resistance of the wiring or the like may be performed. Such heat treatment accelerates the chemical change in the first layer 30. When carbon is contained in the first layer 30, the characteristics may be deteriorated by such heat treatment.
実施形態においては、第1層30は、炭素を実質的に含まない、または、炭素が少ない。これにより、例えば、化学変化が抑制され、安定した特性が得られる。 In the embodiment, the first layer 30 is substantially free of carbon or low in carbon. Thereby, for example, a chemical change is suppressed and stable characteristics can be obtained.
このように、炭素が少なく、かつ、微細な複数の孔35を含む第1層30を用いることで、熱的に安定になる。良好な保持特性が得られる。実施形態によれば、安定した動作が可能な抵抗変化素子及び記憶装置が提供できる。 Thus, it becomes thermally stable by using the 1st layer 30 with few carbon and containing the several fine hole 35. FIG. Good retention characteristics are obtained. According to the embodiment, it is possible to provide a variable resistance element and a storage device that can perform stable operation.
実施形態において、例えば、複数の孔35は、第1層30の厚さt1よりも小さい。例えば、孔35は、第1層30を貫通していない。例えば、孔のサイズが過度に大きくなると、孔は、第1層30を貫通する。この場合、例えば、第1導電層10に含まれる材料、または、第2導電層20に含まれる材料が、孔に充填されやすくなる。リークまたはショートが生じやすくなる。 In the embodiment, for example, the plurality of holes 35 are smaller than the thickness t <b> 1 of the first layer 30. For example, the hole 35 does not penetrate the first layer 30. For example, if the size of the hole becomes excessively large, the hole penetrates the first layer 30. In this case, for example, the material included in the first conductive layer 10 or the material included in the second conductive layer 20 is easily filled in the holes. Leaks or shorts are likely to occur.
実施形態においては、複数の孔35が、第1層30の厚さt1よりも十分に小さい。これにより、リークまたはショートが抑制できる。 In the embodiment, the plurality of holes 35 are sufficiently smaller than the thickness t 1 of the first layer 30. Thereby, a leak or a short circuit can be suppressed.
さらに、実施形態においては、以下に説明するように、動作電圧を低減できる。
第2実験において、第1原料ガスを用い、成膜条件(ガス流量比及び成膜温度など)が変更される。これにより、種々の酸化シリコン膜が形成される。これ以外は、第1実験と同様の条件で、試料が作製される。これらの試料について、酸化シリコン膜の密度が測定される。一方、これらの試料について、動作電圧(セット電圧)が測定される。
Furthermore, in the embodiment, the operating voltage can be reduced as described below.
In the second experiment, the first source gas is used, and the film formation conditions (gas flow ratio, film formation temperature, etc.) are changed. Thereby, various silicon oxide films are formed. Except for this, the sample is produced under the same conditions as in the first experiment. For these samples, the density of the silicon oxide film is measured. On the other hand, the operating voltage (set voltage) is measured for these samples.
図3は、抵抗変化素子の特性を例示するグラフ図である。
図3の横軸は、密度Df(g/cm3)である。縦軸は、動作電圧Vs(セット電圧)である。動作電圧は、規格化されて表示されている。
FIG. 3 is a graph illustrating characteristics of the resistance change element.
The horizontal axis in FIG. 3 is the density Df (g / cm 3 ). The vertical axis represents the operating voltage Vs (set voltage). The operating voltage is standardized and displayed.
図3に示すように、第1原料ガスを用い成膜条件を変更することで、1.85g/cm3〜2.13g/cm3の密度が得られる。密度の差は、複数の孔35の形成状態に対応する。 As shown in FIG. 3, the density of 1.85 g / cm 3 to 2.13 g / cm 3 can be obtained by changing the film forming conditions using the first source gas. The difference in density corresponds to the formation state of the plurality of holes 35.
図3に示すように、密度Dfが小さいと、動作電圧Vsが低くなる。 As shown in FIG. 3, when the density Df is small, the operating voltage Vs is low.
例えば、密度Dfが小さくなると、複数の孔35のサイズが大きくなる。または、密度Dfが小さくなると、酸化シリコン膜中における複数の孔35の密度が高くなる。サイズまたは孔35の密度の上昇につれて、銀による電流経路が形成されやすくなると考えられる。このことが、密度Dfが小さいと動作電圧Vsが低くなることの原因であると、推定される。 For example, as the density Df decreases, the size of the plurality of holes 35 increases. Alternatively, when the density Df decreases, the density of the plurality of holes 35 in the silicon oxide film increases. As the size or density of the holes 35 increases, a current path due to silver is likely to be formed. This is presumed to be a cause of a decrease in the operating voltage Vs when the density Df is small.
以下、酸化シリコン膜中における炭素の濃度と、動作電圧と、の関係について調べた第3実験について説明する。
第3実験において、第1原料ガスを用い、成膜条件(ガス流量比及び成膜温度など)が変更される。成膜時に使用される酸化ガスは、O2ガスまたはN2Oガスである。一般に、N2Oガスを用いた場合、第1原料ガス(TEOS)中の有機物に由来する炭素が膜中に残り易い。このような条件により、種々の酸化シリコン膜が形成される。これ以外は、第1実験と同様の条件で、試料が作製される。これらの試料について、酸化シリコン膜中の炭素の量(密度)、及び、動作電圧(セット電圧)が測定される。
Hereinafter, a third experiment in which the relationship between the carbon concentration in the silicon oxide film and the operating voltage is examined will be described.
In the third experiment, the first source gas is used, and the film formation conditions (gas flow ratio, film formation temperature, etc.) are changed. The oxidizing gas used during film formation is O 2 gas or N 2 O gas. In general, when N 2 O gas is used, carbon derived from organic substances in the first source gas (TEOS) tends to remain in the film. Under such conditions, various silicon oxide films are formed. Except for this, the sample is produced under the same conditions as in the first experiment. For these samples, the amount (density) of carbon in the silicon oxide film and the operating voltage (set voltage) are measured.
図4は、抵抗変化素子の特性を例示するグラフ図である。
図4の横軸は、組成比C/Si(シリコンに対する炭素の組成比)である。縦軸は、動作電圧Vsである。動作電圧は、規格化されて表示されている。
FIG. 4 is a graph illustrating characteristics of the resistance change element.
The horizontal axis in FIG. 4 is the composition ratio C / Si (composition ratio of carbon to silicon). The vertical axis represents the operating voltage Vs. The operating voltage is standardized and displayed.
図4において、組成比C/Siが高い試料は、酸化ガスがN2Oガスである場合に対応する。組成比C/Siが低い試料は、酸化ガスがO2ガスにである場合に対応する。図4に示すように、組成比C/Siが低くなると、動作電圧Vsが低くなる。 In FIG. 4, a sample having a high composition ratio C / Si corresponds to the case where the oxidizing gas is N 2 O gas. A sample having a low composition ratio C / Si corresponds to the case where the oxidizing gas is O 2 gas. As shown in FIG. 4, when the composition ratio C / Si is lowered, the operating voltage Vs is lowered.
組成比C/Siが高くなると、例えば、複数の孔35が炭素により埋められやすくなると考えられる。このため、電流経路が形成され難くなると考えられる。組成比C/Siが低いときに、電流経路が形成され易く、その結果、動作電圧Vsが低減すると、考えられる。 When the composition ratio C / Si increases, it is considered that, for example, the plurality of holes 35 are easily filled with carbon. For this reason, it is considered that a current path is hardly formed. It is considered that when the composition ratio C / Si is low, a current path is easily formed, and as a result, the operating voltage Vs is reduced.
実施形態において、組成比C/Siは、例えば、0.05以下である。組成比C/Siは、例えば、0.02以下でも良い。組成比C/Siは、例えば、0.015以下でも良い。 In the embodiment, the composition ratio C / Si is, for example, 0.05 or less. The composition ratio C / Si may be 0.02 or less, for example. The composition ratio C / Si may be 0.015 or less, for example.
以下、酸化シリコン膜中における酸素及びシリコンの組成比ついて説明する。
図5は、抵抗変化素子の特性を例示するグラフ図である。
図5は、上記の第3実験の試料の一部について、酸化シリコン膜中の組成比「O/Si」(シリコンに対する酸素の組成比)と、密度Dfとの関係を示している。図5の横軸は、組成比O/Si(シリコンに対する酸素の組成比)である。縦軸は、酸化シリコン膜の密度Dfである。
Hereinafter, the composition ratio of oxygen and silicon in the silicon oxide film will be described.
FIG. 5 is a graph illustrating characteristics of the resistance change element.
FIG. 5 shows the relationship between the composition ratio “O / Si” (composition ratio of oxygen to silicon) in the silicon oxide film and the density Df for a part of the sample of the third experiment. The horizontal axis in FIG. 5 is the composition ratio O / Si (composition ratio of oxygen to silicon). The vertical axis represents the density Df of the silicon oxide film.
図5に示すように、組成比O/Siが低くなると、密度Dfが上昇する。密度Dfが2.2g/cm3以上のときには、複数の孔35が実質的に形成されていない。密度Dfが2.2g/cm3未満のときに、複数の孔35が形成される。例えば、組成比O/Siが、2.0を超えると、複数の孔35が安定して形成される。実施形態において、組成比O/Si(第1層30に含まれる酸素の、第1層30に含まれるシリコンに対する組成比)は、2.2よりも高い。実施形態において、組成比O/Siは、例えば、2.4以下である。図5に示すように、実施形態において、組成比O/Siは、例えば、2.05を超え2.4以下でも良い。安定して複数の孔35が得られる。 As shown in FIG. 5, as the composition ratio O / Si decreases, the density Df increases. When the density Df is 2.2 g / cm 3 or more, the plurality of holes 35 are not substantially formed. A plurality of holes 35 are formed when the density Df is less than 2.2 g / cm 3 . For example, when the composition ratio O / Si exceeds 2.0, the plurality of holes 35 are stably formed. In the embodiment, the composition ratio O / Si (composition ratio of oxygen contained in the first layer 30 to silicon contained in the first layer 30) is higher than 2.2. In the embodiment, the composition ratio O / Si is, for example, 2.4 or less. As shown in FIG. 5, in the embodiment, the composition ratio O / Si may be, for example, more than 2.05 and 2.4 or less. A plurality of holes 35 can be obtained stably.
実施形態において、第1層30の密度は、例えば、1.5g/cm3以上2.2g/cm3未満である。第1層30の密度は、例えば、1.85g/cm3以上2.2g/cm3未満である。第1層30の密度は、例えば、1.85g/cm3以上2.0g/cm3以下である。 In the embodiment, the density of the first layer 30 is, for example, 1.5 g / cm 3 or more and less than 2.2 g / cm 3 . Density of the first layer 30 is, for example, less than 1.85 g / cm 3 or more 2.2 g / cm 3. Density of the first layer 30 is, for example, less 1.85 g / cm 3 or more 2.0 g / cm 3.
実施形態において、複数の孔35の平均のサイズ(第1方向(Z軸方向)に沿った複数の孔35の平均の長さ)は、第1層30厚さt1(図1参照)の0.5倍以下である。複数の孔35の平均のサイズが0.5倍以下であることにより、第1層30中で、複数の孔35がZ軸方向に連続することが実質的に抑制できる。これにより、ショートまたはリークが抑制できる。実施形態において、複数の孔35のサイズは、厚さt1の0.2倍以下でも良い。ショートまたはリークが、より安定して抑制できる。 In the embodiment, the average size of the plurality of holes 35 (the average length of the plurality of holes 35 along the first direction (Z-axis direction)) is 0 of the first layer 30 thickness t1 (see FIG. 1). .5 times or less. When the average size of the plurality of holes 35 is 0.5 times or less, it is possible to substantially suppress the plurality of holes 35 from continuing in the Z-axis direction in the first layer 30. Thereby, a short circuit or a leak can be suppressed. In the embodiment, the size of the plurality of holes 35 may be 0.2 times or less of the thickness t1. Short circuit or leak can be more stably suppressed.
実施形態において、例えば、第1方向に沿った複数の孔35の平均の長さは、0.6nm以上1.5nm以下である。一方、第1層30の厚さt1は、例えば、2ナノメートル以上10ナノメートル以下である。 In the embodiment, for example, the average length of the plurality of holes 35 along the first direction is 0.6 nm or more and 1.5 nm or less. On the other hand, the thickness t1 of the first layer 30 is, for example, not less than 2 nanometers and not more than 10 nanometers.
既に説明したように、第2導電層20は、例えば、白金、金、イリジウム、タングステン、パラジウム、ロジウム、窒化チタン及びシリコンからなる群から選択された少なくとも1つを含む。このシリコンは、例えば、不純物を含む。例えば、第2導電層20は、ホウ素、ヒ素及びリンからなる群から選択された少なくとも1つの元素を含む多結晶シリコン、及び、上記の元素を含むアモルファスシリコンの少なくともいずれかを含む。例えば、第2導電層20の抵抗率は、例えば、0.005Ωcm以下である。 As already described, the second conductive layer 20 includes, for example, at least one selected from the group consisting of platinum, gold, iridium, tungsten, palladium, rhodium, titanium nitride, and silicon. This silicon contains impurities, for example. For example, the second conductive layer 20 includes at least one of polycrystalline silicon containing at least one element selected from the group consisting of boron, arsenic, and phosphorus, and amorphous silicon containing the above elements. For example, the resistivity of the second conductive layer 20 is 0.005 Ωcm or less, for example.
(第2実施形態)
図6は、第2実施形態に係る抵抗変化素子を例示する模式的断面図である。
図6に示すように、第2実施形態に係る抵抗変化素子120及び記憶装置220は、第1導電層10、第2導電層20及び第1層30に加えて、第2層40を含む。第1導電層10、第2導電層20及び第1層30については、抵抗変化素子110または記憶装置210と同様である。以下、第2層40について説明する。
(Second Embodiment)
FIG. 6 is a schematic cross-sectional view illustrating the resistance change element according to the second embodiment.
As illustrated in FIG. 6, the variable resistance element 120 and the storage device 220 according to the second embodiment include a second layer 40 in addition to the first conductive layer 10, the second conductive layer 20, and the first layer 30. The first conductive layer 10, the second conductive layer 20, and the first layer 30 are the same as the resistance change element 110 or the memory device 210. Hereinafter, the second layer 40 will be described.
第2層40は、第1導電層10と第1層30との間に設けられる。第2層40の比誘電率は、第1層30の比誘電率よりも高い。 The second layer 40 is provided between the first conductive layer 10 and the first layer 30. The relative dielectric constant of the second layer 40 is higher than the relative dielectric constant of the first layer 30.
第2層40は、例えば、アルミニウム、ハフニウム、チタン、タンタル及びジルコニウムからなる群から選択された少なくとも1つを含む酸化物、または、アルミニウム、ハフニウム、チタン、タンタル、ジルコニウム及びシリコンからなる群から選択された少なくとも1つを含む酸窒化物を含む。 The second layer 40 is selected from, for example, an oxide containing at least one selected from the group consisting of aluminum, hafnium, titanium, tantalum, and zirconium, or a group consisting of aluminum, hafnium, titanium, tantalum, zirconium, and silicon. An oxynitride containing at least one of the above.
第2層40を設けることで、例えば、リーク電流が抑制できる。第1層30は、上記のように、複数の孔35を有する。このため、例えば、第2層40を設けない場合、第1層30の上に第1導電層10を形成する際に、第1層30が損傷する場合がある。このような場合、リーク電流が生じ易い。第2層40を第1層30と第1導電層10との間に設けることで、例えば、リーク電流が抑制できる。例えば、安定したスイッチング動作が得られる。例えば、高い保持特性が得られる。 By providing the second layer 40, for example, leakage current can be suppressed. The first layer 30 has a plurality of holes 35 as described above. For this reason, for example, when the second layer 40 is not provided, the first layer 30 may be damaged when the first conductive layer 10 is formed on the first layer 30. In such a case, a leak current is likely to occur. By providing the second layer 40 between the first layer 30 and the first conductive layer 10, for example, leakage current can be suppressed. For example, a stable switching operation can be obtained. For example, high retention characteristics can be obtained.
第2層40の比誘電率が第1層30の比誘電率よりも高いことにより、例えば、比誘電率が低いときよりも、第2層40の挿入に伴う動作電圧上昇を抑制できる。 Since the relative dielectric constant of the second layer 40 is higher than the relative dielectric constant of the first layer 30, for example, an increase in operating voltage due to the insertion of the second layer 40 can be suppressed as compared to when the relative dielectric constant is low.
第2層40の厚さt2(第1方向に沿った第2層40の長さ)は、例えば、2.0ナノメートル以上2ナノメートル以下である。第2層40の厚さt2が0.2nm以上でこることにより、例えば、第1導電層10の形成における金属原子の侵入が効果的に抑制できる。これにより、リーク電流を効果的に抑制できる。第2層40の厚さt2が、2nm以下であることにより、例えば、金属イオンの移動に与える影響が抑制できる。例えば、低い動作電圧を維持できる。 The thickness t2 of the second layer 40 (the length of the second layer 40 along the first direction) is, for example, not less than 2.0 nanometers and not more than 2 nanometers. When the thickness t2 of the second layer 40 is 0.2 nm or more, for example, intrusion of metal atoms in the formation of the first conductive layer 10 can be effectively suppressed. Thereby, leakage current can be effectively suppressed. When the thickness t2 of the second layer 40 is 2 nm or less, for example, the influence on the movement of metal ions can be suppressed. For example, a low operating voltage can be maintained.
本実施形態において、第2層40は、例えば、原子層堆積法(ALD:Atomic Layer Deposition)により形成できる。例えば、第1層30の上に第2層40が形成される。第2層40の上に、第1導電層10が形成される。 In the present embodiment, the second layer 40 can be formed by, for example, an atomic layer deposition (ALD) method. For example, the second layer 40 is formed on the first layer 30. The first conductive layer 10 is formed on the second layer 40.
上記の第1及び第2実施形態において、第2導電層20は、例えば、スパッタ法または蒸着法により形成できる。第1層30は、例えば、CVD法(プラズマCVDを含む)により形成できる。第1導電層10は、例えば、スパッタ法または蒸着法により形成できる。 In the first and second embodiments, the second conductive layer 20 can be formed by, for example, a sputtering method or a vapor deposition method. The first layer 30 can be formed by, for example, a CVD method (including plasma CVD). The first conductive layer 10 can be formed by, for example, a sputtering method or a vapor deposition method.
第1層30の密度に関する情報は、例えばX線反射率測定(XRR:X−Ray Reflectivity)、または、ラザフォード後方散乱分析(RBS:Rutherford Backscattering Spectrometry)などにより得られる。 Information on the density of the first layer 30 is obtained by, for example, X-ray reflectivity measurement (XRR: X-Ray Reflectivity) or Rutherford Backscattering Analysis (RBS).
第1層30の組成に関する情報は、例えば、電子エネルギー損失分光法(EELS:Electron Energy Loss Spectometry)、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)、RBS、X線光電子分光法(XPS:X−ray photoelectron spectroscopy)などにより得られる。 Information regarding the composition of the first layer 30 includes, for example, electron energy loss spectroscopy (EELS), secondary ion mass spectrometry (SIMS), RBS, and X-ray photoelectron spectroscopy (XPS). : X-ray photoelectron spectroscopy).
第1層30における複数の孔35に関する情報は、例えば、電子顕微鏡などにより得られる。例えば、孔35の量及び孔35のサイズに関する情報は、例えば、陽電子消滅寿命法またはSTEMなどにより得られる。 Information regarding the plurality of holes 35 in the first layer 30 is obtained by, for example, an electron microscope. For example, the information regarding the amount of the holes 35 and the size of the holes 35 can be obtained by, for example, the positron annihilation lifetime method or STEM.
実施形態によれば、安定した動作が可能な抵抗変化素子及び記憶装置を提供できる。 According to the embodiment, it is possible to provide a variable resistance element and a storage device that can perform stable operation.
本願明細書において、電気的に接続される状態は、2つの導体が直接接する状態を含む。電気的に接続される状態は、2つの導体が、別の導体(例えば配線など)により接続される状態を含む。電気的に接続される状態は、2つの導体の間の経路の間にスイッチング素子(トランジスタなど)が設けられ、2つの導体の間の経路に電流が流れる状態が形成可能な状態を含む。 In this specification, the state of being electrically connected includes the state where two conductors are in direct contact. The state of being electrically connected includes a state in which two conductors are connected by another conductor (for example, a wiring or the like). The electrically connected state includes a state in which a switching element (a transistor or the like) is provided between the paths between the two conductors, and a state in which a current flows in the path between the two conductors can be formed.
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。 In the present specification, “vertical” and “parallel” include not only strict vertical and strict parallel, but also include variations in the manufacturing process, for example, and may be substantially vertical and substantially parallel. .
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、抵抗変化素子及び記憶装置に含まれる導電層、層、配線及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。 The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to these specific examples. For example, regarding the specific configuration of each element such as the conductive layer, the layer, the wiring, and the control unit included in the variable resistance element and the memory device, the present invention is similarly implemented by appropriately selecting from a known range by those skilled in the art. As long as the same effect can be obtained, it is included in the scope of the present invention.
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。 Moreover, what combined any two or more elements of each specific example in the technically possible range is also included in the scope of the present invention as long as the gist of the present invention is included.
その他、本発明の実施の形態として上述した抵抗変化素子及び記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての抵抗変化素子及び記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。 In addition, all variable resistance elements and memory devices that can be implemented by those skilled in the art based on the variable resistance elements and memory devices described above as embodiments of the present invention also include the gist of the present invention. As long as it belongs to the scope of the present invention.
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。 In addition, in the category of the idea of the present invention, those skilled in the art can conceive of various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the present invention. .
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
10…第1導電層、 15…積層体、 20…第2導電層、 30…第1層、 35…孔、 40…第2層、 70…制御部、 71…第1配線、 72…第2配線、 110、120…抵抗変化素子、 210、220…記憶装置、 C/Si…組成比、 Df…密度、 O/Si…組成比、 RT…保持時間、 SP01…第1試料、 SP02…第2試料、 TP…保持温度パラメータ、 Vs…動作電圧、 t1、t2…厚さ DESCRIPTION OF SYMBOLS 10 ... 1st conductive layer, 15 ... Laminated body, 20 ... 2nd conductive layer, 30 ... 1st layer, 35 ... Hole, 40 ... 2nd layer, 70 ... Control part, 71 ... 1st wiring, 72 ... 2nd Wiring, 110, 120 ... variable resistance element, 210, 220 ... storage device, C / Si ... composition ratio, Df ... density, O / Si ... composition ratio, RT ... holding time, SP01 ... first sample, SP02 ... second Sample, TP ... Holding temperature parameter, Vs ... Operating voltage, t1, t2 ... Thickness
Claims (11)
白金、金、イリジウム、タングステン、パラジウム、ロジウム、窒化チタン及びシリコンからなる群から選択された少なくとも1つを含む第2導電層と、
前記第1導電層及び前記第2導電層の間に設けられ酸素及びシリコンを含む第1層であって、前記第1層は、前記第2導電層から前記第1導電層に向かう第1方向に沿った前記第1層の厚さよりも小さい複数の孔を含み、前記第1層は炭素を含まない、または、前記第1層に含まれる炭素の前記第1層に含まれるシリコンに対する組成比は、0.1未満である、前記第1層と、
を備えた抵抗変化素子。 A first conductive layer comprising at least one selected from the group consisting of silver, copper, zinc, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, tellurium and bismuth;
A second conductive layer including at least one selected from the group consisting of platinum, gold, iridium, tungsten, palladium, rhodium, titanium nitride, and silicon;
A first layer including oxygen and silicon provided between the first conductive layer and the second conductive layer, wherein the first layer is a first direction from the second conductive layer toward the first conductive layer. A plurality of holes smaller than the thickness of the first layer along the first layer, the first layer does not contain carbon, or the composition ratio of carbon contained in the first layer to silicon contained in the first layer Wherein the first layer is less than 0.1;
A variable resistance element.
前記第2層の比誘電率は、前記第1層の比誘電率よりも高い、請求項1〜8のいずれか1つに記載の抵抗変化素子。 A second layer provided between the first conductive layer and the first layer;
9. The variable resistance element according to claim 1, wherein a relative dielectric constant of the second layer is higher than a relative dielectric constant of the first layer.
前記第1導電層及び前記第2導電層と電気的に接続された制御部と、
を備え、
前記制御部は、
前記第1導電層の第1電位を前記第2導電層の第2電位よりも高くする第1動作と、
前記第1電位を前記第2電位よりも低くする第2動作と、
を実施し、
前記第1動作の後における前記第1導電層と前記第2導電層との間の第1電気抵抗は、前記第2動作のにおける前記第1導電層と前記第2導電層の間の第2電気抵抗よりも低い、記憶装置。 The resistance change element according to any one of claims 1 to 10,
A control unit electrically connected to the first conductive layer and the second conductive layer;
With
The controller is
A first operation in which a first potential of the first conductive layer is made higher than a second potential of the second conductive layer;
A second operation for making the first potential lower than the second potential;
Carried out
The first electrical resistance between the first conductive layer and the second conductive layer after the first operation is a second electrical resistance between the first conductive layer and the second conductive layer in the second operation. Storage device lower than electrical resistance.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016225811A JP2018085361A (en) | 2016-11-21 | 2016-11-21 | Resistance change element and memory device |
| TW106131591A TWI649905B (en) | 2016-11-21 | 2017-09-14 | Variable resistance element and memory device |
| US15/704,802 US10164180B2 (en) | 2016-11-21 | 2017-09-14 | Variable resistance element and memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016225811A JP2018085361A (en) | 2016-11-21 | 2016-11-21 | Resistance change element and memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2018085361A true JP2018085361A (en) | 2018-05-31 |
Family
ID=62147882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016225811A Pending JP2018085361A (en) | 2016-11-21 | 2016-11-21 | Resistance change element and memory device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10164180B2 (en) |
| JP (1) | JP2018085361A (en) |
| TW (1) | TWI649905B (en) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI261915B (en) * | 2005-01-07 | 2006-09-11 | Ind Tech Res Inst | Phase change memory and fabricating method thereof |
| JP4868518B2 (en) | 2006-12-22 | 2012-02-01 | シャープ株式会社 | Resistance variable nonvolatile memory element, manufacturing method thereof, and nonvolatile semiconductor memory device |
| US8189372B2 (en) * | 2008-02-05 | 2012-05-29 | International Business Machines Corporation | Integrated circuit including electrode having recessed portion |
| JP2011014640A (en) * | 2009-06-30 | 2011-01-20 | Toshiba Corp | Nonvolatile semiconductor memory device |
| JP5692085B2 (en) | 2009-11-11 | 2015-04-01 | 日本電気株式会社 | Resistance change element, semiconductor device, and method of forming resistance change element |
| JP5543819B2 (en) | 2010-03-26 | 2014-07-09 | 株式会社東芝 | Resistance change element, memory cell array, and resistance change device |
| JP5611903B2 (en) | 2011-08-09 | 2014-10-22 | 株式会社東芝 | Resistance change memory |
| US20150171319A1 (en) * | 2012-08-31 | 2015-06-18 | Taiyo Yuden Co., Ltd. | Resistance change memory element |
| JP6581370B2 (en) | 2015-03-19 | 2019-09-25 | 東芝メモリ株式会社 | Nonvolatile memory device and manufacturing method thereof |
-
2016
- 2016-11-21 JP JP2016225811A patent/JP2018085361A/en active Pending
-
2017
- 2017-09-14 TW TW106131591A patent/TWI649905B/en active
- 2017-09-14 US US15/704,802 patent/US10164180B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US10164180B2 (en) | 2018-12-25 |
| TW201834286A (en) | 2018-09-16 |
| TWI649905B (en) | 2019-02-01 |
| US20180145251A1 (en) | 2018-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20120292588A1 (en) | Nonvolatile memory device | |
| US8822972B2 (en) | Non-volatile memory element and manufacturing method thereof | |
| JP2013131579A (en) | Non-volatile storage device and method of manufacturing the same | |
| TWI629244B (en) | DIELECTRIC DOPED, Sb-RICH GST PHASE CHANGE MEMORY | |
| US9166160B1 (en) | Resistive random access memory and method of fabricating the same | |
| Zhao et al. | Characteristics and mechanism of nano‐polycrystalline La2O3 thin‐film resistance switching memory | |
| US20170155043A1 (en) | Resistive random access memory including layer for preventing hydrogen diffusion and method of fabricating the same | |
| US8227347B2 (en) | Interconnecting structure production method, and interconnecting structure | |
| KR20130118095A (en) | Resistance variable memory device and method for fabricating the same | |
| KR101033303B1 (en) | Resistance change memory device having a carbide-based solid electrolyte membrane and a manufacturing method thereof | |
| Zhang et al. | Atomic layer deposition of TiOx/Al2O3 bilayer structures for resistive switching memory applications | |
| JP2018085361A (en) | Resistance change element and memory device | |
| US8847237B2 (en) | Silicon carbide semiconductor device and method for manufacturing same | |
| Shih et al. | Roles of oxygen and nitrogen in control of nonlinear resistive behaviors via filamentary and homogeneous switching in an oxynitride thin film memristor | |
| TWI458077B (en) | Resistance random access memory and method of fabricating the same | |
| Chen et al. | Carrier transport and multilevel switching mechanism for chromium oxide resistive random-access memory | |
| JP2007288016A (en) | Memory device and method for manufacturing memory device | |
| Lee et al. | Proton irradiation effects on resistive random access memory with ZrO $ _ {\rm x} $/HfO $ _ {\rm x} $ Stacks | |
| Kim et al. | Improved resistive switching properties in SiOx-based resistive random-access memory cell with Ti buffer layer | |
| Park et al. | Spatially confined electric field effect for improved resistive switching behavior of a Ni/Ta-embedded TaO x/NiSi device | |
| Baldomá et al. | Wear-out and breakdown of Ta2O5/Nb: SrTiO3 stacks | |
| Kwon et al. | A carrier transport model in the high-resistance state of lead-methylamine iodide-based resistive memory devices | |
| US8883639B2 (en) | Semiconductor device having a nanotube layer and method for forming | |
| Duan et al. | Designing of low temperature-grown Al x In y O self-mixing layer for flexible RRAM | |
| JP5608315B2 (en) | Capacitor electrode and manufacturing method thereof, capacitor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20170620 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180905 |