JP2018061301A - 半導体駆動装置ならびにそれを用いた電力変換装置 - Google Patents

Abstract

【課題】大容量の電力用半導体素子に流れる過電流をインダクタンスを用いた方式で検出すると、電力用半導体素子の制御電圧を駆動するための電流がさらに大きくなるため、高速に飽和電流を制御することが困難である。【解決手段】第１および第２の主端子並びに当該第１および第２の主端子に流れる主電流を制御する制御端子を有する半導体素子を駆動する半導体駆動装置を、制御端子に半導体素子の駆動信号を供給する駆動回路と、第２の主端子に直列に接続されたインダクタンスに発生する起電圧の積分値または該積分値に比例する値を出力とする積分回路と、積分回路の出力が所定のレベル値を超えた場合に、該超えた値に応じた電流を、自らと制御端子との第１の接続点から自らとインダクタンスとの第２の接続点へ分流させる分流回路とから構成する。【選択図】図１

Description

本発明は、電力用半導体を駆動する半導体駆動装置、ならびにそれを用いた電力変換装置に関する。

インバータをはじめとする電力変換装置では、過負荷や負荷の短絡など意図しない事象で過電流が流れてしまうことを想定して、過電流を適切に遮断し、過電流による破壊から自装置を保護する機能が高信頼化の観点から求められている。このような方式として、例えば特許文献１（特開平０８−１６２９２９号公報）には、電力用半導体による半導体スイッチング素子のオン導通時の制御電圧を、過電流時に制限することにより、過電流を一定値までに制限し、その後電流をオフする方式が示されている。

電力用半導体に流れる最大電流は制御電圧に依存するため、この方式によれば、過電流が一定のレベルに押さえられることにより、遮断時のサージ電圧を抑制して安全に電流を遮断することができる特徴がある。この方式では、スイッチング素子に直列に接続した抵抗の電圧から過電流を検出し、スイッチング素子の制御電圧すなわちゲート電圧を、バイポーラトランジスタによるプッシュプル構成の出力バッファーの入力電圧を制御することにより、一定レベルの値にしている。これにより、電流駆動能力を高め、大容量のスイッチング素子への対応も可能にしている。

また、大容量の変換器のように電流容量が大きく、半導体スイッチング素子に電流検出用の抵抗を直列に接続できない用途がある。この用途で過電流状態を検出する方式として、例えば特許文献２（特開２０００−３２４８４６号公報）には、半導体スイッチング素子と直列にインダクタンスを設け、インダクタンスの両端の電圧を積分することにより、抵抗による損失を生じることなく過電流を検出することを可能にする方式が示されている。

特開平０８−１６２９２９号公報 特開２０００−３２４８４６号公報

鉄道や大型産業用途向けで、数１００から数１０００Ａの大容量の電力変換装置では、前述したような過電流を制限するために制御電圧を制御する場合、前述した抵抗を用いた電流検出は困難である。また、前述したインダクタンスを用いた方式で過電流を検出することは可能であるが、電力用半導体素子の制御電圧を駆動するための電流がさらに大きくなるため、高速に飽和電流を制御することが困難である。

他方、大容量の電力用半導体素子を駆動するために、制御電圧の駆動回路に電流容量がとりやすいパワーＭＯＳＦＥＴを用いる場合、従来からのバイポーラトランジスタによるプッシュプル構成のような構成により制御電圧をクランプすることは困難である。また、電力用半導体では、導通損失の低減には電流駆動能力の向上が有効であるところ、同時に過電流時の電流が増大してしまうため、短絡などの過電流時の破壊耐量が低下してしまい使用が困難となる。

本発明の目的は、大容量の電力用半導体の過電流時に、電力用半導体の制御電圧を高速かつ高精度に調整することにより、過電流を低減し、安全に保護することが可能な電力用半導体の駆動装置を提供することである。併せて、この駆動装置を用いることで、より信頼性が高く、高性能な電力変換装置を提供することである。

上記目的を達成するため、本発明に係る半導体駆動装置は、制御端子（ゲート端子）に半導体素子の駆動信号を供給する駆動回路と、第２の主端子（エミッタ端子）に直列に接続されたインダクタンスに発生する起電圧の積分値または該積分値に比例する値を出力とする積分回路と、積分回路の出力が所定のレベル値を超えた場合に、該超えた値に応じた電流を、自らと制御端子（ゲート端子）との第１の接続点から自らとインダクタンスとの第２の接続点（インダクタンスの半導体素子側の端子またはインダクタンスの半導体素子とは反対側の端子）へ分流させる分流回路とを備えることを特徴とする。

本発明によれば、積分回路および分流回路を用いた簡素な構成による半導体駆動装置でもって、電力用半導体素子の保護を高精度かつ高信頼に実現し、併せて、この半導体駆動装置により駆動される電力用半導体素子を用いて電力変換装置を構成すれば、低損失な電力変換装置を提供することが可能となる。

図１は、本発明に係る半導体駆動装置を用いた電力変換装置の概略構成を示す図である。 図２は、図１に示す主回路短絡時に、半導体駆動装置に関係する動作電圧および電流のシーケンスを示す図である。 図３は、本発明に係る半導体駆動装置の実施例１の構成を示す図である。 図４は、実施例１の分流回路の電流特性を示す図である。 図５は、本発明に係る半導体駆動装置の実施例２の構成を示す図である。 図６は、本発明に係る半導体駆動装置の実施例３の構成を示す図である。 図７は、本発明に係る半導体駆動装置の実施例４の構成を示す図である。 図８は、本発明に係る半導体駆動装置の実施例５の構成を示す図である。 図９は、本発明に係る半導体駆動装置の実施例６の構成を示す図である。 図１０は、本発明に係る半導体駆動装置への駆動指令ならびに電力変換器の駆動状況信号等により、正常時および異常時の動作シーケンスを示す図である。 図１１は、本発明に係る半導体駆動装置を用いた電力変換装置の全体構成を示す図である。

以下、本発明の実施の形態として、実施例１〜６を図面に基づいて詳細に説明する。

図１は、本発明に係る半導体駆動装置を用いた電力変換装置の概略構成を示す図である。
電力変換装置１０１は、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ、以下ではこの「ＩＧＢＴ」で呼称）を電力用半導体素子とする２レベルインバータであり、負荷９として、例えば３相の電動機を駆動し、３相各相を主回路１０２（Ｕ相）、１０３（Ｖ相）および１０４（Ｗ相）で構成している。ここで、Ｖ相主回路１０３およびＷ相主回路１０４は、Ｕ相主回路１０２と同様の構成であるため、図１では代表してＵ相主回路１０２の詳細を示し、Ｖ相およびＷ相についてはその詳細を省略して記載している。図１１に、本発明に係る半導体駆動装置を含め、３相全てのアーム、論理部、直流電源（Ｖｄｃ）および負荷を記した２レベルインバータの全体構成図を示す。

Ｕ相主回路１０２は、電力用半導体ＩＧＢＴ１および２、これら電力用半導体と直接接続されたインダクタンス３および４、電力用半導体の制御端子に供給する制御電圧を制御する駆動装置５および６、駆動装置５および６へ駆動指令を出力する論理部７、主回路の寄生インダクタンス８並びに平滑コンデンサ１０を含んで構成される。

論理部７は、Ｕ相主回路１０２に対して、駆動指令１および２を生成し、駆動指令１および２を受けた駆動装置５および６は、それぞれ電力用半導体素子であるＵ相の上アームのＩＧＢＴ２および下アームのＩＧＢＴ１のオン、オフを制御する。Ｖ相主回路１０３およびＷ相主回路１０４も同様に機能し、これにより電力変換装置１０１は、負荷９（例えば、電動機）を駆動することができる。

電力変換装置１０１を構成する各相のＩＧＢＴは、Ｕ相と同様の構成で、主電源に接続された平滑コンデンサ１０と接続されている。この平滑コンデンサ１０は、直流電力を供給する主電源Ｖｄｃに接続されている。

駆動装置の１例として、Ｕ相下アームの駆動装置５は、ＩＧＢＴ１の制御端子であるゲート端子Ｇとエミッタ端子Ｅに接続された駆動回路１３、ＩＧＢＴ１のエミッタ側に直列接続されるインダクタンス３の両端の電圧を入力とする積分回路１１およびこの積分回路１１の出力を入力とする分流回路１２から構成されている。この内、分流回路１２は、ＩＧＢＴ１のゲート端子Ｇと駆動回路１３を結ぶ配線に接続され、積分回路１１の出力電圧に応じて駆動回路１３もしくはＩＧＢＴ１のゲート端子Ｇからの電流を、インダクタンス３の端子に分岐して流すことができる構成となっている。

例えば、ＩＧＢＴ１の出力（Ｕ相出力）がＩＧＢＴ２の誤動作や破壊により導通している場合に、ＩＧＢＴ１が導通状態にターンオンすると、ＩＧＢＴ１は電源電圧Ｖｄｃとインダクタンスを介して短絡される。この場合の電流および電圧波形のシーケンスを、図２に示す。ＩＧＢＴ１は短絡状態になるため、その主電流Ｉが上昇する。このとき、インダクタンス３では、そのインダクタンスをＬｅとすると、起電圧Ｌｅ×ｄＩ／ｄｔが発生する。積分回路１１は、この起電圧を入力として積分し、その積分値もしくはその積分値に比例する電圧を出力する。ここで、積分値は、図２に示す積分出力のように、主電流Ｉに比例した値となるため、この値が所定のレベル値を超えたか否かに応じて短絡の発生の有無を検知することが可能である。

本発明では、分流回路１２により、積分回路１１から出力された積分値もしくはその値に比例する値が所定のレベル値を超えた場合に、その超えた値に応じた電流を、ＩＧＢＴ１の制御端子に接続される回路からインダクタンス３の端子に接続される主回路に分流する。これにより、ＩＧＢＴ１の制御電圧すなわちゲート−エミッタ間電圧が減少し、その結果として主電流Ｉが減少する。主電流Ｉが減少すれば、短絡時にＩＧＢＴ１で発生する損失は減少するため、電力用半導体である主スイッチング素子（ＩＧＢＴ）が破壊に至るまでの時間が増加し、安全に遮断することが可能となる。

この破壊に至るまでの増加した時間内に、主スイッチング素子を遮断するかどうか判定し、その判定結果に基づいて、図２のように遮断する。このとき、遮断時の電流変化率が適切な範囲内になるように、駆動回路１３により制御電圧を調整する。これにより、安全に主電流Ｉを遮断し、電力用半導体ならびにこれを用いた電力変換器をノイズなどによる誤検出を伴わずに保護することが可能となる。

ここで、主スイッチング素子に直列接続されるインダクタンスは、例えば図１の場合では、ＩＧＢＴ１のエミッタ側端子Ｅに接続されるインダクタンスであることが望ましい。この場合には、図２に示すように、短絡開始時にインダクタンス３の起電圧Ｖｅｔは正の電圧となるが、この電圧の方向は分流回路１２に印加される電圧を増加させる。短絡が高速でありｄＩ／ｄｔが大きな場合には、保護のためにより早く制御電圧を低減させることが必要となる。これを可能にすることで、分流回路１２に印加される電圧が増加して制御端子から分流回路１２へ分岐する電流が増加するため、より高速に制御電圧が低減され、主電流Ｉを制限することが可能となる。すなわち、より高精度な保護が可能となる。

また、積分回路１１の出力電圧は、図２に示すように、ある一定値を超えた以降は減少させずにある一定値に維持することが望ましい。これには、前記起電圧の極性により積分係数を変化させる構成とすることが望ましい。このような構成でない場合、短絡時の分流回路１２の動作により制御電圧が低下すると主電流Ｉが低下するところ、この時Ｖｅｔの符号が逆になり、積分回路の電圧が減少する。これにより、分流回路１２の電流変動が増加してしまい、制御電圧に振動が発生する懸念がある。前述した積分係数を変化させる構成とすることで、このような懸念を回避し、より高精度な保護が可能となる。

そしてまた、本発明に係る駆動装置の構成とすることで、飽和電流が高くより低導通損失の電力用半導体を用いても、短絡時の飽和電流を低減することで、実効的な破壊耐量を向上させ、短絡時などの過電流時においても安全に保護することが可能となり、より低損失な電力変換装置を高信頼に実現できる。

図３は、本発明に係る半導体駆動装置の実施例１の構成示す図である。
実施例１の積分回路１１は、ＩＧＢＴモジュール２１の制御用エミッタ端子と主エミッタ端子間のインダクタンス３に接続される非対称型のＣＲ積分回路であって、積分回路１１は、抵抗２２、２４、ダイオード２３およびコンデンサ２５から構成される。積分回路１１の出力は、分流回路１２のツェナーダイオード２６およびダイオード２７を介して、抵抗２８の電圧を規定する。この抵抗２８の電圧によりｎＭＯＳトランジスタ３１のオン、オフが制御される。ｎＭＯＳトランジスタ３１のドレインには抵抗２９およびダイオード３０が接続され、分流回路１２の電流値や流れる方向を制限する。

駆動回路１３は、出力回路３３およびこれに接続された抵抗３２とから構成され、主スイッチング素子１のオン、オフを適切な速度で実施するものである。なお、ここで主スイッチング素子１に直列接続されるインダクタンス３は、電力用半導体モジュール２１内に存在するインダクタンスを利用している。

このような構成とすることで、起電圧を積分する際にインダクタンス３の起電圧が正の場合はダイオード２３が順方向となり、抵抗２２および２４の抵抗を介して電流が流れ容量２５に電荷が蓄積される。これにより、インダクタンス３の起電圧の積分値に相当する電圧が出力される。ここで、主電流が低減しインダクタンス３の起電圧が減少した場合はダイオード２３が逆バイアスとなり、抵抗２２のみを介して容量２５の電荷が放電されるため、積分の係数が変化し積分値の変化を小さくできる。このように起電圧の極性により積分の係数が変化することで、分流回路の急激な電流変動を抑制することが可能となり、より高精度に保護が可能となる。

また、分流回路１２では、短絡により積分回路の出力が増加し、ツェナーダイオード２６の降伏電圧を超えると、電流が流れ、抵抗２８の電圧が上昇し、ｎＭＯＳトランジスタ３１がオンして、制御端子から電流を主エミッタ端子に流すことにより、制御電圧が減少する。ここで過電流時には、出力段３３は、制御電圧を正の制御電圧に設定するようにオンしているが、分流回路１２に電流が流れることで、抵抗３２の電圧降下が増加し、制御電圧を低減するものである。この制御電圧値とその変化率は、抵抗２９によって分流回路１２の電流を調整することでも制御可能である。また、ツェナーダイオード２６の降伏電圧によっても、減少させる主電流のレベルを調整可能である。

さらに、ダイオード２７により、積分回路１１の出力が低下した場合でも、ｎＭＯＳトランジスタ３１のゲートからの電流が積分回路１１に流れ出さない構成としているため、ｎＭＯＳトランジスタ３１のゲート電圧は急速には低下せず、分流回路１２の急激な電流変動を避け、安定した制御電圧制御が可能である。

ここで、短絡などの過電流時以外の通常のスイッチング中は、分流回路１２には電流を流さず、制御電圧に影響を与えない必要があることは、言うに及ばない。例えば主電流を遮断する際には、図２に示したようにインダクタンス３には負の起電圧が発生するが、このとき負の起電圧の絶対値が大きいと、ｎＭＯＳトランジスタ３１の内蔵ダイオードを経由して、インダクタンス３から制御端子に電流が流れ、制御電圧を上昇させる可能性がある。このような電流を防止するには、ｎＭＯＳトランジスタ３１と直列にダイオード３０を設け、このダイオード３０を負の起電圧の最大値以上の耐圧を備えたものにすれば、これにより通常のスイッチング中の制御電圧の変動を防止できる。

図４は、図３に示す半導体駆動装置（実施例１）の分流回路１２の電流特性を示す図である。図示のように、積分回路１１の出力が所定値以上で、分流回路１２は制御端子から電流を分流する。さらに分流回路１２をインダクタンス３に接続する構成とすることにより、インダクタンス３の起電圧Ｖｅｔが大きくｄｉ／ｄｔが高い場合には、分流回路１２の電流が上昇する。これにより、高速に制御電圧を制限し、主電流を高精度に制限することが可能である。

図５は、本発明に係る半導体駆動装置の実施例２の構成を示す図である。
モジュール１１１は、半導体とその駆動装置の一部をパッケージ化したもので、ＩＧＢＴ１が配線のインダクタンス１１４および１１５に接続されて実装され、また、モジュール１１１の内部に、積分回路１１と分流回路１２から構成される電流制限回路１１２が実装されている。電流制限回路１１２は、ＩＧＢＴ１のゲート端子、エミッタ端子および配線のインダクタンス１１４に接続されている。そして、このモジュール１１１は、外部に設けられた駆動回路１３により、オン、オフ制御される。

このような構成でもって電力用半導体の駆動装置とすることで、装置が小型化され、さらにゲート端子の直近に電流制限回路１１２を設けるため、ゲート配線のインダクタンスによる制御電圧制御の遅延が生じにくい。よって、より高精度に電流を制限することが可能となる。なお、ここでＩＧＢＴ１は簡単のため単一の回路記号で示したが、複数のチップが並列接続される構成としても問題ない。また、電流制限回路１１２は、必ずしもパッケージの内部に実装される必要はなく、外部に取りつける構成でも構わない。

図６は、本発明に係る半導体駆動装置の実施例３の構成を示す図である。
先の実施例１および２との違いは、積分回路に演算増幅器を用いる点である。実施例３の積分回路４１は、インダクタンス３の端子電圧を分圧抵抗４２および４３により分圧し、さらにコンデンサ４４により直流成分を除去して、演算増幅器４９の一方の入力としている。また、演算増幅器４９のもう一方の入力は、ある一定の基準電圧４８でバイアスされる。これらは、演算増幅器４９への入力電圧をその許容入力電圧範囲内とするための手段である。

演算増幅器４９、抵抗４５、抵抗４６およびコンデンサ４７により構成された積分演算部が積分演算を実行し、その積分値が次段の分流回路１２に出力される。なお、演算増幅器４９の出力電流が不足し、ｎＭＯＳトランジスタ３１の制御速度が不足する場合は、演算増幅器４９と分流回路１２の間に増幅器（図示せず）を設けてもよい。このような構成とすることで、より高精度に起電圧の積分値が得られるため、飽和電流を正確に制御することが可能となり、より低損失かつ高信頼な電力変換器が実現できる。

また、前記の演算増幅器４９や前記図示しない増幅器の電源電圧Ｖｃｃは、電源回路５１により供給される。この電源電圧Ｖｃｃは、駆動回路１３の電源５０に接続された、電流制限抵抗５２および電源放電防止用のダイオード５３を介して、コンデンサ５４を充電することで生成され、その電圧値はツェナーダイオード５５により必要な値に調整される。このような構成とすることで、インダクタンス３の端子電圧とともに電位が変動する演算増幅器４９に対して、安定した電源を供給することができ、駆動装置を小型軽量化することが可能となる。

図７は、本発明に係る半導体駆動装置の実施例４の構成を示す図である。
実施例４は、実施例３と同様に、積分回路４１に演算増幅器４９を用いるところ、実施例３とは異なり、分流回路１２により、制御端子からＩＧＢＴのエミッタ端子に分流する回路を備えることを特徴とする。このような構成とすることで、演算増幅器４９の電源に、ゲート駆動用の負側の電源５７を用いることが可能になり、電源が簡素化できる。

図８は、本発明に係る半導体駆動装置の実施例５の構成を示す図である。
実施例５は、分流回路の構成に特徴を有するものである。分流回路１２１は、ツェナーダイオード１２２およびダイオード１２３を介して抵抗１２０の電圧を規定し、これによりｎＭＯＳトランジスタ１２４のオン、オフを制御している。ｎＭＯＳトランジスタ１２４は、そのドレインに直列に接続されたダイオード１２５および抵抗１２６を介して、スイッチ回路１３９を駆動する。そして、このスイッチ回路１３９により、アクティブクランプ回路１３８のオン、オフが制御される。

過電流時に、積分回路１１の出力がある一定値を超えると、ｎＭＯＳトランジスタ１２４がオンし、スイッチ回路１３９のｐＭＯＳトランジスタ１３１のゲート電位が下がることによりｐＭＯＳトランジスタ１３１がオフ状態からオン状態となる。これにより、アクティブクランプ回路１３８のツェナーダイオード１２８に電圧が印加され、アクティブクランプ回路１３８のｎＭＯＳトランジスタ１３２がオンする。ここで、ツェナーダイオード１２８のツェナー電圧は、ＩＧＢＴ１の通電電流を制限するためにＩＧＢＴ１のゲート電圧をある一定の値にクランプする値に設定されている。このｎＭＯＳトランジスタ１３２のオンにより、ＩＧＢＴ１のゲート−エミッタ間電圧がある一定値にクランプされ、ＩＧＢＴ１の通電電流が制限される。

以上の構成とすることで、大容量化に適したｎＭＯＳトランジスタを用いて、電力用半導体のゲート電圧を一定値にクランプすることができる。このため、大容量の電力用半導体を駆動するため、出力段１３３のようにＭＯＳトランジスタを用いる場合でも、ゲート端子から大電流を分流することが可能となる。これにより、電力用半導体のゲート電圧すなわち制御電圧の制御が高速化でき、大容量の電力用半導体を高信頼に保護することが可能となる。

図９は、本発明に係る半導体駆動装置の実施例６の構成を示す図である。
実施例６は、実施例５とは異なる分流回路を構成するものである。分流回路１５０は、スイッチ回路１５５およびアクティブクランプ回路１５６の直列回路から構成される。アクティブクランプ回路１５６はゲート端子の配線側に接続され、スイッチ回路１５５はｎＭＯＳトランジスタ１５２で構成される。積分回路１４１の出力を過電流時における積分回路１４１の出力が、ｎＭＯＳトランジスタ１５２をオンさせることにより、図８に示す実施例５と同様な機能をより簡素な分流回路の構成により実現するものである。

次に、短絡を検出してから制御電圧を調整し、その後主電流を遮断するまでの動作シーケンスについて説明する。
図１０は、本発明に係る半導体駆動装置への駆動指令ならびに電力変換装置の駆動状況信号等により、正常時および異常時の動作シーケンスを示す図である、図１０の、（１）に正常時の動作シーケンスを、（２）に異常時の動作シーケンスをそれぞれ示す。短絡発生による異常時には、その短絡を検出し、制御電圧を調整し、その後主電流を遮断する動作シーケンスとなる。

図１０の（１）の正常時においては、駆動指令に応じて電力用半導体素子への制御電圧がオン、オフ動作し、その状態が回路の遅延時間経過後に駆動状況信号に反映される。勿論、正常時には短絡判定は発生しない。

（２）の短絡発生による異常時においては、駆動指令はオン状態であるが、短絡時の電流が一定値を超えると、制御電圧は本発明に係る分流回路により制限され低下する。この時の制御電圧の低下をオフ状態と判定し、オンの駆動指令とこのオフと判定した駆動状況の不一致がある一定以上の時間（図示の短絡判定時間）となった場合に短絡状態と判定し、駆動指令をオフ指令に変更して電流を遮断する。

また、短絡を判定しその判定信号を保持する回路を駆動装置側に設けずに、図１に示す論理部７においてソフトウエアで実施することも可能である。これにより、より簡素な構成で電力変換器の半導体駆動装置を構成できる。なお、同様な短絡判定を駆動装置側で実施しても、同じ機能は実現可能である。

以上では、本発明に係る半導体駆動装置を用いた電力変換装置として、ＩＧＢＴを用いたインバータを例に説明したが、電力用半導体としてはＩＧＢＴに限定されるものではなく、パワーＭＯＳＦＥＴを初めとする他の電力用半導体にも適用可能である。また、電力変換装置も、インバータに限定されず、直流−直流コンバータや交流−直流コンバータなど、他の電力変換装置にも適用可能である。

１、２：ＩＧＢＴ ３、４、８、１１４、１１５：インダクタンス ５、６：駆動装置
７：論理部 ９：負荷 １０：平滑コンデンサ １１、４１：積分回路 ５１：電源回路
１２、１２１、１５０：分流回路 １３：駆動回路 ２１：ＩＧＢＴモジュール
２２、２４、２８、２９、３２、４２、４３、４５、４６、５２、１２０、１２６、１２７、１３０、１３４、１４５、１４６、１５３：抵抗
２３、２７、３０、５３、１２３、１２５：ダイオード
２５、４４、４７、５４：コンデンサ
２６、５５、１２２、１２８、１２９、１５４：ツェナーダイオード
３１、１２４、１３２、１３５、１５１、１５２：ｎＭＯＳトランジスタ
３３：出力段 ４８：基準電源 ４９：演算増幅器 ５０、５７：電源
１０１：電力変換装置 １０２、１０３、１０４：Ｕ、Ｖ、Ｗ相主回路
１１１：モジュール １１２：電流制限回路 １３１：ｐＭＯＳトランジスタ
１３８、１５６：アクティブクランプ回路 １３９、１５５：スイッチ回路

Claims (10)

1. 第１および第２の主端子並びに当該第１および第２の主端子に流れる主電流を制御する制御端子を有する半導体素子を駆動する半導体駆動装置であって、
   前記制御端子に前記半導体素子の駆動信号を供給する駆動回路と、
   前記第２の主端子に直列に接続されたインダクタンスに発生する起電圧の積分値または該積分値に比例する値を出力とする積分回路と、
   前記積分回路の前記出力が所定のレベル値を超えた場合に、該超えた値に応じた電流を、自らと前記制御端子とを接続する第１の接続点から、自らと前記インダクタンスの前記半導体素子側の端子とを接続する、または自らと前記インダクタンスの前記半導体素子とは反対側の端子とを接続する第２の接続点へ分流させる分流回路と
   を備える半導体駆動装置。
2. 請求項１に記載の半導体駆動装置であって、
   前記インダクタンスは、前記半導体素子が実装されているパッケージ内の配線のインダクタンスである
   ことを特徴とする半導体駆動装置。
3. 請求項１または２に記載の半導体駆動装置であって、
   前記積分回路は、抵抗およびコンデンサから構成されるか、または演算増幅器、抵抗およびコンデンサから構成される
   ことを特徴とする半導体駆動装置。
4. 請求項１または２に記載の半導体駆動装置であって、
   前記積分回路は、前記起電圧の極性により積分係数を変化させる
   ことを特徴とする半導体駆動装置。
5. 請求項４に記載の半導体駆動装置であって、
   前記積分回路は、第１の抵抗と第２の抵抗およびダイオードの直列回路とを並列に接続した抵抗回路並びにコンデンサから構成される
   ことを特徴とする半導体駆動装置。
6. 請求項１〜５のいずれか１項に記載の半導体駆動装置であって、
   前記積分回路および前記分流回路は、前記半導体素子が実装されるパッケージに内蔵される
   ことを特徴とする半導体駆動装置。
7. 請求項１〜６のいずれか１項に記載の半導体駆動装置であって、
   前記分流回路は、前記第１の接続点から抵抗およびダイオードを介してＭＯＳトランジスタのドレイン端子を接続し、該ＭＯＳトランジスタのソース端子を前記第２の接続点に接続し、該ＭＯＳトランジスタのゲート端子に前記積分回路の前記出力を入力させることで構成される
   ことを特徴とする半導体駆動装置。
8. 請求項１〜６のいずれか１項に記載の半導体駆動装置であって、
   前記第２の接続点が、前記分流回路と前記インダクタンスの前記半導体素子側の端子とを接続する場合には、
   前記分流回路は、前記第１の接続点と前記第２の接続点との間に、前記制御端子に印加する制御電圧をクランプするアクティブクランプ回路と、前記積分回路の前記出力を受けて前記アクティブクランプ回路のオン、オフを制御するスイッチ回路とを接続して構成される
   ことを特徴とする半導体駆動装置。
9. 請求項１〜８のいずれか１項に記載の半導体駆動装置であって、
   前記駆動回路から前記制御端子に供給される前記駆動信号のオン期間と、前記積分回路の前記出力が前記所定のレベル値を超える期間とを比較判定し、双方の期間の重なりが一定時間以上を超えた場合に前記半導体素子をオフする
   ことを特徴とする半導体駆動装置。
10. 請求項１〜９のいずれか１項に記載の半導体駆動装置により駆動される前記半導体素子を複数個備えた電力変換装置であって、
    直流電源に対して前記半導体素子を２個直列接続した上下アームを複数個並列に接続し、前記半導体素子のそれぞれに対して前記半導体駆動装置を接続した電力変換装置。

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