[go: up one dir, main page]

JP2018046161A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2018046161A
JP2018046161A JP2016180032A JP2016180032A JP2018046161A JP 2018046161 A JP2018046161 A JP 2018046161A JP 2016180032 A JP2016180032 A JP 2016180032A JP 2016180032 A JP2016180032 A JP 2016180032A JP 2018046161 A JP2018046161 A JP 2018046161A
Authority
JP
Japan
Prior art keywords
type
conductivity type
region
impurity concentration
type semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016180032A
Other languages
English (en)
Other versions
JP6809071B2 (ja
Inventor
涼 前田
Ryo Maeda
涼 前田
敏明 坂田
Toshiaki Sakata
敏明 坂田
竹野入　俊司
Shunji Takenoiri
俊司 竹野入
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2016180032A priority Critical patent/JP6809071B2/ja
Priority to CN201710604962.1A priority patent/CN107819025B/zh
Priority to US15/666,529 priority patent/US10090408B2/en
Publication of JP2018046161A publication Critical patent/JP2018046161A/ja
Application granted granted Critical
Publication of JP6809071B2 publication Critical patent/JP6809071B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/125—Shapes of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/154—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/158—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H10P30/204—
    • H10P30/21—
    • H10P32/14—
    • H10P32/171—
    • H10P95/90—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/051—Manufacture or treatment of Schottky diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Composite Materials (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】オン抵抗を低減し、かつ耐圧およびアバランシェ耐量を向上させることができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】ＳＪ−ＭＯＳＦＥＴは、ｎ型ドリフト領域３とｐ型仕切り領域４とを基体主面に平行な方向に交互に繰り返し配置してなる並列ｐｎ層２ｂを備える。ｎ型ドリフト領域３とｐ型仕切り領域４とは、総不純物量が概ね同じであり、その幅は深さ方向の全体にわたって実質的に一定である。ｎ型ドリフト領域３は、ドレイン側の部分３Ｈの不純物濃度Ｃn1をソース側の部分３Ａの不純物濃度Ｃn2よりもΔＣnxだけ高くしたｎ型不純物濃度プロファイルに設定される。ｐ型仕切り領域４は、ドレイン側の部分４Ｈの不純物濃度Ｃp1をソース側の部分４Ａの不純物濃度Ｃp2よりもΔＣphだけ高くし、かつソース側の部分４Ａの一部分４Ｌの不純物濃度Ｃp3を相対的に低くしたｐ型不純物濃度プロファイルに設定される。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
通常、ｎチャネル型の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、半導体基板の内部に設けられる複数の半導体層のうち、ｎ-型ドリフト層が最も電気抵抗の高い領域である。このｎ-型ドリフト層の電気抵抗が縦型ＭＯＳＦＥＴ全体のオン抵抗に大きく影響を与えている。縦型ＭＯＳＦＥＴ全体のオン抵抗の低減は、ｎ-型ドリフト層の厚さを薄くして主電流の電流経路を短くすることで実現可能である。
しかしながら、ＭＯＳＦＥＴでは、オフ時に、ｐ型ベース領域とｎ-型ドリフト層との間のｐｎ接合からｎ-型ドリフト層へ空乏層を広げることで耐圧（耐電圧）が保持される。耐圧とは、素子破壊を起こさない限界の電圧である。オン抵抗を低減させるためにｎ-型ドリフト層の厚さを薄くした場合、オフ時における当該空乏層の伸びが短くなるため、低いドレイン−ソース間電圧で破壊電界強度に達しやすくなり、耐圧が低下する。一方、オフ時における当該空乏層の伸びが長くなるほど高耐圧を実現可能であるが、ｎ-型ドリフト層の厚さを厚くする必要があるため、オン抵抗が高くなる。
このようにオン抵抗低減と耐圧向上とはトレードオフ関係にあり、両者をともに達成することは一般的に難しい。このトレードオフ関係は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ、ダイオード等の他の半導体装置においても同様に成立することが知られている。このトレードオフ関係を改善した素子構造として、ドリフト層を、不純物濃度を高めたｎ型領域（以下、ｎ型ドリフト領域とする）とｐ型領域（以下、ｐ型仕切り領域とする）とを交互に配置した並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造が提案されている（例えば、下記特許文献１参照。）。
超接合構造では、並列ｐｎ層のｎ型ドリフト領域とｐ型仕切り領域との不純物濃度を等しくすることで、オフ時にｎ型ドリフト領域とｐ型仕切り領域との間のｐｎ接合から広がる空乏層でドリフト層内に疑似的にノンドープ層が形成されるため、ドリフト層の高抵抗化を図ることができる。かつ、オン時には、不純物濃度を高めたｎ型ドリフト領域を通してドレイン−ソース間に主電流が流れるため、オン抵抗も低減させることができる。また、並列ｐｎ層とｎ+型ドレイン層との間にｎ-型バッファ層を設けることで、ｎ-型バッファ層を設けない場合と比べて、さらにオン抵抗低減と耐圧向上とのトレードオフ関係が改善される。
一方、従来の超接合構造を備えた半導体装置（以下、超接合半導体装置とする）では、並列ｐｎ層のｎ型ドリフト領域とｐ型仕切り領域とのチャージバランスを耐圧が最も高くなる条件とした場合、アバランシェ降伏発生時にドレイン−ソース間で電流（以下、アバランシェ電流とする）が急増したときにドレイン電圧が低下する。この条件とは、並列ｐｎ層のｎ型ドリフト領域とｐ型仕切り領域との総不純物量を概ね同じにし、それぞれの領域で深さ方向の不純物濃度を概ね均一とした場合である。このため、アバランシェ電流の局部集中が起こりやすく、破壊耐量（以下、アバランシェ耐量とする）が低下するという問題がある。
この問題を解決した超接合半導体装置として、基板おもて面側においてｐ型仕切り領域の不純物濃度を隣接するｎ型ドリフト領域の不純物濃度よりも高くし、基板裏面側においてｐ型仕切り領域の不純物濃度を隣接するｎ型ドリフト領域の不純物濃度よりも低くした並列ｐｎ層を備えた装置が提案されている（例えば、下記特許文献２（第００２０段落、第１図）参照。）。下記特許文献２では、アバランシェ降伏発生時に、電流−電圧特性における所定バイアス点での負性抵抗を低減させて、アバランシェ耐量を向上させている。
また、別の超接合半導体装置として、ｎ型ドリフト領域とｐ型仕切り領域との不純物量を等しく、同じ分布とし、かつｎ型ドリフト領域とｐ型仕切り領域との不純物量の総和を各領域の深さ方向の中央で最も高く、基板おもて面側および基板裏面側に近づくほど低くした並列ｐｎ層を備えた装置が提案されている（例えば、下記特許文献３（第００１８段落、第１図）参照。）。下記特許文献３では、電界強度分布が並列ｐｎ層の深さ方向の中央で最も大きく、かつ基板おもて面側および基板裏面側に近づくほど小さくなるため、アバランシェ降伏発生時に負性抵抗が発生しにくくなり、アバランシェ耐量が向上される。
また、別の超接合半導体装置として、ｎ型ドリフト領域の深さ方向の不純物濃度を均一とし、基板裏面側においてｐ型仕切り領域の不純物濃度を隣接するｎ型ドリフト領域の不純物濃度よりも高くした並列ｐｎ層を備えた装置が提案されている（例えば、下記特許文献４（第００２４段落、第１図）、下記特許文献５（第００２２段落、第１図）および下記特許文献６（第００２４段落、第１図）参照。）。下記特許文献４，５では、ｐ型仕切り領域の基板裏面側の部分に電界を集中させて、アバランシェ電流の局部集中箇所をｐ型仕切り領域の基板裏面側の部分に固定することで、寄生ｎｐｎバイポーラトランジスタのターンオンを抑制し、アバランシェ耐量を向上させている。
特開２０００−０４０８２２号公報 特開２００４−０７２０６８号公報 特許第４５６４５０９号公報 特許第４７６８２５９号公報 特開２００９−２７２３９７号公報 特開２００６−１７９５９８号公報
エス−シー・リー（Ｓ．−Ｃ．Ｌｅｅ）、外５名、インベスティゲーション オブ ゲート オシレーション オブ パワー ＭＯＳＦＥＴｓ インデュースト バイ アバランシェ モード オペレーション（Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ Ｇａｔｅ Ｏｓｃｉｌｌａｔｉｏｎ ｏｆ Ｐｏｗｅｒ ＭＯＳＦＥＴｓ Ｉｎｄｕｃｅｄ ｂｙ Ａｖａｌａｎｃｈｅ Ｍｏｄｅ Ｏｐｅｒａｔｉｏｎ）、プロシーディングス オブ ザ １９ｔｈ インターナショナル シンポジウム オン パワー セミコンダクター デバイシス アンド ＩＣ’ｓ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣ’ｓ）、韓国、アイ・トリプル・イー（ＩＥＥＥ）、２００７年５月、 ｐ。１１３〜１１６
しかしながら、上記特許文献２では、電界の高い部分がｐ型仕切り領域とｎ型ドリフト領域との間のｐｎ接合に沿って分布する電界強度分布となる。また、ｐ型仕切り領域の直上（基板おもて面側）にはｐ型ベース領域およびｎ+型ソース領域が配置されているため、アバランシェ電流はｎ+型ソース領域の直下（ｐ型ベース領域の、ｎ+型ソース領域と並列ｐｎ層のｐ型仕切り領域に挟まれた部分）を通ってソース電極に流れることとなる。このため、アバランシェ電流が、ｎ+型ソース領域をエミッタとし、ｐ型ベース領域をベースとし、ｎ型ドリフト領域の表面領域（基板おもて面側の領域）をコレクタとする寄生ｎｐｎバイポーラトランジスタのベース電流となり、当該寄生ｎｐｎバイポーラトランジスタが動作して破壊しやすいという問題がある。
上記特許文献３では、ｎ型ドリフト領域およびｐ型仕切り領域の深さ方向の中央でｐ型およびｎ型の不純物濃度が共に高くなっているため、深さ方向中央部に電界のピークが存在している。このため、ゲート電極近傍でのアバランシェ降伏が発生した場合においては、アバランシェ降伏箇所と電界集中箇所との深さ方向の距離が近くなり、ゲート酸化膜を介してゲート電位が変動し、ゲートへのフィードバック電流が流れアバランシェ耐量に悪影響を及ぼしてしまう虞がある（例えば、上記非特許文献１参照）。
上記特許文献４〜６では、ｐ型仕切り領域の基板裏面側の不純物濃度のみを局所的に高くして、ｎ型ドリフト領域とｐ型仕切り領域との不純物濃度のバランスを強制的に崩している。このｎ型ドリフト領域とｐ型仕切り領域との不純物濃度差によって基板おもて面側の電界が低下するが、この電界低下がｐ型仕切り領域の基板裏面側の不純物濃度を局所的に高くすることで生じる電界上昇に打ち消され、深さ方向の電界強度分布を変化させる効果が小さくなってしまう。電界強度分布を十分に変化させてｐ型仕切り領域の基板裏面側の部分に電界を集中させるには、ｎ型ドリフト領域とｐ型仕切り領域との不純物濃度差を大きくする必要がある。この結果、ｐ型仕切り領域の不純物濃度が高くなり、ｎ型ドリフト領域が空乏化しやすくなるため、オン抵抗が増加してしまう。
この発明は、上述した従来技術による問題点を解消するため、オン抵抗を低減し、かつ耐圧およびアバランシェ耐量を向上させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型半導体層上に、並列ｐｎ層が設けられている。前記並列ｐｎ層は、前記第１導電型半導体層の表面に平行な方向に第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置してなる。前記並列ｐｎ層の、前記第１導電型半導体層側に対して反対側に、素子構造が設けられている。第１電極は、前記素子構造を構成する半導体部に電気的に接続されている。第２電極は、前記第１導電型半導体層に電気的に接続されている。前記第１導電型半導体領域の幅は深さ方向にわたって一定である。前記第２導電型半導体領域の幅は深さ方向にわたって一定である。前記第１導電型半導体領域は、前記第２電極側の部分の不純物濃度を前記第１電極側の部分の不純物濃度よりも高くした不純物濃度プロファイルを有する。前記第２導電型半導体領域は、前記第２電極側の部分の不純物濃度を前記第１電極側の部分の不純物濃度よりも高くし、かつ前記第１電極側の部分の一部の不純物濃度を当該第１電極側の部分の他の部分よりも相対的に低くした不純物濃度プロファイルを有する。前記第２導電型半導体領域の前記第２電極側の部分の不純物濃度は、前記第１導電型半導体領域の前記第２電極側の部分の不純物濃度よりも高い。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体領域と前記第２導電型半導体領域との総不純物量は同じであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型半導体領域の前記第１電極側の部分の不純物濃度は、前記第１導電型半導体領域の前記第１電極側の部分の不純物濃度と同じであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体領域の前記第２電極側の部分の不純物濃度は、前記第２電極側へ向かうにしたがって所定の割合で高くなっていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型半導体領域の前記第２電極側の部分の不純物濃度は、前記第２電極側へ向かうにしたがって所定の割合で高くなっていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型半導体領域の前記第１電極側の部分の相対的に不純物濃度の低い低濃度部分の不純物濃度は、当該低濃度部分の深さ方向の中央付近で最も低くなっていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記素子構造は、第２導電型の第１半導体領域、第１導電型の第２半導体領域、ゲート絶縁膜およびゲート電極を有する。前記第１半導体領域は、前記第２導電型半導体領域の、前記第１導電型半導体層側に対して反対側の表面層に、前記第１導電型半導体領域に接して設けられ前記半導体部をなす。前記第２半導体領域は、前記第１半導体領域の内部に選択的に設けられ前記半導体部をなす。前記ゲート絶縁膜は、前記第１半導体領域の、前記第１導電型半導体領域と前記第２半導体領域との間の領域に接して設けられている。前記ゲート電極は、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体層と前記並列ｐｎ層との間に、前記第１導電型半導体領域よりも不純物濃度の低い第１導電型低濃度半導体層をさらに備えることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型半導体層上に、前記第１導電型半導体層の表面に平行な方向に第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置した並列ｐｎ層を備えた半導体装置の製造方法であって、第１〜３工程を一組とする工程を繰り返し行うことを含み、次の特徴を有する。前記第１導電型半導体領域は、前記第１導電型半導体層側の部分の不純物濃度を前記第１導電型半導体層側に対して反対の側の部分の不純物濃度よりも高くした不純物濃度プロファイルを有する。前記第２導電型半導体領域は、前記第１導電型半導体層側の部分の不純物濃度を前記第１導電型半導体層側に対して反対の側の部分の不純物濃度よりも高くし、かつ前記第１導電型半導体層側に対して反対の側の部分の一部の不純物濃度を当該第１導電型半導体層側に対して反対の側の部分の他の部分よりも相対的に低くした不純物濃度プロファイルを有する。前記第２導電型半導体領域の前記第１導電型半導体層側の部分の不純物濃度は、前記第１導電型半導体領域の前記前記第１導電型半導体層側の部分の不純物濃度よりも高い。前記第１工程では、前記第１導電型半導体層上に第１導電型のエピタキシャル成長層を堆積する。前記第２工程では、前記エピタキシャル成長層の表面の、前記第１導電型半導体領域の形成領域に第１導電型不純物を第１イオン注入する。前記第３工程では、前記エピタキシャル成長層の表面の、前記第２導電型半導体領域の形成領域に第２導電型不純物を第２イオン注入する。そして、１回目の前記第２工程では、異なる加速電圧で前記第１イオン注入を複数回行う。２回目以降の前記第２工程では、１回目の前記第２工程よりも少ない回数で前記第１イオン注入を行う。１回目の前記第３工程では、前記第１イオン注入と同じドーズ量で、１回目の前記第２工程よりも多い回数分、それぞれ異なる加速電圧での前記第２イオン注入を行う。２回目以降の前記第３工程では、前記第１イオン注入と同じドーズ量で、１回目の前記第３工程よりも少ない回数分の前記第２イオン注入を行う。２回目以降の前記第３工程のうち、連続する前記一組の工程の前記第３工程では、他の前記第３工程よりも前記第２イオン注入のドーズ量を低くする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記一組の工程の後、前記第１導電型半導体領域および前記第２導電型半導体領域の形成領域をイオン注入した前記エピタキシャル成長層上にさらに第１導電型のエピタキシャル成長層を堆積する第４工程を行う。次に、熱処理により、前記第１導電型不純物および前記第２導電型不純物を拡散させる熱処理工程を行う。前記熱処理工程では、前記第１導電型不純物を拡散させて、積層された複数の前記エピタキシャル成長層にわたって連続する前記第１導電型半導体領域を形成する。前記第２導電型不純物を拡散させて、積層された複数の前記エピタキシャル成長層にわたって連続する前記第２導電型半導体領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、最初の前記第１工程の前に、前記第１導電型半導体層上に、前記第１導電型半導体領域よりも不純物濃度の低い第１導電型低濃度半導体層を形成する工程をさらに含む。そして、最初の前記第１工程では、前記第１導電型低濃度半導体層上に、前記エピタキシャル成長層を堆積することを特徴とする。
上述した発明によれば、オン抵抗を低減させることができ、かつ第１，２導電型半導体領域の第２電極側の部分の電界強度を高くすることができる。また、上述した発明によれば、第２導電型半導体領域と第１導電型低濃度半導体層との境界でアバランシェ降伏を発生させることができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、オン抵抗を低減し、かつ耐圧およびアバランシェ耐量を向上させることができるという効果を奏する。
実施の形態１にかかる半導体装置の要部を示す説明図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の要部の深さ方向のｐ型不純物注入量分布を示す説明図である。 実施の形態２にかかる半導体装置の要部の深さ方向の不純物濃度プロファイルを示す特性図である。 実施の形態２にかかる半導体装置の別の一例の要部の深さ方向の不純物濃度プロファイルを示す特性図である。 実施の形態２にかかる半導体装置の別の一例の要部の深さ方向の不純物濃度プロファイルを示す特性図である。 実施の形態３にかかる半導体装置の要部を示す説明図である。 実施の形態４にかかる半導体装置の要部の深さ方向の不純物濃度プロファイルを示す特性図である。 実施の形態４にかかる半導体装置の別の一例の要部の深さ方向の不純物濃度プロファイルを示す特性図である。 実施の形態４にかかる半導体装置の別の一例の要部の深さ方向の不純物濃度プロファイルを示す特性図である。 実施例にかかる半導体装置のオン抵抗を示す特性図である。 実施例にかかる半導体装置の耐圧を示す特性図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、プレーナゲート構造の超接合ＭＯＳＦＥＴ（以下、ＳＪ−ＭＯＳＦＥＴとする）を例に説明する。図１は、実施の形態１にかかる半導体装置の要部を示す説明図である。図１（ａ）には、ＳＪ−ＭＯＳＦＥＴの断面構造を示す。図１（ｂ）には、半導体基体（半導体チップ）１０の要部の深さ方向（縦方向）の不純物濃度プロファイルを示す。図１（ｂ）において、実線はｐ型不純物濃度プロファイルであり、破線はｎ型不純物濃度プロファイルである（図９〜１１，１２（ａ）、１３〜１５においても同様）。図１（ｃ）には、図１（ｂ）の不純物濃度プロファイルに対応する電界強度分布を示す。
図１（ａ）に示す実施の形態１にかかる半導体装置は、ドリフト層を、不純物濃度を高めたｎ型領域（ｎ型ドリフト領域：第１導電型半導体領域）３とｐ型領域（ｐ型仕切り領域：第２導電型半導体領域）４とを基体主面に平行な方向に交互に繰り返し配置してなる並列ｐｎ層２ｂとしたＳＪ−ＭＯＳＦＥＴである。また、実施の形態１にかかる半導体装置は、半導体基体１０の両主面にそれぞれソース電極（第１電極）１１およびドレイン電極（第２電極）１２を備え、半導体基体１０の深さ方向に主電流が流れる縦型デバイスである。図１（ａ）には、活性領域の２つの単位セル（素子の構成単位）を示し、これらの単位セルに隣接する他の単位セルや、エッジ終端領域を図示省略する（図２〜７においても同様）。
活性領域は、オン状態のときに主電流が流れる領域である。エッジ終端領域は、活性領域の周囲を囲み、並列ｐｎ層２ｂの、基体おもて面（半導体基体１０のおもて面）側の電界を緩和して耐圧を保持する領域であり、例えばガードリング、フィールドプレートおよびリサーフ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）等の一般的な耐圧構造を有する。半導体基体１０は、ｎ+型半導体基板（第１導電型半導体層）１のおもて面上にｎ-型バッファ層（第１導電型低濃度半導体層）２ａを介して並列ｐｎ層２ｂを積層してなるシリコン（Ｓｉ）基板である。ｎ-型バッファ層２ａは設けられていなくてもよい。
並列ｐｎ層２ｂは、活性領域からエッジ終端領域にわたって設けられていてもよい。並列ｐｎ層２ｂのｎ型ドリフト領域３およびｐ型仕切り領域４は、例えば、ｎ型ドリフト領域３とｐ型仕切り領域４とが繰り返し並ぶ方向（横方向）と直交する方向（図面奥行方向）に延びるストライプ状の平面レイアウトに配置されている（不図示）。また、並列ｐｎ層２ｂのｎ型ドリフト領域３およびｐ型仕切り領域４は、ｐ型仕切り領域４をマトリクス状に配置し、ｐ型仕切り領域４の周囲を囲む格子状にｎ型ドリフト領域３に配置した平面レイアウトであってもよい（不図示）。平面レイアウトとは、半導体基体１０のおもて面側から見た各部の平面形状および配置構成である。
ｎ型ドリフト領域３は、基体裏面（半導体基体１０の裏面）の端部でｎ-型バッファ層２ａに接して配置され、ＳＪ−ＭＯＳＦＥＴのオン時に半導体基体１０の深さ方向に流れる主電流の電流経路の一部を構成している。ｎ型ドリフト領域３の幅（横方向の幅）は、ｐ型仕切り領域４の幅（横方向の幅）とほぼ同じである。ｎ型ドリフト領域３のｎ型不純物の総不純物量とｐ型仕切り領域４のｐ型不純物の総不純物量とが概ね同じになるように、ｎ型ドリフト領域３およびｐ型仕切り領域４の深さ方向の不純物濃度プロファイルが設定されている（図１（ｂ））。これらの不純物濃度プロファイルについては後述する。
半導体基体１０のおもて面（並列ｐｎ層２ｂ側の面）の表面層には、ｐ型ベース領域（第１半導体領域）５が選択的に設けられている。ｐ型ベース領域５は、ｐ型仕切り領域４の直上（基体おもて面側）に配置され当該ｐ型仕切り領域４に接する。また、ｐ型ベース領域５は、当該ｐ型ベース領域５の直下（基体裏面側）に位置するｐ型仕切り領域４の幅以上の幅で設けられており、表面ｎ型ドリフト領域３Ｂに接する。表面ｎ型ドリフト領域３Ｂとは、ｎ型ドリフト領域３の、隣り合うｐ型ベース領域５間に挟まれた領域である。ｐ型ベース領域５の内部には、ｎ+型ソース領域（第２半導体領域）６が選択的に設けられている。
ｐ型ベース領域５の、表面ｎ型ドリフト領域３Ｂとｎ+型ソース領域６とに挟まれた部分の表面上には、表面ｎ型ドリフト領域３Ｂからｎ+型ソース領域６にわたって、ゲート絶縁膜７が設けられている。ゲート絶縁膜７は、例えば酸化シリコン（ＳｉＯ2）膜であり、その厚さは０．１μｍ程度である。ゲート絶縁膜７上には、ゲート電極８が設けられている。これらｐ型ベース領域５、ｎ+型ソース領域６、ゲート絶縁膜７およびゲート電極８でプレーナゲート構造のＭＯＳゲート（素子構造）が構成されている。
ソース電極１１は、ｐ型ベース領域５およびｎ+型ソース領域６に接し、これらの領域に電気的に接続されている。ｐ型ベース領域５の内部にｐ+型コンタクト領域（不図示）が設けられていてもよく、この場合、ソース電極１１は、ｐ+型コンタクト領域およびｎ+型ソース領域６に接する。また、ソース電極１１は、層間絶縁膜９によってゲート電極８と電気的に絶縁されている。半導体基体１０の裏面（ｎ+型半導体基板１の裏面）には、ドレイン電極１２が設けられ、ｎ+型ドレイン層であるｎ+型半導体基板１に電気的に接続されている。
この図１のＳＪ−ＭＯＳＦＥＴにおいて、ソース電極１１に対して正電圧がドレイン電極１２に印加された状態で、ゲート電極８にしきい値電圧以上の電圧が印加されると、ｐ型ベース領域５の、ゲート電極８直下（ゲート絶縁膜７を挟んでゲート電極８と深さ方向に対向する部分）の表面領域にｎ型の反転層（チャネル）が形成される。それによって、ｎ+型半導体基板１、ｎ-型バッファ層２ａ、ｎ型ドリフト領域３（表面ｎ型ドリフト領域３Ｂ）、ｐ型ベース領域５の表面反転層およびｎ+型ソース領域６の経路で主電流が流れる。この主電流が流れている状態が、ＳＪ−ＭＯＳＦＥＴのオン状態である。
一方、ソース電極１１に対して正電圧がドレイン電極１２に印加された状態で、ゲート電極８にしきい値電圧未満の電圧が印加されると、ｐ型ベース領域５と表面ｎ型ドリフト領域３Ｂとの間のｐｎ接合が逆バイアスされた状態となるため、主電流は流れない。すなわち、ＳＪ−ＭＯＳＦＥＴはオフ状態を維持する。このＳＪ−ＭＯＳＦＥＴのオフ時、ｐ型仕切り領域４とｎ型ドリフト領域３との間のｐｎ接合から空乏層が広がり、ドリフト層が空乏化する。これにより、ドリフト層の高抵抗化を図ることができるため、高耐圧を確保することができる。
次に、並列ｐｎ層２ｂのｎ型ドリフト領域３およびｐ型仕切り領域４の深さ方向の不純物濃度プロファイルについて、図１（ｂ）を参照して説明する。図１（ｂ）の縦軸は、ｐ型ベース領域５とｐ型仕切り領域４との境界（深さ＝０μｍ）からドレイン側へ向かう方向の深さである（図１（ｃ）においても同様）。図１（ｂ）の横軸は不純物濃度である。図１（ｂ）において、実線（ｐ型仕切り領域４のソース側の部分４Ａのｐ型不純物濃度プロファイル）と破線（ｎ型ドリフト領域３のソース側の部分３Ａのｎ型不純物濃度プロファイル）との重なる部分の不純物濃度値は実質的に略等しい。
図１（ｂ）に示すように、ｎ型ドリフト領域３は、ドレイン側の部分３Ｈの不純物濃度Ｃn1をソース側の部分（基本構成部分）３Ａの不純物濃度Ｃn2よりもΔＣnxだけ高くしたｎ型不純物濃度プロファイルに設定される（Ｃn1＝Ｃn2＋ΔＣnx）。ｎ型ドリフト領域３のドレイン側の部分３Ｈの不純物濃度Ｃn1は、深さ方向に等価的に一様であり、かつｎ+型半導体基板１の不純物濃度Ｃn3よりも低い（Ｃn1＜Ｃn3）。ｎ型ドリフト領域３のソース側の部分３Ａの不純物濃度Ｃn2は、深さ方向にほぼ一様であり、かつｎ-型バッファ層２ａの不純物濃度Ｃn4よりも高い（Ｃn2＞Ｃn4）。ｎ型ドリフト領域３の各部分３Ｈ，３Ａおよび表面ｎ型ドリフト領域３Ｂの各境界を、ｎ型不純物濃度プロファイルよりも細かい破線で示す（図１（ａ），１（ｃ），９〜１５においても同様）。
ｎ型ドリフト領域３のドレイン側の部分３Ｈは、ｎ-型バッファ層２ａに接する。ｎ型ドリフト領域３のソース側の部分３Ａは、表面ｎ型ドリフト領域３Ｂも含む。ｎ型ドリフト領域３の幅は、深さ方向の全体にわたって実質的に一定である（図１（ａ）参照）。このため、ｎ型ドリフト領域３の各部分３Ｈ，３Ａの不純物濃度Ｃn1，Ｃn2は、これらの部分３Ｈ，３Ａの単位面積当たりの不純物量（ドーズ量）で決まる。すなわち、ｎ型ドリフト領域３は、ソース側の部分３Ａに比べてドレイン側の部分３Ｈの不純物量が高く、深さ方向に不純物濃度が局所的に高くなっている部分３Ｈをｎ-型バッファ層２ａとの境界に有する。
ｐ型仕切り領域４は、ドレイン側の部分４Ｈの不純物濃度Ｃp1をソース側の部分（基本構成部分）４Ａの不純物濃度Ｃp2よりもΔＣphだけ高くしたｐ型不純物濃度プロファイルに設定される（Ｃp1＝Ｃp2＋ΔＣph）。ｐ型仕切り領域４のドレイン側の部分４Ｈの不純物濃度Ｃp1は、深さ方向に等価的に一様である。また、ｐ型仕切り領域４のドレイン側の部分４Ｈの不純物濃度Ｃp1は、ｎ型ドリフト領域３のドレイン側の部分３Ｈの不純物濃度Ｃn1よりも高く、かつｎ+型半導体基板１の不純物濃度Ｃn3よりも低い（Ｃn1＜Ｃp1＜Ｃn3）。
また、ｐ型仕切り領域４は、ソース側の部分４Ａのうち、当該部分４Ａの深さ方向の中央付近の部分４Ｌの不純物濃度Ｃp3を他の部分の不純物濃度Ｃp2よりも相対的にΔＣplだけ低くしたｐ型不純物濃度プロファイルに設定される（Ｃp3＝Ｃp2−ΔＣpl）。ｐ型仕切り領域４のソース側の部分４Ａの不純物濃度Ｃp2は、深さ方向にほぼ一様であり、かつｎ型ドリフト領域３のソース側の部分３Ａの不純物濃度Ｃn2と実質的に等しい（Ｃp2＝Ｃn2）。ｐ型仕切り領域４のソース側の部分４Ａのうち、当該部分４Ａの深さ方向の中央付近の部分４Ｌの不純物濃度Ｃp3は、深さ方向にほぼ一様であり、かつｎ-型バッファ層２ａの不純物濃度Ｃn4よりも高い（Ｃp3＞Ｃn4）。ｐ型仕切り領域４の各部分４Ｈ，４Ａ，４Ｌの各境界を、ｎ型不純物濃度プロファイルよりも細かい破線で示す（図１（ａ），１（ｃ），９〜１５においても同様）。
ｐ型仕切り領域４のドレイン側の部分４Ｈは、ｎ-型バッファ層２ａに接する。ｐ型仕切り領域４のうち、最も不純物濃度Ｃp1の高いドレイン側の部分４Ｈと、最も不純物濃度Ｃp3の低い部分４Ｌと、の間には、基本構成部分（すなわち部分４Ａ）が配置される。ｐ型ベース領域５と、ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌと、の間には、基本構成部分が配置される。ｐ型仕切り領域４のドレイン側の部分４Ｈとソース側の部分４Ａとの境界は、ｎ型ドリフト領域３のドレイン側の部分３Ｈとソース側の部分３Ａとの境界と同じ深さ位置か、ｎ型ドリフト領域３のドレイン側の部分３Ｈとソース側の部分３Ａとの境界よりもソース側に位置する。
ｐ型仕切り領域４の幅は、深さ方向の全体にわたって実質的に一定である（図１（ａ）参照）。このため、ｐ型仕切り領域４の各部分４Ｈ，４Ａ，４Ｌの不純物濃度Ｃp1，Ｃp2，Ｃp3は、これらの部分４Ｈ，４Ａ，４Ｌの単位面積当たりの不純物量（ドーズ量）で決まる。すなわち、ｐ型仕切り領域４は、基本構成部分に比べて局所的に不純物量が高く、深さ方向に不純物濃度が局所的に高くなっている部分４Ｈをｎ-型バッファ層２ａとの境界に有する。かつ、ｐ型仕切り領域４は、ソース側の部分４Ａのうち、当該部分４Ａの深さ方向の中央付近に、当該部分４Ａよりも相対的に不純物量が低く、不純物濃度が低くなっている部分４Ｌを有する。
また、ｎ型ドリフト領域３の各部分３Ｈ，３Ａの不純物濃度Ｃn1，Ｃn2と、ｐ型仕切り領域４の各部分４Ｈ，４Ａ，４Ｌの不純物濃度Ｃp1，Ｃp2，Ｃp3と、は下記（１）式を満たす。ｔn1，ｔn2は、それぞれｎ型ドリフト領域３の各部分３Ａ，３Ｈの厚さである。ｔp1，ｔp3は、それぞれ、ｐ型仕切り領域４の基本構成部分（部分４Ａ）のうち、深さ方向の中央付近の最も不純物濃度Ｃp3の低い部分４Ｌよりもソース側およびドレイン側の部分の厚さである。ｔp2，ｔp4は、それぞれ、ｐ型仕切り領域４のうち、最も不純物濃度Ｃp3の低い部分４Ｌおよび最も不純物濃度Ｃp1の高い部分４Ｈの厚さである。
Ｃn2・ｔn1＋（Ｃn2＋ΔＣnx）・ｔn2＝Ｃp2・ｔp1＋（Ｃp2−ΔＣpl）・ｔp2＋Ｃp2・ｔp3＋（Ｃp2＋ΔＣph）・ｔp4 ・・・（１）
ｎ型ドリフト領域３のドレイン側の部分３Ｈの厚さｔn2は、並列ｐｎ層２ｂの厚さＴの１／５倍以上１／４倍以下程度であることが好ましい（１／５・Ｔ≦ｔn2≦１／４・Ｔ）。ｐ型仕切り領域４のドレイン側の部分４Ｈの厚さｔp4は、並列ｐｎ層２ｂの厚さＴの１／５倍以上１／４倍以下程度であることが好ましい（１／５・Ｔ≦ｔp4≦１／４・Ｔ）。ｐ型仕切り領域４のドレイン側の部分４Ｈの厚さｔp4は、ｎ型ドリフト領域３のドレイン側の部分３Ｈの厚さｔn2と同じであってもよい。ここで、当該部分３Ｈ，４Ｈの厚さｔn2，ｔp4とは、ｎ-型バッファ層２ａとｎ型ドリフト領域３との境界からソース側への深さである。
ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌの厚さｔp2は、並列ｐｎ層２ｂの厚さＴの１／５倍以上２／７倍以下程度であることが好ましい（１／５・Ｔ≦ｔp2≦２／７・Ｔ）。ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌの中心の深さ位置（厚さｔp2の半分の深さ位置）は、表面ｎ型ドリフト領域３Ｂとゲート絶縁膜７との境界から、並列ｐｎ層２ｂの厚さＴの６／１１倍以上８／１１倍以下程度の深さＤであることが好ましい（６／１１・Ｔ≦ｔp2≦８／１１・Ｔ）。並列ｐｎ層２ｂの厚さＴとは、ｎ-型バッファ層２ａとｎ型ドリフト領域３との境界から、表面ｎ型ドリフト領域３Ｂとゲート絶縁膜７との境界までの厚さである（Ｔ＝ｔn1＋ｔn2）。
並列ｐｎ層２ｂのｎ型ドリフト領域３およびｐ型仕切り領域４の深さ方向の不純物濃度プロファイルが上記（１）式を満たすことで、ｎ型ドリフト領域３とｐ型仕切り領域４とのチャージバランスが保たれ、並列ｐｎ層２ｂのｎ型ドリフト領域３およびｐ型仕切り領域４との総不純物量が概ね同じになる。これによって、オン抵抗を増加させることなく、耐圧を向上させることができる。すなわち、オン抵抗低減と耐圧向上とのトレードオフ関係が改善され、図１（ａ）のＳＪ−ＭＯＳＦＥＴの所望の特性が得られる。
一方、並列ｐｎ層２ｂのｎ型ドリフト領域３およびｐ型仕切り領域４の深さ方向の不純物濃度プロファイルが上記（１）式を満たさない、すなわちｎ型ドリフト領域３とｐ型仕切り領域４とのチャージバランスが崩れた状態では、上記トレードオフ関係から、オン抵抗の増加または耐圧低下が発生し、ＳＪ−ＭＯＳＦＥＴの所望の特性が得られない。その理由は、電界の高い部分がｐ型仕切り領域とｎ型ドリフト領域との間のｐｎ接合に沿って分布する電界強度分布Ｌ2となるからである（図１（ｃ）参照）。
図１（ｃ）において、実線は図１（ａ）のＳＪ−ＭＯＳＦＥＴのｐ型仕切り領域４の深さ方向の電界強度分布Ｌ1であり、破線は従来のＳＪ−ＭＯＳＦＥＴ（不図示）のｐ型仕切り領域の深さ方向の電界強度分布Ｌ2である（図１２（ｂ）においても同様）。従来のＳＪ−ＭＯＳＦＥＴは、ｎ型ドリフト領域とｐ型仕切り領域との総不純物量を概ね同じにし、かつそれぞれの領域で深さ方向の不純物濃度を概ね均一にした並列ｐｎ層を備える。このため、図１（ｃ）に破線で示すように、従来のＳＪ−ＭＯＳＦＥＴでは、深さ方向の全体にわたって一定な電界強度分布Ｌ2となる。
一方、図１（ａ）のＳＪ−ＭＯＳＦＥＴにおいては、並列ｐｎ層２ｂを上記不純物濃度プロファイルとすることで、図１（ｃ）に実線で示すように、電界強度分布Ｌ1は、ｐ型仕切り領域４のソース側の部分４Ａでほぼ一定の電界強度を示す。かつ、電界強度分布Ｌ1は、ｐ型仕切り領域４のソース側の部分４Ａとドレイン側の部分４Ｈとの境界からドレイン側に深くなるにしたがって電界強度が高くなり、ｐ型仕切り領域４のドレイン側の部分４Ｈとｎ-型バッファ層２ａとの境界で電界強度が最も高くなる。ｐ型仕切り領域４のドレイン側の部分４Ｈでの電界強度は、従来のＳＪ−ＭＯＳＦＥＴの同部分での電界強度よりも高い。
このようにｐ型仕切り領域４のドレイン側の部分４Ｈでの電界強度が高くなることで、ｎ型ドリフト領域３のドレイン側の部分３Ｈでの電界強度も高くなる。このため、ｎ型ドリフト領域３に印加可能な電圧が大きくなり、耐圧が向上する。ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌにおいては、並列ｐｎ層２ｂに印加可能な電圧（耐圧）が従来のＳＪ−ＭＯＳＦＥＴの同部分と比べてドレイン側へ向かうにしたがって低くなるが、この部分４Ｌでの耐圧低下分はｐ型仕切り領域４のドレイン側の部分４Ｈでの耐圧増加分で補われる。ｐ型仕切り領域４のドレイン側の部分４Ｈでの耐圧増加分で耐圧が補われる部分（すなわち最も不純物濃度Ｃp3の低い部分４Ｌ）を図１（ａ）にハッチングで示す。
また、ｎ型ドリフト領域３のうち、ドレイン側の部分３Ｈの不純物濃度Ｃn1がソース側の部分３Ａの不純物濃度Ｃn2よりも高くなっていることで、ｐ型仕切り領域のドレイン側の部分のみを相対的に高不純物濃度とした従来構造（例えば上記特許文献４）に比べてオン抵抗を低減させることができる。これにより、さらに、ｐ型仕切り領域４のドレイン側の部分４Ｈに電界を集中させることができ、さらに耐圧を向上させることができる。したがって、本発明においては、オン抵抗の低減と、耐圧の向上と、の両立が可能となる。また、次に説明するように、本発明は、高いアバランシェ耐量を得やすい構造となる。
通常、アバランシェ耐量は、ｎ+型ソース領域をエミッタとし、ｐ型ベース領域をベースとし、表面ｎ型ドリフト領域をコレクタとする寄生ｎｐｎバイポーラトランジスタの動作に大きく悪影響される。また、アバランシェ降伏の発生箇所で寄生ｎｐｎバイポーラトランジスタの動作しやすさが異なり、アバランシェ耐量を高くすることができるか否かはアバランシェ降伏の発生箇所に大きく依存することが知られている。例えば、従来のＳＪ−ＭＯＳＦＥＴのようにｐ型仕切り領域の不純物濃度が深さ方向に均一である場合、アバランシェ降伏の発生箇所は、ｐ型ベース領域とｐ型仕切り領域との境界、または、ｐ型仕切り領域とｎ-型バッファ層との境界、となる。
ｐ型ベース領域とｐ型仕切り領域との境界でアバランシェ降伏が発生する条件（不純物濃度プロファイル等）で並列ｐｎ層が形成された場合、寄生ｎｐｎバイポーラトランジスタが動作しやすく、アバランシェ耐量が低くなる。ｐ型仕切り領域とｎ-型バッファ層との境界でアバランシェ降伏が発生する条件で並列ｐｎ層が形成された場合、寄生ｎｐｎバイポーラトランジスタが動作しにくく、アバランシェ耐量が高くなる。アバランシェ降伏の発生箇所は並列ｐｎ層内における電界強度の高い箇所であり、並列ｐｎ層内における電界強度分布はｎ型ドリフト領域およびｐ型仕切り領域の不純物濃度のばらつきにより変動してしまう。このため、アバランシェ耐量は、プロセスのばらつきに依存する。したがって、プロセスばらつきによりｐ型ベース領域とｐ型仕切り領域との境界でアバランシェ降伏が発生する虞のある従来構造では、アバランシェ耐量を再現性よく高くすることができない。
それに対して、図１（ａ）のＳＪ−ＭＯＳＦＥＴにおいては、ｐ型仕切り領域４のドレイン側の部分４Ｈの不純物濃度Ｃp1を最も高くすることで、ｐ型仕切り領域４のドレイン側の部分４Ｈとｎ-型バッファ層２ａとの境界で電界強度が最も高くなる。このため、プロセスが多少ばらついたとしても、ｐ型仕切り領域４のドレイン側の部分４Ｈの不純物濃度Ｃp1が最も高いことに変わりなく、アバランシェ降伏は常にｐ型仕切り領域４とｎ-型バッファ層２ａとの境界で発生する。このため、プロセスばらつきに依らず、アバランシェ降伏の発生箇所が１箇所（ｐ型仕切り領域４とｎ-型バッファ層２ａとの境界）に決定される。かつ、上述したように寄生ｎｐｎバイポーラトランジスタが動作しにくく、寄生ｎｐｎバイポーラトランジスタの動作によるアバランシェ耐量の低下が起きにくい。したがって、高いアバランシェ耐量を再現性よく得ることができる。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２〜７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図８は、実施の形態１にかかる半導体装置の製造途中の要部のｐ型不純物注入量分布を示す説明図である。図８の横軸はソース側からドレイン側へ向かう方向の深さであり、縦軸はｐ型仕切り領域４の形成領域に対応する部分のｐ型不純物注入量分布である。まず、図２に示すように、ｎ+型半導体基板（シリコン基板）１のおもて面上にｎ-型バッファ層２ａをエピタキシャル成長させてなるエピタキシャル基板（半導体ウエハ）２０を用意する。
次に、エピタキシャル基板２０のおもて面（ｎ-型バッファ層２ａ側の面）上に、ｎ-型半導体層２１をエピタキシャル成長させる。この時点でのｎ-型半導体層２１をｎ-型エピタキシャル層２１ａとする。この最初にエピタキシャル成長させたｎ-型エピタキシャル層２１ａは、後述する工程でｎ-型半導体層２１の厚さを増やすために当該ｎ-型エピタキシャル層２１ａ上に１回のエピタキシャル成長で成長させる部分（ｎ-型エピタキシャル層２１ｂ）よりも厚いことが好ましい。
その理由は、次の通りである。このｎ-型エピタキシャル層２１ａの内部には、後述する工程でｎ型領域３１およびｐ型領域３２が形成される。このｎ型領域３１およびｐ型領域３２が後述する不純物拡散のためのアニール（熱処理）によりｎ-型バッファ層２ａの内部まで拡散することを抑制し、ｎ-型バッファ層２ａの厚さが薄くなることを抑制することができるからである。ｎ-型バッファ層２ａを厚くするほど耐圧を向上させることができるため、ｎ-型バッファ層２ａはｎ+型半導体基板１上に堆積したときの厚さで残っていることが好ましい。
次に、図３に示すように、ｎ-型エピタキシャル層２１ａ上に、ｎ型ドリフト領域３の形成領域に対応する部分が開口したレジストマスク２２を形成する。次に、同一のレジストマスク２２をマスクとして、ｎ型ドリフト領域３のドレイン側の部分３Ｈを形成するための例えばリン（Ｐ）などのｎ型不純物のイオン注入２３を複数回行う。このとき、複数回のイオン注入２３は、ほぼ同じドーズ量とし、それぞれ異なる加速電圧で行う。
これら加速電圧の異なる複数回のイオン注入２３により、ｎ型ドリフト領域３の形成領域に、深さ方向に対向するように、不純物注入量（ドーズ量）のほぼ等しい複数（イオン注入２３の回数と同じ個数）のｎ型領域３１が選択的に形成される。また、最も飛程の短い（加速電圧の低い）イオン注入２３の加速電圧を調整することで、ｎ型ドリフト領域３のドレイン側の部分３Ｈとソース側の部分３Ａとの境界の深さ位置を調整することができる。
具体的には、イオン注入２３を例えば２回行うとする。この場合、１回目のイオン注入２３において、ｎ-型エピタキシャル層２１ａの内部のｎ-型バッファ層２ａ寄りの部分にｎ型領域３１を選択的に形成する。この１回目のイオン注入２３は、例えば、加速電圧を１．２ＭｅＶ以上２．２ＭｅＶ以下程度の範囲内とし、ドーズ量を１×１０12／ｃｍ2以上１×１０13／ｃｍ2以下程度の範囲内としてもよい。
２回目のイオン注入２３において、ｎ-型エピタキシャル層２１ａの内部の深さ方向の中央付近の部分にｎ型領域３１を選択的に形成する。この２回目のイオン注入２３は、１回目のイオン注入２３よりも加速電圧を低く、例えば５０ｋｅＶ以上１５０ｋｅＶ以下程度の範囲内し、ドーズ量を１回目のイオン注入２３とほぼ同じにする。これら２つのｎ型領域３１の形成順序は種々変更可能である。
次に、図４に示すように、レジストマスク２２を除去した後、ｎ-型エピタキシャル層２１ａ上に、ｐ型仕切り領域４の形成領域に対応する部分が開口したレジストマスク２４を形成する。次に、同一のレジストマスク２４をマスクとして、ｐ型仕切り領域４のドレイン側の部分４Ｈを形成するための例えばホウ素（Ｂ）などのｐ型不純物のイオン注入２５を複数回行う。このイオン注入２５のドーズ量は、ｎ型領域３１を形成するためのイオン注入２３のドーズ量とほぼ同じにする。イオン注入２５の回数は、ｎ型領域３１を形成するためのイオン注入２３の回数よりも多くする。複数回のイオン注入２５は、それぞれ異なる加速電圧で行う。
これら加速電圧の異なる複数回のイオン注入２５により、ｐ型仕切り領域４の形成領域に、深さ方向に対向するように、不純物注入量のほぼ等しい複数（イオン注入２５の回数と同じ個数）のｐ型領域３２が形成される。また、最も飛程の短いイオン注入２５の加速電圧を調整することで、ｐ型仕切り領域４のドレイン側の部分４Ｈとソース側の部分４Ａとの境界の深さ位置を調整することができる。
具体的には、イオン注入２５を例えば３回行うとする。この場合、１回目のイオン注入２５において、ｎ-型エピタキシャル層２１ａの内部のｎ-型バッファ層２ａ寄りの部分にｐ型領域３２を選択的に形成する。当該ｐ型領域３２は、例えば、最も深い位置に形成されたｎ型領域３１とほぼ同じ深さに形成される。この１回目のイオン注入２５は、加速電圧を１．０ＭｅＶ以上１．５ＭｅＶ以下程度の範囲内としてもよい。１回目のイオン注入２５のドーズ量は、１回目のイオン注入２３のドーズ量とほぼ同じにする。
２回目のイオン注入２５において、ｎ-型エピタキシャル層２１ａの内部の深さ方向の中央付近の部分にｐ型領域３２を選択的に形成する。当該ｐ型領域３２は、例えば、ｎ-型エピタキシャル層２１ａの内部の深さ方向の中央付近の部分に形成されたｎ型領域３１とほぼ同じ深さに形成される。この２回目のイオン注入２５は、１回目のイオン注入２５よりも加速電圧を低くし、ドーズ量を１回目のイオン注入２５とほぼ同じとする。２回目のイオン注入２５の加速電圧は、例えば５０ｋｅＶ以上２００ｋｅＶ以下程度の範囲内としてもよい。
３回目のイオン注入２５において、ｎ-型エピタキシャル層２１ａの内部の深さ方向の中央よりも浅い深さの部分にｐ型領域３２を選択的に形成する。この３回目のイオン注入２５は、２回目のイオン注入２５よりも加速電圧を低くし、ドーズ量を１回目のイオン注入２５とほぼ同じとする。３回目のイオン注入２５の加速電圧は、例えば２５ｋｅＶ以上１００ｋｅＶ以下程度の範囲内としてもよい。これら３つのｐ型領域３２の形成順序は種々変更可能である。
このように、ｎ-型エピタキシャル層２１ａの内部において、深さ方向に対向するｐ型領域３２の個数を、深さ方向に対向するｎ型領域３１の個数よりも多くする。これにより、１回のイオン注入２５のドーズ量が１回のイオン注入２３のドーズ量とほぼ同じであっても、ｎ-型エピタキシャル層２１ａ内のｐ型不純物の総注入量をｎ型不純物の総注入量よりも高くすることができる。すなわち、ｐ型仕切り領域４のドレイン側の部分４Ｈの不純物注入量を、ｎ型ドリフト領域３のドレイン側の部分３Ｈの不純物総注入量よりも高くすることができる。
次に、図５に示すように、レジストマスク２４を除去した後、ｎ-型エピタキシャル層２１ａ上にｎ-型エピタキシャル層２１ｂを成長させることで、ｎ-型半導体層２１の厚さを増やす。
次に、図６に示すように、ｎ-型エピタキシャル層２１ｂ上に、ｎ型ドリフト領域３の形成領域に対応する部分が開口したレジストマスク２６を形成する。次に、レジストマスク２６をマスクとして、ｎ型ドリフト領域３のソース側の部分３Ａを形成するための例えばリンなどのｎ型不純物のイオン注入２７を行う。イオン注入２７の回数（例えば１回）は、ｎ型領域３１を形成するためのイオン注入２３の回数よりも少なくする。イオン注入２７のドーズ量は、ｎ型領域３１を形成するためのイオン注入２３のドーズ量とほぼ同じにする。
このように、１段（１層）のｎ-型エピタキシャル層２１ｂに行うイオン注入２７の回数を、１段のｎ-型エピタキシャル層２１ａに行うイオン注入２３の回数よりも少なくする。これにより、１回のイオン注入２７のドーズ量を１回のイオン注入２３のドーズ量とほぼ同じにしても、ｎ-型エピタキシャル層２１ｂ内のｎ型不純物の総注入量を、ｎ-型エピタキシャル層２１ａ内のｎ型不純物の総注入量よりも低くすることができる。このため、ｎ型ドリフト領域３のソース側の部分３Ａの不純物注入量を、ｎ型ドリフト領域３のドレイン側の部分３Ｈの不純物注入量よりも低くすることができる。
具体的には、例えば、１段のｎ-型エピタキシャル層２１ｂに対して１回のイオン注入２７のみを行い、当該ｎ-型エピタキシャル層２１ｂの内部の例えば深さ方向の中央付近の部分にｎ型領域３３を選択的に形成する。この場合、イオン注入２７の加速電圧は、ｎ型領域３１を形成するための２回目のイオン注入２３とほぼ同じである。
次に、図７に示すように、レジストマスク２６を除去した後、ｎ-型エピタキシャル層２１ｂ上に、ｐ型仕切り領域４の形成領域に対応する部分が開口したレジストマスク２８を形成する。次に、レジストマスク２８をマスクとして、ｐ型仕切り領域４のソース側の部分４Ａを形成するための例えばホウ素などのｐ型不純物のイオン注入２９を行う。イオン注入２９の回数（例えば１回）は、ｐ型領域３２を形成するためのイオン注入２５の回数よりも少なくする。イオン注入２９のドーズ量は、ｐ型領域３２を形成するためのイオン注入２５のドーズ量とほぼ同じにする。
このように、１段のｎ-型エピタキシャル層２１ｂに行うイオン注入２９の回数を、１段のｎ-型エピタキシャル層２１ａに行うイオン注入２５の回数よりも少なくする。これにより、１回のイオン注入２９のドーズ量を１回のイオン注入２５のドーズ量とほぼ同じにしても、ｎ-型エピタキシャル層２１ｂ内のｐ型不純物の総注入量を、ｎ-型エピタキシャル層２１ａ内のｐ型不純物の総注入量よりも低くすることができる。このため、ｐ型仕切り領域４のソース側の部分４Ａの不純物注入量を、ｐ型仕切り領域４のドレイン側の部分４Ｈの不純物注入量よりも低くすることができる。
具体的には、例えば、１段のｎ-型エピタキシャル層２１ｂに対して１回のイオン注入２９のみを行い、当該ｎ-型エピタキシャル層２１ｂの内部の例えば深さ方向の中央付近の部分にｐ型領域３４を選択的に形成する。この場合、イオン注入２９の加速電圧は、ｐ型領域３２を形成するための２回目のイオン注入２５と同じである。これによって、ｎ-型エピタキシャル層２１ｂの内部のほぼ同じ深さに、不純物注入量の等しいｎ型領域３３およびｐ型領域３４が形成される。そして、レジストマスク２８を除去する。
これらｎ-型エピタキシャル層２１ｂの形成、ｎ型領域３３の形成およびｐ型領域３４の形成を１組とする工程を、ｎ-型半導体層２１が所定厚さ（並列ｐｎ層２ｂの厚さＴ）になるまで繰り返し行う。なお、ｎ-型エピタキシャル層２１ｂの最上層には、ｎ型領域３３およびｐ型領域３４を形成するイオン注入は行わない。
この１組の工程の繰り返しにおいて、ｎ型領域３３の不純物注入量は、ｎ型領域３１の不純物注入量よりも低くてもよい。この場合、ｎ型領域３１（ｎ型ドリフト領域３のドレイン側の部分３Ｈ）の不純物注入量は、ｎ型領域３３（ｎ型ドリフト領域３のソース側の部分３Ａ）の不純物注入量の１．１倍以上１．３倍以下程度とする。ｐ型領域３４の不純物注入量は、ｐ型領域３２の不純物注入量よりも低くてもよい（図８参照）。この場合、ｐ型領域３２（ｐ型仕切り領域４のドレイン側の部分４Ｈ）の不純物注入量は、ｐ型領域３４（ｐ型仕切り領域４のソース側の部分４Ａ）の不純物注入量の１．１倍以上１．３倍以下程度とする。
ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌとなるｐ型領域３４を形成する際には、他のｐ型領域３４を形成する場合よりも不純物注入量をΔＣpl分（図１（ｂ）参照）だけ低くする（図８参照）。ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌとなるｐ型領域３４の不純物注入量は、他のｐ型領域３４の不純物注入量の０．８５倍以上０．９５倍以下程度にする。この不純物注入量範囲を満たすように各領域３１〜３４の不純物注入量を設定することで、後述する不純物拡散のためのアニール時に、これら領域３１〜３４の横方向拡散の度合いをほぼ同じにすることができる。このため、ｎ型ドリフト領域３およびｐ型仕切り領域４の各幅が深さ方向にほぼ一定に保たれる。
また、ｎ型ドリフト領域３およびｐ型仕切り領域４の深さ方向の不純物濃度プロファイル（図１（ｂ）参照）は、ｎ型ドリフト領域３の各部分３Ｈ，３Ａおよびｐ型仕切り領域４の各部分４Ｈ，４Ａの各不純物注入量で等価的に決定される。ｎ型ドリフト領域３のドレイン側の部分３Ｈおよびｐ型仕切り領域４のドレイン側の部分４Ｈの不純物注入量は、上述したようにイオン注入２３，２５の回数を増やすことで相対的に高くすることができる。このため、上記不純物注入量範囲で各領域３１〜３４の不純物注入量を設定してｎ型ドリフト領域３およびｐ型仕切り領域４を形成したとしても、ｎ型ドリフト領域３およびｐ型仕切り領域４の深さ方向の所定の不純物濃度プロファイルが得られる。
次に、不純物拡散のためのアニールを行う。このアニールにより、ｎ-型エピタキシャル層２１ａ内において深さ方向に対向するｎ型領域３１同士が連結され、ｎ型ドリフト領域３のドレイン側の部分３Ｈとなる。ｎ-型エピタキシャル層２１ａ内において深さ方向に対向するｐ型領域３２同士が連結され、ｐ型仕切り領域４のドレイン側の部分４Ｈとなる。また、各ｎ-型エピタキシャル層２１ｂ内にそれぞれ形成され深さ方向に対向するｎ型領域３３同士が連結され、ｎ型ドリフト領域３のソース側の部分３Ａとなる。ｎ型ドリフト領域３のソース側の部分３Ａは、ｎ型ドリフト領域３のドレイン側の部分３Ｈに連結される。各ｎ-型エピタキシャル層２１ｂ内にそれぞれ形成され深さ方向に対向するｐ型領域３４同士が連結され、ｐ型仕切り領域４のソース側の部分４Ａとなる。ｐ型仕切り領域４のソース側の部分４Ａは、ｐ型仕切り領域４のドレイン側の部分４Ｈに連結される。
このとき、ｎ型領域３３は、イオン注入２７の飛程の深さ位置を中心とする略円形状の断面形状で、深さ方向に対向するｎ型領域３３および横方向に対向するｐ型領域３４に接するまたは若干重なる程度に拡散する。すなわち、略円形状の断面形状のｎ型領域３３同士が深さ方向に接するまたは若干重なる程度に連結されてｎ型ドリフト領域３のソース側の部分３Ａが形成される。このため、ｎ型ドリフト領域３のソース側の部分３Ａの不純物濃度プロファイルは深さ方向にほぼ一様である。ｐ型領域３４は、イオン注入２９の飛程の深さ位置を中心とする略円形状の断面形状で、深さ方向に対向するｐ型領域３４および横方向に対向するｎ型領域３３に接するまたは若干重なる程度に拡散する。すなわち、略円形状の断面形状のｐ型領域３４同士が深さ方向に接するまたは若干重なる程度に連結されてｐ型仕切り領域４のソース側の部分４Ａが形成される。このため、ｐ型仕切り領域４のソース側の部分４Ａの不純物濃度プロファイルは深さ方向にほぼ一様である。
一方、ｎ型領域３１は、イオン注入２３の飛程の深さ位置を中心とする略円形状の断面形状で、同一のｎ-型エピタキシャル層２１ａ内で深さ方向に対向するｎ型領域３１に重なるように拡散する。すなわち、複数のｎ型領域３１が深さ方向に重なって深さ方向に長い略楕円状の断面形状のｎ型ドリフト領域３のドレイン側の部分３Ｈが形成される。このため、ｎ型ドリフト領域３のドレイン側の部分３Ｈは、複数のｎ型領域３１の不純物濃度プロファイルを合成した不純物濃度プロファイルとなり、ｎ型ドリフト領域３のソース側の部分３Ａよりも不純物濃度Ｃn1が高くなる。１つのｎ型領域３１の不純物濃度プロファイルは、イオン注入２３の飛程の深さ位置を頂点とし、ソース側およびドレイン側に不純物濃度が減少する山なりである。このため、複数のｎ型領域３１の不純物濃度プロファイルの合成は、各イオン注入２３の飛程の深さ位置を頂点とする山なりの不純物濃度プロファイルが複数連なって尾根状の不純物濃度プロファイルとなるが、各ｎ型領域３１の不純物濃度の最大位置（頂点）と当該頂点間との不純物濃度差が小さいため、等価的には深さ方向に略一様な不純物濃度プロファイルとなる。ｎ型領域３１の横方向拡散は不純物注入量のほぼ等しいｎ型領域３３と同程度であるため、ｎ型ドリフト領域３のドレイン側の部分３Ｈの幅はｎ型ドリフト領域３のソース側の部分３Ａの幅とほぼ同じになる。
ｐ型領域３２は、イオン注入２５の飛程の深さ位置を中心とする略円形状の断面形状で、同一のｎ-型エピタキシャル層２１ａ内で深さ方向に対向するｐ型領域３２に重なるように拡散する。すなわち、複数のｐ型領域３２が深さ方向に重なって深さ方向に長い略楕円状の断面形状のｐ型仕切り領域４のドレイン側の部分４Ｈが形成される。このため、ｐ型仕切り領域４のドレイン側の部分４Ｈは、複数のｐ型領域３２の不純物濃度プロファイルを合成した不純物濃度プロファイルとなり、ｐ型仕切り領域４のソース側の部分４Ａよりも不純物濃度Ｃp1が高くなる。かつ、ｎ-型エピタキシャル層２１ａ内において深さ方向に対向するｐ型領域３２の個数は深さ方向に対向するｎ型領域３１の個数よりも多いため、ｐ型仕切り領域４のドレイン側の部分４Ｈの不純物濃度Ｃp1は、ｎ型ドリフト領域３のドレイン側の部分３Ｈの不純物濃度Ｃn1よりも高くなる。複数のｐ型領域３２の不純物濃度プロファイルの合成は、上記複数のｎ型領域３１と同様に尾根状の不純物濃度プロファイルとなるが、各ｐ型領域３２の不純物濃度の最大位置（頂点）と当該頂点間との不純物濃度差が小さいため、等価的には深さ方向に略一様な不純物濃度プロファイルとなる。ｐ型領域３２の横方向拡散は不純物注入量のほぼ等しいｐ型領域３４と同程度であるため、ｐ型仕切り領域４のドレイン側の部分４Ｈの幅はｐ型仕切り領域４のソース側の部分４Ａの幅とほぼ同じになる。
また、１段のｎ-型エピタキシャル層２１ａに複数回のイオン注入２３，２５を行ってｎ型ドリフト領域３のドレイン側の部分３Ｈおよびｐ型仕切り領域４のドレイン側の部分４Ｈを形成することで、上述したように同部分３Ｈ，４Ｈを深さ方向に長い略楕円状の断面形状にすることができる。このため、１段のｎ-型エピタキシャル層２１ａに１回のイオン注入で同じ不純物濃度Ｃn1，Ｃp1の同部分３Ｈ，４Ｈを形成する場合に比べて、ｎ型ドリフト領域３およびｐ型仕切り領域４の幅を広げずに、これらの領域３，４の厚さ（並列ｐｎ層２ｂの厚さＴ）を物理的に厚くすることができる。したがって、並列ｐｎ層２ｂとなるｎ-型エピタキシャル層２１ａ，２１ｂを同じ段数としたときに、１段のｎ-型エピタキシャル層２１ａに１回のイオン注入を行う場合と比べて、耐圧を高くすることができる。また、ｎ型ドリフト領域３の厚さが物理的に厚くなることで、オン抵抗を低減させることができる。また、ｎ-型エピタキシャル層の段数を増やさなくてよいため、製造コストを低減させることができる。
ここまでの工程により、ｎ型ドリフト領域３とｐ型仕切り領域４とを基体主面に平行な方向に交互に繰り返し配置してなる並列ｐｎ層２ｂが形成される。また、エピタキシャル基板２０上に並列ｐｎ層２ｂを積層した半導体基体（半導体ウエハ）１０が形成される。
次に、一般的な方法により、並列ｐｎ層２ｂの表面層に、ｐ型ベース領域５、ｎ+型ソース領域６、ゲート絶縁膜７およびゲート電極８からなるプレーナゲート構造のＭＯＳゲートを形成する。次に、ゲート電極８を覆うように層間絶縁膜９を形成する。次に、層間絶縁膜９およびゲート絶縁膜７をパターニングしてコンタクトホールを形成し、ｐ型ベース領域５およびｎ+型ソース領域６を露出させる。次に、ｐ型ベース領域５およびｎ+型ソース領域６に接するソース電極１１を形成する。半導体基体１０の裏面（ｎ+型半導体基板１の裏面）に接するドレイン電極１２を形成する。その後、半導体基体１０をチップ状にダイシング（切断）して個片化することで、図１（ａ）に示すＳＪ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、ｐ型仕切り領域の、ドレイン側の部分の不純物濃度をソース側の部分の不純物濃度よりも高くし、ソース側の部分の一部の不純物濃度を相対的に低くする。かつ、ｐ型仕切り領域のドレイン側の部分の不純物濃度をｎ型ドリフト領域のドレイン側の部分の不純物濃度よりも高くする。これにより、ｐ型仕切り領域のドレイン側の部分の電界強度を高くすることができるため、ｎ型ドリフト領域のドレイン側の部分での電界強度も高くすることができる。このため、ｎ型ドリフト領域に印加可能な電圧が大きくなり、耐圧を向上させることができる。
また、実施の形態１によれば、ｎ型ドリフト領域の、ドレイン側の部分の不純物濃度をソース側の部分の不純物濃度よりも高くすることで、オン抵抗を低減させることができる。また、実施の形態１によれば、ｐ型仕切り領域の、ドレイン側の部分の不純物濃度をソース側の部分の不純物濃度よりも高くすることで、ｐ型仕切り領域とｎ-型バッファ層との境界でアバランシェ降伏が発生する条件で並列ｐｎ層を形成することができる。このため、アバランシェ耐量を向上させることができる。したがって、オン抵抗を低減し、かつ耐圧およびアバランシェ耐量を向上させることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置について説明する。図９は、実施の形態２にかかる半導体装置の要部の深さ方向の不純物濃度プロファイルを示す特性図である。実施の形態２にかかる半導体装置の断面構造は、実施の形態１（図１（ａ）参照）と同様である。図９には、図１（ａ）の半導体基体１０の要部の深さ方向の不純物濃度プロファイルを示す。実施の形態２にかかる半導体装置は、ｎ型ドリフト領域３のドレイン側の部分３Ｈおよびｐ型仕切り領域４のドレイン側の部分４Ｈの不純物濃度プロファイルが実施の形態１にかかる半導体装置と異なる。
具体的には、図９に示すように、ｎ型ドリフト領域３のドレイン側の部分３Ｈの不純物濃度は、ｎ型ドリフト領域３のソース側の部分３Ａとの境界からドレイン側に向かうにしたがって所定の割合（勾配）で高くなっており、ｎ-型バッファ層２ａとの境界で最も高くなっている。ｐ型仕切り領域４のドレイン側の部分４Ｈの不純物濃度は、ｐ型仕切り領域４のソース側の部分４Ａとの境界からドレイン側に向かうにしたがって所定の割合で高くなっており、ｎ-型バッファ層２ａとの境界で最も高くなっている。
例えば、ｐ型仕切り領域４のドレイン側の部分４Ｈにおいて、ｎ-型バッファ層２ａとの境界における不純物濃度は、ｐ型仕切り領域４のソース側の部分４Ａとの境界における不純物濃度の例えば１．５倍程度であってもよい。また、実施の形態１と同様に、ｎ型ドリフト領域３のｎ型不純物の総不純物量とｐ型仕切り領域４のｐ型不純物の総不純物量とが概ね同じになるように、ｎ型ドリフト領域３およびｐ型仕切り領域４の深さ方向の不純物濃度が設定されている。すなわち、ｎ型ドリフト領域３とｐ型仕切り領域４とのチャージバランスが保たれている。
すなわち、ｎ型ドリフト領域３の各部分３Ｈ，３Ａの不純物濃度Ｃn1，Ｃn2と、ｐ型仕切り領域４の各部分４Ｈ，４Ａ，４Ｌの不純物濃度Ｃp1，Ｃp2，Ｃp3と、は下記（２）式を満たす。
Ｃn2・ｔn1＋（Ｃn2＋１／２・ΔＣnx）・ｔn2＝Ｃp2・ｔp1＋（Ｃp2−ΔＣpl）・ｔp2＋Ｃp2・ｔp3＋（Ｃp2＋１／２・ΔＣph）・ｔp4 ・・・（２）
実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、ｎ型ドリフト領域３のドレイン側の部分３Ｈを形成するための複数回のイオン注入２３（図３参照）の各ドーズ量を、当該部分３Ｈの不純物濃度プロファイルに応じて変更すればよい。具体的には、複数回のイオン注入２３のうち、加速電圧の低いイオン注入２３ほど、ドーズ量を低くすればよい。
さらに、ｐ型仕切り領域４のドレイン側の部分４Ｈを形成するための複数回のイオン注入２５（図４参照）の各ドーズ量を、当該部分４Ｈの不純物濃度プロファイルに応じて変更すればよい。具体的には、複数回のイオン注入２５のうち、加速電圧の低いイオン注入２５ほど、ドーズ量を低くすればよい。
ｎ型ドリフト領域３のソース側の部分３Ａを形成するためのイオン注入２７（図６参照）のドーズ量は、複数回のイオン注入２３のうち、最も加速電圧の低いイオン注入２３のドーズ量とほぼ同じにする。イオン注入２７により形成するｎ型領域３３の不純物注入量に対するｎ型領域３１の不純物注入量範囲は、実施の形態１と同様である。
ｐ型仕切り領域４のソース側の部分４Ａを形成するためのイオン注入２９（図７参照）のドーズ量は、複数回のイオン注入２５のうち、最も加速電圧の低いイオン注入２５のドーズ量とほぼ同じにする。イオン注入２９により形成するｐ型領域３４の不純物注入量に対するｐ型領域３２の不純物注入量範囲は、実施の形態１と同様である。
実施の形態２にかかる半導体装置の別の一例について説明する。図１０，１１は、実施の形態２にかかる半導体装置の別の一例の要部の深さ方向の不純物濃度プロファイルを示す特性図である。図９に示す実施の形態２にかかる半導体装置において、ｎ型ドリフト領域３のドレイン側の部分３Ｈおよびｐ型仕切り領域４のドレイン側の部分４Ｈのいずれか一方の不純物濃度プロファイルのみを変更してもよい。
すなわち、図１０に示すように、ｎ型ドリフト領域３のドレイン側の部分３Ｈの不純物濃度のみを、ｎ型ドリフト領域３のソース側の部分３Ａとの境界からドレイン側に向かうにしたがって所定の割合で高くしてもよい。この場合、ｎ型ドリフト領域３の各部分３Ｈ，３Ａの不純物濃度Ｃn1，Ｃn2と、ｐ型仕切り領域４の各部分４Ｈ，４Ａ，４Ｌの不純物濃度Ｃp1，Ｃp2，Ｃp3と、は下記（３）式を満たす。
Ｃn2・ｔn1＋（Ｃn2＋１／２・ΔＣnx）・ｔn2＝Ｃp2・ｔp1＋（Ｃp2−ΔＣpl）・ｔp2＋Ｃp2・ｔp3＋（Ｃp2＋ΔＣph）・ｔp4 ・・・（３）
図１１に示すように、ｐ型仕切り領域４のドレイン側の部分４Ｈの不純物濃度のみを、ｐ型仕切り領域４のソース側の部分４Ａとの境界からドレイン側に向かうにしたがって所定の割合で高くしてもよい。この場合、ｐ型仕切り領域４のドレイン側の部分４Ｈの不純物濃度は、ソース側でｎ型ドリフト領域３のドレイン側の部分３Ｈの不純物濃度よりも低くなるが、ｎ型ドリフト領域３の各部分３Ｈ，３Ａの不純物濃度Ｃn1，Ｃn2と、ｐ型仕切り領域４の各部分４Ｈ，４Ａ，４Ｌの不純物濃度Ｃp1，Ｃp2，Ｃp3と、が下記（４）式を満たしていればよい。
Ｃn2・ｔn1＋（Ｃn2＋ΔＣnx）・ｔn2＝Ｃp2・ｔp1＋（Ｃp2−ΔＣpl）・ｔp2＋Ｃp2・ｔp3＋（Ｃp2＋１／２・ΔＣph）・ｔp4 ・・・（４）
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｎ型ドリフト領域またはｐ型仕切り領域、もしくはその両方のドレイン側の部分の不純物濃度をドレイン側に向かうにしたがって所定の割合で高くすることで、さらに、ｎ型ドリフト領域およびｐ型仕切り領域の幅を深さ方向に一定にすることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置について説明する。図１２は、実施の形態３にかかる半導体装置の要部を示す説明図である。実施の形態３にかかる半導体装置の断面構造は、実施の形態１（図１（ａ）参照）と同様である。図１２（ａ）には、図１（ａ）の半導体基体１０の要部の深さ方向の不純物濃度プロファイルを示す。図１２（ｂ）には、図１２（ａ）の不純物濃度プロファイルに対する電界強度分布Ｌ11を示す。実施の形態３にかかる半導体装置は、ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌの不純物濃度プロファイルが実施の形態１にかかる半導体装置と異なる。
具体的には、図１２（ａ）に示すように、ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌの不純物濃度は、ソース側からドレイン側へ向かうにしたがって所定の割合（勾配）で低くなり、当該部分４Ｌの深さ方向の中央付近で最も低くなっている。かつ、ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌの不純物濃度は、当該部分４Ｌの深さ方向の中央付近からドレイン側へ向かうにしたがって所定の割合で高くなっている。この場合、ｎ型ドリフト領域３の各部分３Ｈ，３Ａの不純物濃度Ｃn1，Ｃn2と、ｐ型仕切り領域４の各部分４Ｈ，４Ａ，４Ｌの不純物濃度Ｃp1，Ｃp2，Ｃp3と、は下記（５）式を満たす。
Ｃn2・ｔn1＋（Ｃn2＋ΔＣnx）・ｔn2＝Ｃp2・ｔp1＋（Ｃp2−１／２・ΔＣpl）・ｔp2＋Ｃp2・ｔp3＋（Ｃp2＋ΔＣph）・ｔp4 ・・・（５）
図１２（ｂ）に実線で示すように、ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌの深さ方向の中央付近で、並列ｐｎ層２ｂに印加可能な電圧（耐圧）が最も低くなるが、実施の形態１と同様に、この部分４Ｌでの耐圧低下分はｐ型仕切り領域４のドレイン側の部分４Ｈでの耐圧増加分で補われる。
実施の形態３にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、ｎ-型エピタキシャル層２１ｂをエピタキシャル成長させるごとに行うイオン注入２９（図７参照）のうち、ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌを形成するためのイオン注入２９のドーズ量を、当該部分４Ｌの不純物濃度プロファイルに応じて変更すればよい。このとき、ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌを形成するためのｎ-型エピタキシャル層２１ｂの積層段（積層数）は、例えば３段以上の奇数段とする。この奇数段のｎ-型エピタキシャル層２１ｂのうち、中央に積層されたｎ-型エピタキシャル層２１ｂへのイオン注入２９のドーズ量を最も低くすればよい。
具体的には、ｎ-型エピタキシャル層２１ｂをエピタキシャル成長させるごとに、ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌを形成するためのイオン注入２９のドーズ量を低下させる。そして、ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌの深さ方向の中央付近となる位置を境に、ｎ-型エピタキシャル層２１ｂをエピタキシャル成長させるごとに、当該イオン注入２９のドーズ量を増加させればよい。イオン注入２９により形成するｐ型領域３４のうち、ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌとなるｐ型領域３４の不純物注入量に対する他のｐ型領域３４の不純物注入量範囲は、実施の形態１と同様である。
以上、説明したように、実施の形態３によれば、ｐ型仕切り領域の最も不純物濃度の低い部分の不純物濃度プロファイルを変更したとしても、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置について説明する。図１３は、実施の形態４にかかる半導体装置の要部の深さ方向の不純物濃度プロファイルを示す特性図である。実施の形態４にかかる半導体装置の断面構造は、実施の形態１（図１（ａ）参照）と同様である。図１３には、図１（ａ）の半導体基体１０の要部の深さ方向の不純物濃度プロファイルを示す。実施の形態４かかる半導体装置は、実施の形態２に実施の形態３を適用したＳＪ−ＭＯＳＦＥＴである。
すなわち、図１３に示すように、実施の形態２（図９参照）と同様、ｎ型ドリフト領域３のドレイン側の部分３Ｈおよびｐ型仕切り領域４のドレイン側の部分４Ｈの不純物濃度は、ドレイン側に向かうにしたがって所定の割合で高くなっている。かつ、実施の形態３（図１２（ａ）参照）と同様に、ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌの不純物濃度は、当該４Ｌの深さ方向の中央付近で最も低くなっている。ｎ型ドリフト領域３の各部分３Ｈ，３Ａの不純物濃度Ｃn1，Ｃn2と、ｐ型仕切り領域４の各部分４Ｈ，４Ａ，４Ｌの不純物濃度Ｃp1，Ｃp2，Ｃp3と、は下記（６）式を満たす。
Ｃn2・ｔn1＋（Ｃn2＋１／２・ΔＣnx）・ｔn2＝Ｃp2・ｔp1＋（Ｃp2−１／２・ΔＣpl）・ｔp2＋Ｃp2・ｔp3＋（Ｃp2＋１／２・ΔＣph）・ｔp4 ・・・（６）
図１４，１５は、実施の形態４にかかる半導体装置の別の一例の要部の深さ方向の不純物濃度プロファイルを示す特性図である。実施の形態２の変形例（図１０，１１）と同様に、ｎ型ドリフト領域３のドレイン側の部分３Ｈおよびｐ型仕切り領域４のドレイン側の部分４Ｈのいずれか一方の不純物濃度プロファイルのみを変更してもよい。図１４には、ｎ型ドリフト領域３のドレイン側の部分３Ｈの不純物濃度プロファイルのみを変更した場合を示す。図１５には、ｐ型仕切り領域４のドレイン側の部分４Ｈの不純物濃度プロファイルのみを変更した場合を示す。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。
（実施例）
次に、オン抵抗と耐圧との関係について検証した。図１６は、実施例にかかる半導体装置のオン抵抗を示す特性図である。図１７は、実施例にかかる半導体装置の耐圧を示す特性図である。上述した実施の形態１にかかる半導体装置の不純物濃度プロファイルを有するＳＪ−ＭＯＳＦＥＴ（以下、実施例とする）のオン抵抗および耐圧を測定した結果をそれぞれ図１６，１７に示す。
実施例の各部の寸法および不純物濃度は次の値とした。並列ｐｎ層２ｂの厚さＴは４０μｍ、ｎ型ドリフト領域３およびｐ型仕切り領域４の幅は６μｍ（繰り返しピッチは１２μｍ）である。ｎ型ドリフト領域３のドレイン側の部分３Ｈの不純物濃度Ｃn1は６．８×１０16／ｃｍ3である。ｎ型ドリフト領域３のソース側の部分３Ａの不純物濃度Ｃn2は６．６×１０16／ｃｍ3である。
ｐ型仕切り領域４のドレイン側の部分４Ｈの不純物濃度Ｃp1は７．３×１０16／ｃｍ3である。ｐ型仕切り領域４のソース側の部分４Ａの不純物濃度Ｃp2は６．５×１０16／ｃｍ3である。ｐ型仕切り領域４の最も不純物濃度Ｃp3の低い部分４Ｌの不純物濃度Ｃp3は６．０×１０16／ｃｍ3である。ｎ-型バッファ層２ａの厚さおよび不純物濃度Ｃn4はそれぞれ６．５μｍおよび９．８×１０14／ｃｍ3である。
また、図１６，１７には、それぞれ従来例のオン抵抗および耐圧を示す。従来例は、並列ｐｎ層のｎ型ドリフト領域とｐ型仕切り領域との総不純物量を概ね同じにし、それぞれの領域で深さ方向の不純物濃度を概ね均一としたＳＪ−ＭＯＳＦＥＴである。図１６には、実施例および従来例を同じ耐圧（７００Ｖ）に設定し、従来例のオン抵抗を１００％としたときの実施例のオン抵抗を規格化して示す。図１７には、実施例および従来例を同じオン抵抗に設定したときの実施例および従来例の耐圧を示す。
図１６に示す結果から、実施例においては、従来例よりもオン抵抗を１０％程度低減させることが確認された。図１７に示す結果から、実施例においては、従来例よりも耐圧を３０Ｖ向上させることができることが確認された。図示省略するが、実施の形態２〜５にかかる半導体装置についても、実施例と同様の結果が得られた。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、活性領域の並列ｐｎ層と、エッジ終端領域の並列ｐｎ層と、でｎ型ドリフト領域およびｐ型仕切り領域の幅や平面レイアウトが異なっていてもよい。エッジ終端領域に並列ｐｎ層を設けずに、ｎ型ドリフト領域のみとしてもよい。また、プレーナゲート構造のＭＯＳゲートに代えて、トレンチゲート構造のＭＯＳゲートが設けられていてもよい。
また、上述した各実施の形態では、エピタキシャル成長とイオン注入とを１組とする工程を繰り返し行うことで並列ｐｎ層を形成しているが、並列ｐｎ層の上記不純物濃度プロファイルが得られればよく、例えばトレンチの内部にエピタキシャル成長層を埋め込むことで並列ｐｎ層を形成してもよい。また、上述した各実施の形態では、半導体材料としてシリコンを用いているが、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の、シリコンよりもバンドギャップが広い半導体を用いてもよい。
また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、超接合構造を備えた半導体素子であればよく、おもて面素子構造を種々変更可能である。例えば、本発明は、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ショットキーバリアダイオード）や、同一半導体基体にＳＢＤとＭＯＳＦＥＴとを設けた半導体素子、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）にも適用可能である。本発明をＩＧＢＴに適用する場合、ｎ+型半導体基板に変えてｐ+型コレクタ層となるｐ+型半導体基板を用いるか、ｎ+型半導体基板よりｎ型の不純物濃度が低い半導体基板を用いて半導体基板の裏面からｐ+型コレクタ層となるｐ型の不純物を注入してもよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、超接合構造を備えた半導体装置に有用である。
１ ｎ+型半導体基板
２ａ ｎ-型バッファ層
２ｂ 並列ｐｎ層
３ ｎ型ドリフト領域
３Ａ ｎ型ドリフト領域のソース側の部分
３Ｂ 表面ｎ型ドリフト領域
３Ｈ ｎ型ドリフト領域のドレイン側の部分
４ ｐ型仕切り領域
４Ａ ｐ型仕切り領域のソース側の部分
４Ｈ ｐ型仕切り領域のドレイン側の部分
４Ｌ ｐ型仕切り領域のソース側の部分の深さ方向の中央付近の部分
５ ｐ型ベース領域
６ ｎ+型ソース領域
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ 半導体基体
１１ ソース電極
１２ ドレイン電極
２０ エピタキシャル基板
２１ ｎ-型半導体層
２１ａ，２１ｂ ｎ-型エピタキシャル層
２２，２４，２６，２８ レジストマスク
２３，２５，２７，２９ イオン注入
３１，３３ ｎ型領域
３２，３４ ｐ型領域
Ｃn1 ｎ型ドリフト領域のドレイン側の部分の不純物濃度
Ｃn2 ｎ型ドリフト領域のソース側の部分の不純物濃度
Ｃn3 ｎ+型半導体基板の不純物濃度
Ｃn4 ｎ-型バッファ層の不純物濃度
Ｃp1 ｐ型仕切り領域のドレイン側の部分の不純物濃度
Ｃp2 ｐ型仕切り領域のソース側の部分の不純物濃度
Ｃp3 ｐ型仕切り領域のソース側の部分の深さ方向の中央付近の部分の不純物濃度
Ｌ1，Ｌ2，Ｌ11 電界強度分布

Claims (11)

  1. 第１導電型半導体層上に、前記第１導電型半導体層の表面に平行な方向に第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置した並列ｐｎ層と、
    前記並列ｐｎ層の、前記第１導電型半導体層側に対して反対側に設けられた素子構造と、
    前記素子構造を構成する半導体部に電気的に接続された第１電極と、
    前記第１導電型半導体層に電気的に接続された第２電極と、
    を備え、
    前記第１導電型半導体領域の幅は深さ方向にわたって一定であり、
    前記第２導電型半導体領域の幅は深さ方向にわたって一定であり、
    前記第１導電型半導体領域は、前記第２電極側の部分の不純物濃度を前記第１電極側の部分の不純物濃度よりも高くした不純物濃度プロファイルを有し、
    前記第２導電型半導体領域は、前記第２電極側の部分の不純物濃度を前記第１電極側の部分の不純物濃度よりも高くし、かつ前記第１電極側の部分の一部の不純物濃度を当該第１電極側の部分の他の部分よりも相対的に低くした不純物濃度プロファイルを有し、
    前記第２導電型半導体領域の前記第２電極側の部分の不純物濃度は、前記第１導電型半導体領域の前記第２電極側の部分の不純物濃度よりも高いことを特徴とする半導体装置。
  2. 前記第１導電型半導体領域と前記第２導電型半導体領域との総不純物量は同じであることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２導電型半導体領域の前記第１電極側の部分の不純物濃度は、前記第１導電型半導体領域の前記第１電極側の部分の不純物濃度と同じであることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１導電型半導体領域の前記第２電極側の部分の不純物濃度は、前記第２電極側へ向かうにしたがって所定の割合で高くなっていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第２導電型半導体領域の前記第２電極側の部分の不純物濃度は、前記第２電極側へ向かうにしたがって所定の割合で高くなっていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第２導電型半導体領域の前記第１電極側の部分の相対的に不純物濃度の低い低濃度部分の不純物濃度は、当該低濃度部分の深さ方向の中央付近で最も低くなっていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記素子構造は、
    前記第２導電型半導体領域の、前記第１導電型半導体層側に対して反対側の表面層に、前記第１導電型半導体領域に接して設けられ前記半導体部をなす第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に選択的に設けられ前記半導体部をなす第１導電型の第２半導体領域と、
    前記第１半導体領域の、前記第１導電型半導体領域と前記第２半導体領域との間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、を有することを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第１導電型半導体層と前記並列ｐｎ層との間に、前記第１導電型半導体領域よりも不純物濃度の低い第１導電型低濃度半導体層をさらに備えることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 第１導電型半導体層上に、前記第１導電型半導体層の表面に平行な方向に第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置した並列ｐｎ層を備え、
    前記第１導電型半導体領域は、前記第１導電型半導体層側の部分の不純物濃度を前記第１導電型半導体層側に対して反対の側の部分の不純物濃度よりも高くした不純物濃度プロファイルを有し、
    前記第２導電型半導体領域は、前記第１導電型半導体層側の部分の不純物濃度を前記第１導電型半導体層側に対して反対の側の部分の不純物濃度よりも高くし、かつ前記第１導電型半導体層側に対して反対の側の部分の一部の不純物濃度を当該第１導電型半導体層側に対して反対の側の部分の他の部分よりも相対的に低くした不純物濃度プロファイルを有し、
    前記第２導電型半導体領域の前記第１導電型半導体層側の部分の不純物濃度は、前記第１導電型半導体領域の前記前記第１導電型半導体層側の部分の不純物濃度よりも高い半導体装置の製造方法であって、
    前記第１導電型半導体層上に第１導電型のエピタキシャル成長層を堆積する第１工程と、前記エピタキシャル成長層の表面の、前記第１導電型半導体領域の形成領域に第１導電型不純物を第１イオン注入する第２工程と、前記エピタキシャル成長層の表面の、前記第２導電型半導体領域の形成領域に第２導電型不純物を第２イオン注入する第３工程と、を一組とする工程を繰り返し行うことを含み、
    １回目の前記第２工程では、異なる加速電圧で前記第１イオン注入を複数回行い、
    ２回目以降の前記第２工程では、１回目の前記第２工程よりも少ない回数で前記第１イオン注入を行い、
    １回目の前記第３工程では、前記第１イオン注入と同じドーズ量で、１回目の前記第２工程よりも多い回数分、それぞれ異なる加速電圧での前記第２イオン注入を行い、
    ２回目以降の前記第３工程では、前記第１イオン注入と同じドーズ量で、１回目の前記第３工程よりも少ない回数分の前記第２イオン注入を行い、
    ２回目以降の前記第３工程のうち、連続する前記一組の工程の前記第３工程では、他の前記第３工程よりも前記第２イオン注入のドーズ量を低くすることを特徴とする半導体装置の製造方法。
  10. 前記一組の工程の後、前記第１導電型半導体領域および前記第２導電型半導体領域の形成領域をイオン注入した前記エピタキシャル成長層上にさらに第１導電型のエピタキシャル成長層を堆積する第４工程と、
    前記第４工程後、熱処理により、前記第１導電型不純物および前記第２導電型不純物を拡散させる熱処理工程と、
    をさらに含み、
    前記熱処理工程では、
    前記第１導電型不純物を拡散させて、積層された複数の前記エピタキシャル成長層にわたって連続する前記第１導電型半導体領域を形成し、
    前記第２導電型不純物を拡散させて、積層された複数の前記エピタキシャル成長層にわたって連続する前記第２導電型半導体領域を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 最初の前記第１工程の前に、前記第１導電型半導体層上に、前記第１導電型半導体領域よりも不純物濃度の低い第１導電型低濃度半導体層を形成する工程をさらに含み、
    最初の前記第１工程では、前記第１導電型低濃度半導体層上に、前記エピタキシャル成長層を堆積することを特徴とする請求項９または１０に記載の半導体装置の製造方法。
JP2016180032A 2016-09-14 2016-09-14 半導体装置および半導体装置の製造方法 Active JP6809071B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016180032A JP6809071B2 (ja) 2016-09-14 2016-09-14 半導体装置および半導体装置の製造方法
CN201710604962.1A CN107819025B (zh) 2016-09-14 2017-07-24 半导体装置和半导体装置的制造方法
US15/666,529 US10090408B2 (en) 2016-09-14 2017-08-01 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016180032A JP6809071B2 (ja) 2016-09-14 2016-09-14 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2018046161A true JP2018046161A (ja) 2018-03-22
JP6809071B2 JP6809071B2 (ja) 2021-01-06

Family

ID=61560258

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016180032A Active JP6809071B2 (ja) 2016-09-14 2016-09-14 半導体装置および半導体装置の製造方法

Country Status (3)

Country Link
US (1) US10090408B2 (ja)
JP (1) JP6809071B2 (ja)
CN (1) CN107819025B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024093631A (ja) * 2022-12-27 2024-07-09 株式会社デンソー 半導体装置とその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600649B2 (en) * 2017-09-21 2020-03-24 General Electric Company Systems and method for charge balanced semiconductor power devices with fast switching capability
US11233157B2 (en) * 2018-09-28 2022-01-25 General Electric Company Systems and methods for unipolar charge balanced semiconductor power devices
CN110212015A (zh) * 2019-04-30 2019-09-06 上海功成半导体科技有限公司 超结器件结构及其制备方法
CN114999922B (zh) * 2022-08-08 2022-11-04 泰科天润半导体科技（北京）有限公司 一种具有耐压结构的碳化硅mosfet的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134748A (ja) * 2000-10-20 2002-05-10 Fuji Electric Co Ltd 超接合半導体素子
JP2008205431A (ja) * 2006-12-21 2008-09-04 Infineon Technologies Austria Ag ２つの電極間にドリフト経路を有する電荷補償部材とその製造方法
JP2008258442A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 電力用半導体素子

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3988262B2 (ja) 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
JP4304433B2 (ja) 2002-06-14 2009-07-29 富士電機デバイステクノロジー株式会社 半導体素子
JP4768259B2 (ja) 2004-12-21 2011-09-07 株式会社東芝 電力用半導体装置
EP1696490A1 (en) * 2005-02-25 2006-08-30 STMicroelectronics S.r.l. Charge compensation semiconductor device and relative manufacturing process
US8106453B2 (en) * 2006-01-31 2012-01-31 Denso Corporation Semiconductor device having super junction structure
JP2009272397A (ja) 2008-05-02 2009-11-19 Toshiba Corp 半導体装置
CN101924132B (zh) * 2009-06-09 2013-05-01 株式会社东芝 功率用半导体器件
JP5867606B2 (ja) * 2012-07-19 2016-02-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6369173B2 (ja) * 2014-04-17 2018-08-08 富士電機株式会社 縦型半導体装置およびその製造方法
US9559171B2 (en) * 2014-10-15 2017-01-31 Fuji Electric Co., Ltd. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134748A (ja) * 2000-10-20 2002-05-10 Fuji Electric Co Ltd 超接合半導体素子
JP2008205431A (ja) * 2006-12-21 2008-09-04 Infineon Technologies Austria Ag ２つの電極間にドリフト経路を有する電荷補償部材とその製造方法
JP2008258442A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 電力用半導体素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024093631A (ja) * 2022-12-27 2024-07-09 株式会社デンソー 半導体装置とその製造方法

Also Published As

Publication number Publication date
US20180076315A1 (en) 2018-03-15
JP6809071B2 (ja) 2021-01-06
CN107819025A (zh) 2018-03-20
CN107819025B (zh) 2022-05-17
US10090408B2 (en) 2018-10-02

Similar Documents

Publication Publication Date Title
JP7182594B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
JP7190144B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
US7723783B2 (en) Semiconductor device
JP5198030B2 (ja) 半導体素子
US8125023B2 (en) Vertical type power semiconductor device having a super junction structure
US10930741B2 (en) Silicon carbide semiconductor device and method of manufacturing a silicon carbide semiconductor device
JP5586887B2 (ja) 半導体装置及びその製造方法
CN105097934B (zh) 半导体器件及其制造方法
JP5900698B2 (ja) 半導体装置
JP2000040822A (ja) 超接合半導体素子およびその製造方法
US20090273031A1 (en) Semiconductor device
JP2008294214A (ja) 半導体装置
CN105280711A (zh) 电荷补偿结构及用于其的制造
US20200119142A1 (en) Semiconductor device
CN107819025B (zh) 半导体装置和半导体装置的制造方法
JP2012204636A (ja) 半導体装置およびその製造方法
WO2023112547A1 (ja) 半導体装置
US11251299B2 (en) Silicon carbide semiconductor device and manufacturing method of same
JP2024009372A (ja) 超接合半導体装置
WO2023095363A1 (ja) 半導体装置とその製造方法
JP2014187200A (ja) 半導体装置の製造方法
KR20160032654A (ko) 반도체 장치 및 그 제조 방법
JP2023124694A (ja) 炭化珪素半導体装置
JP7439417B2 (ja) 超接合半導体装置および超接合半導体装置の製造方法
JP6317727B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190809

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200804

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200923

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201123

R150 Certificate of patent or registration of utility model

Ref document number: 6809071

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250