JP2017118179A - Ａ／ｄ変換装置 - Google Patents

Abstract

【課題】Ａ／Ｄ変換処理時間を長くすることなく、Ａ／Ｄ変換誤差を抑制することができるＡ／Ｄ変換装置を提供する。【解決手段】マルチプレクサ５は複数のチャンネルのアナログ入力信号を切り替える。保持部６は、切替えられたチャンネルのアナログ入力信号をサンプリング時間だけコンデンサＣHOLDに入力して電圧を保持する。Ａ／Ｄ変換部７はアナログ入力信号を入力しサンプリング時間Ｔｓだけ待機入力された保持部６の電圧をＡ／Ｄ変換処理する。比較基準設定部９は基準電圧ＶREFと基準グランドＶGNDの範囲に比較基準Ｖrcompを設定する。サンプリング時間設定部１１ａはＡ／Ｄ変換部７によりＡ／Ｄ変換処理された今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTと比較基準Ｖrcompとの差に応じて次回の他のチャンネルのＡ／Ｄ変換処理のサンプリング時間Ｔｓを演算して設定する。【選択図】図１

Description

本発明は、複数のチャンネルのアナログ入力信号をＡ／Ｄ変換処理するＡ／Ｄ変換装置に関する。

従来、Ａ／Ｄ変換装置は様々な用途で開発が進められている。この中で、複数のチャンネルのアナログ入力信号を入力切替えしながら連続してＡ／Ｄ変換処理する技術が供されている（例えば、特許文献１参照）。この種の技術を用いると、サンプリングコンデンサの充電電圧が各チャンネルの入力電圧に応じて様々に変化する。このため、各チャンネルの入力電圧が大きく異なるときには、サンプリングコンデンサの充放電電圧が大きく変化し、サンプリングするまでに要する時間（以下、サンプリング時間と称す）に長時間を要してしまう。また、十分なサンプリング時間を確保できないときには、サンプリングコンデンサの充電電圧が適切な電圧に到達する前にサンプリングしてしまうことになり、オフセット誤差が大きくなってしまう。

特許文献１記載の技術によれば、サンプリングコンデンサの高電位側の端子をＧＮＤに接続する回路を設けており、Ａ／Ｄ変換処理終了時にサンプルホールド回路のホールド電圧を放電させ、次のアナログ入力信号をサンプルホールド回路に入力させている。これにより、直前のチャンネルから入力された信号のＡＤ変換時にサンプルホールド回路に残留した容量成分の影響を受けないようにできる。また、特許文献２記載の技術によれば、今回のチャンネルのデジタル信号を直前のチャンネルのデジタル信号との差分値に基づいて補正している。

特開２００９−１８８７３６号公報 特開２０１３−２０１５９８号公報

例えば、特許文献１記載の技術を用いると、サンプリングコンデンサが放電するための放電回路を設けなくてはならないため、回路構成が複雑になり、しかも、放電回路をサンプリングコンデンサに近接して設けなければならないため、リーク電流が放電回路を介して流れる虞があり、しかもこのリーク電流が無視できない程度に大きくなる虞があり、当該構成を採用することは困難である。

また、最悪ケースを想定すると、サンプリングコンデンサの充電電圧が基準電圧分だけ変化するためのサンプリング時間を設定しなければならず、さらにＡ／Ｄ変換処理の度にサンプリングコンデンサを放電しなければならず、処理時間が長くなってしまう。また、例えば特許文献２記載の技術を用いても処理時間が長くなってしまう虞がある。

本発明の目的は、複数のチャンネルのアナログ入力信号を切替えてＡ／Ｄ変換処理する装置において、Ａ／Ｄ変換処理時間を長くすることなく、Ａ／Ｄ変換誤差を抑制することができるＡ／Ｄ変換装置を提供することにある。

請求項１記載の発明によれば、切替部は複数のチャンネルのアナログ入力信号を切り替え、保持部は、切替部により切替えられた複数のチャンネルのうちの一のチャンネルのアナログ入力信号が入力され、サンプリングコンデンサは、サンプリング時間の間、アナログ入力信号により充電され、サンプリング時間経過後はその電圧を保持する。Ａ／Ｄ変換部は、所定の基準電圧の範囲内の電圧を量子化可能に構成され、アナログ入力信号を入力し、サンプリング時間だけ待機入力された保持部の電圧をＡ／Ｄ変換処理する。比較基準設定部は基準電圧と基準グランドとの範囲に比較基準を設定する。サンプリング時間設定部はＡ／Ｄ変換部によりＡ／Ｄ変換処理された今回のチャンネルのＡ／Ｄ変換出力と比較基準との差に応じて次回の他のチャンネルのＡ／Ｄ変換処理のサンプリング時間を演算して設定する。

この請求項１記載の発明によれば、サンプリング時間設定部は、Ａ／Ｄ変換部によりＡ／Ｄ変換処理された今回のチャンネルのＡ／Ｄ変換出力と比較基準との差に応じて次回の他のチャンネルのＡ／Ｄ変換処理のサンプリング時間を演算して設定するため、サンプリング時間を予め定められた最大時間に設定する必要がなくなり、短時間でＡ／Ｄ変換処理できるようになる。

第１実施形態におけるＡ／Ｄ変換装置を概略的に示す電気的構成図 アナログ入力信号の内容の一例を概略的に示す図 今回のチャンネルのＡ／Ｄ変換出力に応じた次回のチャンネルのサンプリング時間の関係を示す図 動作を概略的に示すタイミングチャート 第２実施形態において、今回のチャンネルのＡ／Ｄ変換出力に応じた次回のチャンネルのサンプリング時間の関係を示す図 第３実施形態におけるＡ／Ｄ変換装置を概略的に示す電気的構成図 動作を概略的に示すタイミングチャート 第４実施形態における動作を概略的に示すタイミングチャート 第５実施形態における動作を概略的に示すタイミングチャート 第６実施形態におけるＡ／Ｄ変換装置を概略的に示す電気的構成図 動作を概略的に示すタイミングチャート 第７実施形態における動作を概略的に示すタイミングチャート

以下、Ａ／Ｄ変換装置の幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付して必要に応じて説明を省略する。

（第１実施形態）
図１から図４は第１実施形態の説明図を示す。Ａ／Ｄ変換装置３は、複数のチャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．Ｃのアナログ入力信号ＶINA、ＶINB、ＶINCを、Ａ／Ｄ変換装置外部に設置されたＲＣフィルタ回路４を介して入力し、Ａ／Ｄ変換処理するように構成されている。以下、「チャンネルＣＨ．Ａ」、「チャンネルＣＨ．Ｂ」、「チャンネルＣＨ．Ｃ」の３チャンネル入力の形態について説明するが、２チャンネル入力であっても４チャンネル以上の入力の形態にも適用可能であり、すなわち少なくとも２以上のチャンネル入力を備えていれば適用可能である。

このＡ／Ｄ変換装置３は、マルチプレクサ５、保持部６、Ａ／Ｄ変換部７、Ａ／Ｄ変換出力記憶部８、比較基準設定部９、比較部１０、及び、Ａ／Ｄ制御部１１を備える。Ａ／Ｄ制御部１１は、例えばＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭなどの非遷移的実体的記録媒体となるメモリを備えて構成され、このメモリに記憶されたプログラムを実行することで、プログラムに対応する方法を実行する。Ａ／Ｄ制御部１１は論理的に動作するロジック回路により構成しても良く、この場合、このハードウェア構成を用いて各種制御を行うこともできる。

ＲＣフィルタ回路４は、抵抗ＲA、ＲB、ＲC、及びコンデンサＣA、ＣB、ＣCをそれぞれ入力端子とグランドとの間に接続して構成され、高周波ノイズを除去すると共に、Ａ／Ｄ変換処理用の電圧をコンデンサＣA、ＣB、ＣCに充電して保持する。このＲＣフィルタ回路４は、これらのコンデンサＣA、ＣB、ＣCの充電電圧をＡ／Ｄ変換入力電圧ＶADA、ＶADB、ＶADCとしてマルチプレクサ５の入力端子に出力する。このうち、抵抗ＲA、ＲB、ＲCやコンデンサＣA、ＣB、ＣC、ＣHOLDなどの各値の一例を挙げる。抵抗ＲA、ＲB、ＲCは例えば数１００Ω〜数十ｋΩ程度のもので構成されており、コンデンサＣA、ＣB、ＣCはその容量値が例えば０．数μＦ程度に構成される。そして、コンデンサＣHOLDはその容量値が例えば数ｐＦ程度のもので構成される。

マルチプレクサ５は、Ａ／Ｄ制御部１１の制御に応じてＡ／Ｄ変換入力電圧ＶADA、ＶADB、ＶADCを切替えて電圧Ｖｎとして出力可能になっている。マルチプレクサ５の出力電圧Ｖｎは保持部６に入力される。保持部６は制御スイッチ１２及びサンプリングコンデンサ（以下コンデンサと略す）ＣHOLDを備える。制御スイッチ１２は、Ａ／Ｄ制御部１１によりオンオフ切替制御可能に構成され、Ａ／Ｄ制御部１１によりオンされるとマルチプレクサ５の出力電圧ＶｎをコンデンサＣHOLDに入力させる。制御スイッチ１２とコンデンサＣHOLDとの共通接続ノードをＮｎとすると、保持部６のコンデンサＣHOLDはこのノードＮｎの電圧ＶHOLDを保持する。Ａ／Ｄ制御部１１は、サンプリング時間設定部１１ａを備えており、サンプリング時間設定部１１ａによりサンプリング時間を設定することができ、設定されたサンプリング時間が経過した後、制御スイッチ１２がオフすることでコンデンサＣHOLDが切り離され、その時の電圧ＶHOLDがＡ／Ｄ変換部７に入力される。

Ａ／Ｄ変換部７は、例えば逐次比較型又はΔΣ型などのタイプで構成される。Ａ／Ｄ変換部７は、予め定められた所定の基準電圧ＶREF（例えば５Ｖ）と基準グランドＶGND（例えば０Ｖ）との範囲の電圧を量子化可能に構成され、サンプリング時間設定部１１ａにより設定されたサンプリング時間が経過してサンプリングホールドされた電圧ＶHOLDをＡ／Ｄ変換処理する。Ａ／Ｄ変換部７は、Ａ／Ｄ変換出力ＡＤOUTをＡ／Ｄ変換出力記憶部８に記憶させると共に比較部１０に出力する。

他方、比較基準設定部９は比較基準Ｖrcompを設定するブロックを示している。この比較基準Ｖrcompは、Ａ／Ｄ変換部７の基準電圧ＶREFと基準グランドＶGNDとの範囲内に予め定められる基準値を示しており、例えば基準電圧ＶREFが５［Ｖ］、基準グランドＶGNDが０［Ｖ］の場合、その範囲内の例えば１／２となる２．５［Ｖ］に設定される。この比較基準Ｖrcompは、サンプリング時間設定部１１ａがサンプリング時間を設定するために用いられる値である。

比較部１０は、Ａ／Ｄ変換部７によりＡ／Ｄ変換処理されたＡ／Ｄ変換出力ＡＤOUTと、比較基準設定部９により設定される比較基準Ｖrcompとを比較して差を算出し、この差をＡ／Ｄ制御部１１のサンプリング時間設定部１１ａに出力する。

そしてＡ／Ｄ制御部１１のサンプリング時間設定部１１ａは、比較部１０により算出された差に応じて、次回の他のチャンネルのＡ／Ｄ変換処理のサンプリング時間Ｔｓを演算して設定する。

図２（ａ）〜図２（ｄ）は、アナログ入力信号ＶINA、ＶINB、ＶINCの内容の一例を示している。この図２（ａ）〜図２（ｄ）に示すように、各チャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．Ｃのアナログ入力信号ＶINA、ＶINB、ＶINCは、（ａ）単調増加の特性Ｔ１、（ｂ）単調減少の特性Ｔ２、（ｃ）変動関数（例えば三角関数）の特性Ｔ３、（ｄ）所定電圧範囲に収まる一定電圧の特性Ｔ４、等のように、時間ｔに応じて各チャンネルＡ、Ｂ、Ｃ毎に例えば規則的又は非規則的に変動する特性を示す。

前記の構成における作用を説明する。ＲＣフィルタ回路４は、抵抗ＲA、ＲB、ＲCとコンデンサＣA、ＣB、ＣCとに応じて予め定められる時定数に応じてコンデンサＣA、ＣB、ＣCに各チャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．Ｃのアナログ入力信号ＶINA、ＶINB、ＶINCを充電する。このコンデンサＣA、ＣB、ＣCの充電電圧は、それぞれＡ／Ｄ変換入力電圧ＶADA、ＶADB、ＶADCとしてＡ／Ｄ変換装置３のマルチプレクサ５に入力される。

Ａ／Ｄ制御部１１は、チャンネルＣＨ．ＡのＡ／Ｄ変換入力電圧ＶADAをコンデンサＣHOLDに充電させるときには、チャンネルＣＨ．ＡのＡ／Ｄ変換入力端子と出力端子との間を接続するようにマルチプレクサ５を切替えると共に、チャンネルＣＨ．Ｂ、ＣＨ．ＣのＡ／Ｄ変換入力端子と出力端子との間を切断するようにマルチプレクサ５を切替制御する。すなわち、マルチプレクサ５が、チャンネルＣＨ．Ａに入力を切り替えて当該チャンネルＡのＡ／Ｄ変換入力電圧ＶADAをコンデンサＣHOLDに充電するときには、ＲＣフィルタ回路４は、チャンネルＣＨ．Ｂ及びＣＨ．Ｃのアナログ入力信号ＶINB、ＶINCを、抵抗ＲB、ＲC及びコンデンサＣB、ＣCによりＲＣフィルタ処理しつつ独立して充電できる。

その後、Ａ／Ｄ制御部１１がチャンネルＣＨ．Ｂに入力を切り替えて当該チャンネルＢのＡ／Ｄ変換入力電圧ＶADBをコンデンサＣHOLDに充電するときには、チャンネルＣＨ．ＢのＡ／Ｄ変換入力端子と出力端子との間を接続するようにマルチプレクサ５を切替制御すると共に、チャンネルＣＨ．Ａ、ＣＨ．ＣのＡ／Ｄ変換入力端子と出力端子との間を切断するようにマルチプレクサ５を切替制御する。

このとき、ＲＣフィルタ回路４は、チャンネルＣＨ．Ａ、ＣＨ．Ｃのアナログ入力信号ＶINA、ＶINCを抵抗ＲA、ＲC及びコンデンサＣA、ＣCによりＲＣフィルタ処理しつつ独立して充電する。これにより、複数のうちの一のチャンネルのアナログ入力信号ＶINA、ＶINB、ＶINCをコンデンサＣHOLDに充放電しつつ、複数のチャンネルのＡ／Ｄ変換入力電圧ＶADA，ＶADB，ＶADCをコンデンサＣA，ＣB，ＣCに充放電できる。

図２（ａ）〜図２（ｄ）に示すように、複数のチャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．Ｃのアナログ入力信号ＶINA、ＶINB、ＶINCは独立した時間変化特性を示す。このため、例えばＡ／Ｄ変換装置３が、チャンネルＣＨ．Ａ→Ｂ→Ａ→Ｂ→…、又は、ＣＨ．Ａ→Ｂ→Ｃ→Ａ→…、の順にＡ／Ｄ変換処理を入れ替えて行うときには、連続したチャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．Ｃのサンプリング電圧が大きく異なったり、逆に概ね同じ電圧となったりすることがある。そこで、本実施形態では、サンプリング時間設定部１１ａがＡ／Ｄ変換出力と比較基準との差に応じて次回の他のチャンネルのサンプリング時間を演算して設定することを特徴の一つとしている。

図３は今回チャンネルのＡ／Ｄ変換出力ＡＤOUTに応じた次回チャンネルのサンプリング時間Ｔｓの関係の一例を示している。この図３に示すように、比較基準Ｖrcompは基準電圧ＶREFと基準グランドＶGNDとの間に設定されている。

サンプリング時間設定部１１ａは、今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTと比較基準Ｖrcompとの差に応じて次回のサンプリング時間を設定するが、例えば今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTが比較基準Ｖrcompに一致するときには、次回のチャンネルのサンプリング時間Ｔｓを最小値Ｔsminとしている。

この図３に示す例では、今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTが比較基準Ｖrcompよりも高いときには、サンプリング時間設定部１１ａは比較基準Ｖrcompと基準電圧ＶREFとの間で線形的にサンプリング時間Ｔｓを長く設定する。この線形性は、今回のチャンネルのＡ／Ｄ変換出力をＡＤOUTとし、次回のチャンネルのサンプリング時間をＴｓとしたときに、次の（１）式のように示される。

Ｔｓ ＝ Ｋ１ ＋ＡＤOUT×（Ｔsmax−Ｔsmin）／（ＶREF−Ｖrcomp） …（１）
ただし、Ｋ１＝Ｔsmin−Ｖrcomp×（Ｔsmax−Ｔsmin）／（ＶREF−Ｖrcomp）である。
また、今回のチャンネルのＡ／Ｄ変換出力が比較基準Ｖrcompよりも低いときには、サンプリング時間設定部１１ａは比較基準Ｖrcompと基準グランドＶGNDとの間で線形的にサンプリング時間を長く設定する。この線形性は、次の（２）式のように示される。

Ｔｓ ＝ Ｋ２ ＋ＡＤOUT×（Ｔsmin−Ｔsmax）／（Ｖrcomp−ＶGND） …（２）
ただし、Ｋ２＝Ｔsmin−Ｖrcomp×（Ｔsmin−Ｔsmax）／（Ｖrcomp−ＶGND）である。
この図３に示すように、サンプリング時間設定部１１ａは今回のチャンネルのＡ／Ｄ変換出力と比較基準Ｖrcompとの差が大きいほどサンプリング時間Ｔｓを長く設定することが望ましい。このとき、図３に示すように例えば線形的に変化するように演算して設定しても良いが、例えば２次関数などを用いて非線形的に変化するように演算して設定しても良い。なお、この演算、設定方法は前述の（１）式、（２）式に限られるものではなく、これらの（１）式、（２）式を変形した数式を適用しても良いし、様々な形態に適用可能となる。

また、比較部１０が今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTと比較基準Ｖrcompとを比較して差を算出したとき、サンプリング時間設定部１１ａは、今回のＡ／Ｄ変換出力ＡＤOUTが基準グランドＶGNDまたは基準電圧ＶREFに相当すると判定されたときには、次回のサンプリング時間Ｔｓを所定の最大値Ｔsmaxとすることが望ましい。このときのサンプリング時間Ｔｓにおいても、最大値Ｔsmaxに設定することに限られるものではない。

図４は本実施形態の要部の動作をタイミングチャートで概略的に示している。図４に示す例示内容は、説明の便宜上、例えば、チャンネルＣＨ．Ａのアナログ入力信号ＶINBが一定の電圧値Ｖ１であり、チャンネルＣＨ．Ｂのアナログ入力信号ＶINBが一定の電圧値Ｖ２であるときの例を示している。また、図４には、Ａ／Ｄ制御部１１が制御スイッチ１２をオフ制御すると共に、チャンネルＣＨ．ＡのＡ／Ｄ変換入力電圧ＶADAがコンデンサＣHOLDに充電された状態において、Ａ／Ｄ変換部７が電圧ＶHOLDをサンプリングホールドし実際にＡ／Ｄ変換処理しているタイミングから図示している。

また、図４において、時間ＴＤＡはチャンネルＣＨ．Ａのサンプリング電圧ＶHOLDをアナログ／デジタル変換して量子化する時間を示しており、時間ＴＯＡはチャンネルＣＨ．Ａの変換結果の下位ビット（例えばＬＳＢ）のエラーをオフセット補正してＡ／Ｄ変換出力として比較部１０に出力したり、Ａ／Ｄ変換出力記憶部８に記憶させたりする時間を示している。

また、時間ＴＳＢは、マルチプレクサ５がチャンネルＣＨ．ＡからチャンネルＣＨ．Ｂのアナログ入力信号ＶINBに切替え、コンデンサＣHOLDに電圧ＶHOLDを充放電する時間を示している。また、時間ＴＤＢはチャンネルＣＨ．Ｂのサンプリング電圧ＶHOLDをアナログ／デジタル変換して量子化する時間を示しており、時間ＴＯＢはチャンネルＣＨ．Ｂの変換結果のエラーをオフセット補正してＡ／Ｄ変換出力として比較部１０に出力したりＡ／Ｄ変換出力記憶部８に記憶させたりする時間を示している。また、時間ＴＳＣは、マルチプレクサ５がチャンネルＣＨ．Ｂのアナログ入力信号ＶINBからＣＨ．Ｃのアナログ入力信号ＶINCに切替え、コンデンサＣHOLDに電圧ＶHOLDを充放電する時間を示している。

さて、時間ＴＤＡにおいて、Ａ／Ｄ変換部７はチャンネルＣＨ．Ａについてアナログ／デジタル変換処理するが、このチャンネルＣＨ．ＡのＡ／Ｄ変換出力をするときに、このＡ／Ｄ変換出力は同時に比較部１０に入力される。比較部１０は、比較基準設定部９により設定された比較基準ＶrcompとＡ／Ｄ変換出力ＡＤOUTとを比較して差を算出し、この差の算出結果をＡ／Ｄ制御部１１に出力する。Ａ／Ｄ制御部１１は、サンプリング時間設定部１１ａによりサンプリング時間Ｔs1を設定する。例えば、図４に示す例の場合、電圧値Ｖ１が最大値（例えば５Ｖ）であり、図３に示す基準電圧ＶREFに相当するときには、サンプリング時間の最大値Ｔsmaxをサンプリング時間Ｔs1に設定する。

サンプリング時間設定部１１ａがチャンネルＣＨ．Ｂのサンプリング時間Ｔs1を演算して設定するときには、サンプリング時間Ｔs1の演算処理が終了し、チャンネルＣＨ．Ｂのサンプリング時間Ｔs1として確定するまで、チャンネルＣＨ．ＢのＡ／Ｄ変換シーケンスを開始しない。これにより、チャンネルＣＨ．Ｂのサンプリング時間Ｔs1が定められていない状態では次回のＡ／Ｄ変換シーケンスを開始しない。

次に、Ａ／Ｄ制御部１１は、例えばマルチプレクサ５をチャンネルＣＨ．ＢのＡ／Ｄ変換入力電圧ＶADBの入力に切替制御すると共に、制御スイッチ１２をオン制御し、これによりコンデンサＣHOLDは設定されたチャンネルＣＨ．Ｂのサンプリング時間Ｔs1だけ待機入力する。

このときコンデンサＣHOLDは、このサンプリング時間Ｔs1の時間をかけて電圧値Ｖ１から電圧値Ｖ２まで充電又は放電されることになる。図４の例では、電圧値Ｖ１＞電圧値Ｖ２であるため、コンデンサＣHOLDの充電電荷が放電されることで、電圧ＶHOLDは本来サンプリングしたい次回のチャンネルＣＨ．Ｂのアナログ入力信号ＶINBに近接することになる。このとき、図３に示すように予め定められたサンプリング時間Ｔs1だけ待機することになるため、サンプリング時に生じやすいオフセット誤差を極力低減できる。しかも、サンプリング時間Ｔs1を必要以上に長時間必要とすることがなくなる。

サンプリング時間Ｔs1を経過した時点において、Ａ／Ｄ制御部１１は、制御スイッチ１２をオフ制御し、Ａ／Ｄ変換部７にＡ／Ｄ変換指令する。これによりＡ／Ｄ変換部７がサンプリング電圧ＶHOLDをサンプリングホールドし、時間ＴＤＢにおいてＡ／Ｄ変換処理する。そして、Ａ／Ｄ変換部７は時間ＴＯＢにおいてエラーを補正したＡ／Ｄ変換出力ＡＤOUTを比較部１０及びＡ／Ｄ変換出力記憶部８に出力する。

この後の処理は前述と同様となるが、比較部１０は、比較基準設定部９によって設定された比較基準ＶrcompとＡ／Ｄ変換出力ＡＤOUTとを比較して差を算出し、この差の算出結果をＡ／Ｄ制御部１１に出力する。その後、サンプリング時間設定部１１ａが次回のチャンネルＣＨ．Ｃのサンプリング時間Ｔs2を演算処理する。

次に、Ａ／Ｄ制御部１１は、例えばマルチプレクサ５をチャンネルＣＨ．ＣのＡ／Ｄ変換入力電圧ＶADCの入力に切替制御すると共に、制御スイッチ１２をオン制御し、設定されたチャンネルＣＨ．Ｃのサンプリング時間Ｔs2だけ待機する。このとき、コンデンサＣHOLDは、このサンプリング時間Ｔs2の時間をかけて電圧値Ｖ２から充電又は放電されることになる。この後の処理は、前述を繰り返すことになるため説明を省略する。

本実施形態によれば、サンプリング時間設定部１１ａが今回のチャンネルＣＨ．ＡのＡ／Ｄ変換出力ＡＤOUTと比較基準Ｖrcompとの差に応じて次回の他のチャンネルＣＨ．ＢのＡ／Ｄ変換処理のサンプリング時間Ｔs1を演算して設定した。この結果、内部回路を追加することなくオフセット誤差を極力低減できる。しかもサンプリング時間Ｔs1が必要以上に長時間にならなくなる。この結果、Ａ／Ｄ変換処理時間を長くすることなくＡ／Ｄ変換誤差を極力抑制しながらＡ／Ｄ変換処理できる。

また、今回のチャンネルＣＨ．ＡのＡ／Ｄ変換出力ＡＤOUTと比較基準Ｖrcompとの差が大きいほど次回のチャンネルＣＨ．Ｂのサンプリング時間を長く設定しているため、Ａ／Ｄ変換出力ＡＤOUTと比較基準Ｖrcompとの差に応じて適切なサンプリング時間を設定できるようになる。なお、今回のチャンネルＣＨ．ＡのＡ／Ｄ変換出力ＡＤOUTと比較基準Ｖrcompとの差が大きいほどサンプリング時間Ｔｓを長くする必要はなく、後述実施形態に示すように、ある区間内でサンプリング時間Ｔｓを一定値としても良い。

また、今回のチャンネルＣＨ．ＡのＡ／Ｄ変換出力ＡＤOUTがＡ／Ｄ変換部７の基準電圧ＶREFまたは基準グランドＶGNDであるときには、サンプリング時間設定部１１ａはサンプリング時間Ｔｓを所定の最大値Ｔsmaxに設定することが望ましく、この場合、サンプリング用のコンデンサＣHOLDが十分に充放電できるようになり、オフセット誤差を低減できる。

今回のチャンネルＣＨ．ＡのＡ／Ｄ変換出力ＡＤOUTが出力された後、サンプリング時間設定部１１ａが、Ａ／Ｄ変換出力ＡＤOUTと比較基準Ｖrcompとの差に応じて次回のチャンネルＣＨ．Ｂのサンプリング時間Ｔs1を設定し、この後、マルチプレクサ５がチャンネルＣＨ．ＢのＡ／Ｄ変換入力電圧ＶADBに切替え、Ａ／Ｄ制御部１１が保持部６の制御スイッチ１２をオン制御し、その後、Ａ／Ｄ変換部７が次回のチャンネルＣＨ．ＢのＡ／Ｄ変換処理を行う。このため、Ａ／Ｄ変換シーケンスに沿って順にＡ／Ｄ変換処理を行うことができ、サンプリング時間Ｔs1が定まっていないまま、次回のチャンネルＣＨ．ＢのＡ／Ｄ変換処理を開始することを防ぐことができる。

本実施形態によれば、サンプリング時間設定部１１ａは、Ａ／Ｄ変換部７によりＡ／Ｄ変換処理された今回のチャンネルＣＨ．ＡのＡ／Ｄ変換出力ＡＤOUTと比較基準Ｖrcompとの差に応じて次回の他のチャンネルＣＨ．ＢのＡ／Ｄ変換処理のサンプリング時間Ｔｓを演算して設定するため、サンプリング時間Ｔｓを予め定められた最大時間に設定する必要がなくなり、短時間でＡ／Ｄ変換処理できるようになる。

サンプリング時間設定部１１ａがＡ／Ｄ変換出力ＡＤOUTと比較基準Ｖrcompとの差が大きいほどサンプリング時間Ｔｓを長く設定するときには、より適切なサンプリング時間Ｔｓを設定することができ、Ａ／Ｄ変換に係るオフセット誤差を低減できるようになる。

サンプリング時間設定部１１ａは、Ａ／Ｄ変換出力ＡＤOUTがＡ／Ｄ変換部７の基準電圧ＶREFまたは基準グランドＶGNDであるときにはサンプリング時間Ｔｓを所定の最大値Ｔsmaxに設定するため、サンプリング時間Ｔｓの算出時間を削減できる。

サンプリング時間設定部１１ａがＡ／Ｄ変換出力ＡＤOUTと比較基準Ｖrcompとの差に応じて次回のサンプリング時間Ｔs1を設定した後、マルチプレクサ５の切替処理、保持部６による電圧充放電処理、Ａ／Ｄ変換部７によるＡ／Ｄ変換処理を行うようになっているため、Ａ／Ｄ変換シーケンスに沿って順にＡ／Ｄ変換処理を行うことができ、サンプリング時間Ｔs1が定まっていないまま、次回のチャンネルＣＨ．ＢのＡ／Ｄ変換処理を開始することを防ぐことができる。

サンプリング時間設定部１１ａは、Ａ／Ｄ変換部７によるＡ／Ｄ変換出力ＡＤOUTの演算処理に並行してサンプリング時間Ｔｓの演算処理を行うようにしても良い。この場合、処理を並行して行うことができるため、処理時間を削減できる。

（第２実施形態）
図５は、今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTに応じた次回のチャンネルのサンプリング時間Ｔｓの関係の一例を図３に代えて示している。比較基準設定部９は、この図５に示す比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4を設定する。比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3及びＶrcomp4は、基準電圧ＶREFと基準グランドＶGNDとの間に設定されている。このとき、この比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4はＶGND＜Ｖrcomp1＜Ｖrcomp2＜Ｖrcomp3＜Ｖrcomp4＜ＶREFの関係を満たすように設定されている。

このときも第１実施形態と同様に、サンプリング時間設定部１１ａは、比較部１０により算出される今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTと比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4との差に応じて次回のサンプリング時間Ｔｓを設定する。すなわち、今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTが、これらの比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4で規定される何れの区間内に入っているか否かを判定する。このとき、例えば今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTが比較基準Ｖrcomp2と比較基準Ｖrcomp3との範囲に入っているときには、サンプリング時間Ｔｓを最小値Ｔsminとする。このときのサンプリング時間Ｔｓにおいては、最小値Ｔsminに設定することに限られるものではない。

また、サンプリング時間設定部１１ａは、比較部１０により今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTと比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4とを比較して差を算出したときに、今回のＡ／Ｄ変換出力ＡＤOUTが基準電圧ＶREFまたは基準グランドＶGNDに相当すると判定したときには、次回のサンプリング時間Ｔｓを所定の最大値Ｔsmaxとすることが望ましい。このときのサンプリング時間Ｔｓにおいても、最大値Ｔsmaxに設定することに限られるものではない。

この図５に示すように、今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTが基準グランドＶGND以上Ｖrcomp1以下となるときには、サンプリング時間設定部１１ａは最大値Ｔsmaxを次回のサンプリング時間Ｔｓとして設定する。また、今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTが比較基準Ｖrcomp1以上で且つＶrcomp2以下となるときには、サンプリング時間設定部１１ａは最大値Ｔsmaxと最小値Ｔsminとの間に予め定められたサンプリング時間Ｔsaを次回のサンプリング時間として設定する。また、今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTが比較基準Ｖrcomp2以上で且つＶrcomp3以下となるときには、サンプリング時間設定部１１ａは最小値Ｔsminを次回のサンプリング時間Ｔｓとして設定する。また、今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTが比較基準Ｖrcomp3以上で且つＶrcomp4以下となるときには、サンプリング時間設定部１１ａは最大値Ｔsmaxと最小値Ｔsminとの間に予め定められたサンプリング時間Ｔsaを次回のサンプリング時間Ｔｓとして設定する。

図５に示した例では、Ａ／Ｄ変換出力ＡＤOUTが比較基準Ｖrcomp1とＶrcomp2との間となるときのサンプリング時間Ｔsaと、Ａ／Ｄ変換出力ＡＤOUTが比較基準Ｖrcomp3とＶrcomp4との間となるときのサンプリング時間Ｔsaとを同一値としているが、異なっていても良い。また、サンプリング時間設定部１１ａは、比較部１０により今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTが比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4に一致すると判定されたときには、境界を跨いだ区間の何れのサンプリング時間Ｔｓを設定しても良い。

このように、サンプリング時間設定部１１ａが例えば今回のチャンネルＣＨ．ＡのＡ／Ｄ変換出力ＡＤOUTに応じて次回のチャンネルＣＨ．Ｂのサンプリング時間Ｔs1を設定するときには、図５に示すように予め離散的に設定された一定のサンプリング時間Ｔsmin、Ｔsa、Ｔsmaxを設定しても良い。

本実施形態によれば、比較基準設定部９が設定する比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4を複数設けており、サンプリング時間設定部１１ａは、ＶGND〜Ｖrcomp1、Ｖrcomp1〜Ｖrcomp2、Ｖrcomp2〜Ｖrcomp3、Ｖrcomp3〜Ｖrcomp4、Ｖrcomp4〜ＶREFで規定される３以上の複数の区間の何れかに入っているときに、これらの複数の区間毎に予め定められた一定のサンプリング時間Ｔsmin、Ｔsa、Ｔsmaxを設定するようにした。この結果、サンプリング時間設定部１１ａは、条件判断処理に応じて複数のサンプリング時間Ｔsmin、Ｔsa、Ｔsmaxの何れかを選択的に設定する処理をするだけでよくなり、例えば第１実施形態の図４に示したように線形的に変化する特性を備えている場合に比較してサンプリング時間Ｔｓを演算処理する時間を必要としなくなる。これにより、素早くサンプリング時間Ｔｓを設定できる。なお、Ａ／Ｄ変換出力ＡＤOUTが３以上の複数の区間の何れに入っているか判定する形態を示したが２つの区間の何れに入っているか判定する形態を適用しても良い。

本実施形態によれば、比較基準設定部９は、基準電圧ＶREFと基準グランドＶGNDの間に比較基準Ｖrcompを設定することで、今回のＡ／Ｄ変換出力ＡＤOUTを規定する範囲を複数の区間に分割するようになっており、サンプリング時間設定部１１ａは、Ａ／Ｄ変換出力ＡＤOUTが複数の区間の何れかに入っていると判定すると、複数の区間毎に予め定められた一定のサンプリング時間Ｔsmax、Ｔsa、Ｔsminを設定するため、条件判断処理に応じて一定のサンプリング時間Ｔsmax、Ｔsa、Ｔsminを選択的に設定する処理を行うだけでよくなり、サンプリング時間Ｔｓを演算処理する時間を削減できる。

（第３実施形態）
図６及び図７は第３実施形態の追加説明図を示す。前述実施形態と同一又は類似部分については同一又は類似の符号を付して説明を省略する。Ａ／Ｄ変換装置２０３はＡ／Ｄ制御部２１１を備える。Ａ／Ｄ制御部２１１は、サンプリング時間設定部１１ａに加えてサンプリング時間記憶部１１ｂを備えている。このサンプリング時間記憶部１１ｂは、例えば記録用レジスタ又はＲＡＭなどのメモリにより構成される。このサンプリング時間記憶部１１ｂはＡ／Ｄ制御部２１１の外部に設けられていても良い。その他の構成は第１実施形態と同様であるため説明を省略する。

前記の構成の動作を図７のタイミングチャートを用いて説明する。図７に示すように、Ａ／Ｄ制御部２１１のサンプリング時間設定部１１ａは、チャンネルＣＨ．ＡからＣＨ．Ｂに至る初回のＡ／Ｄ変換処理時において、例えば第１又は第２実施形態で説明した方法を用いてサンプリング時間Ｔs1を演算して設定する。このとき、サンプリング時間記憶部１１ｂはこのサンプリング時間Ｔs1を記憶する。本実施形態において、サンプリング時間記憶部１１ｂは初回サンプリング時間記憶部として用いられる。

この後、チャンネルＣＨ．Ｂとは異なるチャンネルＣＨ．Ｃなどのアナログ入力信号ＶINCをＡ／Ｄ変換処理すると、初回のＡ／Ｄ変換処理時においてはサンプリング時間を演算して設定し、サンプリング時間記憶部１１ｂがこのサンプリング時間を記憶する。すなわち、サンプリング時間記憶部１１ｂは、各チャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．Ｃ毎に初回のサンプリング時間Ｔs1を記憶する。

この後、再度、チャンネルＣＨ．Ｂのアナログ入力信号ＶINBをＡ／Ｄ変換処理するときには、サンプリング時間設定部１１ａはサンプリング時間記憶部１１ｂに記憶されたサンプリング時間Ｔs1を用いる。このとき、このサンプリング時間記憶部１１ｂに記憶されたサンプリング時間Ｔs1をそのまま用いることが望ましい。これにより、２回目以降の変換処理時には、サンプリング時間設定部１１ａはサンプリング時間記憶部１１ｂに記憶されたサンプリング時間Ｔs1を用いて設定することができ、２回目以降のサンプリング時間Ｔs1の演算処理を省略できる。

本実施形態によれば、サンプリング時間設定部１１ａは、同一のチャンネルの２回目以降では初回の処理時にサンプリング時間記憶部１１ｂに記憶されたサンプリング時間Ｔs1を用いて設定するため、２回目以降のサンプリング時間Ｔs1の演算処理を省略できる。

（第４実施形態）
図８は第４実施形態の追加説明図を示す。第３実施形態と同一又は類似部分については同一又は類似の符号を付して説明を省略する。図８は図７に代わるタイミングチャートを示す。図８の時間ＴＤＡにおいて、Ａ／Ｄ変換部７がチャンネルＣＨ．ＡのＡ／Ｄ変換処理を行い、図８の時間ＴＯＡにおいて、Ａ／Ｄ制御部２１１のサンプリング時間設定部１１ａがサンプリング時間Ｔs1を演算して設定すると、このサンプリング時間Ｔs1を時間ＴＳＢに適用する。このとき、Ａ／Ｄ制御部２１１のサンプリング時間記憶部１１ｂは初回のサンプリング時間Ｔs1を記憶する。

そして、図８の時間ＴＤＢにおいて、Ａ／Ｄ変換部７がチャンネルＣＨ．ＢのＡ／Ｄ変換処理を行い、時間ＴＯＢにおいてエラー処理を行いＡ／Ｄ変換出力される。このような流れにおいて、チャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．ＣのＡ／Ｄ変換処理が行われるが、この処理中に、Ａ／Ｄ制御部２１１のサンプリング時間記憶部１１ｂは各チャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．Ｃの初回のサンプリング時間Ｔs1を各チャンネルごとに記憶する。

Ａ／Ｄ変換部７が、サンプリング時間記憶部１１ｂに記憶された同一のチャンネルＣＨ．ＢのＡ／Ｄ変換処理を行うときには、サンプリング時間設定部１１ａは、このサンプリング時間記憶部１１ｂに記憶されたサンプリング時間Ｔs1を適用する。

すなわち、図８に示す時間ＴＤＡ２、ＴＯＡ２、ＴＳＢ２、ＴＤＢ２、ＴＯＢ２において、２回目のチャンネルＣＨ．Ａ、ＣＨ．Ｂに係るＡ／Ｄ変換処理が行われるが、この中の時間ＴＳＢ２に、サンプリング時間記憶部１１ｂに記憶されたサンプリング時間Ｔs1を設定し、このサンプリング時間Ｔs1だけ待機してからＡ／Ｄ変換部７がＡ／Ｄ変換処理する。これにより、何度もサンプリング時間Ｔs1を演算処理する必要がなくなる。このとき、このサンプリング時間Ｔs1の適用期間は、リセット信号RESETが与えられるまで継続することが望ましい。

このリセット信号RESETは図８に示すように例えば単パルスによるものであり、Ａ／Ｄ変換装置２０３の外側のモジュール、例えば監視ＩＣ、又は、Ａ／Ｄ変換装置２０３がマイコンに含まれる場合はマイコンのリセット制御ユニットが、何らかの異常を検出したときにリセット信号RESETを発生する。Ａ／Ｄ変換装置２０３のＡ／Ｄ制御部２１１は、リセット信号RESETを入力可能になっている。

Ａ／Ｄ制御部２１１は、このリセット信号RESETのパルスを受付けると、サンプリング時間記憶部１１ｂに記憶されたサンプリング時間Ｔs1を無効とする。この後、図８の時間ＴＯＡ３において、Ａ／Ｄ制御部２１１のサンプリング時間設定部１１ａがサンプリング時間Ｔs2を演算して設定すると、このサンプリング時間Ｔs2を時間ＴＳＢ３に適用する。このとき、サンプリング時間記憶部１１ｂは初回のサンプリング時間Ｔs2として記憶する。その後、リセット信号RESETを受け付けるまで、このサンプリング時間Ｔs2が用いられる。このようにして処理が繰り返される。

本実施形態によれば、リセット信号RESETを受付けるまで、サンプリング時間Ｔs1を適用することができ、リセット信号RESETを受付けるとサンプリング時間Ｔs1を無効とし再度演算して更新設定できる。これにより、リセット信号RESETを入力するまでは初回のサンプリング時間Ｔs1をサンプリング時間記憶部１１ｂに記憶し当該サンプリング時間Ｔs1を適用することで演算処理時間を削減できると共に、リセット信号RESETの入力に応じてサンプリング時間Ｔs1を異なるサンプリング時間Ｔs2に変更できる。

（第５実施形態）
図９は第５実施形態の追加説明図を示す。前述実施形態と同一又は類似部分については同一又は類似の符号を付して説明を省略する。図９は図７、図８に代わるタイミングチャートを示す。本実施形態では、Ａ／Ｄ制御部２１１は、所定時間Ｔａだけ経過したか否かを判定したり、又は、Ａ／Ｄ変換部７による所定回数のＡ／Ｄ変換処理サイクルが行われたか否かを判定したりする経過判定部として用いられる。本実施形態のＡ／Ｄ制御部２１１は、例えばタイマを備えており所定時間Ｔａを計測可能になっている。また、Ａ／Ｄ制御部２１１はＡ／Ｄ変換処理サイクルの計数部を備えるように構成されていても良い。

図９に示すように、Ａ／Ｄ制御部２１１は、例えばサンプリング時間Ｔs1を設定したタイミングからタイマの計測を開始し、所定時間Ｔａだけ経過したか否かを判定し、この判定が正しい、すなわち是であると判定されると、サンプリング時間記憶部１１ｂに記憶されているサンプリング時間Ｔs1を無効とする。

このとき、サンプリング時間設定部１１ａは、所定時間Ｔａを経過したタイミングにおいて、サンプリング時間記憶部１１ｂに記憶されているサンプリング時間Ｔs1をＴs2に更新設定してサンプリング時間記憶部１１ｂに記憶させる。また、この所定時間Ｔａの条件に代えて、各チャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．Ｃの所定回数のＡ／Ｄ変換サイクルを完了したタイミングでサンプリング時間Ｔs1をＴs2に更新設定するようにしても良い。

本実施形態では、所定時間Ｔａが経過するまで、あるいは、所定回数のＡ／Ｄ変換サイクルを完了するまでは初回のサンプリング時間Ｔs1をサンプリング時間記憶部１１ｂに記憶している。これにより演算処理時間を削減できる。しかも、所定時間Ｔａの経過、あるいは、所定回数のＡ／Ｄ変換サイクルを完了したときに、サンプリング時間Ｔs1をＴs2に更新設定できる。

（第６実施形態）
図１０及び図１１は第６実施形態の追加説明図を示す。前述実施形態と同一又は類似部分については同一又は類似の符号を付して説明を省略する。図１０は図１に代わるシステム構成を概略的に示しており、図１１は図７〜図９に代わるタイミングチャートを示す。

図１０に示すように、Ａ／Ｄ変換装置３０３はＡ／Ｄ制御部３１１を備えている。Ａ／Ｄ制御部３１１は、Ａ／Ｄ変換部７から今回のチャンネルのＡ／Ｄ変換出力ＡＤOUTが入力されると共に、Ａ／Ｄ変換出力記憶部８から当該チャンネルの今回の直前の前回のＡ／Ｄ変換出力ＡＤOUTを参照可能になっている。これにより、Ａ／Ｄ制御部３１１は、あるチャンネル（例えばＣＨ．Ａ）の今回のＡ／Ｄ変換出力ＡＤOUTと、このチャンネル（例えばＣＨ．Ａ）の今回の直前の前回のＡ／Ｄ変換出力ＡＤOUTとを比較可能になっており、各チャンネルＣＨ．Ａ〜ＣＨ．ＣのＡ／Ｄ変換出力ＡＤOUTを時間経過に伴う値の変化として比較でき、出力変化判定部として機能する。

図１１に示すように、Ａ／Ｄ制御部３１１は前回と今回のＡ／Ｄ変換出力を入力すると、このＡ／Ｄ変換出力差が所定閾値以上変化したと判定したときに、サンプリング時間設定部１１ａがサンプリング時間Ｔs1をＴs2に変更して更新設定する。

図１１の時間ＴＯＡ３において、Ａ／Ｄ変換部７は今回のチャンネルＣＨ．ＡのＡ／Ｄ変換出力ＡＤOUTを得るが、このとき、Ａ／Ｄ変換出力記憶部８に記憶されたチャンネルＣＨ．Ａの前回のＡ／Ｄ変換出力ＡＤOUTを読込み、この差Ｖ１−Ｖ１ａの絶対値と所定閾値とを比較する。サンプリング時間設定部１１ａは、この差Ｖ１−Ｖ１ａの絶対値が所定閾値未満となるときには、サンプリング時間Ｔs1をそのまま次回以降のサンプリング時間として用いるが、この差Ｖ１−Ｖ１ａの絶対値が所定閾値以上となるときには、サンプリング時間Ｔs1をＴs2に変更して時間ＴＳＢ３に更新設定する。これは、Ａ／Ｄ変換出力ＡＤOUTが大きく変化すると適切なサンプリング時間も変化するために行われる処理となる。

本実施形態によれば、前回と今回の複数回のＡ／Ｄ変換出力差が所定閾値以上変化したときに、サンプリング時間設定部１１ａがサンプリング時間Ｔs1を無効としてサンプリング時間Ｔs2に変更し更新設定するようにした。このため、前回と今回の複数回のＡ／Ｄ変換出力差が所定閾値以上変化するまで前回のサンプリング時間Ｔs1がサンプリング時間記憶部１１ｂに記憶されることになる。この結果、演算処理時間を削減でき、しかも、あるチャンネルＣＨ．ＡのＡ／Ｄ変換出力ＡＤOUTが所定閾値以上変化してからサンプリング時間Ｔs1を変更できる。

前述では連続した前回と今回の複数回のＡ／Ｄ変換出力ＡＤOUTを比較した差Ｖ１−Ｖ１ａを用いたが、これは任意の２回のＡ／Ｄ変換出力ＡＤOUTを比較しても良い。例えば初回のＡ／Ｄ変換出力ＡＤOUTと今回のＡ／Ｄ変換出力ＡＤOUTを比較した差が所定閾値以上変化したときにサンプリング時間Ｔs1を変更して更新設定するようにしても良い。すなわち、任意の複数回のＡ／Ｄ変換出力ＡＤOUTが所定閾値以上変化したと判定されると、サンプリング時間設定部１１ａが、サンプリング時間記憶部１１ｂに記憶されたサンプリング時間Ｔs1を無効とし、サンプリング時間Ｔs2を演算して更新設定するようにしても良い。この場合においても、複数回のＡ／Ｄ変換出力差が所定閾値以上に変化するまで、初回のサンプリング時間Ｔs1を用いることで演算処理時間を削減でき、しかも、所定閾値以上変化してからサンプリング時間Ｔs1をＴs2に更新設定できる。

（第７実施形態）
図１２は第７実施形態の追加説明図を示す。前述実施形態と同一又は類似部分については同一又は類似の符号を付して説明を省略する。図１２は図７〜図９、図１１に代わるタイミングチャートを示す。図１２に示すように、第４実施形態のリセット信号RESETに代えて、外部から入力されるトリガ信号を用いても良い。

サンプリング時間設定部１１ａは、外部から入力されるトリガ信号をトリガとしてサンプリング時間Ｔｓを更新設定するようにしても良い。
（他の実施形態）
本発明は、前述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。第１から第７の実施形態の構成は適宜組み合わせて構成できる。また切替部はマルチプレクサ５に限られるものではない。保持部はコンデンサＣHOLDに限られるものではない。チャンネルは複数であれば３チャンネルに限られず４チャンネル以上でも良い。車両搭載用に適用したがこれに限られない。

なお、特許請求の範囲に記載した括弧内の符号は、本発明の一つの態様として前述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。

図面中、３、２０３、３０３はＡ／Ｄ変換装置、５はマルチプレクサ（切替部）、６は保持部、７はＡ／Ｄ変換部、９は比較基準設定部、１１、２１１、３１１はＡ／Ｄ制御部（２１１は経過判定部、３１１は出力変化判定部、１１ａはサンプリング時間設定部、１１ｂはサンプリング時間記憶部（初回サンプリング時間記憶部）、ＣHOLDはコンデンサ（サンプリングコンデンサ）を示す。

Claims (11)

1. 複数のチャンネルのアナログ入力信号をデジタル変換するＡ／Ｄ変換装置（３、２０３、３０３）であって、
   前記複数のチャンネルのアナログ入力信号を切り替える切替部（５）と、
   前記切替部により切替えられた複数のチャンネルのうちの一のチャンネルのアナログ入力信号をサンプリング時間にサンプリングコンデンサ（ＣHOLD）に入力して電圧を保持する保持部（６）と、
   所定の基準電圧と基準グランドとの範囲の電圧を量子化可能に構成され前記アナログ入力信号を入力し前記サンプリング時間だけ待機入力された前記保持部の電圧をＡ／Ｄ変換処理するＡ／Ｄ変換部（７）と、
   前記基準電圧と基準グランドとの範囲内に比較基準を設定する比較基準設定部（９）と、
   前記Ａ／Ｄ変換部によりＡ／Ｄ変換処理された今回のチャンネルのＡ／Ｄ変換出力と前記比較基準との差に応じて次回の他のチャンネルのＡ／Ｄ変換処理のサンプリング時間を演算して設定するサンプリング時間設定部（１１ａ）と、を備えるＡ／Ｄ変換装置。
2. 請求項１記載のＡ／Ｄ変換装置において、
   前記サンプリング時間設定部（１１ａ）は、前記Ａ／Ｄ変換出力と前記比較基準との差が大きいほど前記サンプリング時間を長く設定するＡ／Ｄ変換装置。
3. 請求項１または２記載のＡ／Ｄ変換装置において、
   前記比較基準設定部（９）は、前記基準電圧と前記基準グランドとの範囲内に比較基準を設定することで今回のＡ／Ｄ変換出力の範囲を複数の区間に分割し、
   前記サンプリング時間設定部（１１ａ）は、前記Ａ／Ｄ変換出力が複数の区間の何れかに入っていると判定すると、前記複数の区間毎に予め定められた一定のサンプリング時間を設定するＡ／Ｄ変換装置。
4. 請求項１から３の何れか一項に記載のＡ／Ｄ変換装置において、
   前記サンプリング時間設定部（１１ａ）は、前記Ａ／Ｄ変換出力が前記Ａ／Ｄ変換部の基準電圧または基準グランドであるときには前記サンプリング時間を所定の最大値に設定するＡ／Ｄ変換装置。
5. 請求項１から４の何れか一項に記載のＡ／Ｄ変換装置において、
   前記サンプリング時間設定部（１１ａ）が、前記Ａ／Ｄ変換出力と前記比較基準との差に応じて次回のサンプリング時間を設定した後、
   前記切替部、前記保持部及び前記Ａ／Ｄ変換部は、次回のチャンネルのＡ／Ｄ変換処理に係る処理をするＡ／Ｄ変換装置。
6. 請求項１から５の何れか一項に記載のＡ／Ｄ変換装置において、
   前記サンプリング時間設定部（１１ａ）は、前記Ａ／Ｄ変換部によるＡ／Ｄ変換出力の演算処理に並行して前記サンプリング時間の演算処理を行うＡ／Ｄ変換装置。
7. 請求項１から６の何れか一項に記載のＡ／Ｄ変換装置において、
   前記サンプリング時間設定部（１１ａ）により設定された次回のチャンネルの初回のサンプリング時間を記憶する初回サンプリング時間記憶部（１１ｂ）をさらに備え、
   前記サンプリング時間設定部（１１ａ）は、当該チャンネルの２回目以降では前記初回サンプリング時間記憶部に記憶されたサンプリング時間を用いて設定するＡ／Ｄ変換装置。
8. 請求項１から７の何れか一項に記載のＡ／Ｄ変換装置において、
   内部又は外部で発生するリセット信号を入力可能に構成され、
   前記サンプリング時間設定部（１１ａ）により設定されたチャンネルのサンプリング時間を記憶するサンプリング時間記憶部（１１ｂ）をさらに備え、
   前記サンプリング時間設定部（１１ａ）は、前記リセット信号が入力されると前記サンプリング時間記憶部に記憶されたサンプリング時間を無効とし前記サンプリング時間を演算して更新設定するＡ／Ｄ変換装置。
9. 請求項１から７の何れか一項に記載のＡ／Ｄ変換装置において、
   前記サンプリング時間設定部（１１ａ）により設定されたチャンネルのサンプリング時間を記憶するサンプリング時間記憶部（１１ｂ）と、
   前記切替部、前記保持部及び前記Ａ／Ｄ変換部による所定回数のＡ／Ｄ変換処理サイクルが行われたか、又は、所定時間だけ経過したか、否かを判定する経過判定部（２１１）と、をさらに備え、
   前記サンプリング時間設定部（１１ａ）は、前記経過判定部により是であると判定されると前記サンプリング時間記憶部に記憶されたサンプリング時間を無効とし前記サンプリング時間を演算して更新設定するＡ／Ｄ変換装置。
10. 請求項１から７の何れか一項に記載のＡ／Ｄ変換装置において、
    前記サンプリング時間設定部により設定されたチャンネルのサンプリング時間を記憶するサンプリング時間記憶部（１１ｂ）と、
    前記Ａ／Ｄ変換部が前記チャンネルのＡ／Ｄ変換出力を複数回だけ出力したときに、当該チャンネルの複数のＡ／Ｄ変換出力差が所定閾値以上、変化したか否かを判定する出力変化判定部（３１１）と、をさらに備え、
    前記サンプリング時間設定部（１１ａ）は、前記出力変化判定部により所定閾値以上だけ変化したと判定されると前記サンプリング時間記憶部に記憶されたサンプリング時間を無効とし前記チャンネルのサンプリング時間を演算して更新設定するＡ／Ｄ変換装置。
11. 請求項１から７の何れか一項に記載のＡ／Ｄ変換装置において、
    外部で発生するトリガ信号を入力可能に構成され、
    前記サンプリング時間設定部により設定された複数の各チャンネルのサンプリング時間を記憶するサンプリング時間記憶部（１１ｂ）をさらに備え、
    前記サンプリング時間設定部（１１ａ）は、前記トリガ信号が入力されると前記サンプリング時間記憶部に記憶されたサンプリング時間を無効とし前記サンプリング時間を演算して更新設定するＡ／Ｄ変換装置。

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