JP2017168160A

JP2017168160A - 記憶装置

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Publication number: JP2017168160A
Application number: JP2016050252A
Authority: JP
Inventors: 悠介越智; Yusuke Ochi; 白川　政信; Masanobu Shirakawa; 政信白川; 小島　慶久; Yoshihisa Kojima; 慶久小島; 岩崎　清隆; Kiyotaka Iwasaki; 清隆岩崎; 植木　克彦; Katsuhiko Ueki; 克彦植木; 渡辺　幸治; Koji Watanabe; 幸治渡辺
Original assignee: Toshiba Corp; Toshiba Information Systems Japan Corp
Current assignee: Toshiba Corp; Toshiba Information Systems Japan Corp
Priority date: 2016-03-14
Filing date: 2016-03-14
Publication date: 2017-09-21
Anticipated expiration: 2036-03-14
Also published as: JP6538597B2; US10915266B2; US20170262229A1

Abstract

【課題】高品質な記憶装置を提供する。【解決手段】記憶装置は、半導体基板と、第１ワード線と、ゲートが第１ワード線に接続され、一端が半導体基板に接続される第１メモリセルと、第２ワード線と、ゲートが第２ワード線に接続され、一端が半導体基板に接続される第２メモリセルと、第１コマンドを受信する場合、第１ワード線に第１電圧を印加し、半導体基板に第１電圧よりも高い第２電圧を印加し、第１電圧及び第２電圧を印加してから第１期間が経過する場合、第１電圧及び第２電圧を第２期間だけ印加することによって、第１メモリセルのデータの消去動作を行う制御部と、を備える。【選択図】図９

Description

本実施形態は、記憶装置に関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

高品質な記憶装置を提供する。

実施形態の記憶装置は、半導体基板と、第１ワード線と、ゲートが前記第１ワード線に接続され、一端が前記半導体基板に接続される第１メモリセルと、第２ワード線と、ゲートが前記第２ワード線に接続され、一端が前記半導体基板に接続される第２メモリセルと、第１コマンドを受信する場合、前記第１ワード線に第１電圧を印加し、前記半導体基板に前記第１電圧よりも高い第２電圧を印加し、前記第１電圧及び前記第２電圧を印加してから第１期間が経過する場合、前記第１電圧及び前記第２電圧を第２期間だけ印加することによって、前記第１メモリセルのデータの消去動作を行う制御部と、を備える。

図１は、半導体記憶装置を含むメモリシステムの構成を示す図である。図２は、チップのブロック図である。図３は、メモリセルアレイのブロック図である。図４は、メモリセルアレイの構成を示す図である。図５は、メモリセルアレイの断面図である。図６は、データ消去動作時の波形図である。図７は、第１実施形態に係るキューの模式図である。図８は、第１実施形態に係るデータ消去動作の具体例に関するコマンドシーケンスである。図９は、第１実施形態に係るデータ消去動作の具体例に関する波形図である。図１０は、第１実施形態に係るデータ消去動作の具体例に関する波形図である。図１１は、第１実施形態の比較例に係るデータ消去動作の具体例に関する波形図である。図１２（ａ）は、第１実施形態の比較例に係るデータ消去動作の具体例に関する図であり、図１２（ｂ）及び図１２（ｃ）は、第１実施形態に係るデータ消去動作の具体例に関する図である。図１３は、第１実施形態の変形例に係るデータ消去動作の具体例に関するコマンドシーケンスである。図１４は、第２実施形態に係る中断ポイントテーブルである。図１５は、第２実施形態に係るデータ消去動作の具体例に関する波形図である。図１６は、第２実施形態に係るデータ消去動作の具体例に関する波形図である。図１７は、第２実施形態の変形例に係るデータ消去動作の具体例に関するコマンドシーケンスである。図１８は、第２実施形態の変形例に係るデータ消去動作の具体例に関するコマンドシーケンスである。図１９は、第３実施形態に係る半導体記憶装置を含むメモリシステムの構成を示す図である。図２０は、第３実施形態に係るキューの模式図である。図２１は、第３実施形態に係るデータ消去動作の具体例に関するコマンドシーケンスである。図２２は、第３実施形態に係るデータ消去動作の具体例に関する波形図である。図２３は、第３実施形態に係るキューの模式図である。図２４は、第３実施形態の変形例に係るデータ消去動作の具体例に関する波形図である。図２５は、第３実施形態の変形例に係るキューの模式図である。図２６は、第４実施形態に係るデータ消去動作の具体例に関する波形図である。図２７は、データ消去動作時の波形図である。図２８は、第５実施形態に係る中断候補ポイントテーブルである。図２９は、中断ポイントテーブルを生成するためのフローチャートである。図３０は、第５実施形態の変形例に係る再開中断ポイントテーブルである。図３１は、中断ポイントテーブルを生成するためのフローチャートである。図３２は、第５実施形態の変形例２に係る中断候補ポイントテーブルである。

以下に、構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する数字の後ろの括弧内の数字は、同じ数字を含んだ参照符号によって参照され且つ同様の構成を有する要素同士を区別するために用いられている。同じ数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は、数字のみを含んだ参照符号により参照される。例えば、参照符号１（０）、１（１）、１（０＿０）、１（０＿１）等を付された要素を相互に区別する必要がない場合、これらの要素を包括的に参照符号１として参照する。

また、各機能ブロックは、ハードウェア、コンピュータソフトウェア、のいずれかまたは両者の組み合わせとして実現することができる。このため、各ブロックは、これらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明される。このような機能が、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、そのような実現を決定することは本発明の範疇に含まれるものである。

＜１＞第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

＜１−１＞記憶装置の構成について
まず、本実施形態に係るメモリシステムを含む記憶装置の構成について、図１を用いて説明する。

図１に示すように記憶装置１は、メモリシステム２と、ホストデバイス３と、を備えている。メモリシステム２は、コントローラ２０及び複数のＮＡＮＤパッケージ１０（図１では、４つのＮＡＮＤパッケージ１０（０）〜（３））を備えている。メモリシステム２は、ホストデバイス３を更に備える構成であっても良い。もちろん、ＮＡＮＤパッケージ１０の数は任意である。

ＮＡＮＤパッケージ１０（０）は、複数のチップ（ＮＡＮＤ型フラッシュメモリ）１００（図１では、４つのチップ１００（０＿０）〜（０＿３））を備えている。このことは、他のＮＡＮＤパッケージ１０でも同様の構成である。チップ１００の構成の詳細は後述する。もちろん、チップ１００の数は任意である。

＜１−１−１＞コントローラの構成について
コントローラ２０は、ホストデバイス３からの命令に応答して、ＮＡＮＤパッケージ１０に対して読み出し、書き込み、消去等を命令する。

コントローラ２０は、ホストインタフェース回路２１、バッファコントローラ２２、データバッファ２３、複数のＮＡＮＤコントローラ２４（図１では、４つのＮＡＮＤコントローラ２４（０）〜（３））、及びＮＡＮＤインタフェース回路２５を備えている。

＜１−１−１−１＞ホストインタフェース回路の構成について
ホストインタフェース回路２１は、コントローラバスを介してホストデバイス３と接続され、コントローラ２０と、ホストデバイス３との通信を司る。そして、ホストインタフェース回路２１は、ホストデバイス３から受信した命令及びデータを、バッファコントローラ２２及びデータバッファ２３に転送する。また、ホストインタフェース回路２１は、データバッファ２３内のデータをホストデバイス３へ転送する。尚、本明細書では「接続」とは、物理的な接続と、電気的な接続のどちらかを意味する。

＜１−１−１−２＞バッファコントローラの構成について
バッファコントローラ２２は、ホストインタフェース回路２１を介して受信した命令に基づいてＮＡＮＤコントローラ２４をそれぞれ制御する。

＜１−１−１−３＞データバッファの構成について
データバッファ２３は、ＮＡＮＤパッケージ１０に書込むデータ、またはＮＡＮＤパッケージから読み出されたデータを記憶する。

＜１−１−１−４＞ＮＡＮＤコントローラの構成について
ＮＡＮＤコントローラ２４は、ＮＡＮＤパッケージ１０毎に設けられる。そのため、図１の例では、ＮＡＮＤパッケージ１０（０）〜（３）に対応するようにＮＡＮＤコントローラ２４（０）〜（３）が設けられている。

ＮＡＮＤコントローラ２４（０）は、ＥＣＣ回路２４１（０）と、複数のバンクコントローラ２４２（図１では、４つのバンクコントローラ２４２）と、バンクアービタ２４４（０）と、を備えている。

ＥＣＣ回路２４１は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２４１は、データの書き込み時には書き込みデータに基づいてパリティを生成する。そして、ＥＣＣ回路２４１は、データの読み出し時には前記パリティからシンドロームを生成して誤りを検出し、誤りを訂正する。

バンクコントローラ２４２は、チップ１００毎に設けられる。そのため、図１の例では、チップ１００（０＿０）〜（０＿３）に対応するようにバンクコントローラ２４２（０＿０）〜（０＿３）が設けられている。

バンクコントローラ２４２は、バンクアービタ２４４（０）及びＮＡＮＤインタフェース回路２５を介してチップ１００の制御を行う。

バンクコントローラ２４２は、チップ１００の“レディ”状態または“ビジー”状態を認識する。

バンクコントローラ２４２は、それぞれキュー２４３（２４３（０＿０）〜（０＿３））を備えている。キュー２４３は、バンクコントローラ２４２の指示に基づいてバッファコントローラ２２より供給されるコマンドセット（単にコマンドと記載しても良い）を順にチップ１００へと出力する。つまり、キュー２４３（０＿０）はＦＩＦＯ（first in first out）回路である。他のバンクコントローラ２４２も同様の構成である。バンクコントローラ２４２は、チップ１００の“レディ”状態の場合に、キュー２４３を介してコマンドを発行する。

バンクアービタ２４４（０）は、バンクコントローラ２４２（０＿０）〜（０＿３）の指示に基づいて、対応するチップ１００にコマンドを送信する。

上記にてＮＡＮＤコントローラ２４（０）について説明したが、他のＮＡＮＤコントローラ２４も同様の構成である。

＜１−１−１−５＞ＮＡＮＤインタフェース回路の構成について
ＮＡＮＤインタフェース回路２５は、ＮＡＮＤバスを介してＮＡＮＤパッケージ１０と接続される。ＮＡＮＤインタフェース回路２５は、ＮＡＮＤパッケージ１０とコントローラ２０との通信を司る。ＮＡＮＤインタフェース回路２５は、バッファコントローラ２２を介して受信した命令をＮＡＮＤパッケージ１０に転送する。データの書き込み時において、ＮＡＮＤインタフェース回路２５は、データバッファ２３内の書き込みデータをＮＡＮＤパッケージ１０へ転送する。データの読み出し時において、ＮＡＮＤインタフェース回路２５は、ＮＡＮＤパッケージ１０から読み出されたデータをデータバッファ２３へ転送する。

＜１−１−２＞チップの構成について
次に、図２及び図３を用いてチップ１００の構成について説明する。

図２に示すように、コントローラ２０とチップ１００とは、入出力インタフェース（Input / output interface）１０１及び制御信号入力インタフェース（Control signal input interface）１０２を介して接続される。

入出力インタフェース１０１は、図示しない複数のパッドを備えている。入出力インタフェース１０１は、前記複数のパッドを介してコントローラ２０から、データと、コマンドと、アドレスとを受信し、コントローラ２０にデータと、データストローブ信号（data strobe signal）ＤＱＳ及びＢＤＱＳ（ＤＱＳの相補信号）とを送信する。

入出力インタフェース１０１は、データストローブ信号ＤＱＳ及びＢＤＱＳを生成する。入出力インタフェース１０１は、上記データストローブ信号ＤＱＳ及びＢＤＱＳと共にデータを、データ入出力線（ＤＱ０〜ＤＱ７）を介してコントローラ２０に出力する。そして、コントローラ２０は、データストローブ信号ＤＱＳ及びＢＤＱＳのタイミングに合わせて、データ入出力線からデータを受信する。データ入出力線は、入出力インタフェース１０１のパッド（pads）に接続されている。

制御信号入力インタフェース１０２は、図示しない複数のパッドを備えている。制御信号入力インタフェース１０２は、前記複数のパッドを介して、コントローラ２０からチップイネーブル信号ＢＣＥ（Bar chip enable）と、コマンドラッチイネーブル信号ＣＬＥ（Command latch enable）と、アドレスラッチイネーブル信号ＡＬＥ（Address latch enable）と、ライトイネーブル信号ＢＷＥ（Bar write enable）と、リードイネーブル信号ＲＥ（Read enable）及びＢＲＥ（Bar read enable）と、ライトプロテクト信号ＢＷＰ（Bar write protect）と、データストローブ信号ＤＱＳ及びＢＤＱＳとを受信する。

また、図２では図示しないが、チップ１００の内部動作状態を示すＲ／Ｂパッド、電力供給用のＶｃｃ／Ｖｓｓ／Ｖｃｃｑ／Ｖｓｓｑパッド等も存在する。

入出力制御回路１０３は、メモリセルアレイ（Memory cell array）１１０から読み出したデータを、入出力インタフェース１０１を介してコントローラ２０に出力する。入出力制御回路１０３は、入出力インタフェース１０１を介して、書き込み、読み出し、消去、及びステータスリード等の各種コマンド、アドレス、及び書き込みデータを受信する。

レジスタ１０４は、入出力制御回路１０３から入力されるコマンドを制御回路（Control circuit）１０６に出力する。

ロジック制御回路１０５は、制御信号入力インタフェース１０２を介して入力される制御信号を入出力制御回路１０３及び制御回路（Control circuit）１０６に供給する。

制御回路１０６は、メモリセルアレイ１１０、センスアンプ（Sense amp）１１１、データレジスタ１１２、カラムデコーダ（Column decoder）１１３、及びロウデコーダ（Row decoder）１１４を制御する。

制御回路１０６は、ロジック制御回路１０５から入力される制御信号、及びレジスタ１０４を介して入力されるコマンドに応じて制御動作する。

レジスタ１０４は、例えばコントローラ２０から供給されたアドレスをラッチする。そして、レジスタ１０４は、ラッチしたアドレスを内部物理アドレスへ変換し、カラムアドレスをカラムデコーダ１１３に供給し、且つロウアドレスをロウデコーダ１１４に供給する。

レジスタ１０４は、チップ１００内部の種々の状態を記憶する。

本実施形態では、入出力制御回路１０３、ロジック制御回路１０５、及び制御回路１０６を、まとめてシーケンサ１２０として取り扱う。入出力制御回路１０３、ロジック制御回路１０５、及び制御回路１０６は、それぞれ異なる構成要件として記載しているが、一つのハードウェアで実現しても良い。

次に図３を用いて、メモリセルアレイ１１０について説明する。図３に示すように、メモリセルアレイ１１０は、複数の不揮発性メモリセルトランジスタを備えており、複数の不揮発性メモリセルトランジスタのそれぞれがワード線及びビット線に関連付けられている。また、メモリセルアレイ１１０は、複数の不揮発性メモリセルトランジスタの集合である複数（図３の例では３個）のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。ブロックＢＬＫは例えばデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。

データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことが出来る。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリング１３０の集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。もちろん、メモリセルアレイ１１０内のブロック数や、１ブロックＢＬＫ内のストリングユニット数は任意である。メモリセルアレイ１１０内のブロックの物理的な位置を示すものをブロックアドレスと呼ぶ。

図２に戻って、センスアンプ１１１、データレジスタ１１２、カラムデコーダ１１３、及びロウデコーダ１１４について説明する。

センスアンプ１１１は、データの読み出し動作時には、メモリセルトランジスタＭＣからビット線ＢＬに読み出されたデータをセンスする。

データレジスタ１１２は、ＳＲＡＭ等で構成される。データレジスタ１１２は、メモリコントローラ２０から供給されたデータや、センスアンプ１１１によってセンスされたベリファイ結果等を記憶する。

カラムデコーダ１１３は、レジスタ１０４から入力されるカラムアドレス信号をデコードし、ビット線ＢＬの何れかを選択する選択信号をセンスアンプ１１１に出力する。

ロウデコーダ１１４は、レジスタ１０４から入力されるロウアドレス信号をデコードする。そして、ロウデコーダ１１４は、メモリセルアレイ１１０のワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択する。

＜１−１−３＞メモリセルアレイの構成について
次に、上記ブロックＢＬＫの構成について図４を用いて説明する。図４に示すように、ブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１３０を含む。

ＮＡＮＤストリング１３０の各々は、例えば４８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ４７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。

ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続される。しかしながら、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ４７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ４７に共通接続される。

また、メモリセルアレイ１１０内において同一列にあるＮＡＮＤストリング１３０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但し（Ｌ−１）は２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１３０を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

図５は、ブロックＢＬＫの一部領域の断面図である。図示するように、ｐ型ウェル領域４０上に、複数のＮＡＮＤストリング１３０が形成されている。すなわち、ウェル領域４０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層４７、ワード線ＷＬとして機能する４８層の配線層４３、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層４５が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。

そして、これらの配線層４５、４３、４７を貫通してウェル領域４０に達するピラー状の半導体５１が形成されている。半導体５１の側面には、ゲート絶縁膜５０、電荷蓄積層（絶縁膜や半導体膜）４９、及びブロック絶縁膜４８が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。半導体５１は、ＮＡＮＤストリング１３０の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして半導体５１の上端は、ビット線ＢＬとして機能する金属配線層５２に接続される。

ウェル領域４０の表面領域内には、ｎ^＋型不純物拡散層５３が形成されている。拡散層５３上にはコンタクトプラグ５５が形成され、コンタクトプラグ５５は、ソース線ＳＬとして機能する金属配線層５６に接続される。更に、ウェル領域４０の表面領域内には、ｐ^＋型不純物拡散層５４が形成されている。拡散層５４上にはコンタクトプラグ５７が形成され、コンタクトプラグ５７は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層５８に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域４０を介して半導体５１に電位を印加するための配線である。

以上の構成が、図５を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング１３０の集合によってストリングユニットＳＵが形成される。

更に、メモリセルアレイ１１０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

＜１−２＞動作
＜１−２−１＞データ消去動作
次に、本実施形態に係るデータ消去動作について説明する。尚、以下では一例として、シーケンサ１２０が主体となってデータ消去動作を行う例について説明するが、コントローラ２０が主体となってデータ消去動作を行っても良い。

データ消去動作時における各配線の電位について、図６を用いて説明する。

データ消去動作は、消去（Ｅｒａｓｅ）動作と、消去ベリファイ（Ｅｒａｓｅｖｅｒｉｆｙ）動作と、を繰り返すことによって実行される。例えば、“Ｅｒａｓｅ”動作は、複数のＮＡＮＤストリング１３０（例えばブロック内の全てのストリングユニットＳＵ）単位で行われ、“Ｅｒａｓｅｖｅｒｉｆｙ”動作は、ストリングユニットＳＵ毎に行われる。データ消去動作においては、まず“Ｅｒａｓｅ”動作が行われる。

＜１−２−１−１＞“Ｅｒａｓｅ１”動作
シーケンサ１２０は、１回目の消去（Ｅｒａｓｅ１）動作を実行する。

データ消去動作の開始時において、シーケンサ１２０は、選択セレクトゲート線（選択ブロックのソース側セレクトゲート線）ＳＧＳ（ｓｅｌ）、及び選択ワード線（選択ブロックのワード線）ＷＬ（ｓｅｌ）を接地電圧“ＶＳＳ”にする。なお、シーケンサ１２０は、ソース線ＳＬ、選択セレクトゲート線（選択ブロックのドレイン側セレクトゲート線）ＳＧＤ（ｓｅｌ）、ビット線ＢＬ、非選択ワード線（非選択ブロックのワード線）ＷＬ（ｎ−ｓｅｌ）、非選択セレクトゲート線（非選択ブロックのドレイン側セレクトゲート線）ＳＧＤ（ｎ−ｓｅｌ）及び非選択セレクトゲート線（非選択ブロックのソース側セレクトゲート線）ＳＧＳ（ｎ−ｓｅｌ）をフローティング状態にする。シーケンサ１２０は、非選択セレクトゲート線ＳＧＤ（ｎ−ｓｅｌ）及び非選択セレクトゲート線ＳＧＳ（ｎ−ｓｅｌ）を接地電圧“ＶＳＳ”としても良い。以下の説明では、非選択セレクトゲート線ＳＧＤ（ｎ−ｓｅｌ）、及び非選択セレクトゲート線ＳＧＳ（ｎ−ｓｅｌ）がフローティング状態であるとして、説明する。

[時刻“Ｔａ０”]
シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬの電位を、電圧“ＶＳＳ”から電圧“Ｖｅｒａ１”へと昇圧させる。シーケンサ１２０は、選択セレクトゲート線ＳＧＳ（ｓｅｌ）の電位を、電圧“ＶＳＳ”から電圧“Ｖｅｒａｇ１”（Ｖｅｒａ１＞Ｖｅｒａｇ１）へと昇圧させる。すると、選択ＮＡＮＤストリング（選択ブロックのＮＡＮＤストリング）１３０における半導体（選択半導体とも称す）５１の電位は昇圧される。

シーケンサ１２０は、選択ワード線ＷＬ（ｓｅｌ）の電位を、電圧“ＶＳＳ”から電圧“ＶＥ”（例えば０〜０．５Ｖ）へと昇圧させる。

[時刻“Ｔａ１”]
シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬの電位を、電圧“Ｖｅｒａ１”まで昇圧させて、電圧“Ｖｅｒａ１”を維持する。また、シーケンサ１２０は、選択セレクトゲート線ＳＧＳ（ｓｅｌ）の電位を、電圧“Ｖｅｒａｇ１”まで昇圧させて、電圧“Ｖｅｒａｇ１”を維持する。

非選択ワード線ＷＬ（ｎ−ｓｅｌ）、非選択セレクトゲート線ＳＧＤ（ｎ−ｓｅｌ）、及び非選択セレクトゲート線ＳＧＳ（ｎ−ｓｅｌ）の電位は、ウェル配線ＣＰＷＥＬＬ及び選択半導体５１との容量カップリングにより、昇圧される。

[時刻“Ｔａ２”]
シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬの電位を、電圧“Ｖｅｒａ２”（Ｖｅｒａ２＝Ｖｅｒａ１＋ｄＶｅｒａ）まで昇圧させて、電圧“Ｖｅｒａ２”を維持する。また、シーケンサ１２０は、選択セレクトゲート線ＳＧＳ（ｓｅｌ）の電位を、電圧“Ｖｅｒａｇ２”（Ｖｅｒａ２＞Ｖｅｒａｇ２＝Ｖｅｒａｇ１＋ｄＶｅｒａ）まで昇圧させて、電圧“Ｖｅｒａｇ２”を維持する。従って、選択ＮＡＮＤストリングにおける半導体５１の電位は、昇圧される。

非選択ワード線ＷＬ（ｎ−ｓｅｌ）、非選択セレクトゲート線ＳＧＤ（ｎ−ｓｅｌ）、及びＳＧＳ（ｎ−ｓｅｌ）の電位は、ウェル配線ＣＰＷＥＬＬ及び選択半導体５１との容量カップリングにより昇圧される。

以上のように、シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬに印加する電圧を電圧“ｄＶｅｒａ”だけ昇圧（ステップアップ）させると、レジスタ１０４に記憶されている、データ消去領域に関するステップアップ情報（以下、ＯＰＣ）を“０”から“１”にカウントアップする。ＯＰＣは、１回目の消去動作（Ｅｒａｓｅ１）におけるステップアップ情報である。つまり、シーケンサ１２０は、１回目の消去動作（Ｅｒａｓｅ１）において、ウェル配線ＣＰＷＥＬＬに印加される電圧が電圧“ｄＶｅｒａ”だけ昇圧される度に、レジスタ１０４に記憶されているＯＰＣを“１”ずつカウントアップする。シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬに印加する電圧のステップアップの回数が予め設定されている上限（レジスタ１０４に記憶されており、本例では“８”）に達した場合も、ＯＰＣをカウントアップする。

[時刻“Ｔａ３”〜時刻“Ｔａ９”]
シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬ及び選択セレクトゲート線ＳＧＳ（ｓｅｌ）に印加する電圧を電圧“ｄＶｅｒａ”ずつ昇圧させながら、時刻“Ｔａ２”で説明した動作と同様の動作を繰り返す。

本実施形態では、レジスタ１０４に記憶されているＯＰＣが“Ａ”（Ａは整数であり、本例では“８”）になるまで、シーケンサ１２０はウェル配線ＣＰＷＥＬＬの電位を電圧“ｄＶｅｒａ”ずつ昇圧させる。

[時刻“Ｔａ１０”]
シーケンサ１２０は、ＯＰＣ＝８（上限）に係る電圧印加動作が完了すると、ウェル配線ＣＰＷＥＬＬの電位を電圧“Ｖｅｒａ９”（Ｖｅｒａ９＝Ｖｅｒａ１＋８＊ｄＶｅｒａ）から電圧“ＶＳＳ”まで降圧させる。また、シーケンサ１２０は、選択セレクトゲート線ＳＧＳ（ｓｅｌ）の電位を電圧“Ｖｅｒａｇ９”（Ｖｅｒａ９＞Ｖｅｒａｇ９＝Ｖｅｒａｇ１＋８＊ｄＶｅｒａ）から電圧“ＶＳＳ”まで降圧させる。従って、各ＮＡＮＤストリングにおける半導体５１の電位は、降圧される。

また、非選択ワード線ＷＬ（ｎ−ｓｅｌ）、非選択セレクトゲート線ＳＧＤ（ｎ−ｓｅｌ）、及びＳＧＳ（ｎ−ｓｅｌ）の電位は、ウェル配線ＣＰＷＥＬＬ及び選択半導体５１との容量カップリングにより、降圧される。

シーケンサ１２０は、時刻“Ｔａ１０”において、レジスタ１０４に記憶されている、消去領域に関する消去回数情報（以下、ＯＥＣ）を“０”から“１”にカウントアップする。シーケンサ１２０は、“Ｅｒａｓｅ”動作を終了するたびにＯＥＣをカウントアップする。更にシーケンサ１２０は、ＯＥＣがカウントアップされることにより、レジスタ１０４に記憶されているＯＰＣを“８”から“９”にカウントアップする。

以上のようにして、１回目の消去（Ｅｒａｓｅ１）動作が終了する。以上のように、シーケンサ１２０は、“Ｅｒａｓｅ１”動作の場合にのみ、印加電圧を電圧“ｄＶｅｒａ”ずつステップアップさせていく。もちろん、上記に限らず、２回目以降の“Ｅｒａｓｅ”動作において印加電圧をステップさせても良い。

＜１−２−１−２＞“Ｅｒａｓｅｖｅｒｉｆｙ１”動作
“Ｅｒａｓｅ１”動作の後、消去ベリファイ動作が行われる。具体的には、時刻“Ｔａ１１”において、シーケンサ１２０は、１回目の消去ベリファイ（Ｅｒａｓｅｖｅｒｉｆｙ１）動作を行う。上述したように、シーケンサ１２０は、ストリングユニットＳＵ毎に“Ｅｒａｓｅｖｅｒｉｆｙ１”動作を行う。

シーケンサ１２０は、選択ブロック中の全てのストリングユニットＳＵの“Ｅｒａｓｅｖｅｒｉｆｙ１”動作の結果が“パス”であると判定する場合は、データ消去動作を終了する。シーケンサ１２０は、選択ブロック中の全てのストリングユニットＳＵの“Ｅｒａｓｅｖｅｒｉｆｙ１”動作の結果が“パス”ではない（“フェイル”とも称す）と判定する場合は、データ消去動作を継続する。つまり、シーケンサ１２０は、２回目の消去（Ｅｒａｓｅ２）動作を行う。

＜１−２−１−３＞“Ｅｒａｓｅ２”動作
[時刻“Ｔａ１２”]
“Ｅｒａｓｅ２”動作を行う場合、シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬの電位を、電圧“ＶＳＳ”から電圧“Ｖｅｒａ１０”（Ｖｅｒａ１０＝Ｖｅｒａ９＋ｄＶｅｒａ２）へと昇圧させる。また、シーケンサ１２０は、選択セレクトゲート線ＳＧＳ（ｓｅｌ）の電位を、電圧“ＶＳＳ”から電圧“Ｖｅｒａｇ１０”（Ｖｅｒａ１０＞Ｖｅｒａｇ１０＝Ｖｅｒａｇ９＋ｄＶｅｒａ２）へと昇圧させる。

[時刻“Ｔａ１３”]
シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬの電位を、電圧“Ｖｅｒａ１０”まで昇圧させて、電圧“Ｖｅｒａ１０”を維持する。シーケンサ１２０は、選択セレクトゲート線ＳＧＳ（ｓｅｌ）の電位を、電圧“Ｖｅｒａｇ１０”まで昇圧させて、電圧“Ｖｅｒａ１０”を維持する。

従って、選択ＮＡＮＤストリング１３０における半導体５１の電位は昇圧される。

また、非選択ワード線ＷＬ（ｎ−ｓｅｌ）、非選択セレクトゲート線ＳＧＤ（ｎ−ｓｅｌ）、及びＳＧＳ（ｎ−ｓｅｌ）の電位は、ウェル配線ＣＰＷＥＬＬ及び選択半導体５１との容量カップリングにより、昇圧される。

[時刻“Ｔａ１４”]
シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬの電位を電圧“Ｖｅｒａ１０”から電圧“ＶＳＳ”まで降圧させる。また、シーケンサ１２０は、選択セレクトゲート線ＳＧＳ（ｓｅｌ）の電位を電圧“Ｖｅｒａｇ１０”から電圧“ＶＳＳ”まで降圧させる。選択ＮＡＮＤストリングにおける半導体５１の電位も降下される。

また、シーケンサ１２０は、非選択ワード線ＷＬ（ｎ−ｓｅｌ）、非選択セレクトゲート線ＳＧＤ（ｎ−ｓｅｌ）、及びＳＧＳ（ｎ−ｓｅｌ）の電位は、ウェル配線ＣＰＷＥＬＬ及び選択半導体５１との容量カップリングにより、降下される。以上のようにして、２回目の消去（Ｅｒａｓｅ２）動作が終了する。シーケンサ１２０は、ＯＥＣを“１”から“２”にカウントアップする。

＜１−２−１−４＞“Ｅｒａｓｅｖｅｒｉｆｙ２”動作
“Ｅｒａｓｅ２”動作の後、消去ベリファイ動作が行われる。具体的には、時刻“Ｔａ１５”において、シーケンサ１２０は２回目の消去ベリファイ（Ｅｒａｓｅｖｅｒｉｆｙ２）動作を行う。

シーケンサ１２０は、選択ブロック中の全てのストリングユニットＳＵの“Ｅｒａｓｅｖｅｒｉｆｙ２”動作の結果が“パス”であると判定する場合は、そのままデータ消去動作を終了する。シーケンサ１２０は、選択ブロック中の全てのストリングユニットＳＵの“Ｅｒａｓｅｖｅｒｉｆｙ２”動作の結果が“パス”ではないと判定する場合は、データ消去動作を継続する。つまり、シーケンサ１２０は、３回目の消去（Ｅｒａｓｅ３）動作を行う。

“Ｅｒａｓｅ３”動作は、“Ｅｒａｓｅ２”動作と同様の動作を行う。そして、その後、“Ｅｒａｓｅｖｅｒｉｆｙ２”動作と同様の“Ｅｒａｓｅｖｅｒｉｆｙ３”動作を行う。

＜１−２−１−５＞“Ｅｒａｓｅｎ”動作
例えば、ｎ−１（ｎは２以上の整数）回目の消去ベリファイ（Ｅｒａｓｅｖｅｒｉｆｙｎ−１）動作の結果、シーケンサ１２０が “フェイル”であると判定する場合は、ｎ回目の消去（Ｅｒａｓｅｎ）動作を実行する。

[時刻“Ｔａｈ（ｈは整数）”]
“Ｅｒａｓｅｎ”動作の場合、シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬの電位を、電圧“ＶＳＳ”から電圧“Ｖｅｒａｉ”（Ｖｅｒａｉ＝Ｖｅｒａ９＋（ｎ−１）＊ｄＶｅｒａ２）へと昇圧させる。また、シーケンサ１２０は、選択セレクトゲート線ＳＧＳ（ｓｅｌ）の電位を、電圧“ＶＳＳ”から電圧“Ｖｅｒａｇｉ”（Ｖｅｒａｉ＞Ｖｅｒａｇｉ＝Ｖｅｒａｇ９＋（ｎ−１）＊ｄＶｅｒａ２）へと昇圧させる。

[時刻“Ｔａｈ＋１”]
シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬの電位を、電圧“Ｖｅｒａｉ”まで昇圧し、電圧“Ｖｅｒａｉ”を維持する。また、シーケンサ１２０は、選択セレクトゲート線ＳＧＳ（ｓｅｌ）の電位を、電圧“Ｖｅｒａｇｉ”まで昇圧し、電圧“Ｖｅｒａｇｉ”を維持する。

[時刻“Ｔａｈ＋２”]
シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬの電位を電圧“Ｖｅｒａｉ”から電圧“ＶＳＳ”まで降圧させる。また、シーケンサ１２０は、選択セレクトゲート線ＳＧＳ（ｓｅｌ）の電位を電圧“Ｖｅｒａｇｉ”から電圧“ＶＳＳ”まで降圧させる。従って、選択ＮＡＮＤストリングにおける半導体５１の電位も降圧される。

また、シーケンサ１２０は、非選択ワード線ＷＬ（ｎ−ｓｅｌ）、非選択セレクトゲート線ＳＧＤ（ｎ−ｓｅｌ）、及びＳＧＳ（ｎ−ｓｅｌ）の電位は、ウェル配線ＣＰＷＥＬＬ及び選択半導体５１との容量カップリングにより降圧される。以上のようにして、ｎ回目の消去（Ｅｒａｓｅｎ）動作が終了する。シーケンサ１２０は、ＯＥＣを“ｎ−１”から“ｎ”にカウントアップする。

＜１−２−１−６＞“Ｅｒａｓｅｖｅｒｉｆｙｎ”動作
時刻“Ｔａｈ＋３”において、ｎ回目の消去ベリファイ（Ｅｒａｓｅｖｅｒｉｆｙｎ）が行われる。

シーケンサ１２０は、選択ブロック中の全てのストリングユニットＳＵの“Ｅｒａｓｅｖｅｒｉｆｙｎ”動作の結果が“パス”であると判定する場合は、そのままデータ消去動作を終了する。シーケンサ１２０は、選択ブロック中の全てのストリングユニットＳＵの“Ｅｒａｓｅｖｅｒｉｆｙｎ”動作の結果が“パス”ではない（“フェイル”とも称す）と判定する場合は、データ消去動作を継続する。

以上の様にして、シーケンサ１２０は、データ消去動作において、選択ブロック中の全てのストリングユニットＳＵに対する“Ｅｒａｓｅｖｅｒｉｆｙｎ”動作の結果が“パス”となるまで、“Ｅｒａｓｅ”動作及び“Ｅｒａｓｅｖｅｒｉｆｙ”が繰り返される。なお、シーケンサ１２０は、“Ｅｒａｓｅ”動作及び“Ｅｒａｓｅｖｅｒｉｆｙ”の繰り返す回数に上限を設けても良い。

＜１−２−２＞オートサスペンド消去動作
図６を用いて説明したように、データ消去動作を完了するまでに、ウェル配線ＣＰＷＥＬＬへの電圧印加動作（“Ｅｒａｓｅ”動作）が繰り返される場合がある。そのような場合、データ消去動作に要する時間が長くなってしまうことがある。例えば、データ消去動作を完了するまでに要する時間は、５ｍｓｅｃ程度かかってしまう場合がある。つまり、この間、チップ１００が“ビジー”状態となり、コントローラ２０がチップ１００にアクセスできないこととなる。

例えば、メモリシステム２は、データ消去動作を行っている最中に優先順位の高い命令を受信することがある。しかしながらメモリシステム２は、データ消去動作が完了するまでは、上記命令を実行できない。データ消去動作が完了するまで上記命令の実行を待機することは、メモリシステム２の処理速度の観点から好ましくない可能性がある。そこで、一定時間（５ｍｓｅｃよりも短い時間）が経過すると、チップ１００が“レディ”状態となるようなデータ消去動作が求められている。

そこで、本実施形態では、データ消去動作を複数（例えば１ｍｓｅｃ程度毎）に分割するオートサスペンド消去（ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ）動作という動作を行う。“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作を採用する場合、略一定時間（５ｍｓｅｃよりも短い時間）が経過すると、チップ１００が“レディ”状態となる。つまりデータ消去動作を複数に分割することで、上記命令の実行の待機時間を抑制することが可能となる。以下では、一例として、チップ１００（０＿０）にて実行される“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作について説明する。

図７に示すように、例えばキュー２４３（０＿０）は、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”コマンドセット（図中のＡＳｅｒａｓｅ）と、“ＲＥＡＤ”コマンドセットと、が交互に入力される。例えば、図７に示す複数の“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”コマンドセットは、それぞれ同じ消去領域を消去する為のコマンドセットである。キュー２４３は、ＦＩＦＯ回路であるので、入力されたコマンドセット順にコマンドセットをチップ１００（０＿０）に発行する。また、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”コマンドセット及び“ＲＥＡＤ”コマンドセットは、例えばバッファコントローラ２２から供給される。本例では、一例として、キュー２４３（０＿０）には“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”コマンドセットと、“ＲＥＡＤ”コマンドセットと、が交互に入力されているが、これに限られない。

＜１−２−３＞オートサスペンド消去動作の具体例
続いて、図８、及び図９を用いて、図７に示すコマンドセットのキューに係るオートサスペンド消去動作の具体例について説明する。

図７に示すように、バンクコントローラ２４２（０＿０）（以下、簡単のため、単にバンクコントローラ２４２と記載する。）は、キュー２４３（０＿０）（以下、簡単のため、単にキュー２４３と記載する。）の先頭に格納されている“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”コマンドセットを、チップ１００に出力する。

図８に示すように、チップ１００は“レディ”状態において、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”コマンドセットとして“ＹＹｈ”コマンド及び“６０ｈ”コマンドを順に受信し、その後３サイクルのロウアドレスを受信する。

そして、チップ１００は“Ｄ０ｈ”コマンドが入力されると、１回目のオートサスペンド消去（ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１）動作を実行し、“ビジー状態”となる。

図９を用いて、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作の具体例について説明する。

[時刻“Ｔｂ０”]
図９に示すように、チップ１００のシーケンサ１２０は、“Ｄ０ｈ”コマンドを受信すると、“Ｔｂ０”から期間“ｄＴ１”の間、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作を実行する。期間“ｄＴ１”に関しては、例えばサイクル数等であり、例えばシーケンサ１２０がカウントしても良いし、チップ１００内にカウンタを設けて、そのカウンタにカウントさせても良い。期間“ｄＴ１”はチップ１００毎に予め設定されていても良いし、ユーザ等が任意に設定しても良い。

[時刻“Ｔｂ２”]
時刻“Ｔｂ０”から期間“ｄＴ１”が経過した時刻“Ｔｂ２”において、シーケンサ１２０はウェル配線ＣＰＷＥＬＬへ電圧“Ｖｅｒａ３”を印加している途中である。

ところで、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”では、ウェル配線ＣＰＷＥＬＬ及び選択セレクトゲート線ＳＧＳ（ｓｅｌ）に所定の電圧を印加する期間が決められている。例えば、シーケンサ１２０は、時刻Ｔｂ１〜時刻Ｔｂ３の期間、ウェル配線ＣＰＷＥＬＬへ電圧“Ｖｅｒａ３”を印加するように設定されている。

そこで、シーケンサ１２０は、時刻“Ｔｂ３”まで、ウェル配線ＣＰＷＥＬＬに電圧“Ｖｅｒａ３”を、選択セレクトゲート線ＳＧＳ（ｓｅｌ）に電圧“Ｖｅｒａｇ３”を印加する。

[時刻“Ｔｂ３”]
時刻“Ｔｂ３”から時刻“Ｔｂ４”にかけて、シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬ、及び選択セレクトゲート線ＳＧＳ（ｓｅｌ）の電位を電圧“ＶＳＳ”まで降圧させる。

これにより、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作が終了する。本例では、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作は、前述した“Ｅｒａｓｅ１”の途中までの動作となる。

そして、チップ１００は“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１（Ｅｒａｓｅ１）”動作が終了すると“レディ状態”となる。

図７及び図８に示すように、バンクコントローラ２４２は、チップ１００が“レディ状態”となると、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”コマンドセットの次にセットされた“ＲＥＡＤ１”コマンドセットをチップ１００に供給する。

チップ１００は“ＲＥＡＤ１”コマンドセットの“００ｈ”コマンドを受信し、その後５サイクルでカラムアドレス及びロウアドレスを受信する。そして、チップ１００は“３０ｈ”を受信すると“ビジー状態”となり、１回目のリード（ＲＥＡＤ１）動作を実行する。

チップ１００のシーケンサ１２０は、“３０ｈ”コマンドを受信すると、図９の時刻“Ｔｂ４”から時刻“Ｔｂ５”までの間、“ＲＥＡＤ１”動作を実行する。そして、チップ１００はデータを出力し、“ＲＥＡＤ１”動作が終了すると、“レディ状態”となる。

バンクコントローラ２４２は、チップ１００が“レディ状態”となると、“ＲＥＡＤ１”コマンドセットの次にセットされた“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ２”コマンドセットをチップ１００に供給する。

図８に示すように、チップ１００は“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ２”コマンドセットとして、“ＸＸｈ”コマンド及び“６０ｈ”コマンドを受信し、その後３サイクルのロウアドレスを受信する。“ＸＸｈ”コマンドは、データ消去動作を継続させることを意味するレジュームコマンドである。チップ１００は“ＸＸｈ”コマンドを受信すると、データ消去動作の続きを行う。

チップ１００は“Ｄ０ｈ”コマンドを受信すると、“ビジー状態”となり、チップ１００は、２回目のオートサスペンド消去（ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ２）動作、つまりチップ１００は“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作の続きを行う。

[時刻“Ｔｂ５”]
チップ１００のシーケンサ１２０は、“Ｄ０ｈ”コマンドを受信すると、図９の時刻“Ｔｂ５”から“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ２（Ｅｒａｓｅ１）”動作を実行する。

ここで、時刻“Ｔｂ５”から期間“ｄＴ１”が経過した時点で、シーケンサ１２０はウェル配線ＣＰＷＥＬＬへ電圧“Ｖｅｒａ６”を印加している途中である。例えば、シーケンサ１２０は、時刻Ｔｂ６〜時刻Ｔｂ８の期間、ウェル配線ＣＰＷＥＬＬへ電圧“Ｖｅｒａ６”を印加するように設定されている。

そこで、シーケンサ１２０は、時刻“Ｔｂ８”まで、ウェル配線ＣＰＷＥＬＬに電圧“Ｖｅｒａ６”を、選択セレクトゲート線ＳＧＳ（ｓｅｌ）に電圧“Ｖｅｒａｇ６”を印加する。

[時刻“Ｔｂ８”]
時刻“Ｔｂ８”から時刻“Ｔｂ９”にかけて、シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬ、及び選択セレクトゲート線ＳＧＳ（ｓｅｌ）の電位を、電圧“ＶＳＳ”に降圧させる。

これにより、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ２（Ｅｒａｓｅ１）”が終了する。そして、チップ１００は“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ２（Ｅｒａｓｅ１）”が終了すると、“レディ状態”となる。

図７及び図８に示すように、バンクコントローラ２４２は、チップ１００が“レディ状態”となると、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ２”コマンドセットの次にセットされた“ＲＥＡＤ２”コマンドセットをチップ１００に供給する。

チップ１００に“ＲＥＡＤ２”コマンドセットの“００ｈ”コマンドが入力され、その後５サイクルでカラムアドレス及びロウアドレスが入力される。そして、チップ１００は“３０ｈ”が入力されると、“ビジー状態”となり、チップ１００は２回目のリード（ＲＥＡＤ２）動作を実行する。

チップ１００のシーケンサ１２０は、“３０ｈ”コマンドを受信すると、図９の時刻“Ｔｂ９”から時刻“Ｔｂ１０”までの間、“ＲＥＡＤ２”動作を実行する。

そして、チップ１００は“ＲＥＡＤ２”動作が終了すると、“レディ状態”となる。

“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ３”動作、“ＲＥＡＤ３”動作、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ４”動作、及び“ＲＥＡＤ４”動作は、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作、及び“ＲＥＡＤ１”動作で説明した方法と同様に実行される。

バンクコントローラ２４２は、チップ１００が“レディ状態”となると、“ＲＥＡＤ４”コマンドセットの次にセットされた“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ５”コマンドセットをチップ１００に供給する。

図８に示すように、チップ１００は“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ５”コマンドセットとして、“ＸＸｈ”コマンド及び“６０ｈ”コマンドを受信し、その後３サイクルのロウアドレスを受信する。

[時刻“Ｔｂ１８”]
シーケンサ１２０は、時刻“Ｔｂ１６”の時点でＯＥＣがインクリメントする。ＯＥＣは、“Ｅｒａｓｅ”動作が終了するとインクリメントされる。シーケンサ１２０は、“Ｅｒａｓｅ１”動作が完了したか否かを判定するため、“Ｅｒａｓｅｖｅｒｉｆｙ１”動作を行う。そこで、チップ１００のシーケンサ１２０は、“Ｄ０ｈ”コマンドを受信すると、図１０の時刻“Ｔｂ１８”から１回目の消去ベリファイ（Ｅｒａｓｅｖｅｒｉｆｙ１）動作を開始する。“Ｅｒａｓｅｖｅｒｉｆｙ１”動作でパスとなる場合は、対応する消去領域に関する消去動作が終了となる。

本例では、“Ｅｒａｓｅｖｅｒｉｆｙ１“動作でフェイルとなる場合を説明する。”Ｅｒａｓｅｖｅｒｉｆｙ１“動作でフェイルとなる場合、チップ１００は、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ４”動作の続きを行う。つまり、シーケンサ１２０は、少なくとも図１０の時刻“Ｔｂ１８”から期間“ｄＴ１”が経過するまで、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ５”動作を実行する。また、”Ｅｒａｓｅｖｅｒｉｆｙ１“動作でフェイルとなる場合、チップ１００は、その旨をコントローラ２０に供給しても良い。

図１０に示すように、時刻“Ｔｂ１８”から期間“ｄＴ１”が経過した時点で、ウェル配線ＣＰＷＥＬＬへ電圧“Ｖｅｒａ１０”の印加の途中である。例えば、シーケンサ１２０は、時刻“Ｔｂ２０”〜時刻“Ｔｂ２２”の期間、ウェル配線ＣＰＷＥＬＬへ電圧“Ｖｅｒａ１０”を印加するように設定されている。

そこで、シーケンサ１２０は、時刻“Ｔｂ２２”まで、ウェル配線ＣＰＷＥＬＬに電圧“Ｖｅｒａ１０”を、選択セレクトゲート線ＳＧＳ（ｓｅｌ）に電圧“Ｖｅｒａｇ１０”を印加する。

[時刻“Ｔｂ２２”]
時刻“Ｔｂ２２”から時刻“Ｔｂ２３”にかけて、シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬ、及び選択セレクトゲート線ＳＧＳ（ｓｅｌ）に電圧“ＶＳＳ”を印加する。

これにより、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ５”動作が終了する。

そして、チップ１００は“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ５”動作が終了すると、“レディ状態”となる。
“ＲＥＡＤ５”動作、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ６”動作は、“ＲＥＡＤ４”動作、及び“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ５”動作で説明した方法と同様の方法で実行される。また、同一の消去領域に関して “ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅＡ”（Ａは７以上の整数）動作が継続される場合は、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ５”動作と同様の方法で行う。

例えば、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作を開始する時刻、または再開する時刻“ＴｂＢ”（Ｂは整数）から期間“ｄＴ１”が経過した時点で、“Ｅｒａｓｅ”動作の終了中である場合がある。このような場合、シーケンサ１２０は“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作を終了する。

一方で、時刻“ＴｂＢ”から期間“ｄＴ１”が経過した時点で、シーケンサ１２０がウェル配線ＣＰＷＥＬＬへ電圧“Ｖｅｒａｘ”（ｘは整数）を印加している途中である場合がある。この場合には、シーケンサ１２０は、電圧“Ｖｅｒａｘ”を印加する為に予め設定された期間“Ｔｅｒａｙ”または“Ｔｅｒａｙ＿ｚ”（ｙ及びｚは整数）の間、電圧“Ｖｅｒａｘ”を印加する。そして、その後シーケンサ１２０は“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作を終了する。本実施形態においては、以上のようにして“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作が行われる。

“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅＡ”動作における、中断直前の印加電圧“Ｖｅｒａｘ”は、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅＡ＋１”動作における、最初の印加電圧“Ｖｅｒａｘ＋１”よりも低い。“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅＡ”動作は第１コマンドに基づいて実行され、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅＡ＋１”動作は第２コマンド（第１コマンドの後に入力されるコマンド）に基づいて実行される。

本例では、一例として、チップ１００（０＿０）にて実行されるオートサスペンド消去動作について説明したが、その他のチップ１００でも同様の動作が行われる。

＜１−３＞効果
上述した実施形態によれば、チップ１００は、オートサスペンド消去動作を行う際、少なとも予め決めた期間“ｄＴ１”まで、ウェル配線ＣＰＷＥＬＬに電圧“Ｖｅｒａｘ”を印加する。また、期間“ｄＴ１”の経過時点でウェル配線ＣＰＷＥＬＬに電圧“Ｖｅｒａｘ”を印加している最中である場合がある。この場合、チップ１００は、ウェル配線ＣＰＷＥＬＬに電圧“Ｖｅｒａｘ”を印加するように設定された所定の期間、ウェル配線ＣＰＷＥＬＬに電圧“Ｖｅｒａｘ”を印加する。

ここで、上述した実施形態の効果を説明する為に、比較例について説明する。比較例に係るチップ１００は、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作の開始時から予め決めた期間“ｄＴ１”が経過するまで、ウェル配線ＣＰＷＥＬＬに電圧“Ｖｅｒａｘ”を印加する。比較例に係るチップ１００は、期間“ｄＴ１”の経過時点でウェル配線ＣＰＷＥＬＬに電圧“Ｖｅｒａｘ”を印加している最中である場合がある。この場合、比較例に係るチップ１００は、ウェル配線ＣＰＷＥＬＬに電圧“Ｖｅｒａｘ”を所定の期間印加せずに、即時に電圧“ＶＳＳ”に降圧させる。

比較例に係るチップ１００は、ウェル配線ＣＰＷＥＬＬに対する電圧“Ｖｅｒａｘ”の印加が中断された場合は、再度、ウェル配線ＣＰＷＥＬＬに電圧“Ｖｅｒａｘ”を所定の期間、印加する様に構成されている。

図１１を用いて、比較例に係る具体例について説明する。図１１に示すように、比較例に係るチップ１００は、ウェル配線ＣＰＷＥＬＬに対して、電圧“Ｖｅｒａ３”を期間“Ｔｅｒａｄ１＿３”（Ｔｅｒａ１＿３＝Ｔｅｒａｄ１＿３＋Ｔｅｒａｅ１＿３）だけ印加する事がある。ところで、比較例に係るチップ１００は、電圧“Ｖｅｒａ３”をＴｅｒａ１＿３だけ印加するように設定されている。そのため、比較例に係るチップ１００は、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ２”動作を実行する場合、ウェル配線ＣＰＷＥＬＬに対して、途中まで印加した電圧“Ｖｅｒａ３”を、所定の期間“Ｔｅｒａ１＿３”の間、印加しなおす。このように、同じ電圧を印加することを、「再印加」等とも称す。

この場合、比較例に係るチップ１００は、ウェル配線ＣＰＷＥＬＬに対して、電圧“Ｖｅｒａ３”を期間“Ｔｅｒａｄ１＿３”だけ余分に印加していることとなる。つまり、比較例に係るチップ１００の場合、メモリセルトランジスタＭＴ等に対して、余分に電圧を印加することとなってしまう。このような、再印加が繰り返し行われる事により、メモリセルトランジスタＭＴの劣化を促進してしまう可能性がある。

しかしながら、上述した実施形態によれば、チップ１００は、ウェル配線ＣＰＷＥＬＬに対して、電圧“Ｖｅｒａ３”を印加している最中に、期間“ｄＴ１”が経過してしまったとしても、電圧“Ｖｅｒａ３”を最後まで印加する。その結果、チップ１００は、ウェル配線ＣＰＷＥＬＬに対して、電圧“Ｖｅｒａ３”を再度印加する必要がなくなる。

そのため、メモリセルトランジスタＭＴの劣化を抑制し、その結果、チップ１００において、ライト／イレース回数を保障することが可能となる。

上述した実施形態の効果を説明するため、平面ＮＡＮＤ型フラッシュメモリと、上述した実施形態のチップ１００と、の差異について説明する。

図１２（ａ）に示すように、平面ＮＡＮＤ型フラッシュメモリでは、“Ｅｒａｓｅ”動作時間と、“Ｅｒａｓｅｖｅｒｉｆｙ”動作時間と、は固定である。そのため、平面ＮＡＮＤ型フラッシュメモリを制御するコントローラは、再印加動作が発生しないように、“Ｅｒａｓｅ”動作を中断できる。例えば、平面ＮＡＮＤ型フラッシュメモリを制御するコントローラは、図中の時刻Ｔｅ１〜Ｔｅ５のタイミングで“Ｅｒａｓｅ”動作を中断すれば、再印加動作は発生しない。

一方で、上述した実施形態にかかるチップ１００は、“Ｅｒａｓｅ”動作時間と、“Ｅｒａｓｅｖｅｒｉｆｙ”動作時間と、は固定ではない。上述したチップ１００では、例えば、ブロックに対して“Ｅｒａｓｅ”動作を行い、その後ストリングユニットＳＵ毎に“Ｅｒａｓｅｖｅｒｉｆｙ”動作を行う。

図１２（ｂ）、及び図１２（ｃ）を用いて具体的な場合について説明する。ここでは、４つのストリングユニット（ＳＵ０〜ＳＵ３）に対して一括で“Ｅｒａｓｅ”動作を行い、４つのストリングユニット（ＳＵ０〜ＳＵ３）に対して順に“Ｅｒａｓｅｖｅｒｉｆｙ”動作を行う場合について説明する。

図１２（ｂ）に示すように、チップ１００は、ストリングユニットＳＵ０に対する“Ｅｒａｓｅｖｅｒｉｆｙ”動作の結果、“フェイル”と判定した時点で“Ｅｒａｓｅ”動作を行う。そして、４本のストリングユニット（ＳＵ０〜ＳＵ３）に対して順に“Ｅｒａｓｅｖｅｒｉｆｙ”動作を行い、全てのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）が“パス”となる。この場合、図中の時刻Ｔｆ１〜Ｔｆ６のタイミングで“Ｅｒａｓｅ”動作を中断すれば、再印加動作は発生しない。

一方で、図１２（ｃ）に示すように、チップ１００は、ストリングユニットＳＵ３に対する“Ｅｒａｓｅｖｅｒｉｆｙ”動作の結果、“フェイル”と判定した時点で“Ｅｒａｓｅ”動作を行う。この場合、図中の時刻Ｔｆ１、Ｔｆ２、Ｔｆ７〜Ｔｆ１０のタイミングでデータ消去動作を中断すれば、再印加動作は発生しない。

以上のように、“Ｅｒａｓｅ”動作、及び“Ｅｒａｓｅｖｅｒｉｆｙ”動作の実行タイミングは、４つのストリングユニット（ＳＵ０〜ＳＵ３）における“Ｅｒａｓｅｖｅｒｉｆｙ”動作の結果によって変動する。そのため、上述した実施形態に係るコントローラ２０は、どのタイミングで“Ｅｒａｓｅ”動作を中断すれば、再印加動作が発生しないかが判断できない。

そこで、上述した実施形態のように、所定の時間ごとに“Ｅｒａｓｅ”動作を中断させ、且つ再印加動作が発生しないように決まった時間だけ電圧印加動作を行うことにより、再印加動作を抑制することが可能となる。

＜１−４＞変形例
第１実施形態の変形例について説明する。図８に示すように、第１実施形態において、コントローラ２０は、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作を再開する度に、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”コマンドセットをチップ１００に入力していた。

しかしながら、リードコマンドセットに、レジューム用のコマンド“Ｚ０ｈ”が組み込まれても良い。例えば図１３に示すように、シーケンサ１２０は、コマンド“Ｚ０ｈ”を受信すると、リード動作を完了した後、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”コマンドを受信せずに“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作を再開する。

ここで、リードコマンドセットにレジューム用のコマンド“Ｚ０ｈ”が組み込まれる場合について説明したが、これに限らない。レジューム用のコマンド“Ｚ０ｈ”は、種々のコマンドセットに組み込むことが可能である。

＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、一定の時間以内に“Ｅｒａｓｅ”動作を中断する方法について説明する。尚、第２実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る記憶装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から類推可能な事項についての説明は省略する。

＜２−１＞概要
本実施形態においては、チップ１００は、指定されたタイミングに基づいて“Ｅｒａｓｅ”動作を中断する。本実施形態では、中断するタイミングを指定する中断ポイントテーブルがレジスタ１０４に記憶されている。

＜２−２＞データ消去動作
＜２−２−１＞中断ポイントテーブル
図１４を用いて、レジスタ１０４に記憶される中断ポイントテーブルの一例について説明する。図１４に示す中断ポイントテーブルは、中断ポイントＳＰと、ＯＥＣ、ＯＰＣ、及びＥＶＦＹと、の関係を示している。中断ポイントＳＰは、“Ｅｒａｓｅ”動作を中断するタイミングを規定する。チップ１００は、データ消去動作の際、中断ポイントＳＰ１から順にデータ消去動作を中断する。ＥＶＦＹは、“Ｅｒａｓｅｖｅｒｉｆｙ”動作を行うか否かを決めるフラグ値である。例えば、ＥＶＦＹが“０”である場合は、“Ｅｒａｓｅｖｅｒｉｆｙ”動作を行わず、ＥＶＦＹが“１”である場合は、“Ｅｒａｓｅｖｅｒｉｆｙ”動作を行う。

図１４に示す中断ポイントテーブルは、所定の期間“ｄＴ２”以内に、チップ１００が“レディ”状態に戻る為に必要な条件が記憶されている。つまり、各中断ポイントＳＰ間の期間は、所定の期間“ｄＴ２”よりも短い。

＜２−２−２＞消去波形
図１４、図１５及び図１６を用いて、データ消去動作の中断方法の具体例について説明する。図１４に示すように、データ消去動作時において、シーケンサ１２０は、中断ポイントＳＰ１でデータ消去動作を中断する。

具体的には、まずシーケンサ１２０は、中断ポイントテーブルの中断ポイントＳＰ１に関連する情報を読み出す。シーケンサ１２０は、中断ポイントＳＰ１に関連する情報として、ＯＥＣが“０”、ＯＰＣが“３”、且つＥＶＦＹが“０”という情報を取得する。この情報は、“Ｅｒａｓｅｖｅｒｉｆｙ”動作は行わないで、ＯＥＣが“０”、且つＯＰＣが“３”の場合にデータ消去動作を中断する、という意味である。シーケンサ１２０は、図１５に示すように、取得した中断ポイントＳＰ１に関連する情報に基づいて、データ消去動作を中断する。これにより、図１５に示すように、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作を開始する時刻“Ｔｈ０”から期間“ｄＴ２”が経過するまでに、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作が終了している。
シーケンサ１２０は、データ消去動作を再開する時、中断ポイントテーブルの中断ポイントＳＰ２に関連する情報を読み出す。シーケンサ１２０は、図１５に示すように、取得した中断ポイントＳＰ２に関連する情報に基づいて、データ消去動作を中断する。これにより、図１５に示すように、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ２”動作を開始する時刻“Ｔｈ４”から期間“ｄＴ２”が経過するまでに、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ２”動作が終了している。
シーケンサ１２０は、データ消去動作を再開する時、中断ポイントテーブルの中断ポイントＳＰ３に関連する情報を読み出す。シーケンサ１２０は、図１５に示すように、取得した中断ポイントＳＰ３に関連する情報に基づいて、データ消去動作を中断する。これにより、図１５に示すように、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ３”動作を開始する時刻“Ｔｈ８”から期間“ｄＴ２”が経過するまでに、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ３”動作が終了している。
シーケンサ１２０は、データ消去動作を再開する時、中断ポイントテーブルの中断ポイントＳＰ４に関連する情報を読み出す。シーケンサ１２０は、図１５に示すように、取得した中断ポイントＳＰ４に関連する情報に基づいて、データ消去動作を中断する。これにより、図１５に示すように、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ４”動作を開始する時刻“Ｔｈ１２”から期間“ｄＴ２”が経過するまでに、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ４”動作が終了している。
シーケンサ１２０は、データ消去動作を再開する時、中断ポイントテーブルの中断ポイントＳＰ５に関連する情報を読み出す。シーケンサ１２０は、図１６に示すように、取得した中断ポイントＳＰ５に関連する情報に基づいて、データ消去動作を中断する。これにより、図１６に示すように、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ５”動作を開始する時刻“Ｔｈ１６”から期間“ｄＴ２”が経過するまでに、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ５”動作が終了している。
シーケンサ１２０は、データ消去動作を再開する時、中断ポイントテーブルの中断ポイントＳＰ６に関連する情報を読み出す。シーケンサ１２０は、図１６に示すように、取得した中断ポイントＳＰ６に関連する情報に基づいて、データ消去動作を中断する。これにより、図１６に示すように、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ６”動作を開始する時刻“Ｔｈ２１”から期間“ｄＴ２”が経過するまでに、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ６”動作が終了している。
以上のように、シーケンサ１２０は、データ消去動作を再開する度に、中断ポイントテーブルに基づき中断ポイントＳＰを繰り上げながらデータ消去動作を中断していく。

なお、上記中断ポイントテーブルは、メモリセルアレイ１１０内に記憶されていても良いし、外部から供給されても良い。本例では、中断ポイントテーブルの一例について説明したが、中断ポイントテーブルの種類はこれに限らない。例えば、所定の時間ごとに中断ポイントテーブルが用意されている。また、中断ポイントチップ１００毎に異なる中断ポイントテーブルが記憶されても良い。チップ１００毎に異なる中断ポイントテーブルが記憶されている場合、チップ１００毎に、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作に要する時間が異なる。

＜２−３＞効果
上述した実施形態によれば、中断ポイントテーブルを用いてデータ消去動作を中断することで、消去電圧の再印加を抑制することが可能となる。そのため、第１実施形態と同様の効果を得ることが可能となる。

なお、第１実施形態の変形例を第２実施形態に組み合わせることが可能である。
＜２−４＞変形例
第２実施形態の変形例について説明する。第２実施形態では、レジスタ１０４が中断ポイントテーブルを保持する場合について説明した。第２実施形態の変形例では、チップ１００（０＿０）の外部から、チップ１００（０＿０）に中断ポイントを指定する場合について説明する。

＜２−５＞コマンドシーケンス
図１７を用いて、第２実施形態の変形例に係るコマンドシーケンスについて説明する。

バンクコントローラ２４２（０＿０）（以下、簡単のため、単にバンクコントローラ２４２と記載する。）は、キュー２４３（０＿０）（以下、簡単のため、単にキュー２４３と記載する。）に格納されている“ＡｕｔｏＳｕｓｐｅｎｄｐｏｉｎｔ”コマンドセットを、チップ１００（０＿０）に入力する。

図１８に示すように、チップ１００（０＿０）（以下、簡単のため、単にチップ１００と記載する。）は“ＡｕｔｏＳｕｓｐｅｎｄｐｏｉｎｔ”コマンドセットとして、“Ｙ０ｈ”コマンドを受信し、その後４サイクルで中断ポイント情報を受信する。つまり、チップ１００は、中断ポイント情報として、中断ポイントＳＰｉ（ｉは整数）と、中断ポイントＳＰｉに対応するＯＥＣ、ＯＰＣ、及びＥＶＦＹと、を受信する。そして、チップ１００は“Ｙ１ｈ”コマンドが入力されると、“ビジー状態”となり、中断ポイント情報はレジスタ１０４に記憶される。

バンクコントローラ２４２は、複数の“ＡｕｔｏＳｕｓｐｅｎｄｐｏｉｎｔ”コマンドセットを連続して入力することができる。

また、図１８に示すように、“ＡｕｔｏＳｕｓｐｅｎｄｐｏｉｎｔ”コマンドセットを入力した後に、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”コマンドセットを続けて入力しても良い。

シーケンサ１２０は、複数の中断ポイント情報をレジスタ１０４に記憶することで、第２実施形態のような中断ポイントテーブルとして用いても良い。この場合は、バンクコントローラ２４２は、中断ポイント情報を送信する必要がなくなる。

また、バンクコントローラ２４２は、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”コマンドセットを入力する前に必ず“ＡｕｔｏＳｕｓｐｅｎｄｐｏｉｎｔ”コマンドセットを入力するような構成であっても良い。

なお、第１実施形態の変形例を第２実施形態の変形例に組み合わせることが可能である。

＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、コマンドの優先度合いに応じて、データ消去動作の中断方法を切り替える方法について説明する。尚、第３実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１、第２実施形態に係る記憶装置と同様である。従って、上述した第１、第２実施形態で説明した事項及び上述した第１、第２実施形態から類推可能な事項についての説明は省略する。

＜３−１＞記憶装置の構成について
本実施形態に係るメモリシステムを含む記憶装置の構成について、図１９を用いて説明する。

図１９に示すように記憶装置１のバンクコントローラ２４２は、第１キュー２４５及び第２キュー２４６を備えている。第１キュー２４５及び第２キュー２４６は、ＦＩＦＯ回路である。なお、第１キュー２４５には、例えば第２キュー２４６に入力されるコマンドセットよりも優先度の高いコマンドセットが入力される。バンクコントローラ２４２は、第１キュー２４５に入力されたコマンドセットを、第２キュー２４６に入力されたコマンドセットよりも先にバンクアービタ２４４に供給する。

換言すると、ホスト３から優先度が高い命令がきた場合は、第１キュー２４５に優先度が高い命令がセットされる。そして、ホスト３から優先度が低い命令がきた場合は、第２キュー２４６に優先度が低い命令がセットされる。

＜３−２＞データ消去動作の概要
第１実施形態では、“ＡｕｔｏＳｕｓｐｅｎｄＥｒａｓｅ”動作は、予め設定されている期間を経過するまで終了しない。しかし、ホスト３からの命令によっては、すぐに“ＡｕｔｏＳｕｓｐｅｎｄＥｒａｓｅ”動作を終了することが望ましい場合がある。

本実施形態に係る記憶装置１は、ホスト３から優先度が高い命令が入力された場合は、“ＡｕｔｏＳｕｓｐｅｎｄＥｒａｓｅ”動作をすぐに終了させる。そして、本実施形態に係る記憶装置１は、ホスト３から優先度が低い命令が入力された場合は、“ＡｕｔｏＳｕｓｐｅｎｄＥｒａｓｅ”動作は、すぐに終了させない。

＜３−３＞データ消去動作の具体例
以下に、本実施形態に係るデータ消去動作の具体例について説明する。以下では、一例として、チップ１００（０＿０）にて実行される“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作について説明する。

図２０に示すように、第１キュー２４５（０＿０）には、コマンドセットが入力されておらず、第２キュー２４６（０＿０）にコマンドセットが入力されている。

バンクコントローラ２４２（０＿０）（以下、簡単のため、単にバンクコントローラ２４２と記載する）は、第２キュー２４６（０＿０）（以下、簡単のため、単に第２キュー２４６と記載する）の先頭に格納されている“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”コマンドセットを、チップ１００（０＿０）（以下、簡単のため、単にチップ１００と記載する。）に出力する。

図２１に示すように、チップ１００は“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”コマンドセットとして、“ＹＹｈ”コマンド及び“６０ｈ”コマンドを順に受信し、その後３サイクルのロウアドレスを受信する。

そして、チップ１００は“Ｄ０ｈ”コマンドが入力されると、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作を実行し、“ビジー状態”となる。

チップ１００のシーケンサ１２０は、“Ｄ０ｈ”コマンドを受信すると、図２２の時刻“Ｔｉ０”から期間“ｄＴ１”の間、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作を実行する。

図２３に示すように、チップ１００が“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作を行っている間に第１キュー２４５（０＿０）（以下、簡単のため、単に第１キュー２４５と記載する）に“ＲＥＡＤ”コマンド（“ＳＲＥＡＤ”と記載）が入力される。

バンクコントローラ２４２は、第１キュー２４５の先頭に格納されている“ＳＲＥＡＤ１”コマンドセットを、チップ１００に出力する。

図２１に示すように、チップ１００は“ＳＲＥＡＤ１”コマンドセットとして、“ＦＦｈ”コマンドを受信する。チップ１００は、“ＦＦｈ”コマンドを受信すると、処理中の動作（“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作）をすぐに止める。

これにより図２２に示すように、シーケンサ１２０は、ウェル配線ＣＰＷＥＬＬに対する電圧“Ｖｅｒａｘ”の印加を、即時に中断する。

チップ１００は、ウェル配線ＣＰＷＥＬＬに対して、電圧“Ｖｅｒａ３”を所定の期間“Ｔｅｒａ１＿３”だけ印加するように構成されている。しかしながら、本例では、チップ１００は、ウェル配線ＣＰＷＥＬＬに対して、電圧“Ｖｅｒａ３”を所定の期間“Ｔｅｒａ１＿３”だけ印加してない。そのため、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ２”動作を行う際、チップ１００は、ウェル配線ＣＰＷＥＬＬに対して、電圧“Ｖｅｒａ３”を所定の期間“Ｔｅｒａ１＿３”だけ印加しなおす。

これにより、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作が終了する。本例では、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作は、上述した“Ｅｒａｓｅ１”の途中までの動作となる。

図２１に示すように、チップ１００は“ＳＲＥＡＤ１”コマンドセットの“００ｈ”コマンドを受信し、その後５サイクルでカラムアドレス及びロウアドレスを受信する。そして、チップ１００は“３０ｈ”を受信すると“ビジー状態”となり、“ＳＲＥＡＤ１”動作を実行する。

チップ１００のシーケンサ１２０は、“３０ｈ”コマンドを受信すると、図２２の時刻“Ｔｉ５”から時刻“Ｔｉ６”までの間、“ＳＲＥＡＤ１”動作を実行する。そして、チップ１００は“ＳＲＥＡＤ１”動作を終了すると、“レディ状態”となる。

バンクコントローラ２４２は、チップ１００が“レディ状態”となり、第１キュー２４５にコマンドセットが入力されていない場合は、第２キュー２４６の“ＲＥＡＤ１”コマンドセットをチップ１００に供給する。

図２１に示すように、チップ１００は“ＲＥＡＤ１”コマンドセットの“００ｈ”コマンドを受信し、その後５サイクルでカラムアドレス及びロウアドレスを受信する。そして、チップ１００は“３０ｈ”を受信すると“ビジー状態”となり、“ＲＥＡＤ１”動作を実行する。

チップ１００のシーケンサ１２０は、“３０ｈ”コマンドを受信すると、図２２の時刻“Ｔｉ６”から時刻“Ｔｉ７”までの間、“ＲＥＡＤ１”動作を実行する。そして、チップ１００は“ＲＥＡＤ１”動作を終了すると、“レディ状態”となる。

バンクコントローラ２４２は、チップ１００が“レディ状態”となり、第１キュー２４５にコマンドセットが入力されていない場合は、第２キュー２４６の“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ２”コマンドセットをチップ１００に供給する。第１キュー２４５にコマンドセットが入力されない限りは、チップ１００は、第１実施形態で説明した動作と同様の動作を行う。

＜３−４＞効果
上述した実施形態によれば、コマンドの優先度に基づいて、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作を、即時に中断したり、即時に中断しなかったりしている。

これにより、メモリセルトランジスタＭＴの劣化を抑制しつつ、 “ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作を即時に中断することにより、処理速度の低減を抑制することが可能となっている。

なお、第１実施形態の変形例を第３実施形態に組み合わせることが可能である。

＜３−５＞第３実施形態の変形例
第３実施形態の変形例について説明する。

＜３−５−１＞概要
本変形例では、中断コマンドとして“ＦＦｈ”コマンドと、“ＸＹｈ”コマンドと、が用意される。“ＦＦｈ”コマンドは第３実施形態で説明したように、ホスト３から優先度が高い命令を受信したときに、コントローラ２０がチップ１００に発行する。チップ１００は、“ＦＦｈ”コマンドを受信すると、動作中の“Ｅｒａｓｅ”動作を即座に中断する。“ＸＹｈ”コマンドは、ホスト３から優先度が低い命令を受信したときに、コントローラ２０がチップ１００に発行する。チップ１００は、“ＸＹｈ”コマンドを受信すると、再印加が発生しない時点まで“Ｅｒａｓｅ”動作を行ってから“Ｅｒａｓｅ”動作を中断する。

本変形例では、ホスト３からの命令によって、この２種類の中断コマンドを使い分ける場合について説明する。

＜３−５−２＞具体例
以下に、本変形例に係るデータ消去動作の具体例について説明する。

図２４に示すように、チップ１００は“Ｅｒａｓｅ１”コマンドセットとして、“６０ｈ”コマンドを受信し、その後３サイクルのロウアドレスを受信する。

そして、チップ１００は“Ｄ０ｈ”コマンドが入力されると、“Ｅｒａｓｅ１”動作を実行し、“ビジー状態”となる。

チップ１００のシーケンサ１２０は、“Ｄ０ｈ”コマンドを受信すると、図２５の時刻“Ｔｊ０”から“Ｅｒａｓｅ１”動作を実行する。

“Ｅｒａｓｅ１”動作を行っている間に、ホスト３から優先度の高い命令（例えば“ＲＥＡＤ”）がコントローラ２０に要求されることがある。その場合、コントローラ２０は、図２４に示すように、チップ１００が“Ｅｒａｓｅ１”動作を行っている間（例えば図２５の時刻Ｔｊ１〜時刻Ｔｊ２の間）に、“ＦＦｈ”コマンドを発行する。

図２５に示すように、チップ１００は、“ＦＦｈ”コマンドを受信すると、即座に“Ｅｒａｓｅ１”動作を中断する。

そして、コントローラ２０は、チップ１００に、“ＲＥＡＤ”コマンドセットを出力する。図２４に示すように、チップ１００は“ＲＥＡＤ１”コマンドセットの“００ｈ”コマンドを受信し、その後５サイクルでカラムアドレス及びロウアドレスを受信する。そして、チップ１００は“３０ｈ”を受信すると“ビジー状態”となり、“ＲＥＡＤ１”動作を実行する。そして、チップ１００は“ＲＥＡＤ１”動作を終了すると、“レディ状態”となる。

チップ１００が“レディ状態”となり、ホスト３からデータ消去動作以外の命令がコントローラ２０に要求されていない場合、コントローラ２０は、チップ１００に対して、“Ｅｒａｓｅ１”動作の続きを行う。本例では、“Ｅｒａｓｅ１”動作に続くデータ消去動作をサスペンド消去（Ｓｕｓｐｅｎｄｅｒａｓｅ）動作と称す。

図２５に示すように、“Ｅｒａｓｅ１”動作において、チップ１００は、ウェル配線ＣＰＷＥＬＬに対して、電圧“Ｖｅｒａ３”を所定の期間“Ｔｅｒａ１＿３”だけ印加していない。

そのため、チップ１００は、“Ｅｒａｓｅ１”動作に続く“Ｓｕｓｐｅｎｄｅｒａｓｅ１”動作においては、ウェル配線ＣＰＷＥＬＬに対する電圧“Ｖｅｒａ３”の印加動作から“Ｅｒａｓｅ”動作を再開する。

“Ｓｕｓｐｅｎｄｅｒａｓｅ１”動作を行っている間に、ホスト３から優先度の低い命令（例えば“ＲＥＡＤ”）がコントローラ２０に要求されることがある。その場合、コントローラ２０は、図２４に示すように、チップ１００が“Ｓｕｓｐｅｎｄｅｒａｓｅ１”動作を行っている間（例えば図２５の時刻Ｔｊ７〜時刻Ｔｊ８の間）に、“ＸＹｈ”コマンドを発行する。

図２５に示すように、チップ１００は、“ＸＹｈ”コマンドを受信すると、再印加動作が発生しない時刻Ｔｊ９まで“Ｓｕｓｐｅｎｄｅｒａｓｅ１”動作を行ってから、“Ｓｕｓｐｅｎｄｅｒａｓｅ１”動作を中断する。チップ１００は、時刻Ｔｊ９まで“Ｓｕｓｐｅｎｄｅｒａｓｅ１”動作を行う事により、ＯＰＣをインクリメントする。

そして、コントローラ２０は、チップ１００に、“ＲＥＡＤ”コマンドセットを出力する。図２４に示すように、チップ１００は“ＲＥＡＤ２”コマンドセットの“００ｈ”コマンドを受信し、その後５サイクルでカラムアドレス及びロウアドレスを受信する。そして、チップ１００は“３０ｈ”を受信すると“ビジー状態”となり、“ＲＥＡＤ２”動作を実行する。そして、チップ１００は“ＲＥＡＤ２”動作を終了すると、“レディ状態”となる。

チップ１００が“レディ状態”となり、ホスト３からデータ消去動作以外の命令がコントローラ２０に要求されていない場合、コントローラ２０は、チップ１００に対して、“Ｓｕｓｐｅｎｄｅｒａｓｅ１”動作の続きを行う。

図２５に示すように、“Ｓｕｓｐｅｎｄｅｒａｓｅ１”動作において、チップ１００は、ウェル配線ＣＰＷＥＬＬに対して、電圧“Ｖｅｒａ５”を所定の期間“Ｔｅｒａ１＿５”だけ印加している。

そのため、チップ１００は、“Ｓｕｓｐｅｎｄｅｒａｓｅ１”動作に続く“Ｓｕｓｐｅｎｄｅｒａｓｅ２”動作においては、ウェル配線ＣＰＷＥＬＬに対する電圧“Ｖｅｒａ６（Ｖｅｒａ６＞Ｖｅｒａ５）”の印加動作から“Ｅｒａｓｅ”動作を再開する。

＜３−５−３＞効果
以上のように、チップ１００は“ＦＦｈ”コマンドを受信すると、“Ｅｒａｓｅ”動作を即座に中断できる。しかし、“ＦＦｈ”コマンドを受信した後の“Ｅｒａｓｅ”動作は、再印加動作となる可能性がある。一方で、チップ１００は“ＸＹｈ”コマンドを受信すると、ＯＰＣをインクリメントするまで“Ｅｒａｓｅ”動作を行う。そのため、“ＦＦｈ”コマンドを受信した場合と比較して、中断するまでに時間を要するが、再印加動作は発生しない。

これにより、第３実施形態と同様の効果を得ることができる。そして、本変形例は、上述した各実施形態と組み合わせても良い。

＜４＞第４実施形態
第４実施形態について説明する。第４実施形態では、ＯＰＣをカウントするためのカウンタを新たに設ける場合について説明する。尚、第４実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１〜第３実施形態に係る記憶装置と同様である。従って、上述した第１〜第３実施形態で説明した事項及び上述した第１〜第３実施形態から類推可能な事項についての説明は省略する。

＜４−１＞第４実施形態の概要
図１１を用いて説明したように、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作中において、ウェル配線ＣＰＷＥＬＬに対して、所定の電圧“Ｖｅｒａｘ”の印加が完了する前に “ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作が中断される場合、再印加動作が生じてしまう。チップ１００は、電圧“Ｖｅｒａｘ”を所定の期間印加したか否かをＯＰＣの値で判断している。つまり、ＯＰＣがインクリメントされない限りは、再印加が繰り返されてしまう。

そこで、本実施形態では、ＯＰＣをカウントするためのカウンタが設けられる。このカウンタは、チップ１００内に設けられても良いし、シーケンサ１２０がカウンタとして機能しても良い。カウンタは、例えば受信するデータストローブ信号ＤＱＳ及びＢＤＱＳに基づいてカウントを行う。

カウンタは、電圧“Ｖｅｒａｘ”の印加動作が開始されるとカウントを開始する。カウンタは、“０”から“ｍ−１”（ｍは整数）までカウントを行う（図２６（ｂ）等を参照）。そして、カウンタが“ｍ−１”までカウントすると、シーケンサ１２０は、ＯＰＣをインクリメントする。

＜４−２＞具体例
ここで、所定の電圧“Ｖｅｒａｘ”の印加が完了する前に“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作が中断される場合における、第４実施形態にかかるチップ１００の動作例について説明する。

図２６に示すように、シーケンサ１２０がウェル配線ＣＰＷＥＬＬに対して、電圧“Ｖｅｒａ３”を印加している途中で“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作が中断される。カウンタは、電圧“Ｖｅｒａ３”の印加が中止された時点で、カウントを停止する。図２６（ｃ）に示すように、本例では電圧“Ｖｅｒａ３”の印加が中止される時刻Ｔｃ４のタイミングでカウントを停止する。本例では、例えばカウント値が“ｎ”（ｎは整数）でカウントが停止される。カウント値“０”〜“ｎ”までの期間が、期間“Ｔｅｒａｄ１＿３”であるとする。そして、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作が再開され、シーケンサ１２０がウェル配線ＣＰＷＥＬＬに対して、電圧“Ｖｅｒａ３”の印加動作を開始すると、カウンタはカウントを再開する。具体的には、カウンタは、時刻Ｔｃ８においてカウント値“ｎ＋１”からカウントを再開する。そして、カウンタが“ｍ−１”までカウントすると、シーケンサ１２０はＯＰＣをインクリメントする。シーケンサ１２０は、ＯＰＣをインクリメントすると、ウェル配線ＣＰＷＥＬＬに対して電圧“Ｖｅｒａ４”の印加動作を開始する。例えば、カウント値“ｎ＋１”〜“ｍ−１”までの期間は期間“Ｔｅｒａｅ１＿３”であるとする。つまり、シーケンサ１２０はウェル配線ＣＰＷＥＬＬに対して電圧“Ｖｅｒａ３”を期間“Ｔｅｒａ１＿３”（＝期間“Ｔｅｒａｄ１＿３”＋期間“Ｔｅｒａｅ１＿３”）だけ印加したことになる。

ところで、本実施例では、電圧“Ｖｅｒａ１”〜電圧“Ｖｅｒａ９”の印加動作に必要な期間は同じである。そのため、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作が再開された場合、最初に印加される電圧“ＶｅｒａＣ（Ｃは整数）”の印加期間と、その後印加される電圧“ＶｅｒａＣ＋１”の印加期間とは異なる。これは、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ”動作が再開された場合、直前の“Ｅｒａｓｅ”動作における電圧“ＶｅｒａＣ”の印加動作の続きを行うため、電圧“ＶｅｒａＣ”の印加動作が短くなるからである。

図２６（ａ）で示す例では、電圧“Ｖｅｒａ３”の印加期間“Ｔｅｒａｅ１＿３”は、電圧“Ｖｅｒａ４”の印加期間“Ｔｅｒａ１＿４”よりも短い。同様に、電圧“Ｖｅｒａ３”の印加期間“Ｔｅｒａｅ１＿３”は、電圧“Ｖｅｒａ５”の印加期間“Ｔｅｒａ１＿５”よりも短い。“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ２”動作における電圧“Ｖｅｒａ３”の印加動作は、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ１”動作における電圧“Ｖｅｒａ３”の印加動作の続きを行っている。そのため、“ＡｕｔｏＳｕｓｐｅｎｄｅｒａｓｅ２”動作において、電圧“Ｖｅｒａ３”の印加動作の期間は、他の電圧“Ｖｅｒａ”の印加動作よりも短くなる。

＜４−３＞効果
上述した実施形態によれば、チップ１００は、“０”〜“ｍ−１”までカウントすることにより、ＯＰＣをインクリメントする。

図１１の比較例では、ＯＰＣがインクリメントされない限り、所定の期間“Ｔｅｒａｙ”または期間“Ｔｅｒａｙ＿ｚ”の間、電圧“Ｖｅｒａｘ”を印加する動作が繰り返されてしまう。つまり、電圧“Ｖｅｒａｘ”を印加する際、期間“Ｔｅｒａｙ”または期間“Ｔｅｒａｙ＿ｚ”が経過する前に電圧“Ｖｅｒａｘ”印加動作が中断されてしまうと、再印加動作が発生してしまう。

しかしながら、上述した実施形態によれば、期間“Ｔｅｒａｙ”または期間“Ｔｅｒａｙ＿ｚ”をｍ等分してカウントを行う。そのため、途中で電圧“Ｖｅｒａｘ”印加動作が中断されてしまっても、期間“Ｔｅｒａｙ”または期間“Ｔｅｒａｙ＿ｚ”の途中から電圧“Ｖｅｒａｘ”印加動作を始めることができる。その結果、図１１で説明した比較例のような再印加動作を抑制することが可能となる。

＜５＞第５実施形態
第５実施形態について説明する。第５実施形態では、第２実施形態で説明した中断ポイントテーブルを生成する方法について説明する。尚、第５実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１〜第４実施形態に係る記憶装置と同様である。従って、上述した第１〜第４実施形態で説明した事項及び上述した第１〜第４実施形態から類推可能な事項についての説明は省略する。

＜５−１＞概要
本例では、一例として、コントローラ２０が第２実施形態で説明した中断ポイントテーブルを生成する場合について説明する。

中断ポイントテーブルは、例えば記憶装置１が出荷される前のテスト工程時において生成される。例えばユーザは、消去動作時において、チップ１００が“ビジー”状態になってから“レディ”状態に戻るまでに許容する期間“ｄＴｉｎ”を決める。そして、コントローラ２０は、ユーザから期間“ｄＴｉｎ”を受信すると、期間“ｄＴｉｎ”以内にチップ１００が“ビジー”状態になってから“レディ”状態に戻るような中断ポイントＳＰを抽出する。つまり、期間“ｄＴｉｎ”以内に適切にデータ消去動作の中断が可能なテーブルが生成される。ユーザは、複数種類の期間“ｄＴｉｎ”について中間ポイントテーブルを生成することが可能である。以下で中断ポイントテーブルの詳細な生成方法について説明する。

＜５−２＞中断候補ポイントテーブル
図２７及び図２８を用いて、中断候補ポイントテーブルについて説明する。中断候補ポイントテーブルは、中断ポイントテーブルを生成する際に用いられる。

図２７に示すように、データ消去動作において、中断に適したタイミング（中断候補ポイントＳＰＳ）が存在する。

例えば、図２７に示すように、“Ｅｒａｓｅ”動作における電圧“Ｖｅｒａ”印加終了のタイミングと、“Ｅｒａｓｅｖｅｒｉｆｙ”動作の終了のタイミングが中断に適している。

ここで、期間について説明する。図２７に示すように、“Ｅｒａｓｅ”動作の際に電圧“ＶＳＳ”から電圧“Ｖｅｒａｘ”程度まで昇圧する期間を期間“Ｔｓ”と定義する。更に、“Ｅｒａｓｅ”動作の際に電圧“Ｖｅｒａｘ”まで昇圧し、電圧“Ｖｅｒａｘ”を維持する期間を、“Ｔｅｒａｙ”または“Ｔｅｒａｙ＿ｚ”と定義する。そして、“Ｅｒａｓｅ”動作の際に電圧“Ｖｅｒａｘ”から電圧“ＶＳＳ”まで降圧する期間を期間“Ｔｒ”と定義する。“Ｅｒａｓｅｖｅｒｉｆｙ”動作の開始から終了までの期間を“Ｔｅｖｆｙｗ”（ｗは整数）と定義する。

図２８に示すように、中断に適したタイミング（中断候補ポイントＳＰＳ）と、それを実現する為の条件（ＯＥＣ、ＯＰＣ、及びＥＶＦＹ）と、が中断候補ポイントテーブルとして登録されている。

具体的に、中断候補ポイントテーブルでは、“ｅ＿ｉｎｄｅｘ（ｓ＿ｉｎｄｅｘ）”毎に中断候補ポイント“ＳＰＳ[ｅ＿ｉｎｄｅｘ]”、期間“Ｔ[ｅ＿ｉｎｄｅｘ]”、ＯＥＣ、ＯＰＣ、及びＥＶＦＹが設定されている。

ｅ＿ｉｎｄｅｘ及びｓ＿ｉｎｄｅｘは中断候補ポイントテーブルのインデックスとなる整数変数である。ｅ＿ｉｎｄｅｘは、後述するように、“Ｅｒａｓｅ”動作の開始する中断候補ポイントあるいは再開する中断候補ポイントを示す。ｓ＿ｉｎｄｅｘは、“Ｅｒａｓｅ”動作を中断するための中断候補ポイントを示す。

図２８の中断候補ポイントテーブルに記載の「期間Ｔ」は、直前の中断候補ポイントからの経過時間を意味する。また、コントローラ２０は、図２８の中断候補ポイントテーブルに記載の「期間Ｔ」について、カッコ書きに記載の条件により、期間を加算することがある。図２８の中断候補ポイントテーブルに記載の「内部動作」は、中断候補ポイントにおける、チップ１００の動作状態を意味する。

＜５−３＞中断ポイントテーブル生成フロー
図２８と、図２９と、を用いて第２実施形態で説明した中断ポイントテーブルの基本的な生成方法について説明する。

[ステップＳ１００１]
コントローラ２０は、“ｅ＿ｉｎｄｅｘ”に初期値（図２８の場合は“１”がｅ＿ｉｎｄｅｘの初期値となる）を代入する。尚、図２８の場合は“０”はｅ＿ｉｎｄｅｘの初期値とはならない。

[ステップＳ１００２]
コントローラ２０は、“ｅ＿ｉｎｄｅｘ”が“ｅ＿ｍａｘ”（例えば、図２８の場合は“２ｔ＋９”が“ｅ＿ｍａｘ”となる）未満か否かを判定する。“ｅ＿ｍａｘ”は、中断候補ポイントテーブルの最後の“ｅ＿ｉｎｄｅｘ”値に“１”を加えた値である。コントローラ２０は、“ｅ＿ｉｎｄｅｘ”が“ｅ＿ｍａｘ”以上であると判定する場合（ステップＳ１００２、ＮＯ）、中断ポイントテーブル生成動作を終了する。

[ステップＳ１００３]
コントローラ２０は、“ｅ＿ｉｎｄｅｘ”が“ｅ＿ｍａｘ”未満であると判定する場合（ステップＳ１００２、ＹＥＳ）、期間“Ｔ [ｅ＿ｉｎｄｅｘ]”が期間“ｄＴｉｎ”以内か否かを判定する。期間“ｄＴｉｎ”は、第２実施形態で説明した期間“ｄＴ２”に相当するものである。期間“ｄＴｉｎ”は、例えばユーザによって入力される。

[ステップＳ１００４]
コントローラ２０は、期間“Ｔ [ｅ＿ｉｎｄｅｘ]”が期間“ｄＴｉｎ”よりも大きいと判定する場合（ステップＳ１００３、ＮＯ）、“エラー”が発生したものとして中断ポイントテーブル生成動作を終了する。例えば、コントローラ２０は、ユーザに対して、期間“ｄＴｉｎ”は、期間“ｄＴｉｎ”以内に“Ｅｒａｓｅ”動作を中断させるサスペンドテーブルは生成できない、という旨を通知する。

尚、期間“Ｔ [ｅ＿ｉｎｄｅｘ]”が期間“ｄＴｉｎ”よりも大きいと判定する場合でも、ユーザに警告を発するにとどめ、ステップ１００５に遷移しても良い。ただし、この場合においては、生成された中断ポイントテーブルは、期間“ｄＴｉｎ”以内にチップ１００が“レディ”状態になるという条件は守られない。

[ステップＳ１００５]
コントローラ２０は、期間“Ｔ [ｅ＿ｉｎｄｅｘ]”が期間“ｄＴｉｎ”以内であると判定する場合（ステップＳ１００３、ＹＥＳ）、期間“Ｔ”に“０”を代入する。続いて、コントローラ２０は、“ｓ＿ｉｎｄｅｘ”に“ｅ＿ｉｎｄｅｘ”を代入する。

[ステップＳ１００６]
コントローラ２０は、“ｓ＿ｉｎｄｅｘ”が“ｅ＿ｍａｘ”未満、且つ時間“Ｔ＋Ｔ [ｓ＿ｉｎｄｅｘ]”が期間“ｄＴｉｎ”以内か否かを判定する。

[ステップＳ１００７]
コントローラ２０は、“ｓ＿ｉｎｄｅｘ”が“ｅ＿ｍａｘ”未満、且つ時間“Ｔ＋Ｔ [ｓ＿ｉｎｄｅｘ]”が期間“ｄＴｉｎ”以内であると判定する場合（ステップＳ１００６、ＹＥＳ）、期間“Ｔ”に、期間“Ｔ＋Ｔ [ｓ＿ｉｎｄｅｘ]”を代入する。

[ステップＳ１００８]
コントローラ２０は、“ｓ＿ｉｎｄｅｘ”をインクリメントする。その後、ステップＳ１００６の動作を行う。

[ステップＳ１００９]
コントローラ２０は、“ｓ＿ｉｎｄｅｘ”が“ｅ＿ｍａｘ”以上、または時間“Ｔ＋Ｔ [ｓ＿ｉｎｄｅｘ]”が期間“ｄＴｉｎ”よりも大きいと判定する場合（ステップＳ１００６、ＮＯ）、中断候補ポイント“ＳＰＳ[ｓ＿ｉｎｄｅｘ]”を中断ポイント“ＳＰ”として登録する。

[ステップＳ１０１０]
コントローラ２０は、“ｅ＿ｉｎｄｅｘ”に“ｓ＿ｉｎｄｅｘ−１”を代入する。

[ステップＳ１０１１]
コントローラ２０は、“ｅ＿ｉｎｄｅｘ”をインクリメントする。その後、コントローラ２０は、ステップＳ１００２の動作を行う。

ここでは、中断ポイントテーブルは、例えば記憶装置１が出荷される前のテスト工程時において生成される場合について説明したが、これに限らない。例えば、記憶装置１の出荷後において、ユーザが適宜、中断ポイントテーブルを生成することも可能である。また、メモリシステムの設計時に中断ポイントテーブルを生成し、コントローラ２０（例えばＮＡＮＤコントローラ２４）のファームウェアに書込んでおいても良い。

なお、第２実施形態では、コントローラ２０を用いて中断ポイントテーブルを生成しているが、これに限らない。例えば、シーケンサ１２０、ホストデバイス３、またはホストデバイス３以外の外部装置が第２実施形態で説明した中断ポイントテーブルを生成しても良い。

なお、本実施形態の各種処理はコンピュータプログラムによって実現することができる。そのため、このコンピュータプログラムを格納したコンピュータ読み取り可能な記憶媒体を通じて、このコンピュータプログラムを通常のコンピュータにインストールして実行しても良い。

＜５−４＞第５実施形態の変形例
第３実施形態で説明したように、“ＡｕｔｏＳｕｓｐｅｎｄＥｒａｓｅ”動作を即時中断されることがある。そして、チップ１００において、例えば中断ポイントテーブルは一つしか用意されていないことがある。このような場合、チップ１００は“ＡｕｔｏＳｕｓｐｅｎｄＥｒａｓｅ”動作を再開する時に、適切な中断ポイントが判断できない。

そこで、本変形例では、中断候補ポイント毎に期間“ｄＴｉｎ”にチップ１００が“レディ”状態に戻るような中断ポイントが登録される、再開中断ポイントテーブルについて説明する。

＜５−５＞再開中断ポイントテーブル
図３０を用いて、再開中断ポイントテーブルの一例について説明する。この再開中断ポイントテーブルは例えばＮＡＮＤコントローラ２４内に登録されている。図３０に示す再開中断ポイントテーブルは、ステータスリードポイントＳＲのＯＥＣ、ＯＰＣ、及びＥＶＦＹと、再開ポイントＳＰＲのＯＥＣ、ＯＰＣ、及びＥＶＦＹと、中断ポイントＳＰのＯＥＣ、ＯＰＣ、及びＥＶＦＹと、の関係を示している。ステータスリードポイントＳＲは、ステータスリードを行う事によって得られるＯＥＣ、ＯＰＣ、及びＥＶＦＹに基づいて、再開ポイントＳＰＲを選択するためのインデックスである。再開ポイントＳＰＲは、“Ｅｒａｓｅ”動作を開始、または再開するタイミングを規定する。つまり、チップ１００は、再開ポイントＳＰＲｖ（ｖは整数）に対応するＯＥＣ、ＯＰＣ、及びＥＶＦＹを用いて“Ｅｒａｓｅ”動作を開始、または再開する。そして、チップ１００は、再開ポイントＳＰＲｖに対応する中断ポイントＳＰｖにて“ＡｕｔｏＳｕｓｐｅｎｄＥｒａｓｅ”動作を中断する。

例えば、第３実施形態で説明したように、“ＡｕｔｏＳｕｓｐｅｎｄＥｒａｓｅ”動作が“ＦＦｈ”コマンドで中断されることがある。この時点の“ＡｕｔｏＳｕｓｐｅｎｄＥｒａｓｅ”動作の状態（ＯＥＣ、ＯＰＣ、及びＥＶＦＹ）はレジスタ１０４に記憶されている。コントローラ２０は、“ＡｕｔｏＳｕｓｐｅｎｄＥｒａｓｅ”動作を再開する場合に、チップ１００に対してステータスリードコマンドを発行する。チップ１００は、ステータスリードコマンドを受信すると、レジスタ１０４に記憶されているＯＥＣ、ＯＰＣ、及びＥＶＦＹをコントローラ２０に出力する。そして、コントローラ２０は、読み出したＯＥＣ、ＯＰＣ、及びＥＶＦＹに基づいて、再開中断ポイントテーブルから、ステータスリードポイントＳＲｖを求める。そして、コントローラ２０は、ステータスリードポイントＳＲｖに基づいて、再開ポイントＳＰＲｖを求める。そして、コントローラ２０は、再開ポイントＳＰＲｖに対応する中断ポイントＳＰｖのＯＥＣ、ＯＰＣ、及びＥＶＦＹで“ＡｕｔｏＳｕｓｐｅｎｄＥｒａｓｅ”動作を中断するように、チップ１００を制御する。

このように、再開中断ポイントテーブルを用意することにより、第３実施形態で説明したように、“ＡｕｔｏＳｕｓｐｅｎｄＥｒａｓｅ”動作が“ＦＦｈ”コマンドで中断された場合でも、適切に“ＡｕｔｏＳｕｓｐｅｎｄＥｒａｓｅ”動作を再開することが可能となる。

＜５−６＞再開中断ポイントテーブル生成フロー
図３１を用いて再開中断ポイントテーブルの基本的な生成方法について説明する。

図３１に示すフローでは、図２９で説明したステップＳ１０１０が削除されている。また、図３１に示すフローでは、図２８で説明した中断候補ポイントテーブルを用いる。

[ステップＳ１００１]〜 [ステップＳ１００８]、[ステップＳ１０１１]
図２９で説明したステップＳ１００１〜ステップＳ１００８、及びＳ１０１１と同様の動作が行われる。

[ステップＳ１０１２]
コントローラ２０は、“ｓ＿ｉｎｄｅｘ”が“ｅ＿ｍａｘ”以上、または時間“Ｔ＋Ｔ [ｓ＿ｉｎｄｅｘ]”が期間“ｄＴｉｎ”よりも大きいと判定する場合（ステップＳ１００６、ＮＯ）、中断候補ポイント“ＳＰＳ[ｅ＿ｉｎｄｅｘ−１]”をステータスリードポイント“ＳＲ”として登録し、中断候補ポイント“ＳＰＳ[ｓ＿ｉｎｄｅｘ]”を中断ポイント“ＳＰ”として登録し、中断候補ポイント“ＳＰＳ[ｅ＿ｉｎｄｅｘ]”を再開ポイント“ＳＰＲ”として登録する。このステータスリードポイント“ＳＲ”、中断ポイント“ＳＰ”及び再開ポイント“ＳＰＲ”は関連づけられて登録される。

以上のように、本変形例によれば、再開中断ポイントテーブルを生成することが可能となる。

尚、図３１に示すフローでは、図３２に示す中断候補ポイントテーブルを用いることで、再開中断ポイントテーブルを生成しても良い。図３２に示す中断候補ポイントテーブルでは、中断候補ポイントＳＰＳのＯＥＣ、ＯＰＣ、及びＥＶＦＹと、と、ステータスリード候補ポイントＳＲＳのＯＥＣ、ＯＰＣ、及びＥＶＦＹと、の関係が登録されている。

図３１に示すフローにおいて、図３２の中断候補ポイントテーブルを用いる場合について説明する。

ステップＳ１０１２において、コントローラ２０は、中断候補ポイント“ＳＲＳ[ｅ＿ｉｎｄｅｘ]”をステータスリードポイント“ＳＲ”として登録し、中断候補ポイント“ＳＰＳ[ｓ＿ｉｎｄｅｘ]”を中断ポイント“ＳＰ”として登録し、中断候補ポイント“ＳＰＳ[ｅ＿ｉｎｄｅｘ]”を再開ポイント“ＳＰＲ”として登録する。このステータスリードポイント“ＳＲ”、中断ポイント“ＳＰ”及び再開ポイント“ＳＰＲ”は関連づけられて登録される。以上のように、再開中断ポイントテーブルを生成することが可能となる。

＜５−７＞第５実施形態の変形例２
また、チップ１００に対してデータ消去動作を行っている間であっても、中断ポイントを求めることができる。この際、コントローラ２０は、現在のＯＥＣ、ＯＰＣ、及びＥＶＦＹに対応する中断ポイントを求める。

この場合、コントローラ２０は、チップ１００で行われているデータ消去動作の状態を知る必要がある。そのため、図２９に示すステップＳ１００１の前に、コントローラ２０は、チップ１００に対して、ステータスリード動作を行う。これにより、コントローラ２０は、レジスタ１０４に記憶されているＯＥＣ、ＯＰＣ、及びＥＶＦＹを読み出す。そして、コントローラ２０は、読み出したＯＥＣ、ＯＰＣ、及びＥＶＦＹに基づいて、図３２に示す中断候補ポイントテーブルから“ＳＲＳ”を選択する。そして、コントローラ２０は、選択した“ＳＲＳ”に対応する“ｅ＿ｉｎｄｅｘ”を初期値とする。そして、コントローラ２０は、図２９に示す動作を行う。以上のように、チップ１００に対してデータ消去動作を行っている間であっても、中断ポイントを求めることができる。コントローラ２０は、データ消去動作中においては、中断ポイントテーブルを生成する必要はない。そのため、コントローラ２０は、図２９の動作を行う際、ステップＳ１００９〜ステップＳ１０１１を行わず、図２９の動作を終了しても良い。具体的には、コントローラ２０は、図２９のステップＳ１００６がＮＯとなった時点で、ＳＰＳ[ｓ＿ｉｎｄｅｘ]に基づくＯＥＣ、ＯＰＣ、及びＥＶＦＹを、中断ポイントＳＰとしてレジスタ１０４に記憶する。そして、中断ポイントＳＰがレジスタ１０４に記憶されると、コントローラ２０は、図２９の動作を終了する。

シーケンサ１２０は、データ消去動作を再開する時、レジスタ１０４に記憶されている中断ポイントＳＰに関連する情報（ＯＥＣ、ＯＰＣ、及びＥＶＦＹ）を読み出す。シーケンサ１２０は、取得した中断ポイントＳＰに関連する情報に基づいて、データ消去動作を中断する。

また、コントローラ２０は、ステップＳ１００４において、期間“Ｔ [ｅ＿ｉｎｄｅｘ]”が期間“ｄＴｉｎ”よりも大きいと判定する場合でも、ステップ１００５に遷移しても良い。

以上のようにして、コントローラ２０は、データ消去動作を行っている間であっても、中断ポイントを求めることができる。

また、上述した各実施形態において、
（１）読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。

Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。

Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。

読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。

（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をISPP方式（ＩｎｃｒｅｍｅｎｔａｌＳｔｅｐＰｕｌｓｅＰｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…記憶装置、
２…メモリシステム、
３…ホストデバイス、
１０…ＮＡＮＤパッケージ、
２０…メモリコントローラ、
２１…ホストインタフェース回路、
２２…バッファコントローラ、
２３…データバッファ、
２４…ＮＡＮＤコントローラ、
２５…ＮＡＮＤインタフェース回路、
１００…チップ、
１０１…入出力インタフェース、
１０２…制御信号入力インタフェース、
１０３…入出力制御回路、
１０４…レジスタ、
１０５…ロジック制御回路、
１０６…制御回路、
１１０…メモリセルアレイ、
１１１…センスアンプ、
１１２…データレジスタ、
１１３…カラムデコーダ、
１１４…ロウデコーダ、
１２０…シーケンサ、
１３０…ストリング、
２４１…ＥＣＣ回路、
２４２…バンクコントローラ、
２４３、２４５、２４６…キュー、
２４４…バンクアービタ。

Claims

半導体基板と、
第１ワード線と、
ゲートが前記第１ワード線に接続され、一端が前記半導体基板に接続される第１メモリセルと、
第２ワード線と、
ゲートが前記第２ワード線に接続され、一端が前記半導体基板に接続される第２メモリセルと、
第１コマンドを受信する場合、
前記第１ワード線に第１電圧を印加し、
前記半導体基板に前記第１電圧よりも高い第２電圧を印加し、
前記第１電圧及び前記第２電圧を印加してから第１期間が経過する場合、前記第１電圧及び前記第２電圧を第２期間だけ印加することによって、前記第１メモリセルのデータの消去動作を行う制御部と、
を備える記憶装置。
前記第２期間は、前記第２電圧を印加するために設定された期間である
請求項１に記載の記憶装置。
半導体基板と、
第１ワード線と、
ゲートが前記第１ワード線に接続され、一端が前記半導体基板に接続される第１メモリセルと、
第２ワード線と、
ゲートが前記第２ワード線に接続され、一端が前記半導体基板に接続される第２メモリセルと、
第１コマンドを受信する場合、
前記第１ワード線に第１電圧を印加し、
前記半導体基板に前記第１電圧よりも高い第２電圧を印加し、
前記第１電圧及び前記第２電圧の印加動作を開始してから第１期間が経過する前に、前記第１電圧及び前記第２電圧の印加動作を終了することによって、前記第１メモリセルのデータの消去動作を行う制御部と、
を備える記憶装置。
前記制御部は、第２コマンドを受信する場合、前記第１メモリセルのデータの消去動作を再開する請求項１乃至３のいずれか一項に記載の記憶装置。
前記制御部は、
第３コマンドを受信する場合、
前記第１コマンドに係る動作を終了する
請求項１乃至４のいずれか一項に記載の記憶装置。