JP2017168163A - 記憶装置 - Google Patents

Abstract

【課題】 信頼性が向上された記憶装置を提供する。
【解決手段】 記憶装置は、半導体の柱と、第１導電層と、第１導電層とともに柱の側面を挟む第２導電層と、柱の延びる方向において第１導電層と異なる位置に設けられた第３導電層と、第３導電層とともに柱の側面を挟む第４導電層と、を含む。読み出しの間、第１導電層に第１電圧が印加され、第２導電層に第２電圧が印加され、第３導電層に第３電圧が印加され、第４導電層に第４電圧が印加される。第１および第４電圧は第２電圧より高く、第３電圧は第４電圧より高い。
【選択図】 図１２

Description

実施形態は、記憶装置に関する。

３次元に配列されたメモリセルを含んだ記憶装置が知られている。

米国特許出願公開第２０１２／０１３２９８１号明細書 米国特許第８４４０５２８号明細書 米国特許出願公開第２０１２／０２６７６９９号明細書 米国特許出願公開第２０１２／０００１２５２号明細書

信頼性が向上された記憶装置を提供しようとするものである。

一実施形態による記憶装置は、半導体の柱と、第１導電層と、前記第１導電層とともに前記柱の側面を挟む第２導電層と、前記柱の延びる方向において前記第１導電層と異なる位置に設けられた第３導電層と、前記第３導電層とともに前記柱の側面を挟む第４導電層と、を含む。読み出しの間、前記第１導電層に第１電圧が印加され、前記第２導電層に第２電圧が印加され、前記第３導電層に第３電圧が印加され、前記第４導電層に第４電圧が印加される。前記第１および第４電圧は前記第２電圧より高く、前記第３電圧は前記第４電圧より高い。

信頼性が向上された記憶装置を提供できる。

一実施形態の記憶装置の機能ブロックを示す。 第１実施形態の記憶装置のメモリブロックの例を示す。 第１実施形態のブロックの一部の構造の例を概略的に示す。 図３の構造のｘｚ面に沿う断面の詳細の例を示す。 第１実施形態の記憶装置の選択ブロック中のいくつかの配線の読み出しの間の電圧を時間に沿って示す。 第１実施形態の記憶装置の読み出しの間の一時点のいくつかの配線の電圧の例を示す。 第１実施形態の記憶装置の読み出しの間の一時点のいくつかの配線の電圧の例を示す。 第１実施形態の記憶装置の読み出しの間のある領域の状態を示す。 第１実施形態の記憶装置の一部の等価回路を示す。 第１実施形態の変形例の記憶装置の選択ブロック中のいくつかの配線の読み出しの間の電圧を時間に沿って示す。 第２実施形態の記憶装置の選択ブロック中のいくつかの配線の読み出しの間の電圧を時間に沿って示す。 第２実施形態の記憶装置の読み出しの間の一時点でのいくつかの配線の電圧の例を示す。 第２実施形態の記憶装置の読み出しの間の一時点でのいくつかの配線の電圧の例を示す。 第２実施形態の記憶装置の読み出しの間のある領域の状態を示す。 第２実施形態の記憶装置の一部の等価回路を示す。 第２実施形態の記憶装置の読み出しの間の一時点で印加される電圧の第１変形例を示す。 第２実施形態の記憶装置の読み出しの間の一時点で印加される電圧の第２変形例を示す。 第３実施形態の記憶装置の選択ブロック中のいくつかの配線の書き込みの間の電圧を時間に沿って示す。 第３実施形態の記憶装置の書き込みの間の一時点でのいくつかの配線の電圧の例を示す。 第４実施形態の記憶装置の選択および非選択ブロック中のいくつかの配線の消去の間の電圧を時間に沿って示す。 第４実施形態の記憶装置の消去の間の一時点でのいくつかの配線の電圧の例を示す。

以下に実施形態が図面を参照して説明される。以下の説明において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するために記述されており、実施形態の技術的思想は、構成部品の材質、形状、構造、配置、印加電圧等について下記のものに限定されない。

（構成、構造）
図１は、第１実施形態の記憶装置（半導体記憶装置）１００の機能ブロックを示す。図１に示されるように、記憶装置１００は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、シーケンサ（コントローラ）１４１、チャージポンプ１４２、ドライバ１４４、ロジック制御回路１４５、および入出力回路１４６等の要素を含む。

セルアレイ１１１は複数のメモリブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。ブロックＢＬＫは、例えば後述のコンタクト４５の間の部分であり、例えばデータの消去単位であり、各ブロックＢＬＫ中のデータは一括して消去される。ただし、１つのブロックＢＬＫより小さい単位（例えばブロックＢＬＫの半分）でデータが消去されてもよい。

各ブロックＢＬＫは複数のストリングユニット（チャンク）ＳＵ（ＳＵ０、ＳＵ１、…）を含む。各ストリングユニットＳＵは複数のＮＡＮＤストリングＮＳを含む。ストリングＮＳは、セルトランジスタＭＴ（図示せず）を含む。セルアレイ１１１にはさらにワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ、および選択ゲート線ＳＧＤＬならびにＳＧＳＬ等の配線（図示せず）が設けられている。

入出力回路１４６は、記憶装置１００の外部との間で信号Ｉ／Ｏ０〜Ｉ／Ｏ７を送信および受信する。信号Ｉ／Ｏは、例えば８ビットの幅を有し、データの実体であり、コマンド、書き込みデータまたは読み出しデータ、およびアドレス信号等を含む。

ロジック制御回路１４５は、記憶装置１００の外部から種々の制御信号を受け取り、制御信号に基づいて、シーケンサ１４１および入出力回路１４６を制御する。制御信号は、例えば信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＷＰｎ、およびＲＹ／ＢＹｎを含む。信号の名称の末尾のｎは、信号がローレベルの場合にアサートされていることを意味する。

アサートされている信号ＣＥｎは、記憶装置１００をイネーブルにする。アサートされている信号ＣＬＥおよびＡＬＥは、アサートされている信号ＣＬＥおよびＡＬＥと並行して記憶装置１００に流れる信号Ｉ／Ｏがそれぞれコマンドおよびアドレスであることを記憶装置１００に通知する。アサートされている信号ＷＥｎは、アサートされている信号ＷＥｎと並行して記憶装置１００に流れる信号Ｉ／Ｏを記憶装置１００に取り込むことを指示する。アサートされている信号ＲＥｎは、記憶装置１００に信号Ｉ／Ｏを出力することを指示する。アサートされている信号ＷＰｎは、データ書き込みおよび消去の禁止を記憶装置１００に指示する。信号ＲＹ／ＢＹｎは、記憶装置１００がレディー状態（記憶装置１００の外部から命令を受け付ける状態）であるか、ビジー状態（記憶装置１００の外部からの命令を受け付けない状態）であるかを示し、ローレベルによってビジー状態を示す。

シーケンサ１４１は、コマンドおよびアドレス信号に基づいて、チャージポンプ１４２、ロウデコーダ１１２、およびセンスアンプ１１３を制御する。

チャージポンプ１４２は、記憶装置１００の外部からの電源電圧（電位）を受け取り、電源電圧から種々の電圧（電位）を生成する。生成された電圧は、ドライバ１４４等に供給される。チャージポンプ１４２によって生成される電圧は、例えば、ワード線ＷＬ、選択ゲート線ＳＧＤＬおよびＳＧＳＬ、ならびにソース線ＳＬに印加される電圧を含む。ドライバ１４は、チャージポンプ１４２によって生成された電圧を受け取り、シーケンサ１４１の制御に従って、受け取られた電圧のうちの選択されたものをロウデコーダ１１２に供給する。ロウデコーダ１１２は、ドライバ１４４から種々の電圧を受け取り、記憶装置１００の外部からのアドレス信号に基づいて１つのブロックＢＬＫを選択し、選択されたブロックＢＬＫにドライバ１４４からの電圧を転送する。センスアンプ１１３は、セルトランジスタＭＴから読み出されたデータをセンスし、また、記憶装置１００の外部からの書き込みデータをセルトランジスタＭＴに転送する。

ブロックＢＬＫは、例えば図２に示される要素および接続を有する。図２に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵを含む。各ストリングユニットＳＵは、上記のように複数のストリングＮＳを含み、例えば複数のストリングＮＳの集合である。要素の名前の末尾にアンダーバーと後続する数字が付されている場合、このアンダーバーに後続する数字は、相違するストリングユニットＳＵに属する同じ要素を区別し、要素が属するストリングユニットＳＵを指す。

各ストリングＮＳは、ソース線ＳＬと、１つのビット線ＢＬの間に接続されている。各ストリングＮＳは、セルトランジスタＭＴ（ＭＴ０〜ＭＴｎ）、ダミートランジスタＤＳＴおよびＤＤＴ、選択ゲートトランジスタＳＳＴおよびＳＤＴを含む。ｎは自然数である。各ストリングＮＳは、セルトランジスタＭＴの間に１つまたは複数のダミートランジスタを含んでいてもよい。各ストリングＮＳは、直列接続された複数のダミートランジスタＤＳＴ、および（または）直列接続された複数のダミートランジスタＤＤＴを含んでいてもよい。トランジスタＳＳＴ、ＤＳＴ、ＭＴ０〜ＭＴｎ、ＤＤＴ、ＳＤＴは、この順に直列に接続されている。各セルトランジスタＭＴは、その層中の電荷の多寡に応じてデータを不揮発に記憶することができる。

各ストリングユニットＳＵ中のストリングＮＳの各々のセルトランジスタＭＴｐ（ｐは０またはｎ以下の自然数）の制御ゲート電極は、ワード線ＷＬｐと接続されている。各ワード線ＷＬは、ロウデコーダ１１２により独立した電位に制御されることが可能である。各ストリングユニットＳＵ中のストリングＮＳの各々のダミートランジスタＤＳＴは、ワード線（ダミーワード線）ＷＬＤＳと接続されている。各ストリングユニットＳＵ中のストリングＮＳの各々のダミートランジスタＤＤＴは、ワード線（ダミーワード線）ＷＬＤＤと接続されている。各ストリングユニットＳＵ中のストリングＮＳの各々の選択ゲートトランジスタＳＤＴのゲートは、選択ゲート線ＳＧＤＬに接続されている。各ストリングユニットＳＵ中のストリングＮＳの各々の選択ゲートトランジスタＳＳＴのゲートは、選択ゲート線ＳＧＳＬに接続されている。さらに、ストリングユニットＳＵのうち両端を除いて隣接する２つのストリングユニットＳＵ（ＳＵ１およびＳＵ２）は、ワード線ＷＬおよび選択ゲート線ＳＧＳＬを共有する。

ストリングユニットＳＵ１およびＳＵ２は、選択ゲート線ＳＧＳＬを共有していてもよいし、していなくてもよい。

各ビット線ＢＬは、センスアンプ１１３と接続されている（図示せず）。

ブロックＢＬＫは、例えば図３に示される構造を有する。図３は、第１実施形態のブロックの一部の構造の例を概略的に示す。図４は、図３の構造のｘｚ面に沿う断面の詳細の例を示す。特に、図３および図４は、１つのブロックＢＬＫ内の４つのストリングユニットＳＵ０〜ＳＵ３に関する部分を示している。

図３に示されるように、半導体基板１０上にストリングユニットＳＵ０〜ＳＵ３が設けられている。ストリングユニットＳＵ０〜ＳＵ３は、ｘ軸に沿って並ぶ。各ストリングユニットＳＵは、ｙ軸に沿って並ぶ複数のストリングＮＳを含む。各ストリングＮＳは、下端においてｐ型のウェル（ＣＰウェル）１２と接続されており、上端において導電膜２９およびビア（ビアプラグ）３１を介して複数の導電膜３３の１つと接続されている。ＣＰウェル１２はｎ型のウェル１１中に設けられており、ウェル１１は基板１０の表面の領域中に設けられている。ウェル１１およびＣＰウェル１２は、ｘｙ面に沿って広がっている。導電膜３３は、ビット線ＢＬとして機能し、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。

ストリングＮＳは、半導体を含むピラー（柱）１５の一部を含む。ピラー１５に沿って、トランジスタＳＳＴ、ＤＳＴ、ＭＴ、ＤＤＴ、およびＳＤＴが設けられている。具体的には、以下の通りである。

ピラー１５は、ＣＰウェル１２上に設けられている。ピラー１５は、ｚ軸に沿って延び、ｘｙ面に沿って行列状に配列されており、第１部分１５ａを含んでいる。第１部分１５ａは半導体材料、例えばシリコンを含み、不純物をドープされていない。第１部分１５ａは、ピラー１５の側面として機能し、例えば筒状であり、下端においてＣＰウェル１２に接している。ピラー１５は、第２部分１５ｂを含む。第２部分１５ｂは、第１部分１５ａの設けられていない部分、すなわち第１部分１５ａが筒状の場合の筒の内側の部分である。第２部分１５ｂは、空洞であるか、絶縁体を含んでいるか、空洞と絶縁体の両方を含んでいる。各ピラー１５のｘ軸方向における一方の側は、１つのストリングＮＳに含まれるトランジスタＳＳＴ、ＤＳＴ、ＭＴ、ＤＤＴ、およびＳＤＴのための電流経路として機能する。各ピラー１５のｘ軸方向における他方の側は、別のストリングＮＳに含まれるトランジスタＳＳＴ、ＤＳＴ、ＭＴ、ＤＤＴ、およびＳＤＴのための電流経路として機能する。

トンネル絶縁膜１７は、各ピラー１５の側面上に設けられている。トンネル絶縁膜１７は、例えばピラー１５の側面を覆う。トンネル絶縁膜１７は、例えばシリコン酸化物を含む。

複数の膜１９は、トンネル絶縁膜１７の表面上に設けられている。膜１９は、ｚ軸に沿ってある長さ（すなわち厚さ）を有し、ｚ軸に沿って間隔を有して並び、例えば導電性を有し、浮遊ゲート電極として機能し、以下、浮遊ゲート電極膜１９と称される。浮遊ゲート電極膜１９は、絶縁材料であってもよい。浮遊ゲート電極膜１９は、トンネル絶縁膜１７と接している表面を除く表面を、絶縁膜２１により覆われている。絶縁膜２１は、例えばシリコン窒化物を含む。

複数の浮遊ゲート電極１９と一対一で向き合うように、複数の導電膜２３が設けられている。導電膜２３は、制御ゲート電極（ワード線ＷＬ、ダミーワード線ＷＬＤＤならびにＷＬＤＳ、および選択ゲート線ＳＧＤＬならびにＳＧＳＬ）として機能し、以下、制御ゲート電極膜２３と称される。制御ゲート電極膜２３は、ｚ軸に沿ってある長さ（すなわち厚さ）を有しｚ軸に沿って間隔を有し並んでおり、例えば、浮遊ゲート電極膜１９と同じ高さ（ｚ軸上の位置）の位置に設けられ、ｙ軸に沿って延びる。各選択ゲート電極膜２３は、１つのストリングユニットＳＵ中の全てのストリングＮＳと面している。より具体的には、各選択ゲート電極膜２３は、１つのストリングユニットＳＵ中の全てのストリングＮＳのそれぞれのためのピラー１５と、一方の側において面している。

ｘ方向に並んだ２つのピラー１５の間の各制御ゲート電極膜２３のｙ軸に沿って延びかつ相対する２つの縁は、これら２つのピラー１５と接する２つの浮遊ゲート電極膜１９と向き合う。ただし、ｚ軸に関して最上の制御ゲート電極膜２３（２３ａ）は、ｘ方向に並ぶ２つのピラー１５の両方に面しておらず、１つのピラー１５にのみ面する。

制御ゲート電極膜２３（ワード線ＷＬ、ダミーワード線ＷＬＤＤならびにＷＬＤＳ、および選択ゲート線ＳＧＤＬならびにＳＧＳＬ）は、後の記述に使用される図６に示されるように、ｘｙ面において、ピラー１５と面する端においてピラー１５に沿った形状を有し、例えば半円形状の窪みを有する。図示されていないが、例えば浮遊ゲート電極膜１９も、ｘｙ面において、ワード線ＷＬの端の形状に沿った形状を有し、ピラー１５の約半分に沿っている。

図３および図４に戻る。各制御ゲート電極膜２３は、少なくとも浮遊ゲート電極膜１９と面する面を絶縁膜２５により覆われている。絶縁膜２５は、例えばシリコン窒化物を含み、例えば制御ゲート電極膜２３を覆う。

絶縁膜２７は、絶縁膜２５と絶縁膜２１との間に設けられている。絶縁膜２７は、例えばシリコン酸化物を含む。

領域３１中の要素の組は、積層ゲート型のトランジスタとして機能する。領域３１のトランジスタ（以下、トランジスタ３１と称される）は、１つの浮遊ゲート電極膜１９、ピラー１５の第１部分１５ａのうちの当該浮遊ゲート電極膜１９に並ぶ部分、トンネル絶縁膜１７のうちの当該浮遊ゲート電極膜１９に並ぶ部分、当該浮遊ゲート電極膜１９と面する制御ゲート電極膜２３、および当該浮遊ゲート電極膜１９と当該制御ゲート電極膜２３との間の絶縁膜２１、２５、ならびに２７を含む。トランジスタ３１のゲートは、制御ゲート電極膜２３であり、チャネル領域（トランジスタ３１のチャネルが形成される領域）はピラー１５の第１部分１５ａのうちゲート電極膜２３と面する部分であり、ソースおよびドレイン領域はピラー１５の第１部分１５ａのうちチャネル領域の両隣の部分である。

同じピラー１５を使用するトランジスタ３１のうち、基板１０に最も近いものは選択ゲートトランジスタＳＳＴとして機能し、基板１０から最も遠いものは選択ゲートトランジスタＳＤＴとして機能する。選択ゲートトランジスタＳＳＴのゲート電極（導電膜２３（２３ｃ））は選択ゲート線ＳＧＳＬとして機能する。選択ゲートトランジスタＳＤＴのゲート電極（導電膜２３ａ）は選択ゲート線ＳＧＤＬとして機能し、選択ゲート電極膜２３（２３ａ）と称される場合がある。

同じピラー１５を使用する複数のトランジスタ３１のうち、選択ゲートトランジスタＳＳＴにｚ軸に沿って隣のトランジスタ３１はダミートランジスタＤＳＴとして機能する。同じピラー１５を使用する複数のトランジスタ３１のうち、選択ゲートトランジスタＳＤＴにｚ軸に沿って隣のトランジスタ３１はダミートランジスタＤＤＴとして機能する。

同じピラー１５を使用する複数のトランジスタ３１のうち、ダミートランジスタＤＳＴおよびＤＤＴ、ならびに選択ゲートトランジスタＳＳＴおよびＳＤＴ以外のものは、セルトランジスタＭＴとして機能する。セルトランジスタＭＴは、書き込みの結果、浮遊ゲート電極膜１９において、トンネル絶縁膜１７を介して注入された電子を含んでおり、電子の数に応じてデータを記憶する。データを保持していないセルトランジスタＭＴ、すなわち消去された状態（消去状態）のセルトランジスタＭＴは、書き込まれた状態のセルトランジスタＭＴの閾値電圧より小さい閾値電圧を有する。

同じピラー１５を使用し、当該ピラー１５の同じ側において並ぶトランジスタＳＳＴ、ＤＳＴ、ＭＴ、ＤＤＴ、およびＳＤＴは、ピラー１５の第１部分１５ａを介して直列に接続されていることになる。このような、ピラー１５の第１部分を介して直列に接続されているトランジスタＳＳＴ、ＤＳＴ、ＭＴ、ＤＤＴ、およびＳＤＴは１つのストリングＮＳとして機能する。

上記のように、ストリングユニットＳＵ１およびＳＵ２においてｘ軸方向に並ぶ２つのストリングＮＳは制御ゲート電極膜２３を共有する。このため、ストリングユニットＳＵ１およびＳＵ２においてｘ軸方向に並ぶ２つのストリングＮＳの制御ゲート電極膜２３（制御ゲート電極膜２３ａを除く）は接続されている。

ＣＰウェル１２の表面の領域のうち、ストリングユニットＳＵ０およびＳＵ１のためのピラー１５の、ストリングユニットＳＵ２およびＳＵ３のためのピラー１５と反対側には、ｎ型不純物の拡散層３７が設けられている。拡散層３７は、コンタクト３９の下端と接続されている。コンタクト３９は、上端において、コンタクト４１を介して、導電膜４３と接続されている。導電膜４３は、ソース線ＳＬとして機能する。導電膜４３は、さらに図示せぬコンタクトにより導電膜５０と接続されている。導電膜５０は、導電膜３３の上方に位置し、例えばｘｙ面に沿って広がり、ソース線ＳＬとして機能する。

基板１０上で、制御ゲート電極膜２３の相互の間の領域は絶縁膜３５を設けられており、例えば絶縁膜３５により埋め込まれている。

ストリングユニットＳＵ３の、ストリングユニットＳＵ２と反対側で、ストリングユニットＳＵ３から離れた場所に、コンタクト４５が設けられている。コンタクト４５は、ｘｙ面に沿って広がる。

（動作）
図５は、第１実施形態の記憶装置の選択されたブロック中のいくつかの配線の読み出しの間の電圧（電位）を時間に沿って示す。１つのストリングユニットＳＵは、ワード線ＷＬおよび選択ゲート線ＳＧＳＬならびにＳＧＤＬを共有し、よって１つのストリングユニットＳＵ中のいずれのストリングＮＳも他のストリングＮＳと同じ電圧を印加される。このため、以下では、各ストリングユニットＳＵのうちの１つのストリングＮＳを代表として用いて記述が行われ、記述の動作が複数のストリングＮＳにおいて並行して起こる。

図３および図４の構造の記憶装置１００では、ストリングＮＳおよびワード線ＷＬの選択によって、ストリングＮＳ（ストリングユニットＳＵ）での電圧の印加の４つの相違する状態が生じる。４つの状態のストリングＮＳの、後述の時刻ｔ３と時刻ｔ４の間の状態が、図６に示されている。図６は、１つのビット線ＢＬを共有する２つのピラー１５およびこれらのピラー１５に関連する要素の一部を示す。図６の要素４０については第２実施形態で記述される。

４つの状態のストリングＮＳのうち、１つ目の状態のストリングＮＳ１は、選択されたストリング（選択ストリング）であり、例えばストリングユニットＳＵ１に属する。２〜４つ目の状態は、非選択ストリングＮＳで生じる。そのうち、２つ目の状態のストリングＮＳ０は、選択ストリングＮＳ１とピラー１５を共有する。３つ目の状態のストリングＮＳ３は、選択ストリングＮＳ１とワード線ＷＬを共有する。４つ目の状態のストリングＮＳ３は、選択ストリングＮＳ１とピラー１５もワード線ＷＬも共有せず、例えばストリングユニットＳＵ３に属する。選択ストリングＮＳ１とワード線ＷＬおよび選択ゲート線ＳＧＳＬを共有する非選択ストリングＮＳ２では、共有される配線に関して選択ストリングＮＳ１と同じ電圧のバイアス状態が生じる。

図５に示されるように、時刻ｔ０の時点で、いずれのストリングＮＳにおいても、全てのワード線ＷＬ、全ての選択ゲート線ＳＧＳＬおよびＳＧＤＬ、ビット線ＢＬ、ソース線ＳＬ、およびＣＰウェル１２は、シーケンサ１４１の制御により、接地電位Ｖｓｓ（＝０Ｖ）を有する。

シーケンサ１４１は、時刻ｔ１から一時的に、全てのストリングＮＳの選択ゲート線ＳＧＤＬ（ＳＧＤＬ＿０〜３）およびＳＧＳＬ（ＳＧＳＬ＿０、ＳＧＳＬ＿１、ならびにＳＧＳＬ＿３）に電圧Ｖｓｇを印加する。電圧Ｖｓｇは、選択ゲートトランジスタＳＤＴおよびＳＳＴをオンさせる大きさを有する。

シーケンサ１４１は、時刻ｔ１から一時的に、全てのワード線ＷＬに電圧Ｖｒｅａｄを印加する。電圧Ｖｒｅａｄは、いずれのセルトランジスタＭＴも、その閾値電圧によらずにオンさせる大きさを有する。時刻ｔ１での電圧の印加はピラー１５のリセットのために、すなわちピラー１５中に意図せずに存在する電荷をピラー１５から追い出すために行われる。時刻ｔ１での電圧の印加は、行われなくともよい。

また、シーケンサ１４１は、時刻ｔ２から、ビット線ＢＬの電圧を電圧Ｖｂｌに維持し、ソース線ＳＬおよびＣＰウェル１２の電圧を電圧Ｖｃｅｌｓｒｃに維持する。電圧Ｖｂｌは電圧Ｖｓｓより高く、電圧Ｖｃｅｌｓｒｃは電圧Ｖｂｌより低い。電圧ＶｂｌおよびＶｃｅｌｓｒｃの印加は時刻ｔ４まで継続する。シーケンサ１４１は、後述の図１１に示されているのと同じく、ビット線ＢＬの電圧を、時刻ｔ２からＶｃｅｌｓｒｃにし、時刻ｔ３からＶｂｌにしてもよい。

時刻ｔ３から、シーケンサ１４１は、選択ストリングＮＳ１の選択ゲート線ＳＧＤＬ＿１およびＳＧＳＬ＿１に電圧Ｖｓｇを印加する。電圧Ｖｓｇの印加により、選択ゲートトランジスタＳＤＴ＿１およびＳＳＴ＿１がオンする。電圧Ｖｓｇの印加は、時刻ｔ５まで続く。

一方、シーケンサ１４１は、時刻ｔ３から時刻ｔ５まで非選択ストリングＮＳ０、ＮＳ２、およびＮＳ３の選択ゲート線ＳＧＤＬ＿０、ＳＧＤＬ＿２、ＳＧＤＬ＿３、ＳＧＳＬ＿０、およびＳＧＳＬ＿３に電圧Ｖｓｓを印加し続ける。このため、非選択ストリングＮＳ０、ＮＳ２、およびＮＳ３では、選択ゲートトランジスタＳＤＴ＿０、ＳＤＴ＿２、ＳＤＴ＿３、ＳＳＴ＿０、ＳＳＴ＿２、およびＳＳＴ＿３は、オフを維持する。

シーケンサ１４１は、時刻ｔ３から時刻ｔ５まで、選択ストリングＮＳ１のワード線ＷＬ０＿１〜ＷＬｎ＿１、ＷＬＤＳ＿０、およびＷＬＤＤ＿０に以下の電圧を印加する。

まず、シーケンサ１４１は、ワード線ＷＬｘ＿１に電圧Ｖｃｇｒを印加する。ｘは、０またはｎ以下の自然数である。ワード線ＷＬｘ＿１は、読み出しのために選択されたセルトランジスタ（選択セルトランジスタ）ＭＴと接続されており、以下、選択ワード線と称される。電圧Ｖｃｇｒは、読み出されるデータに基づいて可変の値を有する。電圧Ｖｃｇｒの印加により、電圧Ｖｃｇｒ以上の大きさの閾値電圧を有する選択セルトランジスタＭＴはオフを維持し、電圧Ｖｃｇｒ未満の大きさの閾値電圧を有する選択セルトランジスタＭＴはオンする。

一方、シーケンサ１４１は、ワード線ＷＬ０＿１〜ＷＬｘ−２＿１、ＷＬｘ＋２＿１〜ＷＬｎ＿１、ＷＬＤＳ＿１、およびＷＬＤＤ＿１に電圧Ｖｒｅａｄを印加し、ワード線ＷＬｘ−１＿１およびＷＬｘ＋１＿１に電圧Ｖｒｅａｄｋを印加する。電圧Ｖｒｅａｄｋは電圧Ｖｒｅａｄより高い。電圧Ｖｒｅａｄｋは電圧Ｖｒｅａｄと同じでもよい。

また、シーケンサ１４１は、時刻ｔ３から、非選択ストリングＮＳ０のワード線ＷＬ０＿０〜ＷＬｎ＿０、ＷＬＤＳ＿０、およびＷＬＤＤ＿０、ならびに非選択ストリングＮＳ３のワード線ＷＬ０＿３〜ＷＬｎ＿３、ＷＬＤＳ＿３、およびＷＬＤＤ＿３に、電圧Ｖｎｅｇを印加する。電圧Ｖｎｅｇは、記憶装置１００中のいずれの消去状態のセルトランジスタＭＴの閾値電圧よりも小さい。電圧Ｖｎｅｇは負の値を有する。

時刻ｔ３での電圧の印加により、選択セルトランジスタＭＴに保持されているデータがセンスアンプ１１３に読み出される。データがセンスアンプ１１３に読み出された後、シーケンサ１４１は、時刻ｔ５から時刻ｔ６まで、ピラー１５をリセットするための電圧を印加する。すなわち、シーケンサ１４１は、非選択ストリングＮＳ０、ＮＳ２、およびＮＳ３の選択ゲート線ＳＧＤＬ＿０、ＳＧＤＬ＿２、ＳＧＤＬ＿３、ＳＧＳＬ＿０、およびＳＧＳＬ＿３に電圧Ｖｓｇを印加し、かつワード線ＷＬｘ＿１、ＷＬＤＤ＿０、ＷＬＤＤ＿３、ＷＬＤＳ＿０、ＷＬＤＤ＿３、ＷＬ０＿０〜ＷＬｎ＿０、およびＷＬ０＿３〜ＷＬｎ＿３に電圧Ｖｒｅａｄを印加する。時刻ｔ５から時刻ｔ６でのリセットは、行われなくてもよい。時刻ｔ６において読み出しが終了する。

時刻ｔ３と時刻ｔ４の間のいくつかの配線に印加される電圧が、図７において表の形式で示されている。

読み出しは、書き込み（プログラム）ベリファイの一部、および消去ベリファイの一部としても行われる。書き込みベリファイは、書き込み電圧の印加後に行われ、データが正しく書き込まれたかの確認を指す。消去ベリファイは、消去電圧の印加後に行われ、データが正しく消去されたかの確認を指す。消去ベリファイでの読み出しの場合の電圧Ｖｎｅｇは、通常の読み出しおよび書き込みベリファイの場合の電圧Ｖｎｅｇより低い値を有する。その他の点については、消去ベリファイでの読み出し、書き込みベリファイでの読み出しは、通常の読み出しと同じである。

ここまで、ストリングＮＳ１が選択された例について記述された。ストリングＮＳ０、ＮＳ２、またはＮＳ３が選択された場合も同様である。すなわち、選択ストリングＮＳの選択ゲートトランジスタＳＤＴがオンし、残りの非選択ストリングＮＳの選択ゲートトランジスタＳＤＴがオフすることを除いて、上記のストリングＮＳ１の選択の場合と同じである。ストリングＮＳ０が選択された場合は、ストリングＮＳ１、ＮＳ２、およびＮＳ３が非選択ストリングである。ストリングＮＳ２が選択された場合は、ストリングＮＳ０、ＮＳ１、およびＮＳ３が非選択ストリングである。ストリングＮＳ３が選択された場合は、ストリングＮＳ０、ＮＳ１、およびＮＳ２が非選択ストリングである。

（利点（効果））
各ピラー１５は、各高さにおいて、独立した２つの制御ゲート電極膜２３（ワード線ＷＬ、ＷＬＤＳ、およびＷＬＤＤ）と面している。各ピラー１５は、各高さにおいて、２つのワード線ＷＬ、ＷＬＤＳ、およびＷＬＤＤの各々と面する部分でトランジスタを構成し、このトランジスタはトランジスタＭＴ、トランジスタＤＳＴ、およびＤＤＴとして機能し得る。そして、相違する高さに位置し、かつ各ピラー１５の一方の側で並ぶ複数のトランジスタＭＴ、ＤＳＴ、およびＤＤＴは、当該ピラー１５の当該トランジスタＭＴ、ＤＳＴ、およびＤＤＴが並ぶ側の部分を介して電気的に接続されている。加えて、各ピラー１５は、独立した２つの選択ゲート電極膜２３ａ（選択ゲート線ＳＧＤＬ）と面している。以上の構造により各ピラー１５に、２つの独立したストリングＮＳが設けられていることになる。また、隣り合う２つのピラー１５は、制御ゲート電極膜２３を共有する。以上のような１つのピラー１５によって独立した２つのストリングＮＳが設けられる構造は、以下、ピラー共有構造と称される。

ピラー共有構造において、１つのピラー１５を共有する２つのストリングＮＳの各々の電流経路は、互いに電気的に分離していることが好ましい。すなわち、図８に示されるように、ピラー１５の第１部分１５ａのうち、ワード線ＷＬｘ＿１に面する領域１５ａ１と、ワード線ＷＬｘ＿０に面する領域１５ａ２は、電気的に分離されている必要がある。図８は、第１実施形態の記憶装置の読み出しの間のストリングＮＳ０およびＮＳ１のワード線ＷＬｘ＿０の境界の状態をｘｙ面に沿って示す。

読み出しの間、選択ストリングＮＳ１では、選択ワード線ＷＬｘ＿１に電圧Ｖｃｇｒが印加される。このため、非選択ストリングＮＳ０のワード線ＷＬｘ＿０に、電圧Ｖｃｇｒより低い正電圧または電圧Ｖｓｓを印加することにより、領域１５ａ１および１５ａ２の間の領域１５ａ３に空乏層ＤＡを形成して、空乏層ＤＡによって領域１５ａ１および１５ａ２を電気的に分離することが考えられる。すなわち、領域１５ａ１は電圧Ｖｃｇｒに近い値の電圧となり、領域１５ａ２は正電圧に近い値の電圧または電圧Ｖｓｓ程度となる。この結果、領域１５ａ１および１５ａ２の間の電位差により領域１５ａ３に空乏層ＤＡが形成される。

しかしながら、領域１５ａ１と１５ａ２が、ワード線ＷＬｘ＿０およびＷＬｘ＿１への電圧の印加によりオンする寄生トランジスタにより、領域１５ａ３ａおよび１５ａ３ｂを介して導通する場合がある。すなわち、領域１５ａ１および１５ａ２の下側で面する部分をそれぞれドレイン（Ｄａ）およびソース（Ｓａ）とし、ワード線ＷＬｘ＿１のうちの領域１５ａ３ａと面する部分をゲートＧａとし、領域１５ａ３ａのうちでワード線ＷＬｘ＿１に近い部分をチャネル領域Ｃｈａとする寄生トランジスタＰＴ１ａが存在する。同様に、領域１５ａ１および１５ａ２の上側で面する部分をそれぞれドレイン（Ｄｂ）およびソース（Ｓｂ）とし、ワード線ＷＬｘ＿１のうちの領域１５ａ３ｂと面する部分をゲートＧｂとし、領域１５ａ３ｂのうちでワード線ＷＬｘ＿１に近い部分をチャネル領域Ｃｈｂとする寄生トランジスタＰＴ１ｂが存在する。そして、ワード線ＷＬｘ＿１への電圧Ｖｃｇｒの印加により、チャネル領域ＣｈａおよびＣｈｂにチャネル形成されて、それぞれストリングＮＳ１およびＮＳ０のための領域１５ａ１および１５ａ２が電気的に接続され得る。読み出しの間に選択ワード線ＷＬｘ＿１は電圧Ｖｃｇｒを受け取る必要があるので、選択ワード線ＷＬｘ＿１の影響で、寄生トランジスタＰＴ１ａおよびＰＴ１ｂは容易にオンし得る。

同様にして、図９に示されるように、ストリングＮＳ０およびＮＳ１の間に、寄生トランジスタの組ＰＴが形成され得る。図９は、第１実施形態の記憶装置の一部の等価回路を示し、図８の部分の等価回路を示す。図８の寄生トランジスタＰＴ１ａおよびＰＴ１ｂは、図９において、１つのトランジスタＰＴ１として描かれている。ストリングＮＳ０およびＮＳ１の間には、ワード線ＷＬｘ＿０に正電圧が印加されている間にオンし得る寄生トランジスタＰＴ２も形成される。

寄生トランジスタＰＴ１および／またはＰＴ２がオンすると、ストリングＮＳ１およびＮＳ０が接続される。

さらに、非選択ストリングＮＳ０のワード線ＷＬｘ＿０への正電圧または電圧Ｖｓｓの印加により、セルトランジスタＭＴｘ＿０が消去状態でその閾値電圧が０Ｖ以下の場合、セルトランジスタＭＴｘ＿０がオンし得る。この結果、選択セルトランジスタＭＴｘ＿１の閾値電圧によらず、選択セルトランジスタＭＴｘ＿１ではなく非選択ストリングＮＳ０のセルトランジスタＭＴｘ＿０を常に電流が流れる。このことは、選択セルトランジスタＭＴｘ＿１の状態を正しく反映しない電流が流れることを意味し、特に、選択セルトランジスタＭＴｘ＿１が電圧Ｖｃｇｒより高い閾値電圧を有している（すなわち電圧Ｖｃｇｒの印加によってもオフを維持する）場合に、選択セルトランジスタＭＴｘ＿０のデータの正しい読み出しを阻害する。

第１実施形態によれば、選択ワード線ＷＬｘ＿１と面するワード線ＷＬｘ＿０は、電圧Ｖｎｅｇを印加される。電圧Ｖｎｅｇは負の値を有する。このため、寄生トランジスタＰＴ２はオンしづらい。このため、読み出しの間に寄生トランジスタＰＴ２を介したストリングＮＳ０およびＮＳ１の接続が抑制される。さらに、電圧Ｖｎｅｇは、記憶装置１００中のいずれの消去状態のセルトランジスタＭＴの閾値電圧よりも小さい。よって、非選択ストリングＮＳ０のセルトランジスタＭＴｘ＿０は消去状態であっても確実にオフしている。このため、たとえ、オンした寄生トランジスタＰＴによりストリングＮＳ０およびＮＳ１が電気的に接続されたとしても、選択セルトランジスタＭＴｘ＿１を迂回してセルトランジスタＭＴｘ＿０を介する電流経路が形成されることが抑制される。このことは、非選択ストリングＮＳ０のセルトランジスタＭＴｘ＿０を流れる電流によって、オフしている選択セルトランジスタＭＴｘ＿１がオンしていると誤って判断される状況を抑制する。

また、第１実施形態によれば、ピラー共有構造を有する記憶装置１００において、読み出しの間、制御ゲート電極膜２３および２３ａは、以下に示される電圧を印加される。すなわち、選択ストリングＮＳ１では、選択ゲート線ＳＧＤＬおよびＳＧＳＬは電圧Ｖｓｇを印加され、よって、トランジスタＭＴ、ＤＳＴ、およびＤＤＴが直列接続された構造（以下、被直列接続トランジスタと称される場合がある）は、ソース線ＳＬおよびビット線ＢＬに接続される。加えて、選択ストリングＮＳ１では、選択ワード線ＷＬｘは電圧Ｖｃｇｒを印加され、残りの非選択ワード線ＷＬ（ＷＬ０〜ＷＬｘ−１およびＷＬｘ＋１〜ＷＬｎ）およびワード線ＷＬＤＳならびにＷＬＤＤは電圧ＶｒｅａｄまたはＶｒｅａｄｋを印加される。このため、選択ストリングＮＳ１は、選択セルトランジスタＭＴ＿ｘからデータが読み出されることが可能である。

非選択ストリングＮＳ２は、選択ストリングＮＳ１とワード線ＷＬ、ＷＬＤＳ、およびＷＬＤＤを共有しているため、非選択ストリングＮＳ２でもセルトランジスタＭＴｘからデータが読み出され得る状態が形成される。しかしながら、非選択ストリングＮＳ２では、選択ゲート線ＳＧＤＬは電圧Ｖｓｓを印加されており、よって、非選択ストリングＮＳ２では、被直列接続トランジスタは、ビット線ＢＬと接続されない。したがって、選択ストリングＮＳ１の選択セルトランジスタＭＴｘのデータと非選択ストリングＮＳ２のセルトランジスタＭＴｘのデータが共通のビット線ＢＬに読み出されることはない。

非選択ストリングＮＳ０およびＮＳ３では、選択ゲート線ＳＧＤＬおよびＳＧＳＬはいずれも電位Ｖｓｓを印加されている。よって、非選択ストリングＮＳ０およびＮＳ２では、被直列接続トランジスタは、ソース線ＳＬおよびビット線ＢＬと接続されない。

さらに、非選択ストリングＮＳ０において全てのワード線ＷＬ、ＷＬＤＳ、およびＷＬＤＤが電圧Ｖｎｅｇを印加されることが可能である。こうすることにより、非選択ストリングＮＳ０の全てのトランジスタＭＴ、ＤＳＴ、およびＤＤＴは、オフしている。こうすることにより、ピラー１５の非選択ストリングＮＳ０の側において形成された電流経路によって選択ストリングＮＳ１からの正確な読み出しが妨げられることが一層抑制される。

さらに、非選択ストリングＮＳ３でも、全てのワード線ＷＬ、ＷＬＤＳ、およびＷＬＤＤは、電圧Ｖｎｅｇを印加される。このため、非選択ストリングＮＳ３でも、全てのトランジスタＭＴ、ＤＳＴ、およびＤＤＴは、オフしている。このため、非選択ストリングＮＳ２およびＮＳ３によって共有されるピラー１５は、非選択ストリングＮＳ２の側の部分ではオンしたセルトランジスタＭＴ、ＤＳＴ、ＤＤＴによって電流経路が形成されるが、非選択ストリングＮＳ３の側では電流経路が形成されない。

以上の原理により、選択ストリングＮＳ１の選択セルトランジスタＭＴｘのデータのみがビット線ＢＬに読み出されることが可能である。

（変形例）
読み出しに間に図１０に示されるように電圧を印加されてもよい。図１０は、第１実施形態の変形例の記憶装置の選択ブロック中のいくつかの配線の読み出しの間の電圧を時間に沿って示す。以下、図５と異なる点について記述される。

図１０に示されるように、シーケンサ１４１は、時刻ｔ１から時刻ｔ６まで、選択ゲート線ＳＧＤＬ＿１に電圧Ｖｓｇを印加する。また、シーケンサ１４１は、時刻ｔ１から時刻ｔ６まで、全ての選択ゲート線ＳＧＳＬ＿０、ＳＧＳＬ＿１、およびＳＧＳＬ＿３に電圧Ｖｓｇを印加する。この結果、時刻ｔ１から時刻ｔ６にわたって、選択ストリングＮＳ１の被直列接続トランジスタは、ビット線ＢＬおよびソース線ＳＬと接続される。

また、時刻ｔ１から時刻ｔ３まで、シーケンサ１４１は、非選択ストリングＮＳ２の選択ゲート線ＳＧＤＬ＿２に電圧Ｖｓｇを印加する。この結果、時刻ｔ１から時刻ｔ３にわたって、非選択ストリングＮＳ２の被直列接続トランジスタは、ビット線ＢＬおよびソース線ＳＬと接続される。

一方、シーケンサ１４１は、時刻ｔ１においても非選択ストリングＮＳ０およびＮＳ３の選択ゲート線ＳＧＤＬ０＿０およびＳＧＤＬ＿３への電圧Ｖｓｓの印加を維持する。このため、非選択ストリングＮＳ０およびＮＳ３の被直列接続トランジスタは、ソース線ＳＬから分離されている。電圧Ｖｓｓの印加は、時刻ｔ５まで継続する。

さらに、シーケンサ１４１は、時刻ｔ１から時刻ｔ６まで、選択ストリングＮＳ１のワード線ＷＬ０＿１〜ＷＬｘ−２＿１、ＷＬｘ＋２＿１〜ＷＬｎ＿１、ＷＬＤＳ＿１、およびＷＬＤＤ＿１に電圧Ｖｒｅａｄを印加し、ワード線ＷＬｘ−１＿１およびＷＬｘ＋１＿１に電圧Ｖｒｅａｄｋを印加する。

以上の時刻ｔ１からの電圧の印加により、時刻ｔ１から時刻ｔ３まで選択ストリングＮＳ１および非選択ストリングＮＳ２の全てのトランジスタＭＴ、ＳＳＴ、ＳＤＴ、ＳＳＴ、およびＳＤＴはオンしており、これらのチャネルはビット線ＢＬおよびソース線ＳＬに接続されている。

時刻ｔ２から、シーケンサ１４１は、ビット線ＢＬに電圧Ｖｃｅｌｓｒｃを印加する。この結果、選択ストリングＮＳ１および非選択ストリングＮＳ２の全てのトランジスタＭＴ、ＳＳＴ、ＳＤＴ、ＳＳＴ、およびＳＤＴのチャネルに電圧Ｖｃｅｌｓｒｃが転送される。

時刻ｔ３から、シーケンサ１４１は、ビット線ＢＬに電圧Ｖｂｌを印加する。時刻ｔ３からのビット線ＢＬへの電圧の印加以外の電圧の印加は、図５でのものと同じである。

変形例によれば、時刻ｔ３からの実際の読み出しのための電圧の印加に先立って、選択ストリングＮＳ１と、制御ゲート電極膜２３ａを除く制御ゲート電極膜２３を共有する非選択ストリングＮＳ２において、全てのトランジスタＭＴ、ＳＳＴ、ＳＤＴ、ＳＳＴ、およびＳＤＴのチャネルがビット線ＢＬおよびソース線ＳＬと接続される。この状態で、ビット線ＢＬおよびソース線ＳＬに電圧Ｖｃｅｌｓｒｃが印加されることにより、非選択ストリングＮＳ２の全てのトランジスタＭＴ、ＳＳＴ、ＳＤＴ、ＳＳＴ、およびＳＤＴのチャネルが電圧Ｖｓｇの転送を通じて、電圧Ｖｃｅｌｓｒｃに向かって充電される。このことは、チャネル中に意図せず存在する電荷を排除して、意図せず存在する電荷によるストリングＮＳ１での誤動作、ひいては誤読み出しを抑制できる。

（第２実施形態）
第２実施形態の記憶装置は、第１実施形態でのものと同じ機能ブロックを有する。一方、第２実施形態では、シーケンサ１４１は、以下に示す動作を行えるように構成されている。第２実施形態では、第１実施形態と異なる点のみ記述される。

図１１は、第２実施形態の記憶装置の選択されたブロック中のいくつかの配線の読み出しの間の電圧を時間に沿って示す。第２実施形態でも、第１実施形態と同じくストリングＮＳ（ストリングユニットＳＵ）での電圧の印加の４つの相違する状態が生じる。４つの状態のストリングＮＳの、後述の時刻ｔ３と時刻ｔ４の間の状態が、図１２に示されている。図１２は、１つのビット線ＢＬを共有する２つのピラー１５およびこれらのピラー１５に関連する要素の一部を示す。

図１１に示されるように、シーケンサ１４１は、時刻ｔ３から時刻ｔ５まで選択ストリングＮＳ１の少なくともワード線ＷＬｘ−１＿１およびＷＬｘ＋１＿１とｘｙ面に沿って面するワード線ＷＬｘ−１＿０、ＷＬｘ＋１＿０、ＷＬｘ−１＿３、およびＷＬｘ＋１＿３に、第１実施形態での電圧Ｖｎｅｇに代えて電圧Ｖｍを印加する。電圧Ｖｍは、電圧Ｖｎｅｇより大きく、電圧Ｖｒｅａｄより小さく、例えば正の値を有し、例えば電圧Ｖｒｅａｄｋ（またはＶｒｅａｄ）に近い値を有する。１ブロックＢＬＫ中に５以上のストリングＮＳが設けられる場合、非選択ストリングＮＳ０およびＮＳ３以外の非選択ストリングＮＳのワード線ＷＬｘ＋１およびＷＬｘ−１は、電圧Ｖｎｅｇを印加されてもよいし、電圧Ｖｍを印加されてもよい。

時刻ｔ３と時刻ｔ４の間のいくつかの配線に印加される電圧が、図１３において表の形式で示されている。

（利点（効果））
第１実施形態での電圧の印加であると、図６および図８の領域４０に大きな電位差が生じる。第１実施形態で記述されたように、読み出しの間、領域１５ａ３の空乏層ＤＡによって領域１５ａ１および１５ａ２は電気的に分離されることが期待されている。しかしながら、図１４に示されるように、ピラー１５のサイズ、および電圧Ｖｒｅａｄｋの値ならびに電圧Ｖｎｅｇの値の組み合わせによっては、空乏層ＤＡが領域１５ａ１および１５ａ２の電位差を維持できず、領域１５ａ１および１５ａ２間でリーク電流（例えばバンド間トンネル電流）が流れる場合がある。図１４は、領域４０、第２実施形態の記憶装置の読み出しの間のストリングＮＳ０およびＮＳ１のワード線ＷＬｘ＋１＿０の境界の状態をｘｙ面に沿って示す。リーク電流が流れることは、ワード線ＷＬｘ＋１＿１の電位をＶｒｅａｄｋに維持できないことに繋がり、選択ストリングＮＳ１からの誤読み出しを引き起こす場合がある。

電圧Ｖｒｅａｄｋと電圧Ｖｎｅｇによるピラー１５中での高い電位差は、ワード線ＷＬｘ＋１＿１およびＷＬｘ＋１＿３との間でも生じ得る。また、電圧Ｖｒｅａｄｋと電圧Ｖｎｅｇによる高い電位差は、ワード線ＷＬｘ−１＿０およびＷＬｘ−１＿１との間でも生じ得る。さらに、電圧Ｖｒｅａｄｋと電圧Ｖｎｅｇによる高い電位差は、ワード線ＷＬｘ−１＿１およびＷＬｘ−１＿３との間でも生じ得る。

第２実施形態によれば、記憶装置１００において、読み出しの間、選択ワード線ＷＬｘの隣のワード線ＷＬ（ＷＬｘ−１および／またはＷＬｘ＋１）とともにピラー１５を挟むワード線ＷＬは、電圧Ｖｍを印加される。電圧Ｖｍは電圧Ｖｎｅｇより高いので、選択ワード線ＷＬｘの隣のワード線ＷＬが電圧Ｖｒｅａｄｋを受け取っていても、領域１５ａ１および１５ａ２の間の電位差は小さく、少なくとも第１実施形態での電位差より小さい。このため、ピラー１５の中で、最も大きい電位差が生じる部分（領域４０に示される部分）の電位差が緩和され、この部分を意図せずトンネル電流が流れることが抑制されることが可能である。このことは、記憶装置１００の誤読み出しを抑制できる。

電圧Ｖｍの印加により、寄生トランジスタＰＴがオンし得る。図１５は、記憶装置１００での読み出しの間の一部の等価回路を示す。図１５に示されるように、図９を参照して記述されたのと同様の要素の組により、ワード線ＷＬｘ＋１＿０をゲートとする寄生トランジスタＰＴ４が、ストリングＮＳ０およびＮＳ１の間およびストリングＮＳ２およびＮＳ３の間に形成されている。寄生トランジスタＰＴ４のオンにより、各ピラー１５中の２つの電流経路（領域１５ａ１および１５ａ２）が導通する可能性がある。

しかしながら、非選択ストリングＮＳ（例えばＮＳ０およびＮＳ３）中で選択ワード線ＷＬｘと並ぶワード線ＷＬｘは電圧Ｖｎｅｇを受け取り、このためトランジスタＭＴｘ＿０はオフしている。このため、たとえ２つの電流経路が導通したとしても、読み出し電流は、選択セルトランジスタＭＴｘ＿１によって保持されている情報を正しく反映する。すなわち、選択セルトランジスタＭＴｘ＿１により保持される情報は正しく読み出されることが可能である。

領域４０での電位差をより小さくするには、電圧Ｖｍは、電圧Ｖｒｅａｄｋとより小さい差を有していることが好ましい。一方で、電圧Ｖｍは、電圧Ｖｎｅｇと過大な差を有しないことが好ましい。寄生トランジスタＰＴ４を流れる電流を抑制するため、および電圧Ｖｍを受け取るワード線ＷＬと電圧Ｖｎｅｇを受け取るワード線ＷＬとの間の耐圧を維持するためである。第２実施形態では、電圧Ｖｍは、電圧Ｖｍと電圧Ｖｒｅａｄｋを受け取る２つのワード線ＷＬの間の耐圧と、電圧Ｖｍと電圧Ｖｎｅｇを受け取る２つのワード線ＷＬの間の耐圧と、を維持できる値を有する。こうすることにより、装置１００のより正常な動作が可能である。

（変形例）
非選択ストリングＮＳ０およびＮＳ３は、時刻ｔ３とｔ４の間に、図１６に示される電荷を印加されてもよい。図１６は、第２実施形態の記憶装置の読み出しの間のある時点で印加される電圧の第１変形例を示す。

図１６に示されるように、非選択ストリングＮＳ０およびＮＳ３において、シーケンサ１４１は、ワード線ＷＬｘ−１、ＷＬ＿ｘ、およびＷＬｘ＋１以外の残りのワード線ＷＬ、すなわちワード線ＷＬ０〜ＷＬ＿ｘ−２およびＷＬｘ＋２〜ＷＬｎに電圧Ｖｍ２を印加する。電圧Ｖｍ２は、電圧Ｖｎｅｇより大きく、電圧Ｖｍより小さく、例えば正の値を有する。このような電圧の印加により、非選択ストリングＮＳ０およびＮＳ３において、ワード線ＷＬ０〜ＷＬ＿ｘ−２およびＷＬｘ＋２〜ＷＬｎと、選択ストリングＮＳ１の対応するワード線ＷＬ０〜ＷＬ＿ｘ−２およびＷＬｘ＋２〜ＷＬｎとの間の電位差はＶｒｅａｄ−Ｖｍ２である。この結果、これらのワード線ＷＬの各対は図１２〜図１４のものより小さな電位差を有し、図１５を参照して記述されたのと同じ原理により、必要な電位差が維持されずにトンネル電流が流れることが防止される。

また、ダミーワード線ＷＬＤＳ＿０、ＷＬＤＤ＿０、ＷＬＤＳ＿３、および／またはＷＬＤＳ＿３がシーケンサ１４１から電圧Ｖｍ２を受け取ってもよい。こうすることにより、別々のストリングＮＳのダミーワード線ＷＬＤＳ間、および／または別々のストリングＮＳのダミーワード線ＷＬＤＳ間での電位差が緩和されることが可能である。

さらに、図１７に示されるように、第２実施形態に図１１と同様の電圧の印加が適用されてもよい。図１７は、第２実施形態の第２変形例の記憶装置の選択ブロック中のいくつかの配線の読み出しの間の電圧を時間に沿って示す。以下、図１２と異なる点について記述される。

図１７に示されるように、シーケンサ１４１は、時刻ｔ１から時刻ｔ６まで、選択ゲート線ＳＧＤＬ＿１に電圧Ｖｓｇを印加する。また、シーケンサ１４１は、時刻ｔ１から時刻ｔ６まで、全ての選択ゲート線ＳＧＳＬ＿０、ＳＧＳＬ＿１、およびＳＧＳＬ＿３に電圧Ｖｓｇを印加する。

また、時刻ｔ１から時刻ｔ３まで、シーケンサ１４１は、非選択ストリングＮＳ２の選択ゲート線ＳＧＤＬ＿２に電圧Ｖｓｇを印加する。一方、シーケンサ１４１は、時刻ｔ１においても非選択ストリングＮＳ０およびＮＳ３の選択ゲート線ＳＧＤＬ０＿０およびＳＧＤＬ＿３への電圧Ｖｓｓの印加を維持する。電圧Ｖｓｓの印加は、時刻ｔ５まで継続する。

さらに、シーケンサ１４１は、時刻ｔ１から時刻ｔ６まで、選択ストリングＮＳ１のワード線ＷＬ０＿１〜ＷＬｘ−２＿１、ＷＬｘ＋２＿１〜ＷＬｎ＿１、ＷＬＤＳ＿１、およびＷＬＤＤ＿１に電圧Ｖｒｅａｄを印加し、ワード線ＷＬｘ−１＿１およびＷＬｘ＋１＿１に電圧Ｖｒｅａｄｋを印加する。

時刻ｔ２から、シーケンサ１４１は、ビット線ＢＬに電圧Ｖｃｅｌｓｒｃを印加する。時刻ｔ３から、シーケンサ１４１は、ビット線ＢＬに電圧Ｖｂｌを印加する。

第２変形例によれば、第１実施形態の変形例と第２実施形態を組み合わせた利点を得られる。

（第３実施形態）
第３実施形態は、記憶装置１００での書き込みに関する。

図１８は、第２実施形態の記憶装置の選択ブロック中のいくつかの配線の書き込みの間の電位を時間に沿って示す。第１および２実施形態と同じく、以下では、各ストリングユニットＳＵのうちの１つのストリングＮＳを代表として用いて記述が行われ、記述の動作が複数のストリングＮＳにおいて並行して起こる。また、第１実施形態と同じくストリングＮＳ１が、書き込み対象の選択ストリングである。また、ワード線ＷＬｘが、すなわち、ワード線ＷＬｘ＿１が選択ワード線である。

図１８に示されるように、時刻ｔ１０の時点で、シーケンサ１４１は、示されている全ての配線に電圧Ｖｓｓを印加している。

シーケンサ１４１は、時刻ｔ１１から、選択ストリングＮＳ１の選択ゲート線ＳＧＤＬ＿１に電圧Ｖｓｇを印加する。この結果、選択ゲートトランジスタＳＤＴ＿１はオンし、選択ストリングＮＳ１では、被直列接続トランジスタ（トランジスタＭＴ、ＤＳＴ、およびＤＳＴの組）はビット線ＢＬに接続される。一方、シーケンサ１４１は、非選択ストリングＮＳ０、ＮＳ２、およびＮＳ３の選択ゲート線ＳＧＤＬ＿０、ＳＧＤＬ＿２、およびＳＧＤＬ＿３に電圧Ｖｓｓを印加し続ける。このため、非選択ストリングＮＳ０、ＮＳ２、およびＮＳ３では、被直列接続トランジスタはビット線ＢＬから切断された状態を維持する。

また、時刻ｔ１１から、シーケンサ１４１は、全ての選択ゲート線ＳＧＳＬ＿０〜３に電圧Ｖｓｇｓを印加する。電圧Ｖｓｇｓは、電圧Ｖｓｓより大きく、選択ゲートトランジスタＳＳＴをオンさせない大きさを有する。このため、いずれの選択ストリングＮＳでも、被直列接続トランジスタはソース線ＳＬに接続されない。よって、選択ストリングＮＳ１では、被直列接続トランジスタはビット線ＢＬと接続された状態であり、非選択ストリングＮＳ０、ＮＳ２、およびＮＳ３では、被直列接続トランジスタはビット線ＢＬともソース線ＳＬとも接続されておらず、電気的に浮遊している。

時刻ｔ１２から、シーケンサ１４１は、ソース線ＳＬに電源電圧Ｖｄｄを印加する。また、シーケンサ１４１は、書き込みにより浮遊ゲート電極膜１９に電子を注入される選択セルトランジスタＭＴを含んだ選択ストリング（書き込み可能選択ストリング）ＮＳ１と接続されたビット線（書き込み可能ビット線）ＢＬに電圧Ｖｓｓを印加し続ける。一方、シーケンサ１４１は、時刻ｔ１２から、書き込みにより浮遊ゲート電極膜１９に電子を注入されない選択セルトランジスタＭＴを含んだ選択ストリング（書き込み禁止選択ストリング）ＮＳ１と接続されたビット線（書き込み禁止ビット線）ＢＬに電圧Ｖｄｄを印加する。

時刻ｔ１３から、シーケンサ１４１は、全ストリングＮＳのワード線ＷＬＤＤ＿０〜ＷＬＤＤ＿３およびＷＬＤＳ＿０〜ＷＬＤＳ＿０に電圧Ｖｇｐを印加する。電圧Ｖｇｐは、電圧Ｖｓｓより高く、トランジスタＷＬＤＤおよびＷＬＤＳをオンさせる大きさを有する。

また、シーケンサ１４１は、時刻ｔ１３から、全ストリングＮＳの非選択ワード線ＷＬ０〜ｘ−１＿０、ＷＬ０〜ｘ−１＿１、ＷＬ０〜ｘ−１＿２、ＷＬ０〜ｘ−１＿３、ＷＬｘ＋１〜ＷＬｎ＿０、ＷＬｘ＋１〜ＷＬｎ＿１、ＷＬｘ＋１〜ＷＬｎ＿２、およびＷＬｘ＋１〜ＷＬｎ＿３に電圧Ｖｐａｓｓを印加する。電圧Ｖｐａｓｓは、選択ストリングＮＳ１では非選択セルトランジスタＭＴｉ（ｉ≠ｘ）への誤書き込みを抑制できるほど小さく、選択ストリングＮＳとワード線を共有する非選択ストリングＮＳ２ではセルトランジスタＭＴｘでの閾値上昇を抑制できる程度にカップリングによりチャネルを上昇させることのできるほど大きい。

また、シーケンサ１４１は、時刻ｔ１３から、選択ストリングＮＳ１の選択ワード線ＷＬｘ＿１にも電圧Ｖｐａｓｓを印加する。さらに、シーケンサ１４１は、時刻ｔ１３から、非選択ストリングＮＳ０およびＮＳ３の、選択ワード線ＷＬｘ＿１と面するワード線ＷＬｘ＿０およびＷＬｘ＿３にも電圧Ｖｐａｓｓを印加する。

時刻ｔ１３からの電圧Ｖｐａｓｓの印加により、選択ストリングＮＳ１では、全てのトランジスタＭＴ、ＤＤＴ、およびＳＤＴがオンする。また、非選択ストリングＮＳ０、ＮＳ２、およびＮＳ３のチャネルは電気的に浮遊しているため、電圧Ｖｐａｓｓの印加により、非選択ストリングＮＳ０、ＮＳ２、およびＮＳ３のチャネルの電位がカップリングにより上昇する。

時刻ｔ１４から、シーケンサ１４１は、選択ストリングＮＳ１の選択ゲート線ＳＧＤＬ＿１に電圧Ｖｓｇｄを印加する。電圧Ｖｓｇｄは、電圧Ｖｓｇより小さい。また、電圧Ｖｓｇｄは、書き込み可能選択ストリングＮＳ１中の選択ゲートトランジスタＳＤＴ＿１をオンに維持しつつ、書き込み禁止選択ストリングＮＳ１中の選択ゲートトランジスタＳＤＴ＿１をオフさせる大きさを有する。電圧Ｖｓｇｄの印加により、書き込み可能選択ストリングＮＳ１中の選択ゲートトランジスタＳＤＴ＿１はオンを維持する。この結果、書き込み可能選択ストリングＮＳ１のチャネルは、ビット線ＢＬと接続され続け、電圧Ｖｓｓを印加されている状態を維持する。一方、電圧Ｖｓｇｄの印加により、書き込み禁止選択ストリングＮＳ１中の選択ゲートトランジスタＳＤＴ＿１はオフする。この結果、書き込み禁止選択ストリングＮＳ１のチャネルは、ビット線ＢＬから切断されて電気的に浮遊する。

時刻ｔ１５から、シーケンサ１４１は、選択ストリングＮＳ１の選択ワード線ＷＬｘ＿１に電圧Ｖｐｇｍを印加する。電圧Ｖｐｇｍは、電圧Ｖｐａｓｓより高い。電圧Ｖｐｇｍの印加により、書き込み可能選択ストリングＮＳ１において、選択ワード線ＷＬｘ＿１とチャネルとの間に電圧ＶｐｇｍおよびＶｓｓによる大きな電位差が形成される。この結果、書き込み可能ビット線ＢＬと接続された選択ストリングＮＳ１の選択セルトランジスタＭＴｘ＿１の浮遊ゲート電極膜１９に電子が注入されて、書き込みが行われる。

一方、時刻ｔ１５からも、シーケンサ１４１は、選択ストリングＮＳ１の非選択ワード線ＷＬ０〜ｘ−１＿１およびＷＬｘ＋１〜ＷＬｎ＿１に電圧Ｖｐａｓｓを印加し続ける。電圧Ｖｐａｓｓは、電圧Ｖｐｇｍより十分に小さい。このため、書き込み可能選択ストリングＮＳ１においても、非選択ワード線ＷＬ０〜ｘ−１およびＷＬｘ＋１〜ＷＬｎとチャネルとの間に電圧ＶｐａｓｓとＶｓｓにより形成される電位差は、電圧ＶｐｇｍとＶｓｓとの差よりも十分に小さい。このため、書き込み可能選択ストリングＮＳ１の非選択セルトランジスタＭＴ０〜ｘ−１およびＭＴｘ＋１〜ＷＬｎは、浮遊ゲート電極膜１９に電子を注入されず、書き込みは抑制されるか起こらない。

電圧Ｖｐｇｍの印加によっても書き込み禁止選択ストリングＮＳ１では、セルトランジスタＭＴ０〜ｎへの書き込みは抑制されるか起こらない。書き込み禁止選択ストリングＮＳ１は電気的に浮遊しており、よって、そのチャネルは、ワード線ＷＬ０〜ｎ＿１とカップリングされていてワード線ＷＬ０〜ｎ＿１への電圧ＶｐｇｍおよびＶｐａｓｓの印加によって上昇し、ワード線ＷＬ０〜ｎ＿１との間で小さな電位差しか有しないからである。書き込み禁止選択ストリングＮＳ１のセルトランジスタＭＴｘがゲートにおいて電圧Ｖｐｇｍを受け取っても書き込みを抑制する電位を書き込み禁止選択ストリングＮＳ１のチャネルが有するように、電圧Ｖｐａｓｓが設定されている。

時刻ｔ１５からの非選択ストリングＮＳ２の状態は、書き込み禁止選択ストリングＮＳ１と同じである。具体的には、非選択ストリングＮＳ２のチャネルの電位は、カップリングによって上昇し、ワード線ＷＬ０〜ｎ＿１との間で小さな電位差しか有しない。このため、電圧Ｖｐｇｍの印加によっても非選択ストリングＮＳ２では、セルトランジスタＭＴ０〜ｎへの書き込みは抑制されるか起こらない。

さらに、時刻ｔ１５からも、シーケンサ１４１は、非選択ストリングＮＳ０およびＮＳ３のワード線ＷＬｘ＿０およびＷＬｘ＿３に電圧Ｖｐａｓｓを印加し続ける。時刻ｔ１５において、非選択ストリングＮＳ０およびＮＳ３も電気的に浮遊している。このため、時刻ｔ１５からも、非選択ストリングＮＳ０およびＮＳ３のチャネルは、ワード線ＷＬ０〜ｎ＿０およびＷＬ０〜ＷＬｎ＿３とのカップリングによって電圧Ｖｐａｓｓに近い値まで上昇された状態を維持し、ワード線ＷＬ０〜ｎ＿０およびＷＬ０〜ｎ＿３との間で小さな電位差しか有しない。よって、非選択ストリングＮＳ０およびＮＳ３でも、セルトランジスタＭＴ０〜ｎへの書き込みは抑制されるか起こらない。

時刻ｔ１５から時刻ｔ１６までの期間の電圧の印加により、電子の注入による書き込みが行われる。時刻ｔ１６から、シーケンサ１４１は、選択ワード線ＷＬ＿１に印加される電圧を電圧Ｖｐａｓｓに戻す。

時刻ｔ１７から、シーケンサ１４１は、書き込み禁止ビット線ＢＬおよびソース線ＳＬに印加されている電圧を電圧Ｖｓｓに戻す。また、時刻ｔ１７から、シーケンサ１４１は、選択ストリングＮＳ１の選択ゲート線ＳＧＤＬ＿１に印加されている電圧を電圧Ｖｓｓに向かって下げる。また、時刻ｔ１７から、シーケンサ１４１は、非選択ストリングＮＳ０、ＮＳ２、およびＮＳ３の選択ゲート線ＳＧＤＬ、ならびに全ストリングＮＳの選択ゲート線ＳＧＳＬの電圧を一時的に上げる。

時刻ｔ１８から、シーケンサ１４１は、非選択ストリングＮＳ０、ＮＳ２、およびＮＳ３の選択ゲート線ＳＧＤＬ、全ストリングＮＳの選択ゲート線ＳＧＳＬ、全ストリングＮＳの全ワード線ＷＬの電圧を電圧Ｖｓｓに戻して書き込みは終了する。

時刻ｔ１５と時刻ｔ１６の間のいくつかの配線の電位が、図１９において表の形式で示されている。

（利点（効果））
第３実施形態によれば、ピラー共有構造を有する記憶装置１００において、書き込みの間、非選択ストリングＮＳ０、ＮＳ２、およびＮＳ３の選択ゲート線ＳＧＤＬおよびＳＧＳＬに電圧Ｖｓｓが印加される。このため、非選択ストリングＮＳは、電気的に浮遊している。一方、書き込み可能ビット線ＢＬに電圧Ｖｓｓが印加され、書き込み禁止ビット線ＢＬに電圧Ｖｄｄが印加されている間、選択ストリングＮＳ１の選択ゲート線ＳＧＤＬおよびＳＧＳＬに電圧ＶｓｇｄおよびＶｓｇｓが印加される。このため、書き込み禁止選択ストリングＮＳ１は電気的に浮遊し、書き込み可能選択ストリングＮＳ１はビット線ＢＬと接続され続ける。こうして、非選択ストリングＮＳおよび書き込み禁止選択ストリングＮＳ１は電気的に浮遊し、書き込み可能選択ストリングＮＳ１はビット線ＢＬと接続される。

また、書き込み可能選択ストリングＮＳ１がビット線ＢＬと接続されている間、選択ストリングＮＳ１では、ワード線ＷＬＤＤおよびＷＬＤＳに電圧Ｖｇｐが印加され、選択ワード線ＷＬに電圧Ｖｐｇｍが印加され、非選択ワード線ＷＬに電圧Ｖｐａｓｓが印加される。このため、書き込み可能選択ストリングＮＳ１の非選択セルトランジスタＭＴではワード線ＷＬとチャネルとの間に小さな電位差しか形成されず、他方、書き込み可能選択ストリングＮＳ１の選択セルトランジスタＭＴではワード線ＷＬとチャネルとの間に大きな電位差が形成される。よって、書き込み可能選択ストリングＮＳ１の選択セルトランジスタＭＴでは書き込みが起こり、書き込み可能選択ストリングＮＳの非選択トランジスタＭＴでは書き込みは抑制されるか起こらない。

また、書き込み禁止選択ストリングＮＳ１が電気的に浮遊している間、選択ストリングＮＳ１では、ワード線ＷＬＤＤおよびＷＬＤＳに電圧Ｖｇｐが印加され、選択ワード線ＷＬに電圧Ｖｐｇｍが印加され、非選択ワード線ＷＬに電圧Ｖｐａｓｓが印加される。このため、書き込み可能禁止選択ストリングＮＳ１のセルトランジスタＭＴではワード線ＷＬとチャネルとの間に小さな電位差しか形成されない。よって、書き込み禁止選択ストリングＮＳ１のセルトランジスタＭＴでは書き込みは抑制されるか起こらない。

さらに、非選択ストリングＮＳが電気的に浮遊している間、非選択ストリングＮＳでは、ワード線ＷＬＤＤおよびＷＬＤＳに電圧Ｖｇｐが印加され、全てのワード線ＷＬに電圧Ｖｐａｓｓが印加される。このため、非選択ストリングＮＳでは、ワード線ＷＬとチャネルとの間に小さな電位差しか形成されず、セルトランジスタＭＴに対する書き込みは抑制されるか起こらない。

このように、書き込み可能選択ストリングＮＳ１の選択トランジスタＭＴで書き込みが起こり、かつ書き込み可能選択ストリングＮＳ１の非選択トランジスタＭＴ、書き込み禁止選択ストリングＮＳ１、および非選択ストリングＮＳで書き込みは抑制されるか起こらない。すなわち、ピラー共有構造を有する記憶装置１００において、選択ストリングＮＳの書き込まれるべき選択トランジスタＭＴに選択的に書き込みが行われることが可能である。

（第４実施形態）
第４実施形態は、記憶装置１００での消去に関する。

図２０は、第４実施形態の記憶装置の選択ブロックおよび非選択ブロック中のいくつかの配線の消去の間の電位を時間に沿って示す。第１実施形態と同じく、以下では、選択ブロックＢＬＫ中の１つのストリングＮＳを代表として用いて記述が行われ、記述の動作が選択ブロックＢＬＫ中の全てのストリングＮＳにおいて並行して起こる。図３および図２１を参照して、消去が記述される。

図２０に示されるように、時刻ｔ２０の時点で、シーケンサ１４１は、示されている全ての配線に電圧Ｖｓｓを印加している。

時刻ｔ２１から、シーケンサ１４１は、ビット線ＢＬ，ＳＧＤＬ＿０〜３、および非選択ブロックの全てのワード線ＷＬを電気的に浮遊状態にする。また、時刻ｔ２１から、シーケンサ１４１は、ＣＰウェル１２に電圧Ｖｅｒａを印加する。電圧Ｖｅｒａは、電圧Ｖｓｓより高い。ＣＰウェル１２の電圧は、ピラー１５の第１部分１５ａに、ｚ軸に沿って下端（選択ゲートトランジスタＳＳＴの側の端）から転送される。この結果、ピラー１５の第１部分１５ａ（トランジスタＭＴのボディ）の底の部分は、電圧Ｖｅｒａに近い値の電圧（≒Ｖｅｒａ）まで上昇する。

さらに、時刻ｔ２１から、シーケンサ１４１は、全ての選択ゲート線ＳＧＳＬ＿０〜３に電圧Ｖｅｒａ−Ｖｅｒａｓｇｓを印加する。電圧Ｖｅｒａｓｇｓは、蓄積状態の選択ゲートトランジスタＳＳＴのボディ１５ａと電圧Ｖｅｒａ−Ｖｅｒａｓｇｓを受け取る選択ゲート線ＳＧＳＬとの電位差であり、換言すると、選択ゲートトランジスタＳＳＴのボディ１５ａが蓄積状態にするのに十分な小ささを有する。電圧Ｖｅｒａ−Ｖｅｒａｓｇｓの印加により、ＣＰウェル１２の電圧が選択ゲートトランジスタＳＳＴを介してボディ１５ａの上部に転送されやすくなる。

また、ＣＰウェル１２への電圧Ｖｅｒａの印加により、選択ゲートトランジスタＳＳＴはボディ１５ａにおいてＣＰウェル１２の電圧Ｖｅｒａを印加されることになる。この結果、ボディ１５ａから拡散層３７（ソース線ＳＬの一部）に順方向バイアスが印加されることになる。このため、ボディ１５ａの電圧が導電膜３９および５０（ソース線ＳＬ）に転送されて、ソース線ＳＬは電圧Ｖｓｓから電圧Ｖｅｒａに近い値の電圧（≒Ｖｅｒａ）まで上昇する。

導電膜４３および５０は導電膜３３（ビット線ＢＬ）と面しており、このため、導電膜４３および５０は、導電膜３３と容量カップリングされている。よって、ソース線ＳＬの電圧が上昇すると、ビット線ＢＬは、容量カップリングによって電圧Ｖｅｒａに近い値の電圧（≒Ｖｅｒａ）まで上昇する。ビット線ＢＬとしての導電膜３３はビア３１および導電膜２９を介してピラー１５の第１部分（ボディ）１５ａと電気的に接続されており、よって、ビット線ＢＬの電圧上昇により、ボディ１５ａのｚ軸に沿って上側（選択ゲートトランジスタＳＤＴの側）の部分は、電圧Ｖｅｒａに近い値の電圧（≒Ｖｅｒａ）まで上昇する。こうして、ボディの全体は、電圧Ｖｅｒａに近い値（≒Ｖｅｒａ）まで上昇する。

ボディ１５ａは導電膜２３（ワード線ＷＬおよび選択ゲート線ＳＧＤＬ）と容量カップリングされている。よって、ボディ１５ａの電圧が上昇すると、選択ゲート線ＳＧＤＬおよびワード線ＷＬは、容量カップリングによって電圧Ｖｅｒａに近い値の電圧（≒Ｖｅｒａ）まで上昇する。

また、シーケンサ１４１は、時刻ｔ２１から、選択ブロックＢＬＫの全てのワード線ＷＬに電圧Ｖｗｌを印加する。電圧Ｖｗｌは、電圧Ｖｓｓより高く、電圧Ｖｅｒａより低い。

時刻ｔ２２から、シーケンサ１４１は、全ての選択ゲート線ＳＧＳＬ＿０〜ＳＧＳＬ＿３を電気的に浮遊状態にする。この結果、選択ゲート線ＳＧＳＬ＿０〜ＳＧＳＬ＿３はボディ１５ａとの容量カップリングにより、ボディ１５ａの電圧が上昇すると、電圧Ｖｅｒａに近い値の電圧（≒Ｖｅｒａ）まで上昇する。

時刻ｔ２２から時刻ｔ２３までの期間の電圧の印加により、電子の引き抜きによる消去が行われる。すなわち、選択ブロックＢＬＫでは、ボディ１５ａとワード線ＷＬとの間に、電圧Ｖｅｒａに近い値の電圧と電圧Ｖｗｌとにより大きな電位差が形成される。この電位差により、選択ブロックＢＬＫの浮遊ゲート電極膜１９中の電子がボディ１５ａに引き抜かれて、消去が行われる。

一方、時刻ｔ２１から、非選択ブロックＢＬＫでは、ワード線ＷＬが電気的に浮遊状態になっている。このため、ワード線ＷＬは、ボディ１５ａとの容量カップリングにより、ボディ１５ａの電圧が上昇すると、電圧Ｖｅｒａに近い値（≒Ｖｅｒａ）まで上昇する。よって、ワード線ＷＬとボディ１５ａとの間に電位差は形成されず、非選択ブロックＢＬＫでは、消去は行われない。

時刻ｔ２３から、シーケンサ１４１は、ＣＰウェル１２、ビット線ＢＬ、およびソース線ＳＬを放電する。この結果、カップリングにより上昇していた全ストリングＳＴＲの選択ゲート線ＳＧＤＬおよびＳＧＳＬならびに全てのワード線ＷＬ０〜ｎ、ビット線ＢＬ、およびソース線ＳＬの電圧が電圧Ｖｓｓに向かって降下する。

時刻ｔ２４から、シーケンサ１４１は、選択ブロックＢＬＫの選択ワード線ＳＧＤＬおよびＳＧＳＬならびにワード線ＷＬ０〜ｎに印加されている電圧を電圧Ｖｓｓに放電して消去は終了する。

時刻ｔ２１と時刻ｔ２３の間のいくつかの配線の電位が、図２１において表の形式で示されている。

（利点（効果））
第４実施形態によれば、ピラー共有構造を有する記憶装置１００において、消去の間にブロックＢＬＫ中の全ての配線を電気的に浮遊させている間に、ＣＰウェル１２に電圧Ｖｅｒａが印加され、また選択ゲート線ＳＧＳＬに電圧Ｖｅｒａと同程度の電圧が印加される。この結果、ボディ１５ａが蓄積状態の選択ゲートトランジスタＳＳＴ、および種々の配線の間のカップリングによる種々の配線の電圧上昇により、選択ゲートトランジスタＳＳＴを介して、ボディ１５ａの電圧が電圧Ｖｅｒａに近い値まで上昇する。この状態で、選択ブロックＢＬＫのワード線ＷＬにはＶｗｌが印加される。この結果、選択ブロックＢＬＫでボディ１５ａとワード線ＷＬとの間に大きな電位差が形成され、ボディ１５ａに電子が引き抜かれて消去が行われる。一方、非選択ブロックＢＬＫでは、ワード線ＷＬは電気的に浮遊状態になっており、ワード線ＷＬとボディは大きな電位差は形成されず、消去は行われない。すなわち、選択ブロックＢＬＫに対する選択的な消去が可能である。

本明細書および特許請求の範囲における「接続」とは、直接の接続、および導電要素を介した接続を含む。

記憶装置１００がＮＡＮＤ型フラッシュメモリである場合に、以下の動作および構成であってもよい。

多値レベルの読み出し動作（リード）において、閾値電圧を低い方から順にＡレベル、Ｂレベル、およびＣレベルとすると、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、０．５Ｖ〜０．５５Ｖ等のいずれかの間であってもよい。Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、２．１Ｖ〜２．３Ｖ等のいずれかの間であってもよい。Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、３．６Ｖ〜４．０Ｖ等のいずれかの間であってもよい。読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ，３８μｓ〜７０μｓ，７０μｓ〜８０μｓ等のいずれかの間であってよい。

書き込み動作は、プログラム動作とベリファイ動作とを含む。書き込み動作においては、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ，１４．０Ｖ〜１４．６Ｖ等のいずれかの間であってもよい。奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを異ならせてもよい。プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間であってもよい。これに限定されることなく、例えば７．３Ｖ〜８．４Ｖの間であってもよく、６．０Ｖ以下であってもよい。非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかにより、印加するパス電圧を異ならせてもよい。書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１０００μｓ〜１５００μｓ，１５００μｓ〜２０００μｓ，２０００μｓ〜３０００μｓの間であってよい。

消去動作においては、半導体基板上部に配置され、かつ、メモリセルが上方に配置されたウェルに最初に印加される電圧は、例えば１２Ｖ〜１３．６Ｖの間である。これに限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ，１４．８Ｖ〜１９．０Ｖ，１９．０Ｖ〜１９．８Ｖ，１９．８Ｖ〜２１Ｖ等のいずれかの間であってもよい。消去動作の時間（ｔＥｒａｓｅ）としては、例えば１０００μｓ〜３０００μｓ，３０００μｓ〜５０００μｓ，５０００μｓ〜１００００μｓの間であってよい。

また、メモリセルは、例えば以下のような構造であってもよい。メモリセルは、シリコン基板等の半導体基板上に膜厚が４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が３ｎｍ〜８ｎｍのシリコン窒化（ＳｉＮ）膜、またはシリコン酸窒化（ＳｉＯＮ）膜などの絶縁膜と、膜厚が３ｎｍ〜１００ｎｍのポリシリコン（Ｐｏｌｙ−Ｓｉ）膜との積層構造にすることができる。電荷蓄積層の一部には、ルテニウム（Ｒｕ）などの金属が添加されていても良い。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば膜厚が３ｎｍ〜１０ｎｍの下層シリコン酸化（ＳｉＯ）膜と、膜厚が３ｎｍ〜１０ｎｍの上層シリコン酸化膜とに挟まれた、膜厚が４ｎｍ〜１０ｎｍのＨｉｇｈ−ｋ膜を有する。Ｈｉｇｈ−ｋ膜の材料としては、酸化ハフニウム（ＨｆＯ）などが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が１ｎｍ〜１０ｎｍの仕事関数調整用の膜を介して、膜厚が３０ｎｍ〜１００ｎｍの制御電極が設けられる。ここで仕事関数調整用膜は、例えば酸化タンタル（ＴａＯ）などの金属酸化膜、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、酸化アルミニウム（ＡｌＯ）などの金属酸化膜または金属窒化膜等である。制御電極には、タングステン（Ｗ）などを用いることができる。メモリセル間にはエアギャップを設けることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００…記憶装置、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１４１…シーケンサ、１０…基板、１１、１２…ウェル、２１、２５、２７、３５…絶縁膜、２３…制御ゲート電極膜、２９、３３…導電膜、１５…ピラー、１７…トンネル絶縁膜、１９…浮遊ゲート電極膜、３１…ビア、ＭＴ…セルトランジスタ、ＮＳ…ストリング、ＷＬ…ワード線。

Claims (7)

1. 半導体の柱と、
   第１導電層と、
   前記第１導電層とともに前記柱の側面を挟む第２導電層と、
   前記柱の延びる方向において前記第１導電層と異なる位置に設けられた第３導電層と、
   前記第３導電層とともに前記柱の側面を挟む第４導電層と、
   を具備し、
   読み出しの間、前記第１導電層に第１電圧が印加され、前記第２導電層に第２電圧が印加され、前記第３導電層に第３電圧が印加され、前記第４導電層に第４電圧が印加され、
   前記第１および第４電圧は前記第２電圧より高く、前記第３電圧は前記第４電圧より高い、
   ことを特徴とする記憶装置。
2. 前記柱と前記第１導電層との間の第１電荷蓄積層と、
   前記柱と前記第２導電層との間の第２電荷蓄積層と、
   前記柱と前記第３導電層との間の第３電荷蓄積層と、
   前記柱と前記第４導電層との間の第４電荷蓄積層と、
   をさらに具備することを特徴とする請求項１に記載の記憶装置。
3. 前記記憶装置は、
   前記柱の一部と、前記第２電荷蓄積層と、前記第２導電層と、を含む第１セルトランジスタと、
   前記柱の一部と、前記第３電荷蓄積層と、前記第３導電層と、を含む第２セルトランジスタと、
   を具備し、
   前記第３電圧は、前記第１セルトランジスタの状態によらずに前記第１セルトランジスタをオンさせる大きさを有し、
   前記第２電圧は、前記第２セルトランジスタの状態によらずに前記第２セルトランジスタをオフに維持する大きさを有する、
   ことを特徴とする請求項２に記載の記憶装置。
4. 前記第１および第２導電層は、前記柱の延びる方向において隣り合い、
   前記第３および第４導電層は、前記柱の延びる方向において隣り合う、
   ことを特徴とする請求項３に記載の記憶装置。
5. 前記記憶装置は、前記柱の一部と、前記第１電荷蓄積層と、前記第１導電層と、を含む第３セルトランジスタを具備し、
   前記第１電圧は、前記第３セルトランジスタに保持されるデータに基づく大きさを有する、
   ことを特徴とする請求項４に記載の記憶装置。
6. 半導体の柱と、
   第１導電層と、
   前記第１導電層と面し、前記第１導電層とともに前記柱の側面を挟む第２導電層と、
   を具備し、
   読み出しの間、前記第１導電層に第１電圧が印加され、前記第２導電層に第２電圧が印加され、
   前記第１電圧は、前記第１電圧より高い、
   ことを特徴とする記憶装置。
7. 半導体の柱と、
   第１導電層と、
   前記第１導電層と面し、前記第１導電層とともに前記柱の側面を挟む第２導電層と、
   前記柱の延びる方向において前記第１導電層と異なる位置に設けられた第３導電層と、
   を具備し、
   書き込みの間、前記第１導電層に第１電圧が印加され、前記第２および第３導電層に第２電圧が印加され、
   前記第１電圧は前記第２電圧より高い、
   ことを特徴とする記憶装置。