JP2017038456A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】トランスの寄生容量の影響を従来よりも受けずに出力の制御が可能となるＤＣ−ＤＣコンバータを提供することができる。
【解決手段】スイッチ素子を備え、トランスの１次コイルに接続される複数のトーテンポール回路と、前記複数のトーテンポール回路の各出力部と前記トランスの１次コイルとの間に接続された共振回路と、記トランスの出力に応じて前記スイッチ素子を制御する制御信号の周波数を調整する制御部と、を備え、前記制御部は、複数の前記トーテンポール回路の間で前記スイッチ素子の制御信号の位相をシフトするＤＣ−ＤＣコンバータである。
【選択図】図１

Description

本発明は、ＤＣ−ＤＣコンバータに関する。

近年、共振コンバータは小型化の要求を満たすために駆動周波数の高周波化が求められている。ただし、駆動周波数を高周波化すると共振コンバータの損失が増加してしまう。この問題を解決するために、共振コンバータに用いられるトランスをプレーナ構造のトランスとすることで交流抵抗を低減し、銅損を低減する方法がある。

特開２０１２−０９０４２３号公報

一般的に、プレーナ構造のトランスは、基板の同一平面上に巻線としての銅箔のパターンが形成されるため、トランスの１次側に大きな寄生容量Ｃｐが形成される。そのため、共振インダクタＬｒと寄生容量Ｃｐとが共振回路を構成し、その共振周波数とＤＣ−ＤＣコンバータの周波数とが近い値になる場合には、スイッチング周波数による出力の制御が困難となる。このような問題はプレーナ構造のトランスに限られた問題ではなく、１次側に寄生容量が形成される様々なトランスに共通する問題である。

本発明は、このような事情に鑑みてなされたもので、その目的は、トランスの寄生容量の影響を従来よりも受けずに出力の制御が可能となるＤＣ−ＤＣコンバータを提供することである。

本発明の一態様は、スイッチ素子を備え、トランスの１次コイルに接続される複数のトーテンポール回路と、前記複数のトーテンポール回路の各出力部と前記トランスの１次コイルとの間に接続された共振回路と、前記トランスの出力に応じて前記スイッチ素子を制御する制御信号の周波数を調整する制御部と、を備え、前記制御部は、複数の前記トーテンポール回路の間で前記スイッチ素子の制御信号の位相をシフトするＤＣ−ＤＣコンバータである。

また、本発明の一態様は、上述のＤＣ−ＤＣコンバータであって、前記制御部は、前記制御信号の周波数が所定の周波数に達した場合に、複数の前記トーテンポール回路の間で前記スイッチ素子の制御信号の位相をシフトする。

また、本発明の一態様は、上述のＤＣ−ＤＣコンバータであって、２つの前記トーテンポール回路が並列に接続されており、前記制御部は、一方のトーテンポール回路に対して他方の前記トーテンポール回路の前記制御信号の位相をシフトする。

また、本発明の一態様は、上述のＤＣ−ＤＣコンバータであって、前記制御部は、前記トランスの出力に応じて、前記位相のシフト量を変化させる。

以上説明したように、本発明によれば、トランスの寄生容量の影響を従来よりも受けずに出力の制御が可能となるＤＣ−ＤＣコンバータを提供することができる。

本実施形態におけるＤＣ−ＤＣコンバータ１の概略構成の一例を示す図である。 本実施形態における制御を説明する図である。 本実施形態における制御部３０の処理を示すフローチャート図である。 本実施形態の変形例におけるＤＣ−ＤＣコンバータ１の概略構成の一例を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。なお、図面において、同一又は類似の部分には同一の符号を付して、重複する説明を省く場合がある。また、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

本実施形態におけるＤＣ−ＤＣコンバータは、スイッチ素子を備え、トランスの１次コイルに接続される複数のトーテンポール回路と、複数のトーテンポール回路の各出力部とトランスの一次コイルとの間に接続された共振回路と、トランスの出力に応じてスイッチ素子を制御する制御信号の周波数を調整する制御部と、を備える。制御部は、複数の前記トーテンポール回路の間で前記スイッチ素子の制御信号の位相をシフトする。
以下、実施形態の駆動回路を、図面を用いて説明する。なお、本実施形態では、説明の便宜のために、トーテンポール回路構成のＬＬＣ方式のＤＣ−ＤＣコンバータに基づいて駆動回路の構成を説明する。ただし、本明細書に記載された実施形態による構成をハーフブリッジ構成やフルブリッジ構成のＬＬＣ方式のＤＣ−ＤＣコンバータ等にも適用できる。

図１は、本実施形態におけるＤＣ−ＤＣコンバータ１の概略構成の一例を示す図である。図１に示すように、ＤＣ−ＤＣコンバータ１は、電源５、複数のトーテンポール回路１０（第１トーテンポール回路１０−１及び第２トーテンポール回路１０−２）、制御部３０、複数の共振回路４０（第１共振回路４０−１及び第２共振回路４０−２）、複数のトランス５０（第１トランス５０−１及び第２トランス５０−２）及び交直変換回路６０を備える。

トーテンポール回路１０は、第１スイッチ素子Ｑ１と第２スイッチ素子Ｑ２とを直列接続して構成されている。トーテンポール回路１０は、電源５から供給される直流電圧Ｖ_ｉｎを出力電圧Ｖ_ｏｕｔに変換して出力端子７０から出力する。
トーテンポール回路１０は、複数のスイッチ素子を備える。例えば、図１に示すように、トーテンポール回路１０は、第１トーテンポール回路１０−１及び第２トーテンポール回路１０−２を備える。第１トーテンポール回路１０−１は、一対のスイッチ素子Ｑ１及びスイッチ素子Ｑ２を備える。第２トーテンポール回路１０−２は、スイッチ素子Ｑ３及びスイッチ素子Ｑ４を備える。ただし、本実施形態において、トーテンポール回路１０は、複数個のスイッチ素子を備えていればよく、偶数個のスイッチ素子を備えていることが望ましい。なお、本実施形態では、第１トーテンポール回路１０−１及び第２トーテンポール回路１０−２は、互いに並列に接続されている。

例えば、スイッチ素子Ｑ１〜Ｑ４は、Ｓｉ-ＦＥＴ（Field effect transistor）である。
スイッチ素子Ｑ１及びスイッチ素子Ｑ２は、互いに直列接続されている。具体的には、スイッチ素子Ｑ１のソースとスイッチ素子Ｑ２のドレインとが接続されている。スイッチ素子Ｑ１のドレインが電源５の正端子に接続されている。スイッチ素子Ｑ２のソースが電源５の負端子に接続されている。スイッチ素子Ｑ１のソースとスイッチ素子Ｑ２のドレインとの接続点に第１共振回路４０−１が接続されている。スイッチ素子Ｑ１及びスイッチ素子Ｑ２のゲートは、それぞれ制御部３０に接続されている。したがって、スイッチ素子Ｑ１及びスイッチ素子Ｑ２は、制御部３０から出力される制御信号がそれぞれのゲートに入力されて、交互にオン・オフ駆動される。

スイッチ素子Ｑ３及びスイッチ素子Ｑ４は、互いに直列接続されている。具体的には、スイッチ素子Ｑ３のソースとスイッチ素子Ｑ４のドレインとが接続されている。スイッチ素子Ｑ３のドレインが電源５の正端子に接続されている。スイッチ素子Ｑ４のソースが電源５の負端子に接続されている。スイッチ素子Ｑ３のソースとスイッチ素子Ｑ４のドレインとの接続点に第２共振回路４０−２が接続されている。スイッチ素子Ｑ３及びスイッチ素子Ｑ４のゲートは、それぞれ制御部３０に接続されている。したがって、スイッチ素子Ｑ３及びスイッチ素子Ｑ４は、制御部３０から出力される制御信号がそれぞれのゲートに入力されて、交互にオン・オフ駆動される。なお、本実施形態では、第１トーテンポール回路１０−１の出力が第１共振回路４０−１に接続され、第２トーテンポール回路１０−２の出力が第２共振回路４０−２に接続されている。

第１トーテンポール回路１０−１のスイッチ素子Ｑ１及びスイッチ素子Ｑ２のスイッチング周波数がｆ１とする。すなわち、スイッチング周波数ｆ１は、制御部３０から第１トーテンポール回路１０−１に出力される制御信号の周波数である。
第２トーテンポール回路１０−２のスイッチ素子Ｑ３及びスイッチ素子Ｑ４のスイッチング周波数がｆ２とする。すなわち、スイッチング周波数ｆ２は、制御部３０から第２トーテンポール回路１０−２に出力される制御信号の周波数である。

第１共振回路４０−１及び第２共振回路４０−２は、直列接続された共振コンデンサ４１−１、４１−２及び共振インダクタ４２−１、４２−２をそれぞれ備えている。
第１共振回路４０−１は、一端側が第１トーテンポール回路１０−１のスイッチ素子Ｑ１のソース及びスイッチ素子Ｑ２のドレインの接続点に接続されると共に、他端側が第１トランス５０−１の一次側巻線５０−１ａの一端側に接続されている。
第２共振回路４０−２は、一端側が第２トーテンポール回路１０−２のスイッチ素子Ｑ３のソース及びスイッチ素子Ｑ４のドレインの接続点に接続されると共に、他端側が第２トランス５０−２の一次側巻線５０−２ａの一端側に接続されている。

第１共振回路４０−１の共振コンデンサ４１−１及び共振インダクタ４２−１の各値は、第１共振回路４０−１による第１トランス５０−１の１次側での共振周波数をスイッチング周波数ｆ１と一致させて、スイッチ素子Ｑ１及びスイッチ素子Ｑ２をソフトスイッチングさせることができるように予め規定されている。
第２共振回路４０−２の共振コンデンサ４１−２及び共振インダクタ４２−２の各値は、第２共振回路４０−２による第２トランス５０−２の１次側での共振周波数をスイッチング周波数ｆ２と一致させて、スイッチ素子Ｑ３及びスイッチ素子Ｑ４をソフトスイッチングさせることができるように予め規定されている。なお、共振インダクタ４２−１又は共振インダクタ４２−２は、トランス５０の漏洩インダクタンスで構成することもできるし、トランス５０とは異なる独立したインダクタで構成することもできる。

第１トランス５０−１は、一次側巻線５０−１ａ及び二次側巻線５０−１ｂを備えている。なお、図１に示す第１トランス５０−１の●印は、一次側巻線５０−１ａ及び二次側巻線５０−１ｂが発生する起電力の極性を示している。この場合、一次側巻線５０−１ａは、一端側が第１共振回路４０−１に接続され、他端側がスイッチ素子Ｑ２のソースに接続されている。第１トランス５０−１は、スイッチ素子Ｑ１及びスイッチ素子Ｑ２のスイッチングに伴い（スイッチ素子Ｑ１及びスイッチ素子Ｑ２が交互にオン・オフ駆動されるのに伴い）、一次側巻線５０−１ａから二次側巻線５０−１ｂに交流電圧Ｖａｃ１を誘起させる。

第２トランス５０−２は、一次側巻線５０−２ａ及び二次側巻線５０−２ｂを備えている。なお、図１に示す第２トランス５０−２の●印は、一次側巻線５０−２ａ及び二次側巻線５０−２ｂが発生する起電力の極性を示している。この場合、一次側巻線５０−２ａは、一端側が第２共振回路４０−２に接続され、他端側がスイッチ素子Ｑ４のソースに接続されている。第２トランス５０−２は、スイッチ素子Ｑ３及びスイッチ素子Ｑ４のスイッチングに伴い（スイッチ素子Ｑ３及びスイッチ素子Ｑ４が交互にオン・オフ駆動されるのに伴い）、一次側巻線５０−２ａから二次側巻線５０−２ｂに交流電圧Ｖａｃ２を誘起させる。第１トランス５０−１及び第２トランス５０−２は、二次側で直列に接続されている。なお、第１共振回路４０−１及び第２共振回路４０−２を一次側に設けてあるが、共振回路を二次側巻線５０−１ｂの一端側又は他端側に設けてもよい。

交直変換回路６０は、整流素子６１〜６４及びコンデンサ６５を備える。図１に示すように、整流素子６１〜６４は、フルブリッジ接続されている。整流素子６１〜６４の出力側に並列接続されるコンデンサ６５は平滑コンデンサである。
交直変換回路６０は、トランス５０の二次側巻線と一対の出力端子７０ａ、７０ｂとの間に配設されている。交直変換回路６０は、二次側巻線５０−１ｂに誘起される交流電圧Ｖａｃ１と二次側巻線５０−２ｂに誘起されたＶａｃ２との和を直流電圧としての出力電圧Ｖ_ｏｕｔに変換して一対の出力端子７０ａ、７０ｂ間に出力する。なお、本実施形態では、整流素子としてのダイオードで構成されている。

制御部３０は、スイッチ素子Ｑ１〜Ｑ４を駆動する。制御部３０は、複数のトーテンポール回路（第１トーテンポール回路１０−１及び第２トーテンポール回路１０−２）の間でスイッチ素子Ｑ１〜Ｑ４の制御信号の位相をシフトする。具体的には、制御部３０は、一方のトーテンポール回路に対して他方のトーテンポール回路の制御信号の位相をシフトする。本実施形態では、制御部３０は、第１トーテンポール回路１０−１に対して第２トーテンポール回路１０−２の制御信号の位相をシフトする。これにより、ＤＣ−ＤＣコンバータ１は、制御信号の周波数を固定したまま出力電圧Ｖ_ｏｕｔを制御することができる。このため、制御信号の周波数が、共振インダクタ４２−１又は共振インダクタ４２−２とトランス５０の１次側の寄生容量とによる共振の共振周波数に対して近い値になることがない。したがって、トランス５０の寄生容量の影響を従来よりも受けずにスイッチング周波数による出力の制御が可能となる。

また、制御部３０は、制御信号の周波数が所定の周波数（閾値）に達した場合に、第１トーテンポール回路１０−１に対して第２トーテンポール回路１０−２の制御信号の位相をシフトしてもよい。すなわち、制御部３０は、制御信号の周波数が所定の周波数未満である場合には、制御部３０は、トランス５０の出力に応じてスイッチ素子Ｑ１〜Ｑ４を制御する制御信号の周波数を調整する（以下「周波数制御」という。）ことで、出力電圧Ｖ_ｏｕｔを制御する。制御部３０は、制御信号の周波数が所定の周波数以上である場合には第１トーテンポール回路１０−１に対して第２トーテンポール回路１０−２の制御信号の位相をシフトする（以下「位相シフト制御」という。）。ここで、第１トーテンポール回路１０−１と第２トーテンポール回路１０−２との制御信号の位相が同位相の時に、出力電圧Ｖ_ｏｕｔが最大出力となり、位相が１８０度ずれた時に出力電圧Ｖ_ｏｕｔが最小出力となる。なお、シフトさせる量は、トランス５０の出力に応じて変化させてもよい。

図３は、本実施形態における制御部３０の処理を示すフローチャート図である。
制御部３０は、スイッチ素子Ｑ１〜Ｑ４を駆動する。制御部３０は、出力電圧Ｖ_ｏｕｔが基準電圧Ｖ_ｒｅｆと等しいか否かを判定する（ステップＳ１０１）。出力電圧Ｖ_ｏｕｔが基準電圧Ｖ_ｒｅｆと等しくない場合は、周波数制御を行う（ステップＳ１０２）。一方、出力電圧Ｖ_ｏｕｔが基準電圧Ｖ_ｒｅｆと等しい場合は、制御を終了する。
制御部３０は、周波数制御を行う際も、出力電圧Ｖ_ｏｕｔが基準電圧Ｖ_ｒｅｆと等しいか否かを判定する（ステップＳ１０３）。出力電圧Ｖ_ｏｕｔが基準電圧Ｖ_ｒｅｆと等しくない場合は、制御信号のスイッチング周波数が閾値に達したか否かを判定する（ステップＳ１０４）。一方、出力電圧Ｖ_ｏｕｔが基準電圧Ｖ_ｒｅｆと等しい場合は、制御を終了する。制御部３０は、制御信号の周波数が閾値に達した場合、制御信号の周波数を固定する。そして、制御部３０は、第１トーテンポール回路１０−１に対して第２トーテンポール回路１０−２の制御信号の位相シフト制御を行う（ステップＳ１０５）。一方、制御部３０は、制御信号の周波数が閾値に達していない場合、周波数制御を継続する（ステップＳ１０２）。
制御部３０は、位相シフト制御を行う際も、出力電圧Ｖ_ｏｕｔが基準電圧Ｖ_ｒｅｆと等しいか否かを判定する（ステップＳ１０６）。出力電圧Ｖ_ｏｕｔが基準電圧Ｖ_ｒｅｆと等しくない場合は、位相シフト制御を継続する（ステップＳ１０５）。一方、出力電圧Ｖ_ｏｕｔが基準電圧Ｖ_ｒｅｆと等しい場合は、制御を終了する。

上述したように、本実施形態のＤＣ−ＤＣコンバータ１は、制御信号が所定の周波数に達した場合に、複数のトーテンポール回路１０の間でスイッチ素子Ｑ１〜Ｑ４の制御信号の位相をシフトする。これにより、ＤＣ−ＤＣコンバータ１は、制御信号の周波数を固定したまま出力電圧Ｖ_ｏｕｔを制御することができる。したがって、トランスの寄生容量の影響を従来よりも受けずにＤＣ−ＤＣコンバータ１の出力の制御が可能となる。
なお、周波数が予め調整できている場合は周波数を固定にすることができる。この場合、周波数制御は行わないため、上記ステップＳ１０２〜ステップＳ１０４までが省略される。すなわち、出力電圧Ｖ_ｏｕｔが基準電圧Ｖ_ｒｅｆと等しいか否かを判定し（ステップＳ１０１）、出力電圧Ｖ_ｏｕｔが基準電圧Ｖ_ｒｅｆと等しくない場合は、位相シフト制御を行う（ステップＳ１０５）。

また、高周波に対応するために、トランス５０をプレーナ構造のトランスとする場合がある。ただし、プレーナ構造のトランスは、基板の同一平面上に巻線としての銅箔のパターンが形成されるため、トランスの１次側に大きな寄生容量が形成される。そのため、共振インダクタと寄生容量とが共振してしまい、その共振周波数とＤＣ−ＤＣコンバータの周波数とが近い値になる場合には、スイッチング周波数による出力の制御が困難となる。上述したように、本実施形態のＤＣ−ＤＣコンバータ１は、制御信号の周波数を固定したまま出力電圧Ｖ_ｏｕｔを制御する。したがって、共振周波数とＤＣ−ＤＣコンバータの周波数とが近い値になることがないため、高周波(ＭＨｚ以上)制御においても、トランス５０の寄生容量の影響を受けにくくなり、出力電圧Ｖ_ｏｕｔを制御することができる。

また、垂下短絡までの制御が必要な場合には共振インダクタ４２−１又は共振インダクタ４２−２の値を大きくする必要があるが、共振インダクタ４２−１又は共振インダクタ４２−２に発生する電圧が高くなってしまうため、共振インダクタ４２−１又は共振インダクタ４２−２の損失が増える場合がある。しかしながら、本実施形態のＤＣ−ＤＣコンバータ１は、垂下短絡までの制御を要求される様な電源に適用される場合でも、共振インダクタ４２−１又は共振インダクタ４２−２の値を大きくする必要がなくなるため、共振インダクタ４２−１又は共振インダクタ４２−２に発生する電圧が抑えられ、損失(鉄損)を少なくできる。

図４は、本実施形態の変形例におけるＤＣ−ＤＣコンバータ１の概略構成の一例を示す図である。

本変形例におけるＤＣ−ＤＣコンバータ１は、第１トランス５０−１の二次側巻線５０−１ｂ及び第２トランス５０−２の二次側巻線５０−２ｂを共通化し二次側巻線５０ｂとした構成である。

本変形例における制御部３０は、トランス５０の出力に応じてスイッチ素子Ｑ１〜Ｑ４を制御する制御信号の周波数及び位相を調整することで、ＤＣ−ＤＣコンバータ１の出力電流を制御する。すなわち、本変形例における制御部３０は、制御信号の周波数が所定の周波数に達した場合に、第１トーテンポール回路１０−１に対して第２トーテンポール回路１０−２の制御信号の位相をシフトする。これにより、ＤＣ−ＤＣコンバータ１は、制御信号の周波数を固定したまま出力電流を制御することができるため、制御信号の周波数が共振インダクタ４２−１又は共振インダクタ４２−２とトランス５０の１次側の寄生容量とによる共振の共振周波数に対して近い値になることがない。したがって、トランス５０の寄生容量の影響を従来よりも受けずにＤＣ−ＤＣコンバータ１の出力の制御が可能となる。

また、本変形例における制御部３０は、制御信号の周波数が所定の周波数（閾値）に達した場合に、第１トーテンポール回路１０−１に対して第２トーテンポール回路１０−２の制御信号の位相をシフトしてもよい。すなわち、制御部３０は、制御信号の周波数が所定の周波数未満である場合には、周波数制御で出力電流を制御し、所定の周波数以上である場合には第１トーテンポール回路１０−１に対して第２トーテンポール回路１０−２の制御信号の位相をシフトする。ここで、第１トーテンポール回路１０−１と第２トーテンポール回路１０−２との制御信号の位相が同位相の時に、出力電流が最大出力となり、位相が１８０度ずれた時に出力電流が最小出力となる。上述したように、本実施形態の変形例におけるＤＣ−ＤＣコンバータ１は、第１トランス５０−１の二次側巻線５０−１ｂ及び第２トランス５０−２の二次側巻線５０−２ｂを共通化した二次側巻線５０ｂの構成を備えるため、トランス５０の出力を出力電流とし、出力端子７０ａ、７０ｂ間に出力することができる。

なお、上述のＤＣ−ＤＣコンバータ１は、トランス５０の出力が出力電流又は出力電圧の場合について説明したが、これに限定されない。例えば、トランス５０の出力が出力電力であってもよい。

上述の実施形態において、制御部３０は、ハードウエアにより実現されてもよく、ソフトウエアにより実現されてもよく、ハードウエアとソフトウエアとの組み合わせにより実現されてもよい。また、プログラムが実行されることにより、コンピュータが、制御部３０の一部として機能してもよい。プログラムは、コンピュータ読み取り可能な媒体に記憶されていてもよく、ネットワークに接続された記憶装置に記憶されていてもよい。

以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１ ＤＣ−ＤＣコンバータ
５ 電源
１０ トーテンポール回路
１０−１ 第１トーテンポール回路
１０−２ 第２トーテンポール回路
３０ 制御部
４０ 共振回路
４０−１ 第１共振回路
４０−２ 第２共振回路
５０ トランス
５０−１ 第１トランス
５０−２ 第２トランス
６０ 交直変換回路
Ｑ１〜Ｑ４ スイッチ素子

Claims (4)

1. スイッチ素子を備え、トランスの１次コイルに接続される複数のトーテンポール回路と、
   前記複数のトーテンポール回路の各出力部と前記トランスの１次コイルとの間に接続された共振回路と、
   前記トランスの出力に応じて前記スイッチ素子を制御する制御信号の周波数を調整する制御部と、
   を備え、
   前記制御部は、複数の前記トーテンポール回路の間で前記スイッチ素子の制御信号の位相をシフトするＤＣ−ＤＣコンバータ。
2. 前記制御部は、前記制御信号の周波数が所定の周波数に達した場合に、複数の前記トーテンポール回路の間で前記スイッチ素子の制御信号の位相をシフトする請求項１に記載のＤＣ−ＤＣコンバータ。
3. ２つの前記トーテンポール回路が並列に接続されており、
   前記制御部は、一方のトーテンポール回路に対して他方の前記トーテンポール回路の前記制御信号の位相をシフトする請求項１又は請求項２に記載のＤＣ−ＤＣコンバータ。
4. 前記制御部は、前記トランスの出力に応じて、前記位相のシフト量を変化させる請求項１から請求項３のいずれか一項に記載のＤＣ−ＤＣコンバータ。

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