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JP2017038001A - 半導体装置 - Google Patents

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Abstract

【課題】ゲート絶縁膜の耐圧が高い半導体装置を提供する。【解決手段】実施形態の半導体装置は、ＳｉＣ基板と、ＳｉＣ基板上に設けられ、表面からＳｉＣ基板に向かって伸長するトレンチを有するＳｉＣ層と、ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、第１のＳｉＣ領域とＳｉＣ基板との間に設けられた第２導電型の第２のＳｉＣ領域と、第２のＳｉＣ領域とＳｉＣ基板との間に設けられた第１導電型の第３のＳｉＣ領域と、トレンチの側面上及び底面上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を備え、第２のＳｉＣ領域と第３のＳｉＣ領域との境界がトレンチの側面に接し、境界がＳｉＣ層の表面からの距離がトレンチから離れるにしたがって大きくなり表面に対して第１の傾斜角を有しトレンチの側面からの距離が０μｍ以上０．３μｍ以下の第１の領域を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
しかし、例えば、ＳｉＣを用いてＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を形成する場合、ＳｉＣの耐圧が高いため、Ｓｉ（シリコン）を用いたＭＩＳ構造と比較して、ゲート絶縁膜の耐圧が、半導体の耐圧に比べて低くなる恐れがある。特に、素子の集積度をあげるため、トレンチ内にＭＩＳ構造を形成する場合、トレンチ底部での電界集中により、ゲート絶縁膜の耐圧が低くなるという問題がある。
特開２０１３−２１４６５８号公報
本発明が解決しようとする課題は、ゲート絶縁膜の耐圧が高い半導体装置を提供することにある。
実施形態の半導体装置は、ＳｉＣ基板と、前記ＳｉＣ基板上に設けられ、表面から前記ＳｉＣ基板に向かって伸長し、側面と底面とを有するトレンチを有するＳｉＣ層と、前記ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、前記ＳｉＣ層内に前記第１のＳｉＣ領域と前記ＳｉＣ基板との間に設けられた第２導電型の第２のＳｉＣ領域と、前記ＳｉＣ層内に前記第２のＳｉＣ領域と前記ＳｉＣ基板との間に設けられた第１導電型の第３のＳｉＣ領域と、前記トレンチの前記側面上及び前記底面上に設けられ、前記第１のＳｉＣ領域、前記第２のＳｉＣ領域、及び、前記第３のＳｉＣ領域に接するゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備え、前記第２のＳｉＣ領域と前記第３のＳｉＣ領域との境界が前記トレンチの前記側面に接し、前記境界が前記ＳｉＣ層の前記表面からの距離が前記トレンチから離れるにしたがって大きくなり前記表面に対して第１の傾斜角を有し前記トレンチの前記側面からの距離が０μｍ以上０．３μｍ以下の第１の領域を備える。
第１の実施形態の半導体装置の一例を示す模式断面図。 第１の実施形態の半導体装置の別の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 比較形態の半導体装置の一例を示す模式断面図。 第１の実施形態の半導体装置の別の一例を示す模式断面図。 第１の実施形態の半導体装置の作用・効果の説明図。 第１の実施形態の半導体装置の作用・効果の説明図。 第１の実施形態の半導体装置の作用・効果の説明図。 第２の実施形態の半導体装置を示す模式断面図。 比較形態の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の作用・効果の説明図。 第３の実施形態の半導体装置を示す模式断面図。 第４の実施形態の半導体装置を示す模式断面図。 第５の実施形態の半導体装置を示す模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、ＳｉＣ基板と、ＳｉＣ基板上に設けられ、表面からＳｉＣ基板に向かって伸長し、側面と底面とを有するトレンチを有するＳｉＣ層と、ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、ＳｉＣ層内に第１のＳｉＣ領域とＳｉＣ基板との間に設けられた第２導電型の第２のＳｉＣ領域と、ＳｉＣ層内に第２のＳｉＣ領域とＳｉＣ基板との間に設けられた第１導電型の第３のＳｉＣ領域と、トレンチの側面上及び底面上に設けられ、第１のＳｉＣ領域、第２のＳｉＣ領域、及び、第３のＳｉＣ領域に接するゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を備える。そして、第２のＳｉＣ領域と第３のＳｉＣ領域との境界がトレンチの側面に接し、境界がＳｉＣ層の表面からの距離がトレンチから離れるにしたがって大きくなり表面に対して第１の傾斜角を有し、トレンチの側面からの距離が０μｍ以上０．３μｍ以下の第１の領域を備える。
図１は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成の一例を示す模式断面図である。
ＭＩＳＦＥＴ１００は、電子をキャリアとするｎ型のＭＩＳＦＥＴである。ＭＩＳＦＥＴ１００は、縦型のデバイスである。ＭＩＳＦＥＴ１００は、ゲート絶縁膜及びゲート電極がトレンチ内に設けられたトレンチゲート型のＭＩＳＦＥＴである。
ＭＩＳＦＥＴ１００は、ＳｉＣ基板１０、ＳｉＣ層１２、ドリフト領域（第３のＳｉＣ領域）１４、界面１５、第１の領域１５ａ、第２の領域１５ｂ、第３の領域１５ｃ、第４の領域１５ｄ、ｐウェル領域（第２のＳｉＣ領域）１６、ソース領域（第１のＳｉＣ領域）１８、ｐウェルコンタクト領域（第４のＳｉＣ領域）２０、ゲート絶縁膜（絶縁膜）２８、ゲート電極３０、層間絶縁膜３２、ソース電極（電極）３４、ドレイン電極３６、トレンチ５０を備える。
本明細書ではＳｉＣ基板１０等の面に対し、図１における上側の面を表面、下側の面を裏面と称する。
ＭＩＳＦＥＴ１００は、ｎ＋型のＳｉＣ基板１０を備える。ＳｉＣ基板１０は、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。ｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。ＳｉＣ基板１０は、ＭＩＳＦＥＴ１００のドレイン領域として機能する。
ＳｉＣ基板１０の表面は、例えば、（０００１）面（シリコン面）に対し０度以上１０度以下傾斜した面である。ＳｉＣ基板１０の裏面は、例えば、（０００−１）面（カーボン面）に対し０度以上１０度以下傾斜した面である。
ＳｉＣ層１２は、ＳｉＣ基板１０上に設けられる。ＳｉＣ層１２は、例えば、Ｎ（窒素）をｎ型不純物として含む。ＳｉＣ層１２のｎ型不純物の濃度は、例えば、１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。ＳｉＣ層１２は、例えば、ＳｉＣ基板１０上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
ＳｉＣ層１２の表面も、シリコン面に対し０度以上１０度以下傾斜した面である。ＳｉＣ層１２の膜厚は、例えば、５μｍ以上１５０μｍ以下である。
ＳｉＣ層１２は、ＳｉＣ層１２の表面からＳｉＣ基板１０に向かって伸長し、側面と底面とを有するトレンチ５０を有する。
ドリフト領域（第３のＳｉＣ領域）１４、ｐウェル領域（第２のＳｉＣ領域）１６、ソース領域（第１のＳｉＣ領域）１８、ｐウェルコンタクト領域（第４のＳｉＣ領域）２０は、ＳｉＣ層１２内に設けられる。
ｎ−型のドリフト領域１４は、ｐウェル領域１６とＳｉＣ基板１０との間に設けられる。ドリフト領域１４は、例えば、Ｎ（窒素）をｎ型不純物として含む。ドリフト領域１４のｎ型不純物の濃度は、例えば、１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。
ｐ型のｐウェル領域１６は、ソース領域１８とＳｉＣ基板１０との間に設けられる。ｐウェル領域１６は、ＭＩＳＦＥＴ１００のチャネル領域として機能する。
ｐウェル領域１６は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含む。ｐウェル領域１６のｐ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。ｐウェル領域１６の深さは、例えば、０．６μｍ以上１．２μｍ以下である。
ｎ＋型のソース領域１８は、ｐウェル領域１６内に設けられる。ソース領域１８の一部は、ＳｉＣ層１２の表面に接する。
ソース領域１８は、例えば、Ｎ（窒素）をｎ型不純物として含む。ソース領域１８のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下である。ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅い。ソース領域１８の深さは、例えば０．３μｍ程度である。
また、ｐ＋型のｐウェルコンタクト領域２０は、ｐウェル領域１６内に設けられる。ｐウェルコンタクト領域２０は、ソース領域１８の側方に設けられる。
ｐウェルコンタクト領域２０は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含有する。ｐウェルコンタクト領域２０のｐ型不純物の濃度は、ｐウェル領域１６のｐ型不純物の濃度よりも高い。例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
トレンチ５０は、ＳｉＣ層１２に設けられる。トレンチ５０の側面は、例えば、ｍ面又はａ面となっている。トレンチ５０の深さは、ｐウェル領域１６の最大深さよりも浅い。
ｐウェル領域１６とドリフト領域１４の境界１５は、トレンチ５０の側面に接する。
ｐウェル領域１６とドリフト領域１４の境界１５は、第１の領域１５ａ、第２の領域１５ｂ、第３の領域１５ｃ、第４の領域１５ｄを備える。
ＳｉＣ層１２の表面からの第１の領域１５ａの距離は、トレンチ５０から離れるにしたがって大きくなる。第１の領域１５ａは、第１の傾斜角（図１中のθ）を有する。第１の傾斜角（図１中のθ）は０度よりも大きい。第１の領域１５ａとトレンチ５０の側面との距離（図１中のｄ）は、０μｍ以上０．３μｍ以下である。
第２の領域１５ｂは、ＳｉＣ層１２の表面に略平行である。第２の領域１５ｂは、第１の領域１５ａとトレンチ５０との間に設けられる。第２の領域１５ｂはトレンチ５０の側面に接する。
第３の領域１５ｃは、ＳｉＣ層１２の表面に略平行である。第３の領域１５ｃとトレンチ５０との間に第１の領域１５ａが設けられる。
第４の領域１５ｄは、ＳｉＣ層１２の表面に略垂直である。第４の領域１５ｄとトレンチ５０との間に第１の領域１５ａが設けられる。第４の領域１５ｄは、第３の領域１５ｃと第１の領域１５ａとの間に設けられる。
なお、ｐウェル領域１６とドリフト領域１４の境界１５の形状は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）により観察することが可能である。
ゲート絶縁膜２８は、トレンチ５０の側面上及び底面上に設けられる。ゲート絶縁膜２８の少なくとも一部は、ソース領域１８、ｐウェル領域１６、及び、ドリフト領域１４に接する。ゲート絶縁膜２８は、ＳｉＣ層１２とゲート電極３０との間に設けられる。
ゲート絶縁膜２８には、例えば、酸化膜が適用される。ゲート絶縁膜２８には、例えば、シリコン酸化膜、シリコン酸窒化膜、又は、ｈｉｇｈ−ｋ絶縁膜が適用可能である。
ゲート電極３０は、ゲート絶縁膜２８上に設けられる。ゲート電極３０には、例えば、ドーピングされたポリシリコン等が適用可能である。
層間絶縁膜３２は、ゲート電極３０上に設けられる。層間絶縁膜３２は、例えば、シリコン酸化膜で形成される。
ソース電極３４は、ＳｉＣ層１２上に設けられる。ソース電極３４は、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される。ソース電極３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。
ソース電極３４は、導電性の材料である。ソース電極３４は、例えば、金属又は金属シリサイドである。ソース電極３４は、例えば、ニッケルシリサイド層と、ニッケルシリサイド層上のアルミニウム（Ａｌ）層の積層構造を備える。
ドレイン電極３６は、ＳｉＣ基板１０のＳｉＣ層１２と反対側、すなわち、裏面側に設けられる。ドレイン電極３６は、ＳｉＣ基板１０と電気的に接続される。
ドレイン電極３６は、導電性の材料である。ドレイン電極３６は、例えば、金属又は金属シリサイドである。ドレイン電極３６は、例えば、ニッケルシリサイド層と、ニッケルシリサイド層上の金（Ａｕ）層の積層構造を備える。
なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
図２は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成の別の一例を示す模式断面図である。
ＭＩＳＦＥＴ１０１は、第１の領域１５ａとトレンチ５０の側面との距離が０μｍの場合を示す。すなわち、ＭＩＳＦＥＴ１０１では、第２の領域１５ｂが無く、第１の領域１５ａがトレンチ５０の側面に直接接する。
次に、本実施形態の半導体装置の製造方法の一例について説明する。図３−図７は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
まず、表面がシリコン面、裏面がカーボン面のｎ＋型のＳｉＣ基板１０を準備する。次に、ＳｉＣ基板１０の表面上に、エピタキシャル成長法により、ｎ−型のＳｉＣ層１２を形成する（図３）。
次に、公知のフォトリソグラフィー法により所定の領域にフォトレジスト６０を形成する（図４）。
次に、熱処理によりフォトレジスト６０を熱収縮させる。フォトレジスト６０は、熱収縮により、その側面がテーパ形状になる。
そして、フォトレジスト６０をマスクに、ＳｉＣ層１２にｐ型不純物をイオン注入する（図５）。ｐ型不純物が、フォトレジスト６０を通過してＳｉＣ層１２に達するよう、ｐ型不純物の加速エネルギーを設定する。
ｐ型不純物をイオン注入によりｐウェル領域１６を形成する。ｐウェル領域１６とＳｉＣ基板１０との間がドリフト領域１４となる。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
フォトレジスト６０の形状が、ｐウェル領域１６とドリフト領域１４の境界１５の形状に反映される。第１の領域１５ａ、第２の領域１５ｂ、第３の領域１５ｃ、第４の領域１５ｄを有する境界１５が形成される。
次に、ＳｉＣ層１２にトレンチ５０を形成する（図６）。トレンチ５０は、公知のリソグラフィー法及びドライエッチング法により形成される。
次に、トレンチ５０の側面上及び底面上にゲート絶縁膜２８を形成する。ゲート絶縁膜２８は、例えば、トレンチ５０の側面及び底面を熱酸化することにより形成する。ゲート絶縁膜２８は、ＬＰＣＶＤ法により形成することも可能である。次に、公知の方法で、ゲート絶縁膜２８上にゲート電極３０を形成する（図７）。ゲート電極３０は、例えば、ＬＰＣＶＤ法により形成されるドーピングされたポリシリコンである。
その後、公知のプロセスにより、層間絶縁膜３２、ソース電極３４、ドレイン電極３６を形成し、図１に示す本実施形態のＭＩＳＦＥＴ１００が製造される。
以下、本実施形態の半導体装置の作用及び効果について説明する。
トレンチゲート型のＭＩＳＦＥＴでは、ＭＩＳＦＥＴのオフ状態において、トレンチ底部での電界集中により、ゲート絶縁膜の耐圧が低くなるという問題がある。特に、トレンチの角部での電界集中により、ゲート絶縁膜の耐圧が低下し、ＭＩＳＦＥＴの耐圧が低下する。
図８は、比較形態のＭＩＳＦＥＴの構成の一例を示す模式断面図である。トレンチ底部での電界集中を緩和するために、ｐウェル領域１６の一部の深さを深くした形態である。ＭＩＳＦＥＴ８００のオフ状態において、深いｐウェル領域１６から、トレンチ５０側に空乏層が伸びることにより、トレンチの角部での電界が緩和する。したがって、ゲート絶縁膜の耐圧が向上する。
一方、ＭＩＳＦＥＴ８００のオン状態においては、深いｐウェル領域１６が存在するため、ｐウェル領域１６とトレンチ５０の側面との間のドリフト領域１４ａの抵抗が上昇する。したがって、ＭＩＳＦＥＴ８００のオン抵抗が増大するという新たな問題が生ずる。
図９は、本実施形態のＭＩＳＦＥＴの構成の別の一例を示す模式断面図である。図９は、図２のＭＩＳＦＥＴ１０１と同様の構成を備える。
ＭＩＳＦＥＴ１０１のチャネル長（図９中のＬｃｈ）を変化させて、ゲート絶縁膜中の最大電界とオン抵抗との関係をシミュレーションにより求めた。チャネル長は、０．１μｍ、０．２μｍ、０．３μｍとした。チャネル長を変化させる際、境界１５の形状は維持した状態で上下させた。また、第１の傾斜角θは４５度に固定した。
同様に、比較形態のＭＩＳＦＥＴ８００についても、チャネル長（図８中のＬｃｈ）を変化させて、ゲート絶縁膜中の最大電界とオン抵抗との関係をシミュレーションにより求めた。チャネル長は、０．１μｍ、０．２μｍ、０．３μｍ、０．４μｍ、０．５μｍ、０．６μｍとした。
図１０は、本実施形態の半導体装置の作用・効果の説明図である。図１０は、ゲート絶縁膜２８中の最大電界とオン抵抗との関係を示す図である。図１０から明らかなように、ゲート絶縁膜２８中の最大電界とオン抵抗とは、実施形態及び比較形態いずれの場合もトレードオフの関係にあることが分かる。
ＭＩＳＦＥＴ１０１、８００のチャネル長（Ｌｃｈ）が短くなると、ｐウェル領域１６から、伸びる空乏層によるトレンチ５０の角部での電界緩和効果が減少し、ゲート絶縁膜２８中の最大電界が大きくなる。したがって、ゲート絶縁膜２８の耐圧が低下する。
また、ＭＩＳＦＥＴ１０１、８００のチャネル長（Ｌｃｈ）が短くなると、チャネル抵抗が小さくなり、オン抵抗が減少する。
図１０から明らかなように、実施形態の場合は、比較形態の場合と比べ、ゲート絶縁膜２８中の最大電界とオン抵抗とのトレードオフ関係が改善していることが分かる。実施形態の場合、（１）図９中の白矢印で示すように、傾斜した第１の領域１５ａに沿ってオン電流が流れるため、比較形態の場合に比べてオン抵抗が低下すること、（２）傾斜した第１の領域１５ａからトレンチ５０に向かって空乏層が伸びるため、比較形態に比べてトレンチ５０の角部での電界緩和効果が大きくなることが理由であると考えられる。したがって、同一のオン抵抗で比較した場合、実施形態のＭＩＳＦＥＴ１０１の場合、ゲート絶縁膜２８中の最大電界が緩和し、ゲート絶縁膜２８の耐圧が向上する。
図１１は、本実施形態の半導体装置の作用・効果の説明図である。図１に示したＭＩＳＦＥＴ１００の構造において、第１の領域１５ａとトレンチ５０の側面との距離（図１中のｄ）と、ＭＩＳＦＥＴ１００の耐圧との関係をシミュレーションで求めた結果を示す。
縦軸に示す耐圧は、ソース電極３４とドレイン電極３６間の耐圧である。シミュレーションでは、チャネル長（図１のＬｃｈ）を０．１μｍに固定している。
図１１に示すように、第１の領域１５ａとトレンチ５０の側面との距離が、０．３μｍを超えると、急激に耐圧が低下する。０．２μｍ以下では安定して高い耐圧が維持できる。
本実施形態のＭＩＳＦＥＴは、傾斜した第１の領域１５ａを有する。第１の領域１５ａが傾斜しているため、ＭＩＳＦＥＴのオフ状態において、ドリフト領域１４からチャネル領域へ向かう空乏層の伸びが抑制される。したがって、チャネル長が短くなった場合でも、ＭＩＳＦＥＴのパンチスルーが抑制され、ＭＩＳＦＥＴの耐圧が向上する。
もっとも、第１の領域１５ａとトレンチ５０の側面との距離が遠くなりすぎると、ドリフト領域１４からチャネル領域へ向かう空乏層の伸びの抑制効果が減じる。したがって、ＭＩＳＦＥＴの耐圧が低下する。
図１１に示した結果より、第１の領域１５ａとトレンチ５０の側面との距離（図１中のｄ）は、０μｍ以上０．３μｍ以下であることが、ＭＩＳＦＥＴの耐圧を向上させる観点から望ましい。第１の領域１５ａとトレンチ５０の側面との距離（図１中のｄ）は、０．２μｍ以下であることが、より望ましく、０．１μｍ以下であることが、さらに望ましい。
図１２は、本実施形態の半導体装置の作用・効果を示す図である。図９に示すＭＩＳＦＥＴ１０１の第１の領域１５ａの第１の傾斜角θを変化させて、ゲート絶縁膜中の最大電界とオン抵抗の関係をシミュレーションにより求めた。ソース電極３４とドレイン電極３６間に印加する電圧を１２００Ｖとした。
プレーナ型のＭＩＳＦＥＴよりもオン抵抗を低減するためには、オン抵抗は２ｍΩｃｍ２以下であることが望ましい。また、ゲート絶縁膜２８がシリコン酸化膜である場合、ゲート絶縁膜２８の耐圧を確保する観点から最大電界は３ＭＶ／ｃｍ以下であることが望ましい。したがって、第１の傾斜角θは１５度以上６０度以下であることが望ましい。
なお、ゲート絶縁膜２８の耐圧を向上させる観点から、トレンチ５０の底面上のゲート絶縁膜２８の膜厚が、トレンチ５０の側面上のゲート絶縁膜２８の膜厚よりも厚いことが望ましい。
本実施形態のＭＩＳＦＥＴによれば、ゲート絶縁膜２８中の最大電界とオン抵抗とのトレードオフ関係が改善される。したがって、ゲート絶縁膜２８の耐圧が高くなる。また、チャネル領域でのパンチスルーが抑制され、ソース−ドレイン間の耐圧が高くなる。よって、高い耐圧を備えたＭＩＳＦＥＴが実現できる。
（第２の実施形態）
本実施形態の半導体装置は、第２のＳｉＣ領域と第３のＳｉＣ領域との境界が第４の領域を備えないこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１３は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。このＭＩＳＦＥＴ２００は、トレンチゲート型のＭＯＳＦＥＴである。
ｐウェル領域１６とドリフト領域１４の境界１５は、トレンチ５０の側面に接する。ｐウェル領域１６とドリフト領域１４の境界１５は、第１の領域１５ａ、第３の領域１５ｃを備える。
第１の領域１５ａは、トレンチ５０の側面に接する。また、ｐウェル領域１６とドリフト領域１４の境界１５は、角度が９０度以下の屈曲部を備えない。
図１４は、比較形態のＭＩＳＦＥＴの構成の一例を示す模式断面図である。トレンチ５０底部での電界集中を緩和するために、ｐウェル領域１６の一部の深さを深くした形態である。ＭＩＳＦＥＴ９００のオフ状態において、深いｐウェル領域１６から、トレンチ５０側に空乏層が伸びることにより、トレンチ５０角部での電界が緩和する。したがって、ゲート絶縁膜２８の耐圧が向上する。
ＭＩＳＦＥＴ２００のチャネル長（図１３中のＬｃｈ）を変化させて、ゲート絶縁膜２８中の最大電界とオン抵抗との関係をシミュレーションにより求めた。チャネル長は、０．１μｍ、０．２μｍ、０．３μｍ、０．４μｍ、０．５μｍ、０．６μｍとした。第１の傾斜角θは４５度に固定した。
同様に、比較形態のＭＩＳＦＥＴ９００についても、チャネル長（図１４中のＬｃｈ）を変化させて、ゲート絶縁膜中の最大電界とオン抵抗との関係をシミュレーションにより求めた。チャネル長は、０．２μｍ、０．３μｍ、０．４μｍ、０．５μｍ、０．６μｍとした。
図１５は、本実施形態の半導体装置の作用・効果の説明図である。図１５は、ゲート絶縁膜中の最大電界とオン抵抗との関係を示す図である。
図１５から明らかなように、実施形態の場合は、比較形態の場合と比べ、ゲート絶縁膜２８中の最大電界とオン抵抗とのトレードオフ関係が改善していることが分かる。したがって、同一のオン抵抗で比較した場合、実施形態のＭＩＳＦＥＴ２００の場合ゲート絶縁膜２８中の最大電界が緩和し、ゲート絶縁膜２８の耐圧が向上する。
本実施形態のＭＩＳＦＥＴによれば、第１の実施形態のＭＩＳＦＥＴと同様、ゲート絶縁膜２８の耐圧及びソース−ドレイン間の耐圧が高くなる。また、境界１５は角度が９０度以下の屈曲部を備えないため、ＭＩＳＦＥＴのオフ状態における境界１５での電界集中が抑制され、境界１５での絶縁破壊が抑制される。よって、さらに高い耐圧を備えたＭＩＳＦＥＴが実現できる。
（第３の実施形態）
本実施形態の半導体装置は、ＳｉＣ層内にトレンチの底面と第３のＳｉＣ領域との間に設けられ、底面に接する第２導電型の第５のＳｉＣ領域を、更に備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１６は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。このＭＩＳＦＥＴ３００は、トレンチゲート型のＭＯＳＦＥＴである。
ＭＩＳＦＥＴ３００は、ＳｉＣ層１２内にｐ型の電界緩和領域４０を備える。電界緩和領域４０は、トレンチ５０の底面とドリフト領域１４との間に設けられる。電界緩和領域４０は、ＭＩＳＦＥＴ３００のオフ状態の際に、トレンチ５０底部での電界集中を緩和する機能を備える。
電界緩和領域４０は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含む。電界緩和領域４０のｐ型不純物の濃度は、例えば、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。
本実施形態のＭＩＳＦＥＴによれば、第１の実施形態のＭＩＳＦＥＴと同様、ゲート絶縁膜２８の耐圧及びソース−ドレイン間の耐圧が高くなる。また、電界緩和領域４０を備えることで、トレンチ５０底部でのゲート絶縁膜２８の耐圧が更に向上する。
（第４の実施形態）
本実施形態の半導体装置は、ソース電極３４がトレンチ内に設けられること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１７は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。このＭＩＳＦＥＴ４００は、トレンチゲート型のＭＯＳＦＥＴである。
ＭＩＳＦＥＴ４００は、ＳｉＣ層１２内に設けられたトレンチ５５内にソース電極３４が設けられている。トレンチ５５の底部又は側面にｐ＋型のｐウェルコンタクト領域２０が設けられる。
本実施形態のＭＩＳＦＥＴによれば、第１の実施形態のＭＩＳＦＥＴと同様、ゲート絶縁膜２８の耐圧及びソース−ドレイン間の耐圧が高くなる。また、トレンチ５５内にソース電極３４を設けることでコンタクト構造の微細化が可能となる。
また、トレンチ５５内にソース電極３４を設けることで深いｐウェル領域１６の形成が容易となる。すなわち、ＳｉＣ層１２にトレンチ５５を形成した後、トレンチ５５の底部へイオン注入を行いｐウェル領域１６を形成することで、深いｐウェル領域１６の形成が容易となる。
（第５の実施形態）
本実施形態の半導体装置は、ＭＩＳＦＥＴではなく、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１８は、本実施形態の半導体装置であるＩＧＢＴの構成を示す模式断面図である。ＩＧＢＴ５００は、ゲート絶縁膜及びゲート電極がトレンチ内に設けられたトレンチゲート型ＩＧＢＴである。
ＩＧＢＴ５００は、ＳｉＣ基板１１０、ＳｉＣ層１２、ドリフト領域（第３のＳｉＣ領域）１４、界面１５、第１の領域１５ａ、第２の領域１５ｂ、第３の領域１５ｃ、第４の領域１５ｄ、ｐベース領域（第２のＳｉＣ領域）１１６、エミッタ領域（第１のＳｉＣ領域）１１８、ｐベースコンタクト領域（第４のＳｉＣ領域）１２０、ゲート絶縁膜（絶縁膜）２８、ゲート電極３０、層間絶縁膜３２、エミッタ電極（電極）１３４、コレクタ電極１３６、トレンチ５０を備える。
ＩＧＢＴ５００は、ｐ＋型のＳｉＣ基板１１０を備える。ＳｉＣ基板１１０は、例えばＡｌ（アルミニウム）をｐ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。ｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。ＳｉＣ基板１１０は、ＩＧＢＴ５００のコレクタ領域として機能する。
ＳｉＣ基板１１０の表面は、例えば、（０００１）面（シリコン面）に対し０度以上１０度以下傾斜した面である。ＳｉＣ基板１１０の裏面は、例えば、（０００−１）面（カーボン面）に対し０度以上１０度以下傾斜した面である。
ＳｉＣ層１２は、ＳｉＣ基板１１０上に設けられる。ＳｉＣ層１２は、例えば、Ｎ（窒素）をｎ型不純物として含む。ＳｉＣ層１２のｎ型不純物の濃度は、例えば、１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。ＳｉＣ層１２は、例えば、ＳｉＣ基板１１０上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
ＳｉＣ層１２の表面も、シリコン面に対し０度以上１０度以下傾斜した面である。ＳｉＣ層１２の膜厚は、例えば、５μｍ以上１５０μｍ以下である。
ドリフト領域（第３のＳｉＣ領域）１４、ｐベース領域（第２のＳｉＣ領域）１１６、エミッタ領域（第１のＳｉＣ領域）１１８、ｐベースコンタクト領域（第４のＳｉＣ領域）１２０は、ＳｉＣ層１２内に設けられる。
ｎ−型のドリフト領域１４は、ｐベース領域１１６とＳｉＣ基板１１０との間に設けられる。ドリフト領域１４は、例えば、Ｎ（窒素）をｎ型不純物として含む。ドリフト領域１４のｎ型不純物の濃度は、例えば、１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。
ｐ型のｐベース領域１１６は、エミッタ領域１１８とＳｉＣ基板１１０との間に設けられる。ｐベース領域１１６は、ＩＧＢＴ５００のチャネル領域として機能する。
ｐベース領域１１６は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含む。ｐベース領域１１６のｐ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。ｐベース領域１１６の深さは、例えば、０．６μｍ以上１．２μｍ以下である。
ｎ＋型のエミッタ領域１１８は、ｐベース領域１１６内に設けられる。エミッタ領域１１８の一部は、ＳｉＣ層１２の表面に接する。
エミッタ領域１１８は、例えば、Ｎ（窒素）をｎ型不純物として含む。エミッタ領域１１８のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下である。エミッタ領域１１８の深さは、ｐベース領域１１６の深さよりも浅い。エミッタ領域１１８の深さは、例えば０．３μｍ程度である。
また、ｐ＋型のｐベースコンタクト領域１２０は、ｐベース領域１１６内に設けられる。ｐベースコンタクト領域１２０は、エミッタ領域１１８の側方に設けられる。
ｐベースコンタクト領域１２０は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含有する。ｐベースコンタクト領域１２０のｐ型不純物の濃度は、ｐベース領域１１６のｐ型不純物の濃度よりも高い。例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。ｐベースコンタクト領域１２０の深さは、ｐベース領域１１６の深さよりも浅く、例えば０．３μｍ程度である。
トレンチ５０は、ＳｉＣ層１２に設けられる。トレンチ５０の側面は、例えば、ｍ面又はａ面となっている。トレンチ５０の深さは、ｐベース領域１１６の最大深さよりも浅い。
ｐベース領域１１６とドリフト領域１４の境界１５は、トレンチ５０の側面に接する。
ｐベース領域１１６とドリフト領域１４の境界１５は、第１の領域１５ａ、第２の領域１５ｂ、第３の領域１５ｃ、第４の領域１５ｄを備える。
ＳｉＣ層１２の表面からの第１の領域１５ａの距離が、トレンチ５０から離れるにしたがって大きくなる。第１の領域１５ａは、第１の傾斜角（図１中のθ）を有する。第１の領域１５ａとトレンチ５０の側面との距離（図１中のｄ）は、０μｍ以上０．３μｍ以下である。
第２の領域１５ｂは、ＳｉＣ層１２の表面に略平行である。第２の領域１５ｂは、第１の領域１５ａとトレンチ５０との間に設けられる。第２の領域１５ｂはトレンチ５０の側面に接する。
第３の領域１５ｃは、ＳｉＣ層１２の表面に略平行である。第３の領域１５ｃとトレンチ５０との間に第１の領域１５ａが設けられる。
第４の領域１５ｄは、ＳｉＣ層１２の表面に略垂直である。第４の領域１５ｄとトレンチ５０との間に第１の領域１５ａが設けられる。第４の領域１５ｄは、第３の領域１５ｃと第１の領域１５ａとの間に設けられる。
なお、ｐベース領域１１６とドリフト領域１４の境界１５の形状は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）により観察することが可能である。
ゲート絶縁膜２８は、トレンチ５０の側面上及び底面上に設けられる。ゲート絶縁膜２８の少なくとも一部は、エミッタ領域１１８、ｐベース領域１１６、及び、ドリフト領域１４に接する。ゲート絶縁膜２８は、ＳｉＣ層１２とゲート電極３０との間に設けられる。
ゲート絶縁膜２８には、例えば、酸化膜が適用される。ゲート絶縁膜２８には、例えば、シリコン酸化膜、シリコン酸窒化膜、又は、ｈｉｇｈ−ｋ絶縁膜が適用可能である。
ゲート電極３０は、ゲート絶縁膜２８上に設けられる。ゲート電極３０には、例えば、ドーピングされたポリシリコン等が適用可能である。
層間絶縁膜３２は、ゲート電極３０上に設けられる。層間絶縁膜３２は、例えば、シリコン酸化膜で形成される。
エミッタ電極１３４は、ＳｉＣ層１２上に設けられる。エミッタ電極１３４は、エミッタ領域１１８とｐベースコンタクト領域１２０とに電気的に接続される。エミッタ電極１３４は、ｐベース領域１１６に電位を与えるｐベース電極としても機能する。
エミッタ電極１３４は、導電性の材料である。エミッタ電極１３４は、例えば、金属又は金属シリサイドである。エミッタ電極１３４は、例えば、ニッケルシリサイド層と、ニッケルシリサイド層上のアルミニウム（Ａｌ）層の積層構造を備える。
コレクタ電極１３６は、ＳｉＣ基板１１０のＳｉＣ層１２と反対側、すなわち、裏面側に設けられる。コレクタ電極１３６は、ＳｉＣ基板１１０と電気的に接続される。
コレクタ電極１３６は、導電性の材料である。コレクタ電極１３６は、例えば、金属又は金属シリサイドである。コレクタ電極１３６は、例えば、ニッケルシリサイド層と、ニッケルシリサイド層上の金（Ａｕ）層の積層構造を備える。
なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
本実施形態のＩＧＢＴによれば、第１の実施形態のＭＩＳＦＥＴと同様に、ゲート絶縁膜２８中の最大電界とオン抵抗とのトレードオフ関係が改善される。したがって、ゲート絶縁膜２８の耐圧が高くなる。また、チャネル領域でのパンチスルーが抑制され、エミッタ−コレクタ間の耐圧が高くなる。よって、高い耐圧を備えたＩＧＢＴが実現できる。
なお、第１乃至第５の実施形態において、ｎ型とｐ型とを入れ替えた構造のデバイスも同様に特性向上が実現できる。
以上、実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ＳｉＣ基板
１２ ＳｉＣ層
１４ ドリフト領域（第３のＳｉＣ領域）
１５ 境界
１５ａ 第１の領域
１５ｂ 第２の領域
１５ｃ 第３の領域
１５ｄ 第４の領域
１６ ｐウェル領域（第２のＳｉＣ領域）
１８ ソース領域（第１のＳｉＣ領域）
２０ ｐウェルコンタクト領域（第４のＳｉＣ領域）
２８ ゲート絶縁膜
３０ ゲート電極
３４ ソース電極
３６ ドレイン電極
４０ 電界緩和領域（第５のＳｉＣ領域）
５０ トレンチ
５５ トレンチ
１００ ＭＩＳＦＥＴ（半導体装置）
１０１ ＭＩＳＦＥＴ（半導体装置）
１１０ ＳｉＣ基板
１１４ エミッタ領域（第３のＳｉＣ領域）
１１６ ｐベース領域（第２のＳｉＣ領域）
１１８ コレクタ領域（第１のＳｉＣ領域）
１２０ ｐベースコンタクト領域（第４のＳｉＣ領域）
１３４ エミッタ電極
１３６ コレクタ電極
２００ ＭＩＳＦＥＴ（半導体装置）
３００ ＭＩＳＦＥＴ（半導体装置）
４００ ＭＩＳＦＥＴ（半導体装置）
５００ ＩＧＢＴ（半導体装置）
実施形態の半導体装置は、ＳｉＣ基板と、前記ＳｉＣ基板上に設けられ、側面と底面とを有する第１のトレンチを表面の側に有するＳｉＣ層と、前記ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、前記ＳｉＣ層内に前記第１のＳｉＣ領域と前記ＳｉＣ基板との間に設けられた第２導電型の第２のＳｉＣ領域と、前記ＳｉＣ層内に前記第２のＳｉＣ領域と前記ＳｉＣ基板との間に設けられた第１導電型の第３のＳｉＣ領域と、前記第１のトレンチの前記側面上及び前記底面上に設けられたゲート絶縁膜と、前記第１のＳｉＣ領域、前記第２のＳｉＣ領域、及び、前記第３のＳｉＣ領域との間に前記ゲート絶縁膜が設けられたゲート電極と、を備え、前記第２のＳｉＣ領域と前記第３のＳｉＣ領域との境界は、前記第１のトレンチの前記側面の側方に在り、前記境界は、第１の領域を備え、前記第１の領域は前記ＳｉＣ層の前記表面からの距離が前記第１のトレンチから離れるにしたがって大きくなり、前記第１のトレンチの前記側面から前記第１の領域の前記第１のトレンチ側の端部までの距離が０μｍ以上０．３μｍ以下である。

Claims (13)

  1. ＳｉＣ基板と、
    前記ＳｉＣ基板上に設けられ、表面から前記ＳｉＣ基板に向かって伸長し、側面と底面とを有するトレンチを有するＳｉＣ層と、
    前記ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、
    前記ＳｉＣ層内に前記第１のＳｉＣ領域と前記ＳｉＣ基板との間に設けられた第２導電型の第２のＳｉＣ領域と、
    前記ＳｉＣ層内に前記第２のＳｉＣ領域と前記ＳｉＣ基板との間に設けられた第１導電型の第３のＳｉＣ領域と、
    前記トレンチの前記側面上及び前記底面上に設けられ、前記第１のＳｉＣ領域、前記第２のＳｉＣ領域、及び、前記第３のＳｉＣ領域に接するゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、を備え、
    前記第２のＳｉＣ領域と前記第３のＳｉＣ領域との境界が前記トレンチの前記側面に接し、前記境界が前記ＳｉＣ層の前記表面からの距離が前記トレンチから離れるにしたがって大きくなり前記表面に対して第１の傾斜角を有し前記トレンチの前記側面からの距離が０μｍ以上０．３μｍ以下の第１の領域を備える半導体装置。
  2. 前記境界が、前記ＳｉＣ層の前記表面に略平行な第２の領域を備え、前記第１の領域と前記トレンチとの間に前記第２の領域が設けられ、前記第２の領域が前記トレンチの前記側面に接する請求項１記載の半導体装置。
  3. 前記第１の傾斜角が１５度以上６０度以下である請求項１又は請求項２記載の半導体装置。
  4. 前記境界が、前記表面に略平行な第３の領域を備え、前記第３の領域と前記トレンチとの間に前記第１の領域が設けられる請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記境界が、前記表面に略垂直な第４の領域を備え、前記第４の領域と前記トレンチとの間に前記第１の領域が設けられる請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記ゲート絶縁膜が酸化膜である請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記トレンチの前記底面上の前記ゲート絶縁膜の膜厚が、前記トレンチの前記側面上の前記ゲート絶縁膜の膜厚よりも厚い請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 前記ＳｉＣ層内に前記第１のＳｉＣ領域の側方に設けられ、前記第２のＳｉＣ領域よりも第２導電型の不純物の濃度の高い第２導電型の第４のＳｉＣ領域を、更に備える請求項１乃至請求項７いずれか一項記載の半導体装置。
  9. 前記ＳｉＣ層内に前記トレンチの前記底面と前記第３のＳｉＣ領域との間に設けられ、前記底面に接する第２導電型の第５のＳｉＣ領域を、更に備える請求項１乃至請求項８いずれか一項記載の半導体装置。
  10. 前記境界は角度が９０度以下の屈曲部を備えない請求項１乃至請求項９いずれか一項記載の半導体装置。
  11. 前記第１導電型がｎ型である請求項１乃至請求項１０いずれか一項記載の半導体装置。
  12. 前記ＳｉＣ基板が第１導電型である請求項１乃至請求項１１いずれか一項記載の半導体装置。
  13. 前記ＳｉＣ基板が第２導電型である請求項１乃至請求項１２いずれか一項記載の半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019189496A (ja) * 2018-04-26 2019-10-31 国立研究開発法人産業技術総合研究所 炭化珪素エピタキシャルウェハ及び炭化珪素半導体装置
US10833188B2 (en) 2018-03-14 2020-11-10 Renesas Electronics Corporation Manufacturing method of semiconductor device and semiconductor device
JP2021057381A (ja) * 2019-09-27 2021-04-08 株式会社デンソー 炭化珪素半導体装置
JP2021150503A (ja) * 2020-03-19 2021-09-27 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2024526173A (ja) * 2022-01-04 2024-07-17 フーベイ ジゥフォンシャン ラボラトリー 炭化ケイ素ｍｏｓｆｅｔデバイス及びその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI752512B (zh) * 2020-05-29 2022-01-11 國立陽明交通大學 溝槽式電晶體及其製造方法
CN114512403B (zh) 2020-11-16 2023-06-23 苏州东微半导体股份有限公司 半导体器件的制造方法
CN114512531A (zh) * 2020-11-16 2022-05-17 苏州东微半导体股份有限公司 碳化硅器件
JP7472068B2 (ja) * 2021-03-19 2024-04-22 株式会社東芝 半導体装置及び半導体回路
CN118448465B (zh) * 2024-07-08 2024-09-27 深圳天狼芯半导体有限公司 一种具有软恢复的超结mosfet及其制备方法、芯片

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5821583A (en) * 1996-03-06 1998-10-13 Siliconix Incorporated Trenched DMOS transistor with lightly doped tub
JP2012178536A (ja) * 2011-02-02 2012-09-13 Rohm Co Ltd 半導体装置およびその製造方法
JP2013084899A (ja) * 2011-08-24 2013-05-09 Rohm Co Ltd 半導体装置およびその製造方法
JP2013093560A (ja) * 2011-10-06 2013-05-16 Denso Corp 縦型半導体素子を備えた半導体装置
WO2014061367A1 (ja) * 2012-10-18 2014-04-24 三菱電機株式会社 炭化珪素半導体装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5168331A (en) * 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
JP4696335B2 (ja) 2000-05-30 2011-06-08 株式会社デンソー 半導体装置およびその製造方法
JP4562362B2 (ja) 2003-08-05 2010-10-13 新電元工業株式会社 半導体装置
EP1536480A1 (en) * 2003-11-28 2005-06-01 STMicroelectronics S.r.l. Semiconductor power device with insulated gate, trenchgate structure and corresponding manufacturing method
CN103094348B (zh) 2005-06-10 2016-08-10 飞兆半导体公司 场效应晶体管
JP2007287992A (ja) 2006-04-18 2007-11-01 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置およびその製造方法
JP4798119B2 (ja) 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5721308B2 (ja) 2008-03-26 2015-05-20 ローム株式会社 半導体装置
JP2009302436A (ja) 2008-06-17 2009-12-24 Denso Corp 炭化珪素半導体装置の製造方法
JP4791572B2 (ja) 2009-12-21 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置
JP2012164707A (ja) 2011-02-03 2012-08-30 Panasonic Corp 半導体装置およびその製造方法
JP5995347B2 (ja) * 2012-03-16 2016-09-21 国立研究開発法人産業技術総合研究所 ＳｉＣ半導体装置及びその製造方法
JP5807597B2 (ja) 2012-03-26 2015-11-10 株式会社デンソー 半導体装置及び半導体装置の製造方法
JP5790573B2 (ja) 2012-04-03 2015-10-07 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5776610B2 (ja) 2012-04-03 2015-09-09 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6244762B2 (ja) 2013-09-12 2017-12-13 住友電気工業株式会社 炭化珪素半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5821583A (en) * 1996-03-06 1998-10-13 Siliconix Incorporated Trenched DMOS transistor with lightly doped tub
JP2012178536A (ja) * 2011-02-02 2012-09-13 Rohm Co Ltd 半導体装置およびその製造方法
JP2013084899A (ja) * 2011-08-24 2013-05-09 Rohm Co Ltd 半導体装置およびその製造方法
JP2013093560A (ja) * 2011-10-06 2013-05-16 Denso Corp 縦型半導体素子を備えた半導体装置
WO2014061367A1 (ja) * 2012-10-18 2014-04-24 三菱電機株式会社 炭化珪素半導体装置およびその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833188B2 (en) 2018-03-14 2020-11-10 Renesas Electronics Corporation Manufacturing method of semiconductor device and semiconductor device
US11631764B2 (en) 2018-03-14 2023-04-18 Renesas Electronics Corporation Manufacturing method of semiconductor device and semiconductor device
JP2019189496A (ja) * 2018-04-26 2019-10-31 国立研究開発法人産業技術総合研究所 炭化珪素エピタキシャルウェハ及び炭化珪素半導体装置
JP2021057381A (ja) * 2019-09-27 2021-04-08 株式会社デンソー 炭化珪素半導体装置
JP7331590B2 (ja) 2019-09-27 2023-08-23 株式会社デンソー 炭化珪素半導体装置
JP2021150503A (ja) * 2020-03-19 2021-09-27 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11355592B2 (en) 2020-03-19 2022-06-07 Kabushiki Kaisha Toshiba Semiconductor device, method of manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7458217B2 (ja) 2020-03-19 2024-03-29 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2024526173A (ja) * 2022-01-04 2024-07-17 フーベイ ジゥフォンシャン ラボラトリー 炭化ケイ素ｍｏｓｆｅｔデバイス及びその製造方法
JP7701087B2 (ja) 2022-01-04 2025-07-01 フーベイ ジゥフォンシャン ラボラトリー 炭化ケイ素ｍｏｓｆｅｔデバイス及びその製造方法

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