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JP2017037986A - 半導体装置 - Google Patents

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JP2017037986A
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Hiroshi Chagihara
啓 茶木原
智 阿部
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智 阿部
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Abstract

【課題】不揮発性メモリを備えた半導体装置の小型化を実現する。【解決手段】メモリセルＭＣは、ゲート絶縁膜ＧＩｔ、制御ゲート電極ＣＧ、キャップ絶縁膜ＣＰ１、キャップ層ＣＰ２、ゲート絶縁膜ＧＩｍ、および、メモリゲート電極ＭＧを有する。積層型容量素子ＣＳＡは、サブ電極ＣＥ２１Ａ、サブ電極ＣＥ２１Ａ上に、所定の間隔で配置され、上面および側面を有するメサ部（突起部）からなるサブ電極ＣＥ２２Ａで構成された容量電極ＣＥ２Ａと、サブ電極ＣＥ２１Ａの上面およびサブ電極ＣＥ２２Ａの上面および側面に沿って形成された容量絶縁膜ＣＺ２Ａと、容量絶縁膜ＣＺ２Ａ上に形成された容量電極ＣＥ３Ａとを有する。そして、制御ゲート電極ＣＧおよびサブ電極ＣＥ２１Ａは、導体膜５で形成され、キャップ層ＣＰ２およびサブ電極ＣＥ２２Ａは、導体膜７で形成され、メモリゲート電極ＭＧと容量電極ＣＥ３Ａは、導体膜９で形成されている。【選択図】図１７

Description

本発明は、半導体装置に関し、例えば、不揮発性メモリセルを有する半導体装置に好適に利用できるものである。
半導体基板上に例えば不揮発性メモリなどのメモリセルなどが形成されたメモリセル領域と、半導体基板上に例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などからなる周辺回路が形成された周辺回路領域とを有する半導体装置が、広く用いられている。
例えば不揮発性メモリとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルを形成する場合がある。このメモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタとの２つのＭＩＳＦＥＴにより形成される。また、メモリトランジスタのゲート絶縁膜は、例えば酸化シリコン膜と、窒化シリコン膜と、酸化シリコン膜と、を含み、ＯＮＯ（Oxide Nitride Oxide）膜と称される積層膜からなる。
さらに、不揮発性メモリに対する電気的な書込み、または、消去動作の為には、半導体装置の外部から供給される電源電圧よりも高い電圧が必要となるため、半導体装置の周辺回路領域には、容量素子を含む昇圧回路が形成されている。また、電源の安定化の為に、半導体装置の電源配線（Ｖｃｃ）と接地配線（Ｇｎｄ）との間に接続されるバイパスコンデンサ（容量素子）も、半導体装置に内蔵されている。これらの容量素子には、メモリセルの製造プロセスとの整合性が良いＰＩＰ（Polysilicon Insulator Polysilicon）容量素子が用いられている。
特開２００９−９９６４０号公報（特許文献１）には、制御電極（上記の制御ゲート電極に対応）１５、メモリゲート電極２６、および、制御電極１５および半導体基板１０とメモリゲート電極２６間に設けられた積層膜（上記のＯＮＯ膜に対応）を有する不揮発性メモリセルが開示されている。また、下部電極１６、容量絶縁膜２７および上部電極２３からなる容量素子も開示されている。そして、メモリセルの制御電極１５と容量素子の下部電極１６をポリシリコン膜１４で形成し、メモリセルのメモリゲート電極２６と容量素子の上部電極２３をポリシリコン膜２０で形成し、メモリセルの積層膜で、容量素子の容量絶縁膜２７を形成する製法が開示されている。
特開２０１４−２２９８４４号公報（特許文献２）には、コントロールゲート電極（上記の制御ゲート電極に対応）１５、メモリゲート電極２６、および、絶縁膜２７ａを有する不揮発性メモリセルが開示されている。また、電極１６、容量絶縁膜２７および電極２３からなる容量素子も開示されている。そして、メモリセルのコントロール電極１５と容量素子の電極１６を導電膜ＣＦ１で形成し、メモリセルのメモリゲート電極２６と容量素子の電極２３を導電膜ＣＦ２で形成し、メモリセルの絶縁膜２７ａで、容量素子の容量絶縁膜２７を形成する製法が開示されている。また、電極１６の側壁上に容量絶縁膜２７を介して電極２３を配置した構造が開示されている。
特開２００９−９９６４０号公報 特開２０１４−２２９８４４号公報
本願発明者が検討した不揮発性メモリセルを有する半導体装置は、メモリセル領域には、制御ゲート電極、ＯＮＯ膜およびメモリゲート電極からなる不揮発性メモリセルを有し、周辺回路領域には、複数のＭＩＳＦＥＴおよびＰＩＰ容量素子を有している。
半導体装置の高機能化に伴い、メモリセル、ＭＩＳＦＥＴ、および、ＰＩＰ容量素子等の素子数が増加し、半導体装置（半導体チップ）のサイズは増加する一方である。しかしながら、半導体装置が組み込まれるシステム（パソコン、携帯電話等）の小型化の要求、または、半導体装置（半導体チップ）の製造コスト低減の為に、半導体装置（半導体チップ）の小型化が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、メモリセルと容量素子とを有する。メモリセルは、制御ゲート電極、制御ゲート電極上のキャップ層、制御ゲート電極に隣り合って配置されたメモリゲート電極を有する。容量素子は、板状の第１サブ電極と、第１サブ電極上に第１絶縁膜を介して形成された複数のメサ状の第２サブ電極と、で構成された第１容量電極と、隣り合う第２サブ電極の側面上に第２絶縁膜を介して形成された第２容量電極とを有する。そして、制御ゲート電極と第１サブ電極は、第１導体膜で形成され、キャップ層および第２サブ電極は、第２導体膜で形成され、メモリゲート電極および第２容量電極は、第３導体膜で形成されている。
一実施の形態によれば、不揮発性メモリを備えた半導体装置の小型化を実現する。
実施の形態１における半導体チップのレイアウト構成例を示す図である。 実施の形態１の半導体装置の要部断面図である。 実施の形態１の積層型容量素子の要部平面図である。 図３のＸ１−Ｘ１´に沿う要部断面図である。 図３のＹ１−Ｙ１´に沿う要部断面図である。 図３のＹ２−Ｙ２´に沿う要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態２の積層型容量素子の要部平面図である。 図１８のＸ２−Ｘ２´に沿う要部断面図である。 図１８のＹ３−Ｙ３´に沿う要部断面図である。 図１８のＹ４−Ｙ４´に沿う要部断面図である。 実施の形態２の半導体装置の製造工程中における要部断面図である。 実施の形態２の半導体装置の製造工程中における要部断面図である。 実施の形態２の半導体装置の製造工程中における要部断面図である。 実施の形態２の半導体装置の製造工程中における要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
さらに、以下の実施の形態において、導体片および絶縁体片とは、導体膜または絶縁膜を、フォトリソグラフィ技術、エッチング技術等により、一又は複数に分割した部分、破片、切片を意味する。また、酸化法により、導体の表面に選択的に形成されたものも含む。
（実施の形態１）
＜半導体チップのレイアウト構成例＞
本実施の形態１における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成例を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）５１、ＲＡＭ（Random Access Memory）５２、アナログ回路５３、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）５４、フラッシュメモリ５５およびＩ／Ｏ（Input/Output）回路５６を有し、半導体集積回路装置を構成している。
ＣＰＵ（回路）５１は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
ＲＡＭ（回路）５２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。
アナログ回路５３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。そして、アナログ回路５３には、複数の容量素子が含まれている。
ＥＥＰＲＯＭ５４およびフラッシュメモリ５５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ５４およびフラッシュメモリ５５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ５４およびフラッシュメモリ５５の書き込み動作および消去動作には、例えば、ファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ５４およびフラッシュメモリ５５の書き込み動作および消去動作には、外部電源電圧よりも高い電圧が必要となるため、ＥＥＰＲＯＭ５４およびフラッシュメモリ５５には、昇圧回路などが含まれており、昇圧回路には、複数の容量素子が含まれている。ＥＥＰＲＯＭ５４とフラッシュメモリ５５の相違点は、ＥＥＰＲＯＭ５４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５５には、ＣＰＵ５１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ５４には、書き換え頻度の高い各種データが記憶されている。
Ｉ／Ｏ回路５６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。また、半導体チップＣＨＰの電源配線（Ｖｃｃ）と接地配線（Ｇｎｄ）との間に接続されるバイパスコンデンサ（容量素子）もＩ／Ｏ回路５６に配置されている。
ＥＥＰＲＯＭ５４とフラッシュメモリ５５には、複数の不揮発性メモリであるメモリセルが行列状に配置されている。そして、ＣＰＵ５１、ＲＡＭ５２、アナログ回路５３、Ｉ／Ｏ回路５６、および、ＥＥＰＲＯＭ５４とフラッシュメモリ５５のメモリセル以外の部分は、高耐圧ＭＩＳＦＥＴおよび、または、低耐圧ＭＩＳＦＥＴを用いて形成されている。高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴは、それぞれ、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴで構成されている。
＜半導体装置の構造＞
図２は、実施の形態１の半導体装置の要部断面図である。図３は、実施の形態１の積層型容量素子の要部平面図、図４は、図３のＸ１−Ｘ１´に沿う要部断面図、図５は、図３のＹ１−Ｙ１´に沿う要部断面図、図６は、図３のＹ２−Ｙ２´に沿う要部断面図である。
図２に示すように、半導体装置は、半導体基板１を有している。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハである。
半導体装置は、半導体基板１の主面の一部の領域として、メモリセル領域Ａ、ならびに、周辺回路領域Ｂ１およびＢ２を有している。メモリセル領域ＡにはメモリセルＭＣが形成されており、周辺回路領域Ｂ１にはｎチャネル型の低耐圧ＭＩＳＦＥＴＱＬが形成されており、周辺回路領域Ｂ２にはｐチャネル型の高耐圧ＭＩＳＦＥＴＱＨが形成されており、後述する周辺回路領域Ｃ１には積層型容量素子ＣＳＡが形成されている。メモリセル領域Ａは、図１のＥＥＰＲＯＭ５４またはフラッシュメモリ５５に対応している。
初めに、メモリセル領域Ａに形成されたメモリセルＭＣの構成を具体的に説明する。
メモリセル領域Ａにおいて、半導体装置は、活性領域ＡＭＣと素子分離領域（素子分離膜）２とを有している。素子分離領域２は、活性領域ＡＭＣに形成された素子を分離するためのものであり、素子分離領域２には、素子分離用の絶縁膜が設けられている。活性領域ＡＭＣは、素子分離領域２により規定、すなわち区画され、素子分離領域２により他の活性領域と電気的に分離されており、活性領域ＡＭＣには、ｐ型ウェルＰＷ１が形成されている。ｐ型ウェルＰＷ１は、ｐ型の導電型を有する半導体領域である。
図２に示すように、メモリセル領域Ａのｐ型ウェルＰＷ１には、メモリトランジスタおよび制御トランジスタからなるメモリセルＭＣが形成されている。メモリセル領域Ａには、実際には複数のメモリセルＭＣがアレイ状に形成されており、図２には、そのうちの１つのメモリセルＭＣの断面が示されている。
メモリセルＭＣは、スプリットゲート型のメモリセルである。すなわち、図２に示すように、メモリセルＭＣは、制御ゲート電極ＣＧを有する制御トランジスタと、制御トランジスタに接続され、メモリゲート電極ＭＧを有するメモリトランジスタと、を有している。
図２に示すように、メモリセルＭＣは、ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤと、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、を有している。ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤとは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。また、メモリセルＭＣは、制御ゲート電極ＣＧ上に形成されたキャップ絶縁膜ＣＰ１と、キャップ絶縁膜ＣＰ１上に形成されたキャップ層ＣＰ２と、を有している。さらに、メモリセルＭＣは、制御ゲート電極ＣＧと半導体基板１のｐ型ウェルＰＷ１との間に形成されたゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成されたゲート絶縁膜ＧＩｍと、を有している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの互いに対向する側面、すなわち側壁の間にゲート絶縁膜ＧＩｍを介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図２の紙面に垂直な方向である。制御ゲート電極ＣＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウェルＰＷ１上に、すなわち半導体基板１の主面上に、ゲート絶縁膜ＧＩｔを介して形成されている。また、メモリゲート電極ＭＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウェルＰＷ１上に、すなわち半導体基板１の主面上に、ゲート絶縁膜ＧＩｍを介して形成されている。また、半導体領域ＭＳ側にメモリゲート電極ＭＧが配置され、半導体領域ＭＤ側に制御ゲート電極ＣＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、メモリセルＭＣ、すなわち不揮発性メモリを形成するゲート電極である。
なお、制御ゲート電極ＣＧ上に形成されたキャップ絶縁膜ＣＰ１およびキャップ層ＣＰ２も、半導体基板１の主面に沿って、図２の紙面に垂直な方向に延在している。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、両者間にゲート絶縁膜ＧＩｍを介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面上、すなわち側壁上に、ゲート絶縁膜ＧＩｍを介してサイドウォールスペーサ状に形成されている。また、ゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって延在している。ただし、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＧＩｍを、メモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１の間のゲート絶縁膜ＧＩｍと別の工程、別の膜質としても良い。
ゲート絶縁膜ＧＩｔは、絶縁膜３からなる。絶縁膜３は、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。なお、本願において、Ｈｉｇｈ−ｋ膜または高誘電率膜というときは、窒化シリコン膜よりも誘電率（比誘電率）が高い膜を意味する。絶縁膜３としては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
ゲート絶縁膜ＧＩｍは、絶縁膜８からなる。絶縁膜８は、酸化シリコン膜と、酸化シリコン膜上の電荷蓄積部としての窒化シリコン膜と、窒化シリコン膜上の酸化シリコン膜と、を含み、ＯＮＯ膜と称される積層膜からなる。なお、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間のゲート絶縁膜ＧＩｍは、前述したように、メモリトランジスタのゲート絶縁膜として機能する。一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁、すなわち電気的に分離するための絶縁膜として機能する。
絶縁膜８のうち、窒化シリコン膜は、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜は、絶縁膜８中に形成されたトラップ性絶縁膜である。このため、絶縁膜８は、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
窒化シリコン膜の上下に位置する酸化シリコン膜は、電荷を閉じ込める電荷ブロック層として機能することができる。つまり、窒化シリコン膜を、上下の酸化シリコン膜で挟んだ構造とすることで、窒化シリコン膜に蓄積された電荷のリークを防止している。
制御ゲート電極ＣＧは、導体膜（導電膜、導体層、導電層）５からなる。導体膜５は、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。具体的には、制御ゲート電極ＣＧは、パターニングされた導体膜５からなる。
メモリゲート電極ＭＧは、導体膜（導電膜、導体層、導電層）９からなる。導体膜９は、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧの第１の側に位置する側壁上に、絶縁膜８を介してサイドウォールスペーサ状に形成されている。
制御ゲート電極ＣＧ上には、キャップ絶縁膜ＣＰ１を介してキャップ層ＣＰ２が形成されている。そのため、メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧ上に形成されたキャップ層ＣＰ２の第１の側に位置する側壁上に、絶縁膜８を介してサイドウォールスペーサ状に形成されている。
キャップ絶縁膜ＣＰ１は、例えば酸化シリコン膜などで構成された絶縁膜６からなる。また、キャップ層ＣＰ２は、導体膜（導電膜、導体層、導電層）７からなる。導体膜７は、シリコン膜からなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。
キャップ層ＣＰ２は、制御ゲート電極ＣＧを保護する保護膜であり、導体膜５をパターニングして制御ゲート電極ＣＧを形成する際のハードマスク膜としても使用できる。また、導体膜９をエッチバックしてメモリゲート電極ＭＧを形成する際にメモリゲート電極ＭＧの高さを調整（確保）するためのスペーサ膜である。スペーサ膜としてのキャップ層ＣＰ２を形成することにより、制御ゲート電極ＣＧの膜厚を、メモリゲート電極ＭＧの高さと等しいか、またはそれよりも薄くすることができる。メモリゲート電極ＭＧの高さに影響されることなく、制御ゲート電極ＣＧの膜厚を薄くすることができる。
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳは、例えばソース領域として機能する半導体領域であり、半導体領域ＭＤは、例えばドレイン領域として機能する半導体領域である。半導体領域ＭＳおよび半導体領域ＭＤの各々は、ｎ型の不純物が導入された半導体領域からなり、それぞれＬＤＤ（Lightly doped drain）構造を備えている。
ソース用の半導体領域ＭＳは、ｎ-型半導体領域１０ａと、ｎ-型半導体領域１０ａよりも高い不純物濃度を有するｎ+型半導体領域１１ａと、を有している。また、ドレイン用の半導体領域ＭＤは、ｎ-型半導体領域１０ａと、ｎ-型半導体領域１０ａよりも高い不純物濃度を有するｎ+型半導体領域１１ａと、を有している。ｎ+型半導体領域１１ａは、ｎ-型半導体領域１０ａよりも接合深さが深く、かつ、不純物濃度が高い。
制御ゲート電極ＣＧのドレイン領域側の側壁上、および、メモリゲート電極ＭＧのソース領域側の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサ（側壁絶縁膜）ＳＷが形成されている。
ソース用の半導体領域ＭＳを構成するｎ-型半導体領域１０ａは、メモリゲート電極ＭＧの側面に対して自己整合的に形成され、ｎ+型半導体領域１１ａは、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ-型半導体領域１０ａは、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ+型半導体領域１１ａは、低濃度のｎ-型半導体領域１０ａの外側に形成されている。
ドレイン用の半導体領域ＭＤを構成するｎ-型半導体領域１０ａは、制御ゲート電極ＣＧの側面に対して自己整合的に形成され、ｎ+型半導体領域１１ａは、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ-型半導体領域１０ａは、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ+型半導体領域１１ａは、低濃度のｎ-型半導体領域１０ａの外側に形成されている。したがって、低濃度のｎ-型半導体領域１０ａは、制御トランジスタのチャネル領域としてのｐ型ウェルＰＷ１に隣接するように形成されている。
メモリゲート電極ＭＧ下のゲート絶縁膜ＧＩｍの下には、メモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩｔの下には、制御トランジスタのチャネル領域が形成される。
ｎ+型半導体領域１１ａ上、すなわちｎ+型半導体領域１１ａの上面には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層（シリサイド層）１２が形成されている。金属シリサイド層１２は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層１２により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。なお、金属シリサイド層１２は、メモリゲート電極ＭＧ上およびキャップ層ＣＰ２上にも形成されている。
次に、周辺回路領域Ｂ２に形成されたｐチャネル型の高耐圧ＭＩＳＦＥＴＱＨの構成を具体的に説明する。
周辺回路領域Ｂ２において、半導体装置は、活性領域ＡＰＨと素子分離領域２とを有している。素子分離領域２の構造および機能は、前述のとおりである。活性領域ＡＰＨは、素子分離領域２により規定、すなわち区画され、素子分離領域２により他の活性領域と電気的に分離されており、活性領域ＡＰＨには、ｎ型ウェルＮＷ１が形成されている。すなわち、活性領域ＡＰＨは、ｎ型ウェルＮＷ１が形成された領域である。ｎ型ウェルＮＷ１は、ｎ型の導電型を有する半導体領域である。
図２に示すように、高耐圧ＭＩＳＦＥＴＱＨは、ｐ-型半導体領域１０ｃおよびｐ+型半導体領域１１ｃからなる半導体領域と、ｎ型ウェルＮＷ１上に形成されたゲート絶縁膜ＧＩＨと、ゲート絶縁膜ＧＩＨ上に形成されたゲート電極ＧＥＨと、を有している。ｐ-型半導体領域１０ｃおよびｐ+型半導体領域１１ｃは、半導体基板１のｎ型ウェルＮＷ１の上層部に形成されている。ｐ-型半導体領域１０ｃおよびｐ+型半導体領域１１ｃは、ｎ型の導電型とは反対の導電型であるｐ型の導電型を有する。
ゲート絶縁膜ＧＩＨは、ＭＩＳＦＥＴＱＨのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩＨは、絶縁膜４からなる。絶縁膜４は、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。Ｈｉｇｈ−ｋ膜からなる絶縁膜４として、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
ゲート電極ＧＥＨは、導体膜５からなる。導体膜５は、例えばｐ型の不純物を導入した多結晶シリコン膜であるｐ型ポリシリコン膜などからなる。
ｐ-型半導体領域１０ｃおよびｐ+型半導体領域１１ｃからなる半導体領域は、ｐ型の不純物が導入されたソース用およびドレイン用の半導体領域（ソース領域およびドレイン領域）であり、ＤＤＤ（Double Diffused Drain）構造を備えている。すなわち、ｐ+型半導体領域１１ｃは、ｐ-型半導体領域１０ｃよりも接合深さが浅くかつ不純物濃度が高い。
ゲート電極ＧＥＨの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
ｐ+型半導体領域１１ｃ上、すなわちｐ+型半導体領域１１ｃの上面には、サリサイド技術などにより、金属シリサイド層１２が形成されている。なお、金属シリサイド層１２は、ゲート電極ＧＥＨ上にも形成されている。
次に、周辺回路領域Ｂ１に形成されたｎチャネル型の低耐圧ＭＩＳＦＥＴＱＬの構成を具体的に説明する。
周辺回路領域Ｂ１において、半導体装置は、活性領域ＡＰＬと素子分離領域２とを有している。素子分離領域２の構造および機能は、前述のとおりである。活性領域ＡＰＬは、素子分離領域２により規定、すなわち区画され、素子分離領域２により他の活性領域と電気的に分離されており、活性領域ＡＰＬには、ｐ型ウェルＰＷ２が形成されている。すなわち、活性領域ＡＰＬは、ｐ型ウェルＰＷ２が形成された領域である。ｐ型ウェルＰＷ２は、ｐ型の導電型を有する半導体領域である。
図２に示すように、低耐圧ＭＩＳＦＥＴＱＬは、ｎ-型半導体領域１０ｂおよびｎ+型半導体領域１１ｂからなる半導体領域と、ｐ型ウェルＰＷ２上に形成されたゲート絶縁膜ＧＩＬと、ゲート絶縁膜ＧＩＬ上に形成されたゲート電極ＧＥＬと、を有している。ｎ-型半導体領域１０ｂおよびｎ+型半導体領域１１ｂは、半導体基板１のｐ型ウェルＰＷ２の上層部に形成されている。ｎ-型半導体領域１０ｂおよびｎ+型半導体領域１１ｂは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
ゲート絶縁膜ＧＩＬは、ＭＩＳＦＥＴＱＬのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩＬは、絶縁膜３からなる。また、ゲート電極ＧＥＬは、導体膜５からなる。
ｎ-型半導体領域１０ｂおよびｎ+型半導体領域１１ｂからなる半導体領域は、ｎ型の不純物が導入されたソース用およびドレイン用の半導体領域（ソース領域およびドレイン領域）であり、メモリセルＭＣの半導体領域ＭＳおよびＭＤと同様に、ＬＤＤ構造を備えている。すなわち、ｎ+型半導体領域１１ｂは、ｎ-型半導体領域１０ｂよりも接合深さが深くかつ不純物濃度が高い。
ゲート電極ＧＥＬの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
ｎ+型半導体領域１１ｂ上、すなわちｎ+型半導体領域１１ｂの上面には、サリサイド技術などにより、金属シリサイド層１２が形成されている。なお、金属シリサイド層１２は、ゲート電極ＧＥＬ上にも形成されている。
好適には、高耐圧ＭＩＳＦＥＴＱＨのゲート長は、低耐圧ＭＩＳＦＥＴＱＬのゲート長よりも長い。また、高耐圧ＭＩＳＦＥＴＱＨの駆動電圧は、低耐圧ＭＩＳＦＥＴＱＬの駆動電圧よりも高く、高耐圧ＭＩＳＦＥＴＱＨの耐圧は、低耐圧ＭＩＳＦＥＴＱＬの耐圧よりも高い。
好適には、ゲート絶縁膜ＧＩＨの膜厚は、ゲート絶縁膜ＧＩＬの膜厚よりも厚い。これにより、高耐圧ＭＩＳＦＥＴＱＨの駆動電圧を、低耐圧ＭＩＳＦＥＴＱＬの駆動電圧よりも高くすることができる。
また、上記の例では、制御トランジスタのゲート絶縁膜ＧＩｔの膜厚と低耐圧ＭＩＳＦＥＴＱＬのゲート絶縁膜ＧＩＬの膜厚とが等しい例で説明したが、制御トランジスタのゲート絶縁膜ＧＩｔの膜厚を、低耐圧ＭＩＳＦＥＴＱＬのゲート絶縁膜ＧＩＬの膜厚よりも厚くしても良い。
さらに、メモリセルＭＣ、ＭＩＳＦＥＴＱＬ、および、ＭＩＳＦＥＴＱＨを覆うように層間絶縁膜１３が形成されている。層間絶縁膜１３は、例えば、２層構造の酸化シリコン膜、または、窒化シリコン膜と窒化シリコン膜上の２層構造の酸化シリコン膜との積層膜からなる。そして、層間絶縁膜１３の上面は、平坦化されている。例えば、下層の酸化シリコン膜の表面をＣＭＰ（Chemical Mechanical Polishing）法で平坦化した後に、上層の酸化シリコン膜を堆積して２層構造の酸化シリコン膜を形成することができる。
層間絶縁膜１３にはコンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内に、導電体部として導電性のプラグ電極ＰＧが埋め込まれている。
プラグ電極ＰＧは、コンタクトホールＣＮＴの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜と、により形成されている。図２では、図面の簡略化のために、プラグ電極ＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグ電極ＰＧを構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、主導体膜は、タングステン（Ｗ）膜とすることができる。
プラグ電極ＰＧが埋め込まれた層間絶縁膜１３上には、金属配線ＭＷが形成されている。金属配線ＭＷは、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線である。また、例えば銅（Ｃｕ）を主導電材料とする銅配線とすることもできる。
次に、図３から図６を用いて、積層型容量素子ＣＳＡの構成を説明する。
図３に示すように、積層型容量素子ＣＳＡは、縦方向（Ｙ方向）に長辺を有する長方形の容量電極ＣＥ１Ａ、縦方向に長辺を有する長方形の容量電極ＣＥ２Ａ、および、横方向（Ｘ方向）に長辺を有する長方形の容量電極ＣＥ３Ａが積層された構造を有する。容量電極ＣＥ１Ａであるｎ型ウェルＮＷ２の中央部には、活性領域ＡＣ１が配置され、活性領域ＡＣ１の両側には活性領域ＡＣ２およびＡＣ２が配置されている。活性領域ＡＣ１は、Ｙ方向に延在する長方形の形状を有する。活性領域ＡＣ２は、容量電極ＣＥ１Ａを構成するｎ型ウェルＮＷ２に所望の電位を供給するための領域である。つまり、図３に示すように、活性領域ＡＣ２の上には、金属配線ＭＷ３およびＭＷ４が配置されており、ｎ型ウェルＮＷ２は、プラグ電極ＰＧを介して金属配線ＭＷ３およびＭＷ４に電気的に接続されている。金属配線ＭＷ３およびＭＷ４には、等しい電位が供給される。
図３の紙面のＸ方向およびＹ方向において、活性領域ＡＣ１を完全に覆うように容量電極ＣＥ２Ａ（ＣＥ２１Ａ）が配置されている。容量電極ＣＥ２Ａは、活性領域ＡＣ１の上に形成されている。容量電極ＣＥ２Ａは、サブ電極ＣＥ２１Ａと、サブ電極ＣＥ２１Ａ上に絶縁膜６（図示せず）を介して配置されたサブ電極ＣＥ２２Ａとの積層構造となっている。サブ電極ＣＥ２１ＡおよびＣＥ２２Ａは、図３において太線（外側）で示した長方形の形状を有する。このサブ電極ＣＥ２１Ａは、活性領域ＡＣ１を完全に覆っている。つまり、Ｘ方向およびＹ方向の夫々において、サブ電極ＣＥ２１Ａの長さ（幅）は、活性領域ＡＣ１の長さ（幅）よりも大きい。
上記のように、サブ電極ＣＥ２２Ａは、サブ電極ＣＥ２１Ａと等しい形状（外形）を有しているが、サブ電極ＣＥ２２Ａには、複数本のスリットＳＬ１が形成されており、スリットＳＬ１の内部では、サブ電極ＣＥ２１Ａの上面が露出している。図３では、スリットＳＬ１も太線（内側）で示しており、スリットＳＬ１は、Ｙ方向に延在する長方形の形状を有する。つまり、サブ電極ＣＥ２２Ａは、スリットＳＬ１を挟むように、スリットＳＬ１の両側に配置され、Ｙ方向に延在する４本の格子ＧＲｙと、Ｙ方向において、スリットＳＬ１の端部を規定し、Ｘ方向に延在する２本の格子ＧＲｘとで構成されている。Ｙ方向に延在する４本の格子ＧＲｙは、それぞれの端部で、Ｘ方向に延在する２本の格子ＧＲｘに連結されている。２本の格子ＧＲｘおよび４本の格子ＧＲｙは、一体構造となっている。ここで、スリットＳＬ１の本数は、３本に限定されるものではない。また、実施の形態１において、Ｘ方向におけるスリットＳＬ１の幅（ＷＳＬ１）および格子ＧＲｙの幅（ＷＧＲｙ）は、それぞれ、９０ｎｍとした。
また、Ｘ方向に延在する２本の格子ＧＲｘの上部には、金属配線ＭＷ１およびＭＷ２が配置されており、サブ電極ＣＥ２１ＡおよびＣＥ２２Ａは、プラグ電極ＰＧを介して、金属配線ＭＷ１およびＭＷ２に電気的に接続されている。金属配線ＭＷ１およびＭＷ２には、等しい電位が供給される。
容量電極ＣＥ２Ａ上には、容量電極ＣＥ３Ａが、複数本のスリットＳＬ１と交差するようにＸ方向に延在している。容量電極ＣＥ３Ａの上部には、金属配線ＭＷ３およびＭＷ４が配置されており、容量電極ＣＥ３Ａは、プラグ電極ＰＧを介して、金属配線ＭＷ３およびＭＷ４に電気的に接続されている。つまり、容量電極ＣＥ１Ａと容量電極ＣＥ３Ａとは、電気的に接続されている。
次に、図４を用いて、積層型容量素子ＣＳＡの断面構造について説明する。図４は、図３のＸ１−Ｘ１´に沿う要部断面図である。
周辺回路領域Ｃ１において、半導体基板１の表面には、素子分離領域２と、素子分離領域２で規定された活性領域ＡＣ１とが形成されており、活性領域ＡＣ１と素子分離領域２の下には、ｎ型ウェルＮＷ２が形成されている。ｎ型ウェルＮＷ２は、ｎ型の導電型を有する半導体領域である。ｎ型ウェルＮＷ２は、容量電極ＣＥ１Ａを構成している。ｎ型ウェルＮＷ２は、ｐ型の高耐圧ＭＩＳＦＥＴＱＨが形成されたｎ型ウェルＮＷ１と同一の工程で形成しても良い。
活性領域ＡＣ１上には、容量絶縁膜（誘電体膜）ＣＺ１Ａを介して容量電極ＣＥ２Ａが形成されている。容量絶縁膜ＣＺ１Ａは、活性領域ＡＣ１の全域に形成されており、容量電極ＣＥ２Ａ（特に、サブ電極ＣＥ２１Ａ）は、活性領域ＡＣ１を完全に覆い、活性領域ＡＣ１に隣接する素子分離領域２上に延在している。容量絶縁膜ＣＺ１Ａは、絶縁膜４で構成されており、絶縁膜４は、高耐圧ＭＩＳＦＥＴＱＨのゲート絶縁膜ＧＩＨと等しい層の絶縁膜で形成されている。第２容量電極ＣＥ２Ａは、サブ電極ＣＥ２１Ａとサブ電極ＣＥ２２Ａの積層構造となっているが、サブ電極ＣＥ２２Ａは、絶縁膜６を介してサブ電極ＣＥ２１Ａ上に配置されている。サブ電極ＣＥ２１Ａは、前述の導体膜５で、サブ電極ＣＥ２２Ａは、前述の導体膜７で構成されている。サブ電極ＣＥ２２Ａは、複数のスリットＳＬ１、または、サブ電極ＣＥ２２Ａの端部とスリットＳＬ１、によって規定されたメサ形状のメサ部（メサ状部）を有している。メサ部は、前述の、Ｙ方向に延在する格子ＧＲｙに相当する部分である。メサ部は、上面と側面とを有している。そして、隣り合うメサ部の間、つまり、スリットＳＬ１内において、絶縁膜６は除去されているので、サブ電極ＣＥ２１Ａの上面は、サブ電極ＣＥ２２Ａおよび絶縁膜６から露出している。上記メサ部は、サブ電極ＣＥ２１Ａから見ると、突起部と呼ぶこともできる。つまり、容量電極ＣＥ２Ａは、板状のサブ電極ＣＥ２１Ａと、その上に絶縁膜６を介して搭載された突起部（メサ部、または、格子ＧＲｙ）で構成されており、突起部（メサ部、または、格子ＧＲｙ）は、上面と側面を有し、隣り合う２つの突起部の間の領域で、サブ電極ＣＥ２１Ａの上面は露出している。サブ電極ＣＥ２２ＡのスリットＳＬ１部を第２容量電極ＣＥ２Ａの凹部、サブ電極ＣＥ２２Ａの突起部を第２容量電極ＣＥ２Ａの凸部と表現することもできる。
容量絶縁膜（誘電体膜）ＣＺ２Ａは、容量電極ＣＥ２Ａの上面および側面を覆うように形成されている。つまり、容量絶縁膜ＣＺ２Ａは、サブ電極ＣＥ２２Ａの上面および側面、ならびに、サブ電極ＣＥ２１Ａの絶縁膜６から露出した上面、および、サブ電極ＣＥ２１Ａの側面に沿って形成されている。そして、容量絶縁膜ＣＺ２Ａは、サブ電極ＣＥ２２Ａの上面および側面、ならびに、サブ電極ＣＥ２１Ａの絶縁膜６から露出した上面、および、サブ電極ＣＥ２１Ａの側面に接触している。容量絶縁膜ＣＺ２Ａは、絶縁膜８で形成されている。
容量電極ＣＥ３Ａは、容量絶縁膜ＣＺ２Ａ上に、容量電極ＣＥ２Ａの上面および側面を覆うように、容量電極ＣＥ２Ａに対向して形成されている。容量電極ＣＥ３Ａは、サブ電極ＣＥ２２Ａのメサ部の上面と対向しており、スリットＳＬ１内において、サブ電極ＣＥ２１Ａの上面およびサブ電極ＣＥ２２Ａの側面と対向している。容量電極ＣＥ３Ａは、スリットＳＬ１内からサブ電極ＣＥ２２Ａ上に、連続して延在している。さらに、容量電極ＣＥ２Ａの端部において、サブ電極ＣＥ２１ＡおよびＣＥ２２Ａの側面に対向している。容量電極ＣＥ３Ａと容量絶縁膜ＣＺ２Ａとは、等しい平面形状を有する。また、導体膜９で構成された容量電極ＣＥ３Ａの上面には、金属シリサイド層１２が形成されており、容量電極ＣＥ２Ａの外側において、プラグ電極ＰＧを介して金属配線ＭＷ３およびＭＷ４に接続されている。
積層型容量素子ＣＳＡは、容量電極ＣＥ１Ａ、容量絶縁膜ＣＺ１Ａおよび容量電極ＣＥ２Ａで構成される第１容量と、容量電極ＣＥ２Ａ、容量絶縁膜ＣＺ２Ａおよび容量電極ＣＥ３Ａで構成される第２容量とを有している。そして、図３に示すように、第１容量と第２容量とは、並列接続されている。
サブ電極ＣＥ２２ＡにスリットＳＬ１を設け、メサ部の側面（側壁）も容量素子として利用したことにより、容量素子の平面サイズを増加させることなく、第２容量の容量値を増加させることができる。言い換えると、サブ電極ＣＥ２２Ａを上記の構造としたことで、所望の容量値を有する積層型容量素子ＣＳＡの平面サイズを縮小することができる。
図５は、図３のＹ１−Ｙ１´に沿う要部断面図である。図５に示すように、サブ電極ＣＥ２２ＡのスリットＳＬ１内には、サブ電極ＣＥ２１Ａ上に容量絶縁膜ＣＺ２Ａを介して容量電極ＣＥ３Ａが形成されている。容量電極ＣＥ２Ａの端部では、サブ電極ＣＥ２１Ａ上に絶縁膜６を介してサブ電極ＣＥ２２Ａの格子ＧＲｘが配置されており、サブ電極ＣＥ２２Ａの格子ＧＲｘと容量電極ＣＥ３Ａとの間の領域において、サブ電極ＣＥ２１Ａの上面が露出している。サブ電極ＣＥ２１Ａの上面には、金属シリサイド層１２が形成されており、金属配線ＭＷ１またはＭＷ２は、プラグ電極ＰＧおよび金属シリサイド層１２を介してサブ電極ＣＥ２１Ａに電気的に接続されている。また、プラグ電極ＰＧは、サブ電極ＣＥ２２Ａの上面に形成された金属シリサイド層１２にも接続している。つまり、金属配線ＭＷ１またはＭＷ２は、層間絶縁膜１３に設けられたコンタクトホールＣＮＴ内に形成されたプラグ電極ＰＧを介して、サブ電極ＣＥ２１ＡおよびＣＥ２２Ａに電気的に接続されている。
サブ電極ＣＥ２１ＡおよびＣＥ２２Ａは、一つのコンタクトホールＣＮＴに形成されたプラグ電極ＰＧにより、金属配線ＭＷ１またはＭＷ２に接続された例を示したが、サブ電極ＣＥ２１ＡおよびＣＥ２２Ａに接続されるプラグ電極ＰＧを別々に形成しても良い。
図６は、図３のＹ２−Ｙ２´に沿う要部断面図である。図６に示すように、半導体基板１の表面には容量電極ＣＥ１Ａを構成するｎ型ウェルＮＷ２が形成されており、活性領域ＡＣ１上には、容量絶縁膜（誘電体膜）ＣＺ１Ａを介して容量電極ＣＥ２Ａが形成され、容量電極ＣＥ２Ａ上には、容量絶縁膜（誘電体膜）ＣＺ２Ａを介して容量電極ＣＥ３Ａが形成されている。
＜半導体装置の製造方法＞
図７から図１７は、実施の形態１の半導体装置の製造工程中の要部断面図である。図７から図１７には、メモリセル領域ＡのメモリセルＭＣ、周辺回路領域Ｂ１の低耐圧ＭＩＳＦＥＴＱＬ、および、周辺回路領域Ｃ１の積層型容量素子ＣＳＡのＸ１−Ｘ１´断面を示している。
図７は、半導体基板の準備工程を示している。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハである。半導体基板１には、ｐ型ウェルＰＷ１およびＰＷ２、ならびに、ｎ型ウェルＮＷ２が形成されている。さらに、半導体基板１の表面には素子分離領域２が形成されていて、素子分離領域２によって活性領域ＡＭＣ、ＡＰＬ、および、ＡＣ１が規定（区画）されている。素子分離領域２は、絶縁体であり、酸化シリコン膜等で構成されている。
次に、図８は、絶縁膜３および４、導体膜５、絶縁膜６、ならびに、導体膜７の形成工程を示している。絶縁膜３および４の形成工程では、活性領域ＡＭＣおよびＡＰＬにおいて、半導体基板１の表面上に絶縁膜３を、活性領域ＡＣ１において、半導体基板１の表面上に絶縁膜４を形成する。絶縁膜３および４は、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法、熱酸化法、または、それらの組合せで形成する。絶縁膜３または４は、ＣＶＤ法またはＡＬＤ法の場合には、活性領域ＡＭＣ、ＡＰＬおよびＡＣ１、ならびに素子分離領域２上に形成されるが、熱酸化法の場合は、活性領域ＡＭＣ、ＡＰＬおよびＡＣ１にのみ形成される。
絶縁膜４の膜厚は、絶縁膜３の膜厚よりも厚くするのが、耐圧の点で好ましい。半導体装置の製造工程数を低減するために、絶縁膜４を、前述の高耐圧ＭＩＳＦＥＴＱＨのゲート絶縁膜ＧＩＨと同一工程で形成するのが好ましい。また、ｎ型ウェルＮＷ２も、前述のｎ型ウェルＮＷ１と同一工程で形成するのが好ましい。
導体膜５、絶縁膜６、および、導体膜７の形成工程では、メモリセル領域Ａならびに周辺回路領域Ｂ１およびＣ１において、絶縁膜３または４上に、順次、導体膜５、絶縁膜６、および、導体膜７を形成する。導体膜５および７は、多結晶シリコン膜であり、ＣＶＤ法を用いて形成する。導体膜５の膜厚は、５０〜６０ｎｍとし、導体膜７の膜厚は、５０〜１００ｎｍとする。また、絶縁膜６は、導体膜５を導体膜７から絶縁するために設けられており、その膜厚は、５〜１５ｎｍとする。
次に、図９は、導体膜５、絶縁膜６、および、導体膜７の加工（パターニング）工程を示している。この工程では、例えばフォトリソグラフィおよびエッチングを用いて、導体膜７、絶縁膜６、および、導体膜５を、パターニングする。
まず、導体膜７上にレジスト膜ＰＲ１を形成する。レジスト膜ＰＲ１は、メモリセル領域Ａのうち、制御ゲート電極ＣＧを形成する予定の領域を覆い、それ以外の部分を露出するパターンを有する。さらに、レジスト膜ＰＲ１は、周辺回路領域Ｂ１を覆い、周辺回路領域Ｃ１のうち、容量電極ＣＥ２Ａを形成する予定の領域を覆い、それ以外の部分を露出するパターンを有する。
次いで、レジスト膜ＰＲ１をエッチングマスクとして用いて、導体膜７、絶縁膜６および導体膜５を、例えば異方性ドライエッチングなどによりエッチングしてパターニングする。これにより、メモリセル領域Ａでは、導体膜７からなるキャップ層ＣＰ２、絶縁膜６からなるキャップ絶縁膜ＣＰ１、および、導体膜５からなる制御ゲート電極ＣＧが形成され、さらに、制御ゲート電極ＣＧと半導体基板１のｐ型ウェルＰＷ１との間の絶縁膜３からなるゲート絶縁膜ＧＩｔが形成される。すなわち、制御ゲート電極ＣＧは、メモリセル領域Ａで、半導体基板１のｐ型ウェルＰＷ１上に、ゲート絶縁膜ＧＩｔを介して形成される。そして、制御ゲート電極ＣＧ上には、キャップ絶縁膜ＣＰ１を介してキャップ層ＣＰ２が形成される。
また、周辺回路領域Ｃ１では、導体膜５からなるサブ電極ＣＥ２１Ａおよび絶縁膜４からなる容量絶縁膜ＣＺ１Ａが、レジスト膜ＰＲ１のパターンと等しいパターンに形成される。導電膜５上の絶縁膜６および導電膜７は、サブ電極ＣＥ２１Ａと等しい平面形状に加工される。周辺回路領域Ｃ１におけるレジスト膜ＰＲ１のパターンは、図３において、太線（外側）で示したサブ電極ＣＥ２１Ａの矩形パターンに対応している。導体膜５、絶縁膜６、および、導体膜７の加工（パターニング）工程の後、レジスト膜ＰＲ１を除去する。
次に、図１０は、サブ電極ＣＥ２２Ａの形成工程を示している。この工程では、例えばフォトリソグラフィおよびエッチングを用いて、導体膜７および絶縁膜６をパターニングする。
まず、導体膜７上にレジスト膜ＰＲ２を形成する。レジスト膜ＰＲ２は、メモリセル領域Ａを覆い、周辺回路領域Ｂ１を露出するパターンを有する。さらに、レジスト膜ＰＲ２は、周辺回路領域Ｃ１において、サブ電極ＣＥ２２Ａのメサ部を覆い、それ以外の部分を露出するパターンを有する。
次いで、レジスト膜ＰＲ２をエッチングマスクとして用いて、導体膜７および絶縁膜６を、例えば異方性ドライエッチングなどによりエッチングしてパターニングする。これにより、周辺回路領域Ｂ１において、導体膜５上の絶縁膜６および導体膜７が除去され、導体膜５の上面が露出する。周辺回路領域Ｃ１において、サブ電極ＣＥ２２Ａに複数のスリットＳＬ１が形成され、スリットＳＬ１間およびスリットＳＬ１端にメサ部が形成される。スリットＳＬ１内において、サブ電極ＣＥ２１Ａ上の絶縁膜６は除去され、サブ電極ＣＥ２１Ａの上面が露出する。周辺回路領域Ｃ１におけるレジスト膜ＰＲ２のパターンは、図３において、太線（外側）で示したサブ電極ＣＥ２２Ａの格子状パターンに対応している。サブ電極ＣＥ２２Ａの形成工程後に、レジスト膜ＰＲ２を除去する。
なお、導体膜７を異方性ドライエッチングする際に、絶縁膜６は、エッチングストッパとして機能させることができるため、導体膜７のエッチング工程における導体膜５の掘れ込みを防止または低減することができ、第２容量素子の容量値のバラツキを低減することができる。
次に、図１１は、絶縁膜８の形成工程を示している。メモリセル領域Ａならびに周辺回路領域Ｂ１およびＣ１で、半導体基板１の主面に、メモリトランジスタのゲート絶縁膜ＧＩｍ用の絶縁膜８を形成する。このとき、メモリセル領域Ａでは、露出した部分の半導体基板１の主面、制御ゲート電極ＣＧおよびキャップ絶縁膜ＣＰ１の側面、ならびに、キャップ層ＣＰ２の上面および側面に、絶縁膜８が形成される。また、周辺回路領域Ｂ１に残された部分の導体膜５の上面上に、絶縁膜８が形成される。周辺回路領域Ｃ１では、サブ電極ＣＥ２２Ａの上面上および側面上、サブ電極ＣＥ２１ＡのスリットＳＬ１内に露出したサブ電極ＣＥ２１Ａの上面上およびサブ電極ＣＥ２１Ａの側面上の絶縁膜８が形成される。
絶縁膜８は、半導体基板１側から順に形成された下側の酸化シリコン膜、窒化シリコン膜および上側の酸化シリコン膜の積層膜からなる。下側の酸化シリコン膜は、例えば１０００〜１１００℃程度の温度で、熱酸化法またはＩＳＳＧ酸化法などにより形成することができる。窒化シリコン膜および上側の酸化シリコン膜は、例えばＣＶＤ法により形成
することができる。絶縁膜８の膜厚（Ｔ８）は、１５ｎｍ程度とする。ここで、スリットＳＬ１幅は、スリットＳＬ１内に絶縁間８を形成した際に、スリットＳＬ１が埋まることなく、次工程の導体膜９がスリットＳＬ１の内部にまで入るように、充分広くするのが好適である。
次に、図１２は、メモリゲート電極ＭＧの形成工程を示している。まず、メモリセル領域Ａならびに周辺回路領域Ｂ１およびＣ１で、絶縁膜８上に導体膜９を形成する。導体膜９は、多結晶シリコン膜であり、ＣＶＤ法を用いて形成する。導体膜９の膜厚は、５０〜６０ｎｍとする。図１２に示すように、周辺回路領域Ｃ１において、スリットＳＬ１の幅は、充分に広いので、サブ電極ＣＥ２２ＡのスリットＳＬ１内に絶縁膜８を形成した後でも、スリットＳＬ１の底部には、導体膜９が埋め込まれている。スリットＳＬ１内において、導体膜９は、サブ電極ＣＥ２１Ａの上面上に形成された絶縁膜８に接触している。
次に、導体膜９上にレジスト膜ＰＲ３を形成する。レジスト膜ＰＲ３は、メモリセル領域Ａおよび周辺回路領域Ｂ１を露出するパターンを有する。そして、周辺回路領域Ｃ１において、容量電極ＣＥ３Ａを形成する予定の領域を覆い、それ以外の部分を露出するパターンを有する。本実施の形態１では、サブ電極ＣＥ２２Ａ上にも容量電極ＣＥ３Ａを形成する為、レジスト膜ＰＲ３は、容量電極ＣＥ２ＡのスリットＳＬ１部およびメサ部を覆っている。
次いで、レジスト膜ＰＲ３をエッチングマスクとして用いて、導体膜９を、例えば異方性ドライエッチングなどによりエッチングしてパターニングする。そして、図１２に示すように、メモリセル領域Ａにおいて、制御ゲート電極ＣＧの両側の側壁のうち、第１の側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導体膜９からなる、メモリゲート電極ＭＧが形成される。また、制御ゲート電極ＣＧの両側の側壁のうち、第１の側と反対側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側と反対側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導体膜９からなる、スペーサＳＰが形成される。
制御ゲート電極ＣＧ上には、キャップ絶縁膜ＣＰ１を介してキャップ層ＣＰ２が形成されている。メモリゲート電極ＭＧは、制御ゲート電極ＣＧ、キャップ絶縁膜ＣＰ１、および、キャップ層ＣＰ２からなる積層体の側壁に沿って形成されるので、メモリゲート電極ＭＧの高さが低くなるのを防止することができる。
周辺回路領域Ｂ１では、絶縁膜８上に形成されていた導体膜９が除去され、絶縁膜８が露出する。
周辺回路領域Ｃ１では、図１２に示すように、導体膜９からなる容量電極ＣＥ３Ａが形成される。周辺回路領域Ｃ１におけるレジスト膜ＰＲ３のパターンは、図３における容量電極ＣＥ３Ａの矩形パターンに相当しており、上記異方性ドライエッチングにより、容量電極ＣＥ３Ａの矩形パターンが形成される。しかしながら、図３の容量電極ＣＥ３Ａの矩形パターンから突出した容量電極ＣＥ２Ａの側壁にはサイドウォールスペーサ状の導体膜９が残存する。
次に、図１３は、スペーサＳＰの除去工程を示している。この工程では、例えばフォトリソグラフィおよびエッチングを用いて、スペーサＳＰを除去する。
まず、メモリセル領域Ａにおいて、メモリゲート電極ＭＧを覆うレジスト膜ＰＲ４を形成し、ウェットエッチング法により、スペーサＳＰを除去する。レジスト膜ＰＲ４は、周辺回路領域Ｂ１を覆っており、周辺回路領域Ｃ１においては、容量電極ＣＥ３Ａの全体を覆っている。周辺回路領域Ｃ１におけるレジスト膜ＰＲ４のパターンは、図３の容量電極ＣＥ３Ａのパターンをわずかに拡大したパターンとなっており、このレジスト膜ＰＲ４をマスクとして、前述の、容量電極ＣＥ２Ａの側壁に残存するサイドウォールスペーサ状の導体膜９を除去する。スペーサＳＰと導体膜９の除去は同一工程で実施する。こうして、容量電極ＣＥ３Ａのパターニングが完了する。スペーサＳＰの除去工程が完了した後、レジスト膜ＰＲ４を除去する。
次に、絶縁膜８の除去工程を実施する。導体膜９をマスクとして、導体膜９から露出した領域の絶縁膜８をウェットエッチング法で除去する。つまり、メモリセル領域Ａでは、制御ゲート電極ＣＧ、キャップ絶縁膜ＣＰ１およびキャップ層ＣＰ２からなる積層体とメモリゲート電極ＭＧの間、および、メモリゲート電極ＭＧと半導体基板１との間に絶縁膜８を残し、それ以外の部分の絶縁膜８を除去する。周辺回路領域Ｂ１では、導体膜５上の絶縁膜８が除去され、導体膜５の上面が露出する。周辺回路領域Ｃ１では、容量電極ＣＥ３Ａの下にのみ絶縁膜８を残し、それ以外の絶縁膜８を除去する。容量電極ＣＥ３Ａの平面形状と等しい平面形状を有する絶縁膜８が残り、容量絶縁膜ＣＺ２Ａとなる。
次に、図１４は、ゲート電極ＧＥＬの形成工程を示している。この工程では、例えばフォトリソグラフィおよびエッチングを用いて、導体膜５をパターニングする。周辺回路領域Ｂ１において、ゲート電極ＧＥＬを形成する予定の領域を覆い、それ以外の部分を露出するパターンを有するレジスト膜ＰＲ５を形成する。そして、レジスト膜ＰＲ５をマスクとして、導体膜５にドライエッチングを施し、ゲート電極ＧＥＬを形成する。レジスト膜ＰＲ５は、メモリセル領域Ａおよび周辺回路領域Ｃ１の全域を覆っている。
次に、図１５は、ｎ-型半導体領域１０ａおよび１０ｂの形成工程を示している。例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＬおよび素子分離膜２をマスクとして用いて、半導体基板１のｐ型ウェルＰＷ１およびＰＷ２に導入し、ｎ-型半導体領域１０ａおよび１０ｂを形成する。
この際、ｎ-型半導体領域１０ａは、メモリセル領域Ａにおいて、メモリゲート電極ＭＧの側面または制御ゲート電極ＣＧの側面に自己整合して形成される。さらに、ｎ-型半導体領域１０ｂは、周辺回路領域Ｂ１において、ゲート電極ＧＥＬの側面に自己整合して形成される。
次に、図１６は、サイドウォールスペーサＳＷおよびｎ+型半導体領域１１ａおよび１１ｂの形成工程を示している。図１６に示すように、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、ゲート電極ＧＥＬの側壁上、および、容量電極ＣＥ３Ａの側壁上に、サイドウォールスペーサＳＷを形成する。このサイドウォールスペーサＳＷは、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなる。
次に、ｎ+型半導体領域１１ａおよび１１ｂを、イオン注入法などを用いて形成する。例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、およびゲート電極ＧＥＬと、それらの側壁上のサイドウォールスペーサＳＷと素子分離膜２をマスクとして用いて、半導体基板１のｐ型ウェルＰＷ１およびＰＷ２に導入する。これにより、ｎ+型半導体領域１１ａおよび１１ｂが形成される。
また、図示していないが、上記のｎ+型半導体領域１１ａおよび１１ｂ形成工程と同一工程で、図３の活性領域ＡＣ２内にもｎ+型半導体領域が形成される。
この際、ｎ+型半導体領域１１ａは、メモリセル領域Ａにおいて、メモリゲート電極ＭＧの側壁上または制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。さらに、ｎ+型半導体領域１１ｂは、周辺回路領域Ｂ１において、ゲート電極ＧＥＬの両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。
次に、図１７は、金属シリサイド層１２、層間絶縁膜１３、プラグ電極ＰＧ、および金属配線ＭＷ、ＭＷ３およびＭＷ４の形成工程を示している。まず、図１７に示すように、金属シリサイド層１２を形成する。公知のサリサイドプロセスを行うことによって、ｎ+型半導体領域１１ａおよび１１ｂ、キャップ層ＣＰ２、メモリゲート電極ＭＧ、ゲート電極ＧＥＬ、容量電極ＣＥ３Ａの上面に、金属シリサイド層１２を形成する。また、図５または図６に示すように、金属シリサイド層１２は、サブ電極ＣＥ２１ＡおよびＣＥ２２Ａの露出領域にも形成されている。
次に、図１７に示すように、メモリセルＭＣ、低耐圧ＭＩＳＦＥＴＱＬおよび積層型容量素子ＣＳＡを覆うように層間絶縁膜１３を形成する。例えば、メモリセルＭＣ、低耐圧ＭＩＳＦＥＴＱＬおよび積層型容量素子ＣＳＡを覆うように下層の酸化シリコン膜を形成した後、下層の酸化シリコン膜の表面をＣＭＰ法で平坦化処理した後、上層の酸化シリコン膜を形成することで、表面が平坦化された層間絶縁膜１３を形成する。
次に、層間絶縁膜１３に、金属シリサイド層１２の表面を露出するコンタクトホールＣＮＴを形成し、コンタクトホールＣＮＴ内にプラグ電極ＰＧを形成する。
次に、層間絶縁膜１３上に、プラグ電極ＰＧと接触するように、金属配線ＭＷ、ＭＷ３およびＭＷ４を形成する。もちろん、図５に示した金属配線ＭＷ１およびＭＷ２も同時に形成される。
＜半導体装置およびその製造方法の特徴＞
半導体装置に含まれるメモリセルは、半導体基板１上にゲート絶縁膜ＧＩｔを介して形成された制御ゲート電極ＣＧと、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰ１を介して形成されたキャップ層ＣＰ２と、半導体基板１上にゲート絶縁膜ＧＩｍを介して形成されたメモリゲート電極ＭＧとを有する。周辺回路領域Ｃ１の容量素子は、サブ電極ＣＥ２１Ａと、サブ電極ＣＥ２１Ａ上に、所定の間隔で配置され、上面および側面を有するメサ部（突起部）からなるサブ電極ＣＥ２２Ａとで構成された容量電極ＣＥ２Ａと、サブ電極ＣＥ２１Ａの上面およびサブ電極ＣＥ２２Ａの上面および側面に沿って形成された容量絶縁膜ＣＺ２Ａと、容量絶縁膜ＣＺ２Ａ上に形成された容量電極ＣＥ３Ａを有する。そして、制御ゲート電極ＣＧおよびサブ電極ＣＥ２１Ａは、導体膜５で形成され、キャップ層ＣＰ２およびサブ電極ＣＥ２２Ａは、導体膜７で形成され、メモリゲート電極ＭＧと容量電極ＣＥ３Ａは、導体膜９で形成されている。
サブ電極ＣＥ２２Ａの側面を容量素子の容量部としたことで、平面視において、容量素子の単位面積当たりの容量値を増加させることができ、容量素子を小型化することができる。
サブ電極ＣＥ２２Ａの上面にも容量絶縁膜ＣＺ２Ａを介して容量電極ＣＥ３Ａを配置したことで、容量素子の容量値をより増加させることができる。
キャップ層ＣＰ２の上面およびメモリゲート電極ＭＧの上面に、それぞれ金属シリサイド層１２を形成し、仮に両者の金属シリサイド層１２が短絡したとしても、キャップ層ＣＰ２は、キャップ絶縁膜ＣＰ１により制御ゲート電極ＣＧから絶縁されているため、メモリゲート電極ＭＧが制御ゲート電極ＣＧと短絡するのを防止できる。また、メモリゲート電極ＭＧの低抵抗化が実現出来る。
容量電極ＣＥ２Ａの下に、容量絶縁膜ＣＺ１Ａを介して、容量電極ＣＥ１Ａ（ｎ型ウェルＮＷ２）を形成したことで、容量電極ＣＥ１Ａ、容量絶縁膜ＣＺ１Ａおよび容量電極ＣＥ２Ａで構成される第１容量と、容量電極ＣＥ２Ａ、容量絶縁膜ＣＺ２Ａおよび容量電極ＣＥ３Ａで構成される第２容量と、からなる積層型容量素子ＣＳＡを実現でき、積層型容量素子ＣＳＡの単位面積当たりの容量値を増加させることができる。
また、半導体装置に含まれるメモリセルは、半導体基板１上にゲート絶縁膜ＧＩｔを介して形成された制御ゲート電極ＣＧと、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰ１を介して形成されたキャップ層ＣＰ２と、半導体基板１上にゲート絶縁膜ＧＩｍを介して形成されたメモリゲート電極ＭＧとを有する。周辺回路領域Ｂ１のＭＩＳＦＥＴは、ゲート電極ＧＥＬを有する。周辺回路領域Ｃ１の容量素子は、板状のサブ電極ＣＥ２１Ａと、サブ電極ＣＥ２１Ａ上に、所定の間隔で配置され、上面および側面を有するメサ部（突起部）からなるサブ電極ＣＥ２２Ａとで構成された容量電極ＣＥ２Ａと、サブ電極ＣＥ２１Ａの上面およびサブ電極ＣＥ２２Ａの上面および側面に沿って形成された容量絶縁膜ＣＺ２Ａと、容量絶縁膜ＣＺ２Ａ上に形成された容量電極ＣＥ３Ａを有する。そして、制御ゲート電極ＣＧ、ゲート電極ＧＥＬおよびサブ電極ＣＥ２１Ａは、導体膜５で形成され、キャップ層ＣＰ２およびサブ電極ＣＥ２２Ａは、導体膜７で形成され、メモリゲート電極ＭＧと容量電極ＣＥ３Ａは、導体膜９で形成されている。
サブ電極ＣＥ２２Ａの側面を容量素子の容量部としたことで、平面視において、容量素子の単位面積当たりの容量値を増加させることができ、容量素子を小型化することができる。
また、キャップ層ＣＰ２を設けたことで、制御ゲート電極ＣＧの膜厚に影響されることなく、メモリゲート電極ＭＧの高さを確保することができる。したがって、メモリゲート電極ＭＧの高さが低くなることによって発生するメモリトランジスタの閾値電圧バラツキを防止することができる。因みに、メモリトランジスタの閾値電圧バラツキとは、ソース領域またはドレイン領域のｎ+型半導体領域１１ａのイオン注入工程で、不純物がメモリゲート電極ＭＧを通り抜けて半導体基板１の表面に注入されることで発生するものである。
そして、キャップ層ＣＰ２を設けたことで、制御ゲート電極ＣＧの膜厚を薄くすることができ、同時に、ゲート電極ＧＥＬを形成する導体膜５の膜厚を薄くすることができるため、ゲート電極ＧＥＬの微細加工が可能となり、周辺回路領域Ｂ１を小型化することができる。なお、同様の理由で、周辺回路領域Ｂ２も小型化することができる。
つまり、容量素子の容量値の増加およびゲート電極ＧＥＬの微細化のためには、キャップ層ＣＰ２の膜厚を、制御ゲート電極ＣＧの膜厚と等しくするか、または、制御ゲート電極ＣＧの膜厚より厚くするのが好適である。
また、サブ電極ＣＥ２１Ａとサブ電極ＣＥ２２Ａの突起部の間には絶縁膜６が介在している。この構成により、突起部間におけるサブ電極ＣＥ２１Ａの掘れ込みまたは導体膜７のエッチ残りを防止できるため、容量素子の容量値バラツキを低減することができる。
（実施の形態２）
実施の形態２は、実施の形態１の変形例であり、積層型容量素子の構造および製法が異なっている。実施の形態１と共通する構成には同様の符号を付し、その説明を省略する。実施の形態２では、積層型容量素子ＣＳＢとし、容量電極および容量絶縁膜の符号の末尾を「Ｂ」とした。また、積層型容量素子ＣＳＢが形成される周辺回路領域を「Ｃ２」とした。実施の形態２では、容量電極ＣＥ３Ｂが、サブ電極ＣＥ２２ＢのスリットＳＬ２内にのみ形成され、サブ電極ＣＥ２２Ｂの上面には形成されていない。
図１８は、実施の形態２の積層型容量素子の要部平面図、図１９は、図１８のＸ２−Ｘ２´に沿う要部断面図、図２０は、図１８のＹ３−Ｙ３´に沿う要部断面図、図２１は、図１８のＹ４−Ｙ４´に沿う要部断面図である。
図１８に示すように、積層型容量素子ＣＳＢは、縦方向（Ｙ方向）に長辺を有する長方形の容量電極ＣＥ１Ｂ、縦方向に長辺を有する長方形の容量電極ＣＥ２Ｂ、および、横方向（Ｘ方向）に長辺を有する長方形の容量電極ＣＥ３Ｂが積層された構造を有する。容量電極ＣＥ１Ｂおよび容量電極ＣＥ２Ｂのサブ電極ＣＥ２１Ｂは、実施の形態１の容量電極ＣＥ１Ａおよび容量電極ＣＥ２Ａのサブ電極ＣＥ２１Ａと同様である。
容量電極ＣＥ２Ｂのサブ電極ＣＥ２２Ｂは、図１８において、太線で示した櫛歯形状を有している。そして、Ｘ方向において、サブ電極ＣＥ２２Ｂの両側には、ダミーパターンＤＰ（太線で表示）が配置されている。容量電極ＣＥ３Ｂは、図１８に示すように、Ｘ方向に延在する矩形パターンを有しており、サブ電極ＣＥ２２Ｂの格子ＧＲｙおよびダミーパターンＤＰと重なっている。しかしながら、後述するが、サブ電極ＣＥ２２Ｂの格子ＧＲｙおよびダミーパターンＤＰの上には、容量電極ＣＥ３Ｂは、存在していない。
積層型容量素子ＣＳＢは、容量電極ＣＥ１Ｂ、容量絶縁膜ＣＺ１Ｂおよび容量電極ＣＥ２Ｂで構成される第１容量と、容量電極ＣＥ２Ｂ、容量絶縁膜ＣＺ２Ｂおよび容量電極ＣＥ３Ｂで構成される第２容量とを有している。そして、図１８に示すように、第１容量と第２容量とは、並列接続されている。
図１９を用いて、積層型容量素子ＣＳＢの断面構造について説明する。板状のサブ電極ＣＥ２１Ｂと、および、スリットＳＬ２によって規定されたメサ部を有するサブ電極ＣＥ２２Ｂとで形成された容量電極ＣＥ２Ｂ上に、容量絶縁膜ＣＺ２Ｂを介して容量電極ＣＥ３Ｂが形成されている。容量電極ＣＥ３Ｂは、スリットＳＬ２内にのみ形成されており、サブ電極ＣＥ２２Ｂの上面上には延在していない。つまり、容量絶縁膜ＣＺ２Ｂは、サブ電極ＣＥ２２Ｂの側面上に端部を有している。
容量電極ＣＥ２Ｂの両端には、導体膜５、絶縁膜６、および、導体膜７の積層構造体からなるダミーパターンＤＰが配置されており、容量電極ＣＥ２ＢとダミーパターンＤＰとの間にも容量電極ＣＥ３Ｂが形成され、積層構造体の側壁上には、サイドウォール形状の容量電極ＣＥ３Ｂが形成されている。スリットＳＬ２内の容量電極ＣＥ３Ｂ、容量電極ＣＥ２ＢとダミーパターンＤＰとの間の容量電極ＣＥ３Ｂ、および、サイドウォール形状の容量電極ＣＥ３Ｂは、電気的に接続されている。そして、サイドウォール形状の容量電極ＣＥ３Ｂは、層間絶縁膜１３のコンタクトホールＣＮＴ内に形成されたプラグ電極ＰＧを介して金属配線ＭＷ３またはＭＷ４に接続されている。サイドウォール形状の容量電極ＣＥ３Ｂは、その幅が狭いため、コンタクトホールＣＮＴは、サイドウォール形状の容量電極ＣＥ３Ｂと、ダミーパターンＤＰの一部を開口するように形成されており、プラグ電極ＰＧは、サイドウォール形状の容量電極ＣＥ３Ｂと、ダミーパターンＤＰの導体膜７とに接触している。
プラグ電極ＰＧと接触するサイドウォール形状の容量電極ＣＥ３Ｂを構成する導体膜９と、ダミーパターンＤＰの導体膜７の上面には、金属シリサイド層１２が形成されている。しかし、容量電極ＣＥ２Ｂのサブ電極ＣＥ２２Ｂの上面およびスリットＳＬ２内の容量電極ＣＥ３Ｂの上面は、例えば、酸化シリコン膜からなる絶縁膜１４で覆われており、金属シリサイド層１２は形成されていない。この構造により、容量電極ＣＥ３Ｂが容量電極ＣＥ２Ｂと短絡するのを防止している。
図２０は、図１８のＹ３−Ｙ３´に沿う断面図であるが、実施の形態２では、サブ電極ＣＥ２２Ｂが櫛歯形状となっており、金属配線ＭＷ１は、プラグ電極ＰＧを介してサブ電極ＣＥ２２ＢおよびＣＥ２１Ｂに接続されているが、金属配線ＭＷ２は、プラグ電極ＰＧを介してサブ電極ＣＥ２１Ｂにのみ接続されている。
図２１は、図１８のＹ４−Ｙ４´に沿う断面図である。サブ電極ＣＥ２２Ｂの側壁上には、容量絶縁膜ＣＺ２Ｂを介してサイドウォール形状の容量電極ＣＥ３Ｂが形成されている。そして、図１８に示すように、このサイドウォール形状の容量電極ＣＥ３Ｂが、Ｘ方向に延在しており、スリットＳＬ２内に形成され、Ｙ方向に延在する容量電極ＣＥ３Ｂを連結している。
次に、実施の形態２の半導体装置の製造工程を説明するが、重複説明を避けるため、上記実施の形態１の製造工程と異なる工程のみ説明する。
図２２は、実施の形態１において、図９に示した、導体膜５、絶縁膜６、および、導体膜７の加工（パターニング）工程に対応している。導体膜７上にレジスト膜ＰＲ１Ｂを形成し、レジスト膜ＰＲ１Ｂをエッチングマスクとして用いて、導体膜７、絶縁膜６および導体膜５を、例えば異方性ドライエッチングなどによりエッチングしてパターニングする。ダミーパターンＤＰが形成される点が、実施の形態１と異なっている。
図２３は、実施の形態１において、図１２に示した、メモリゲート電極ＭＧの形成工程に対応している。周辺回路領域Ｃ２には、レジスト膜を形成することなく、導体膜９に異方性ドライエッチングを施す。そして、図２３に示すように、スリットＳＬ２内、ダミーパターンＤＰとサブ電極ＣＥ２１Ｂとの間に導体膜９を残す。さらに、ダミーパターンＤＰの側壁上にサイドウォール形状の導体膜９を残す。ダミーパターンＤＰおよびサブ電極ＣＥ２２Ｂの上面の導体膜９は除去し、絶縁膜８を露出させる。
この時、実施の形態１と同様に、図１８の容量電極ＣＥ３Ｂの矩形パターンから突出した容量電極ＣＥ２Ｂの側壁にはサイドウォールスペーサ状の導体膜９が残存する。
図２４は、実施の形態１において、図１３に示した、スペーサＳＰの除去工程に対応している。周辺回路領域Ｃ２においては、レジスト膜ＰＲ４Ｂが容量電極ＣＥ３Ｂの全体を覆っている。周辺回路領域Ｃ２におけるレジスト膜ＰＲ４Ｂのパターンは、図１８の容量電極ＣＥ３Ｂのパターンをわずかに拡大したパターンとなっており、このレジスト膜ＰＲ４Ｂをマスクとして、前述の、容量電極ＣＥ２Ｂの側壁に残存するサイドウォールスペーサ状の導体膜９を除去する。こうして、容量電極ＣＥ３Ｂのパターニングが完了する。
図２５は、実施の形態１において、図１７に示した、金属シリサイド層１２、層間絶縁膜１３、プラグ電極ＰＧ、および金属配線ＭＷ、ＭＷ３およびＭＷ４の形成工程に対応している。実施の形態２では、サブ電極ＣＥ２２Ｂの上面を覆う容量電極ＣＥ３Ｂが存在しないため、絶縁膜８の除去工程を実施すると、サブ電極ＣＥ２２Ｂの上面が露出する。その為、金属シリサイド層１２を形成する前に、サブ電極ＣＥ２２Ｂの上面およびダミーパターンＤＰと容量電極ＣＥ２Ｂ間の容量電極ＣＥ３Ｂの上面を、絶縁膜１４で覆っておくことが肝要である。
金属シリサイド層１２を形成した後、層間絶縁膜１３、プラグ電極ＰＧ、および、金属配線ＭＷ、ＭＷ３およびＭＷ４を形成する。
実施の形態２によれば、容量電極ＣＥ３Ｂが容量電極ＣＥ２Ｂ（特に、サブ電極ＣＥ２２Ｂ）上に形成されないので、例えば、メモリセル領域Ａまたは周辺回路領域Ｂ１において、金属配線ＭＷとｎ+型半導体領域の表面の金属シリサイド層１２とを接続するプラグ電極ＰＧが形成されるコンタクトホールＣＮＴの深さを浅くすることができる。したがって、コンタクトホールＣＮＴの開口径を小さくでき、周辺回路領域Ｂ１の高密度化、小型化を実現することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
半導体基板の主面の第１領域に形成されたメモリセルと、第２領域に形成された容量素子と、を有し、
前記メモリセルは、前記半導体基板の主面上に第１ゲート絶縁膜を介して形成された制御ゲート電極と、前記制御ゲート電極上のキャップ絶縁膜と、前記キャップ絶縁膜上のキャップ層と、前記半導体基板の主面上に第２ゲート絶縁膜を介して形成されたメモリゲート電極と、を有し、前記第２ゲート絶縁膜は、電荷蓄積部を有し、
前記容量素子は、前記半導体基板の主面上に形成された板状の第１パターンを有する第１サブ電極と、前記第１サブ電極上に形成され、スリットを含む第２パターンを有する第２サブ電極とで構成された第１容量電極と、平面視において、前記第１容量電極と重なり、前記第１容量電極上に形成された第２容量電極と、前記第１容量電極と前記第２容量電極との間に介在する第１容量絶縁膜と、を有する半導体装置の製造方法であって、
（ａ）前記第１領域および前記第２領域を有する前記半導体基板を用意する工程、
（ｂ）前記半導体基板の主面上に、第１導体膜、第１絶縁膜、および、第２導体膜を、順次、形成する工程、
（ｃ）前記第１導体膜、第１絶縁膜、および、第２導体膜を加工することにより、前記第１領域に、前記制御ゲート電極、前記キャップ絶縁膜、および、前記キャップ層を形成し、前記第２領域に、前記第１サブ電極となる、前記第１パターンを有する前記第１導体膜、ならびに、前記第１パターンを有する前記第１絶縁膜、および、前記第２導体膜を形成する工程、
（ｄ）前記第１パターンを有する前記第２導体膜を加工し、前記第２パターンを有する前記第２サブ電極を形成する工程、
（ｅ）前記半導体基板の主面上、前記第１サブ電極上、および、前記第２サブ電極上に、前記第２ゲート絶縁膜および前記第１容量絶縁膜となる第２絶縁膜を形成する工程、
（ｆ）前記第２絶縁膜上に第３導体膜を形成した後、前記第３導体膜に異方性ドライエッチングを施すことにより、前記第１領域で、前記半導体基板の主面上に、前記第２絶縁膜を介して前記メモリゲート電極を形成し、前記第２領域で、前記スリット内に前記第２絶縁膜を介して前記第２容量電極を形成する工程、
を有する、半導体装置の製造方法。
［付記２］
付記１に記載の半導体装置の製造方法において、
前記工程（ｄ）と前記工程（ｅ）の間に、さらに、
（ｇ）前記スリット内の前記第１絶縁膜を除去する工程、
を有し、前記スリット内で、前記第２絶縁膜は、前記第１サブ電極に接触する、半導体装置の製造方法。
［付記３］
付記１に記載の半導体装置の製造方法において、
前記工程（ｆ）では、
前記第２サブ電極の上面を覆う、前記第２絶縁膜を露出させる、半導体装置の製造方法。
［付記４］
付記１に記載の半導体装置の製造方法において、
前記工程（ｆ）では、
前記第２サブ電極上の前記第３導体膜をマスク層で覆った状態で、前記異方性ドライエッチングを実施し、前記第２容量電極は、前記スリット内から前記第２サブ電極上に連続的に延在するように加工する、半導体装置の製造方法。
［付記５］
半導体基板の主面の第１領域に形成されたメモリセルと、第２領域に形成された容量素子と、第３領域に形成されたＭＩＳＦＥＴと、を有し、
前記メモリセルは、前記半導体基板の主面上に第１ゲート絶縁膜を介して形成された制御ゲート電極と、前記制御ゲート電極上のキャップ絶縁膜と、前記キャップ絶縁膜上のキャップ層と、前記半導体基板の主面上に第２ゲート絶縁膜を介して形成されたメモリゲート電極と、を有し、前記第２ゲート絶縁膜は、電荷蓄積部を有し、
前記容量素子は、前記半導体基板の主面上に形成された板状の第１パターンを有する第１サブ電極と、前記第１サブ電極上に形成され、スリットを含む第２パターンを有する第２サブ電極とで構成された第１容量電極と、平面視において、前記第１容量電極と重なり、前記第１容量電極上に形成された第２容量電極と、前記第１容量電極と前記第２容量電極との間に介在する第１容量絶縁膜と、を有し、
前記ＭＩＳＦＥＴは、前記半導体基板の主面上に第３ゲート絶縁膜を介して形成されたゲート電極、を有する半導体装置の製造方法であって、
（ａ）前記第１領域、前記第２領域、および、前記第３領域を有する前記半導体基板を用意する工程、
（ｂ）前記半導体基板の主面上に、第１導体膜、第１絶縁膜、および、第２導体膜を、順次、形成する工程、
（ｃ）前記第３領域を第１マスク層で覆った状態で、前記第１導体膜、第１絶縁膜、および、第２導体膜を加工することにより、前記第１領域に、前記制御ゲート電極、前記キャップ絶縁膜、および、前記キャップ層を形成し、前記第２領域に、前記第１サブ電極となる、前記第１パターンを有する前記第１導体膜、ならびに、前記第１パターンを有する前記第１絶縁膜、および、前記第２導体膜を形成する工程、
（ｄ）前記第２領域で、前記第１パターンを有する前記第２導体膜を加工し、前記第２パターンを有する前記第２サブ電極を形成し、前記第３領域で、前記第２導体膜および前記第１絶縁膜を除去する工程、
（ｅ）前記半導体基板の主面上、前記第１サブ電極上、および、前記第２サブ電極上に、前記第１容量絶縁膜となる第２絶縁膜を形成する工程、
（ｆ）前記第２絶縁膜上に第３導体膜を形成した後、前記第３導体膜に異方性ドライエッチングを施すことにより、前記第１領域で、前記半導体基板の主面上に、前記第２絶縁膜を介して前記メモリゲート電極を形成し、前記第２領域で、前記スリット内に前記第２絶縁膜を介して前記第２容量電極を形成する工程、
（ｇ）前記第３領域で、前記第１導体膜を加工し、前記ゲート電極を形成する工程、
を有する、半導体装置の製造方法。
ＡＭＣ、ＡＰＬ、ＡＰＨ、ＡＣ１、ＡＣ２ 活性領域
ＣＥ１Ａ、ＣＥ１Ｂ、ＣＥ２Ａ、ＣＥ２Ｂ、ＣＥ３Ａ、ＣＥ３Ｂ 容量電極
ＣＥ２１Ａ、ＣＥ２２Ａ、ＣＥ２１Ｂ、ＣＥ２２Ｂ サブ電極
ＣＧ 制御ゲート電極
ＣＨＰ 半導体チップ
ＣＮＴ コンタクトホール
ＣＰ１ キャップ絶縁膜
ＣＰ２ キャップ層
ＣＳＡ、ＣＳＢ 積層型容量素子
ＣＺ１Ａ、ＣＺ１Ｂ、ＣＺ２Ａ、ＣＺ２Ｂ 容量絶縁膜
ＤＰ ダミーパターン
ＧＥＬ、ＧＥＨ ゲート電極
ＧＩｍ、ＧＩｔ、ＧＩＨ、ＧＩＬ ゲート絶縁膜
ＧＲｘ、ＧＲｙ 格子
ＭＣ メモリセル
ＭＧ メモリゲート電極
ＭＷ、ＭＷ１、ＭＷ２、ＭＷ３、ＭＷ４ 金属配線
ＮＷ１、ＮＷ２ ｎ型ウェル
ＰＧ プラグ電極
ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５ レジスト膜
ＰＷ１、ＰＷ２ ｐ型ウェル
ＱＨ 高耐圧ＭＩＳＦＥＴ
ＱＬ 低耐圧ＭＩＳＦＥＴ
ＳＬ１、ＳＬ２ スリット
ＳＰ スペーサ
ＳＷ サイドウォールスペーサ（側壁絶縁膜）
１ 半導体基板
２ 素子分離領域（素子分離膜）
３、４、６、８、１４ 絶縁膜
５、７、９ 導体膜（導電膜、導電層）
１０ａ、１０ｂ ｎ-型半導体領域
１１ａ、１１ｂ ｎ+型半導体領域
１２ 金属シリサイド層
１３ 層間絶縁膜

Claims (15)

  1. 半導体基板の第１領域に形成されたメモリセルと、第２領域に形成された容量素子と、を有する半導体装置であって、
    前記メモリセルは、
    前記半導体基板の表面に、第１絶縁体片を介して配置された第１導体片と、
    前記第１導体片上に、第２絶縁体片を介して配置された第２導体片と、
    前記半導体基板の表面に、第３絶縁体片を介し、前記第１導体片および前記第２導体片の側面に、第４絶縁体片を介して配置された第３導体片と、
    前記第１導体片および前記第３導体片を挟むように、前記半導体基板の表面に形成された一対の半導体領域と、
    を有し、
    前記容量素子は、
    前記半導体基板の表面上に形成され、上面を有する第４導体片と、
    前記第４導体片上に第５絶縁体片を介して配置され、前記第４導体片上に、上面および側面を有するメサ状の複数の第５導体片と、
    前記第４導体片の上面上、および、前記第５導体片の側面上に配置された第６絶縁体片と、
    隣り合う前記第５導体片の間に、前記第６絶縁体片を介して配置された第６導体片と、
    を有し、
    前記第１導体片と前記第４導体片は、第１導体膜で形成され、
    前記第２導体片と前記第５導体片は、第２導体膜で形成され、
    前記第３導体片と前記第６導体片は、第３導体膜で形成されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第６導体片は、前記第５導体片の上面上に延在することなく、前記第５導体片の側面上に端部を有する、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第６導体片は、前記第５導体片の上面上に延在し、前記第５導体片の上面を覆っている、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第６絶縁体片は、前記第５導体片の上面上に延在し、
    前記第６導体片は、前記第６絶縁体片を介して、前記第５導体片の上面を覆っている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第３絶縁体片および前記第６絶縁体片は、窒化シリコン膜を含む第１絶縁膜で形成されている、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第２絶縁体片および前記第５絶縁体片は、第２絶縁膜で形成されている、半導体装置。
  7. 請求項１記載の半導体装置において、
    さらに、
    前記第２導体片の上面に形成された第１シリサイド層と、
    前記第３導体片の上面に形成された第２シリサイド層と、
    を有する、半導体装置。
  8. 請求項１記載の半導体装置において、
    さらに、
    前記第２領域において、前記半導体基板の表面に形成された第２半導体領域と、
    前記第２半導体領域上に形成された第７絶縁体片と、
    を有し、
    平面視において、前記第２半導体領域の全域は、前記第４導体片と重なっている、半導体装置。
  9. 半導体基板の第１領域に形成されたメモリセルと、第２領域に形成された容量素子と、第３領域に形成されたＭＩＳＦＥＴと、を有する半導体装置であって、
    前記メモリセルは、
    前記半導体基板の表面に、第１絶縁体片を介して配置された第１導体片と、
    前記第１導体片上に、第２絶縁体片を介して配置された第２導体片と、
    前記半導体基板の表面に、第３絶縁体片を介し、前記第１導体片および前記第２導体片の側面に、第４絶縁体片を介して配置された第３導体片と、
    前記第１導体片および前記第３導体片を挟むように、前記半導体基板の表面に形成された一対の第１半導体領域と、
    を有し、
    前記容量素子は、
    前記半導体基板の表面上に形成され、上面を有する第４導体片と、
    前記第４導体片上に第５絶縁体片を介して配置され、前記第４導体片上に、上面および側面を有するメサ状の複数の第５導体片と、
    前記第４導体片の上面上、および、前記第５導体片の側面上に配置された第６絶縁体片と、
    隣り合う前記第５導体片の間に、前記第６絶縁体片を介して配置された第６導体片と、
    を有し、
    前記ＭＩＳＦＥＴは、
    前記半導体基板上に第７絶縁体片を介して配置された第７導体片と、
    前記第７導体片を挟むように、前記半導体基板の表面に形成された一対の第２半導体領域と、
    を有し、
    前記第１導体片、前記第４導体片、および、前記第７導体片は、第１導体膜で形成され、
    前記第２導体片と前記第５導体片は、第２導体膜で形成され、
    前記第３導体片と前記第６導体片は、第３導体膜で形成され、
    前記第２絶縁体片と前記第５絶縁体片は、第１絶縁膜で形成されている、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第１導体膜、前記第２導体膜、および、前記第３導体膜は、各々、シリコン膜からなる、半導体装置。
  11. 請求項９記載の半導体装置において、
    隣り合う前記第５導体片の間において、前記第６絶縁体片は、前記第４導体片と接触している、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第３絶縁体片および前記第６絶縁体片は、窒化シリコン膜を含む第２絶縁膜で形成されている、半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第２絶縁膜は、前記窒化シリコン膜と、前記窒化シリコン膜の上下に位置する第１酸化シリコン膜と第２酸化シリコン膜との積層構造を有する、半導体装置。
  14. 請求項９記載の半導体装置において、
    前記第６導体片は、前記第５導体片の上面上に延在することなく、前記第５導体片の側面上に端部を有する、半導体装置。
  15. 請求項１４記載の半導体装置において、
    さらに、
    前記メモリセル、前記容量素子、および、前記ＭＩＳＦＥＴを覆う層間絶縁膜と、
    前記層間絶縁膜上に配置された金属配線と、
    前記層間絶縁膜内に形成され、前記第２半導体領域と前記金属配線とを電気的に接続するプラグ電極と、
    を有する、半導体装置。
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