[go: up one dir, main page]

JP2017037872A - 記憶装置 - Google Patents

記憶装置 Download PDF

Info

Publication number
JP2017037872A
JP2017037872A JP2015156257A JP2015156257A JP2017037872A JP 2017037872 A JP2017037872 A JP 2017037872A JP 2015156257 A JP2015156257 A JP 2015156257A JP 2015156257 A JP2015156257 A JP 2015156257A JP 2017037872 A JP2017037872 A JP 2017037872A
Authority
JP
Japan
Prior art keywords
electrode
layer
region
storage device
filament
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015156257A
Other languages
English (en)
Other versions
JP6433860B2 (ja
Inventor
まりな 山口
Marina Yamaguchi
まりな 山口
章輔 藤井
Akisuke Fujii
章輔 藤井
雄一 上牟田
Yuichi Kamimuta
雄一 上牟田
石川　貴之
Takayuki Ishikawa
貴之 石川
真澄 齋藤
Masumi Saito
真澄 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2015156257A priority Critical patent/JP6433860B2/ja
Priority to US15/227,053 priority patent/US9997569B2/en
Publication of JP2017037872A publication Critical patent/JP2017037872A/ja
Application granted granted Critical
Publication of JP6433860B2 publication Critical patent/JP6433860B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides

Landscapes

  • Semiconductor Memories (AREA)

Abstract

【課題】データ保持特性の良好な記憶装置を提供する。【解決手段】実施形態によれば、第１電極と、第２電極と、第１層と、第２層と、を備えた記憶装置が提供される。前記第１電極は、第１元素を含む。前記第１層は、絶縁体及び第１半導体の少なくともいずれかを含み、前記第１電極と前記第２電極との間に設けられる。前記第２層は、前記第１層と前記第２電極との間に設けられる。前記第２層は、第１領域と、第２領域と、を含む。前記第２領域は、前記第１領域と前記第２電極との間に設けられる。前記第２領域は、第２元素を含む。前記第２元素の標準電極電位は、前記第１元素の標準電極電位よりも低い。前記第１領域における窒素の濃度は、前記第２領域における窒素の濃度よりも高い。【選択図】図１

Description

本発明の実施形態は、記憶装置に関する。
記憶装置として、クロスポイント型の抵抗変化型メモリがある。このような記憶装置において、良好なデータ保持特性が望まれている。
特開２０１２−１２４３７４号公報
本発明の実施形態は、データ保持特性の良好な記憶装置を提供する。
本発明の実施形態によれば、第１電極と、第２電極と、第１層と、第２層と、を備えた記憶装置が提供される。前記第１電極は、第１元素を含む。前記第１層は、絶縁体及び第１半導体の少なくともいずれかを含み、前記第１電極と前記第２電極との間に設けられる。前記第２層は、前記第１層と前記第２電極との間に設けられる。前記第２層は、第１領域と、第２領域と、を含む。前記第２領域は、前記第１領域と前記第２電極との間に設けられる。前記第２領域は、第２元素を含む。前記第２元素の標準電極電位は、前記第１元素の標準電極電位よりも低い。前記第１領域における窒素の濃度は、前記第２領域における窒素の濃度よりも高い。
第１の実施形態に係る記憶装置を例示する模式的断面図である。 図２（ａ）〜図２（ｃ）は、第１参考例に係る記憶装置を示す模式図である。 図３（ａ）〜図３（ｃ）は、第２参考例に係る記憶装置を示す模式図である。 図４（ａ）〜図４（ｃ）は、第１の実施形態に係る記憶装置を例示する模式的断面図である。 図５（ａ）及び図５（ｂ）は、記憶装置のフィラメントの遷移状態を例示する模式図である。 第２の実施形態に係る記憶装置を例示する模式的断面図である。 図７（ａ）〜図７（ｃ）は、第３の実施形態に係るクロスポイント型メモリ装置を例示する模式図である。 図８（ａ）及び図８（ｂ）は、第３の実施形態に係るクロスポイント型メモリ装置を例示する模式的断面図である。 図９（ａ）及び図９（ｂ）は、第４の実施形態に係るクロスポイント型メモリ装置を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１は、第１の実施形態に係る記憶装置を例示する模式的断面図である。
図１に表すように、実施形態に係る記憶装置１１０は、積層体１０を含む。積層体１０は、第１電極１１と、第２電極１２と、第１層２１と、第２層２２と、を含む。記憶装置１１０は、例えば不揮発性記憶装置である。
第１電極１１と第２電極１２との間に第１層２１が設けられる。第１層２１と第２電極１２との間に第２層２２が設けられる。第２層２２は、第１領域２２ａと、第２領域２２ｂと、を含む。第１領域２２ａと第２電極１２との間に第２領域２２ｂが設けられる。この例においては、第１電極１１と第１層２１とが接している。第１層２１と第１領域２２ａとが接し、第１領域２２ａと第２領域２２ｂとが接している。第２電極１２と第２領域２２ｂとが接している。
第２層２２から第１層２１に向かう積層方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向とＸ軸方向とに対して垂直な１つの方向をＹ軸方向とする。
第１電極１１は、第１元素を含む。第１元素には、イオン化し易い金属またはそれらの合金、カルコゲナイド材料などが含まれる。第１元素は、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）及びタンタル（Ｔａ）からなる群から選択された少なくともいずれかを含む。
第２電極１２は、第２半導体を含む。第２半導体は、アモルファスシリコン及びポリシリコンの少なくともいずれかを含む。第２電極１２は、Ｚ軸方向において、第１電極１１と離間して設けられている。第２電極１２は、金属元素（例えば不純物）を含んでいてもよい。金属元素を含む場合、その金属元素の含有率は、例えば、１０１５個/ｃｍ３以上、１０２１個/ｃｍ３以下である。
第１層２１は、抵抗変化層として機能する。第１層２１は、絶縁体及び第１半導体の少なくともいずれかを含む。絶縁体としては、シリコン酸化物、シリコン窒化物及び金属酸化物の少なくともいずれかを含む。第１半導体の材料には、例えば、シリコンなどが用いられる。第１電極１１と第２電極１２との間に、電圧が印加される。これにより、第１層２１の電気抵抗は、抵抗が低い状態（低抵抗状態）と、低抵抗状態よりも抵抗が高い状態（高抵抗状態）と、の間で遷移する。すなわち、電圧印加により、第１層２１に電流経路（フィラメント）が形成され、積層体１０の電気抵抗が変化する。
第２層２２は、第１領域２２ａと、第２領域２２ｂと、を含む。第１領域２２ａは、バリアメタル層として機能する。第１領域２２ａは、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、シリコン窒化タンタル（ＴａＳｉＮ）の少なくともいずれかを含む。
第２領域２２ｂは、電子供給層として機能する。第２領域２２ｂは、第２元素を含む。第２元素は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）及び鉄（Ｆｅ）からなる群から選択された少なくともいずれかを含む。
実施形態においては、第２層２２の第２元素の標準電極電位は、第１電極１１の第１元素の標準電極電位よりも低い。第１領域２２ａにおける窒素の濃度は、第２領域２２ｂにおける窒素の濃度よりも高い。
例えば、Ｔｉ（第２元素）の標準電極電位は、Ａｇ（第１元素）の標準電極電位よりも低い。Ａｇの標準電極電位Ｅ０は、例えば、＋０．７９９１Ｖであり、Ｔｉの標準電極電位Ｅ０は、例えば、−１．６３Ｖである。第１電極１１に電圧が印加されると、第１層２１にＡｇフィラメントが形成される。そして、第２層２２のＴｉがＡｇフィラメントの還元剤として機能する。つまり、Ａｇフィラメントを分解（イオン化）するよりも先にＴｉのイオン化が生じる。従って、Ｔｉのイオン化によって生じる電子がＡｇフィラメントに供給され続ける。このため、電圧除去後においても、Ａｇフィラメントの分解が抑制され、良好なデータ保持特性を得ることができる。
実施形態においては、例えば、第１領域２２ａにはＴｉＮが用いられ、第２領域２２ｂにはＴｉが用いられ、第２電極１２にはアモルファスシリコン（ａ-Ｓｉ）が用いられる。すなわち、記憶装置１１０は、ＴｉＮ／Ｔｉ／ａ-Ｓｉの３層構造を含む。
第２電極１２の材料にａ-Ｓｉを用いることで、例えば、セット動作(素子の低抵抗化)に伴い急激に流れはじめる大電流に起因する素子の絶縁破壊を抑制することができる。ａ-Ｓｉの抵抗によって、セット後の素子に流れる電流が制限される。ａ-Ｓｉは、Ｔｉの酸化において、固体電解質層としても機能する。このためＴｉの酸化が促進され、結果として、Ａｇの還元も促進される。
Ｔｉは、イオン化可能な元素であり、第１層２１（例えば、ＳｉＯ２）中のＡｇフィラメントへの電子供給層として機能する。ＴｉＮは、ＴｉとＳｉＯ２との反応を抑制する機能を有する。仮にＴｉＮが介在せず、ＴｉとＳｉＯ２とが接していると、ＴｉとＳｉＯ２との界面にてＴｉＯｘが生成されてしまう。これによりイオン化し難い状態となり、ＴｉはＡｇの還元剤として機能できなくなる。実施形態においては、ＴｉＮを、ＳｉＯ２とＴｉとの間に設けることで、ＴｉＯｘの生成を抑制することができる。
記憶装置１１０は、抵抗変化メモリ素子の一種として例示される。このタイプのメモリ素子は、電圧印加により素子の抵抗値を変化させ、電圧除去後もその状態を保持できる。これにより不揮発にデータを記憶することができる。一般に、抵抗変化メモリ素子は、２端子の単純構造を有する。このため、素子の微細化・高集積化が容易であり、さらには、マイクロ秒以下での高速動作が可能である。このため、ＮＡＮＤフラッシュメモリよりも高性能なメモリセルアレイの実現が可能である。
実施形態に係る抵抗変化メモリ素子として、Ａｇをイオン源(第１電極)として用い、シリコン酸化膜を抵抗変化層（第１層）に用いたイオンメモリがある。このイオンメモリは、既存プロセスとの親和性、低電流での動作が可能な点で特に望ましい。このイオンメモリは、電圧印加により生じるＡｇフィラメントの析出・分解により素子の抵抗値を変化させる。
第１電極１１に正電圧を印加すると、第１電極１１の金属イオンが拡散し、第１層２１中にフィラメントが形成される。これにより、素子が高抵抗状態から低抵抗状態に遷移する(セット状態)。このように、素子が高抵抗状態から低抵抗状態へ遷移するときの電圧をセット電圧と言う。第１層２１中にフィラメントが形成され素子が低抵抗になっている状態は、電圧除去後も保持される。
一方、フィラメントが形成され低抵抗状態の素子に対して、第１電極１１に負電圧を印加すると、第１層２１中のフィラメントが分解されて第１電極１１の側へ戻る。これにより、素子が低抵抗状態から高抵抗状態へ遷移する(リセット状態)。このように、素子が低抵抗状態から高抵抗状態へ遷移するときの電圧をリセット電圧と言う。
第１電極１１の厚さが薄すぎると、第１層２１にフィラメントを形成するのに必要な金属イオンが十分に供給されない。このため、安定したセット状態が得難い。一方、第１電極１１の厚さが厚すぎると、メモリセルアレイの形成において加工が困難になる。したがって、第１電極１１の厚さは、例えば、１ナノメートル（ｎｍ）以上、５０ｎｍ以下であることが望ましい。より望ましくは１０ｎｍ以下とするのがよい。
第１層２１の厚さは、薄すぎるとリーク電流が増大し易くなる。第１層２１の厚さは、例えば、２ｎｍ以上、５０ｎｍ以下であることが望ましい。より望ましくは１０ｎｍ以下とするのがよい。これにより、例えば、リーク電流を抑制できる。
イオンメモリにおいて、本発明者らは、イオンメモリのデータ保持特性の向上と低セット電圧化とには、トレードオフの関係が存在することを見い出した。すなわち、イオン源がイオン化し易いまたは拡散し易い場合、すなわち、低セット電圧の場合には、抵抗変化層中に形成されたフィラメントも同様にイオン化し易いまたは拡散し易い。このため、セット後に長時間のデータ保持は困難である。一方、イオン源がイオン化し難いまたは拡散し難い場合には、データ保持特性は改善するものの、セット電圧は高くなってしまう。
図２（ａ）〜図２（ｃ）は、第１参考例に係る記憶装置を示す模式図である。
図２（ａ）は、記憶装置を例示する模式的断面図である。
図２（ｂ）は、データ保持特性を例示するグラフ図である。
図２（ｃ）は、セット電圧特性を例示するグラフ図である。
図２（ａ）に表すように、参考例に係る記憶装置１９９は、第１電極１１と、第１層２１（抵抗変化層）と、第２電極１２と、を含む。第１電極１１と第２電極１２との間に第１層２１が設けられている。
図２（ｂ）及び図２（ｃ）に表すように、第１電極１１を、第１〜第４プロセスａ１〜ａ４で形成したときのそれぞれの特性をプロットする。
図２（ｂ）に示すグラフ図は、縦軸の矢印の方向に向けて、データ保持特性が悪くなることを示す。すなわち、矢印の方向に向けて、フィラメントが分解（イオン化）し易いことを示す。イオン化し易いほど、データ保持特性は悪くなる（イオン化し難いほど、データ保持特性は良くなる）。この例では、第４プロセスａ４のときが最もフィラメントが分解し難く、データ保持特性が良い。すなわち、第２プロセスａ２、第３プロセスａ３及び第４プロセスａ４の順にデータ保持特性が良くなっている。
図２（ｃ）に示すグラフ図は、縦軸の矢印の方向に向けてセット電圧が高くなることを示す。この例では、第４プロセスａ４のときが最もセット電圧が高い。すなわち、第２プロセスａ２、第３プロセスａ３及び第４プロセスａ４の順にセット電圧が高くなっている。つまり、フィラメントが安定化しデータ保持特性が良くなるに連れて、フィラメントがイオン化し難くなり、セット電圧が高くなる。
図３（ａ）〜図３（ｃ）は、第２参考例に係る記憶装置を示す模式図である。
図３（ａ）は、記憶装置を例示する模式的断面図である。
図３（ｂ）は、データ保持特性を例示するグラフ図である。
図３（ｃ）は、セット電圧特性を例示するグラフ図である。
図３（ａ）に表すように、参考例に係る記憶装置１９９は、第１電極１１と、第１層２１（抵抗変化層）と、第２電極１２と、を含む。第１電極１１と第２電極１２との間に第１層２１が設けられている。
図３（ｂ）及び図３（ｃ）に表すように、第１層２１を、第１プロセスｂ１及び第２プロセスｂ２で形成した場合のそれぞれの特性をプロットする。
図３（ｂ）に示すグラフ図は、縦軸の矢印の方向に向けて、データ保持特性が悪くなることを示す。すなわち、矢印の方向に向けて、フィラメントが分解（イオン化）し易いことを示す。イオン化し易いほど、データ保持特性は悪くなる（イオン化し難いほど、データ保持特性は良くなる）。この例では、第２プロセスｂ２を用いるほうが、第１プロセスｂ１を用いる場合と比べ、フィラメントが分解し難く、データ保持特性が良い。
図３（ｃ）に示すグラフ図は、縦軸の矢印の方向に向けてセット電圧が高くなることを示す。この例では、第２プロセスｂ２のセット電圧のほうが第１プロセスｂ１のセット電圧よりも高い。つまり、第１参考例と同様に、フィラメントが安定化しデータ保持特性が良くなるに連れて、フィラメントがイオン化し難くなり、セット電圧が高くなる。
上記２つの参考例においては、データ保持特性の向上と低セット電圧化とには、トレードオフの関係が存在する。第１電極１１（イオン源）のプロセス改良あるいは第１層２１（抵抗変化層）のプロセス改良では、セット電圧を維持したまま、データ保持特性のみを向上させることが困難である。参考例においては、保持特性を維持したまま、セット電圧のみを低くすることは困難である。
図４（ａ）〜図４（ｃ）は、第１の実施形態に係る記憶装置を例示する模式的断面図である。
図４（ａ）に表すように、記憶装置１１０は、第１電極１１に正電圧が印加されると、第１層２１中にフィラメント２１ｆが形成され、低抵抗状態（セット状態）となる。次に、図４（ｂ）に表すように、記憶装置１１０は、電圧が除去された後、第２領域２２ｂから第１領域２２ａを介してフィラメント２１ｆに電子を供給し続ける。これにより、フィラメント２１ｆの経時劣化が抑制される。次に、図４（ｃ）に表すように、記憶装置１１０は、第１電極１１に負電圧が印加されると、第１層２１中のフィラメント２１ｆが分解され、高抵抗状態（リセット状態）へ遷移する。
実施形態の構造においては、第１層２１と、第２電極１２との間に、抵抗値の低い金属を含む第２層２２を設けるだけでよい。このため、第１層２１と第２電極１２との間に第２層２２を挿入しない従来の構造と同等のセット電圧を維持できる。実施形態によれば、セット電圧を増大させることなく、良好なデータ保持特性を実現することができる。
図５（ａ）及び図５（ｂ）は、記憶装置のフィラメントの遷移状態を例示する模式図である。
図５（ａ）は、参考例に係る記憶装置のフィラメントの遷移状態を示す模式図である。
図５（ｂ）は、第１の実施形態に係る記憶装置のフィラメントの遷移状態を例示する模式図である。
図５（ａ）に表すように、参考例に係る記憶装置１９９は、時刻ｔ＝０において第１電極１１に正電圧が印加されると、第１層２１にフィラメント２１ｆが形成され、低抵抗状態（セット状態）となる。しかし、セット後に放置されると、時間の経過と共に（ｔ＝ｔｎ）、フィラメント２１ｆが分解し高抵抗状態（リセット状態）に遷移する。
これに対して、図５（ｂ）に表すように、実施形態に係る記憶装置１１０は、時刻ｔ＝０において第１電極１１に正電圧が印加されると、第１層２１にフィラメント２１ｆが形成され、低抵抗状態（セット状態）となる。そして、セット後に放置され、時間が経過しても（ｔ＝ｔｎ）、フィラメント２１ｆの分解は抑制され、安定に保持されている。
すなわち、図５（ｂ）の実施形態によれば、第１電極１１は、第１元素を含む。第１元素により、第１層２１中にフィラメント２１ｆが形成される。第２領域２２ｂは、第２元素を含み、第２元素の電子ｅを第１領域２２ａを介してフィラメント２１ｆに供給する。第２元素の標準電極電位は、第１元素の標準電極電位よりも低い。このため、フィラメント２１ｆが分解(イオン化)するよりも先に第２領域２２ｂにおいてイオン化が生じる。第２領域２２ｂのイオン化によって生じた電子ｅがフィラメント２１ｆへ供給され続ける。このため、フィラメント２１ｆの分解(イオン化)が抑制され、長時間保持後もフィラメント２１ｆが安定に保たれる。
このように、実施形態によれば、第２領域２２ｂの金属がフィラメント２１ｆの還元剤として機能する。これにより、データ保持特性を良好にすることができる。さらに、第１領域２２ａと第２領域２２ｂとはいずれも低抵抗の金属を含む。このため、セット電圧の増大を引き起こさない。実施形態によれば、セット電圧を増大させることなく、良好なデータ保持特性を実現することができる。
第２電極１２の半導体層（第２半導体）は、第２領域２２ｂのイオン化を促進する固体電解質として機能する。そして、第１領域２２ａは、バリアメタルとして機能し、第１層２１と第２領域２２ｂとの間で起こり得る物理的な反応を抑え、界面に膜質の悪い層（界面層）が形成されることを抑制する。さらに、第１領域２２ａは、第２領域２２ｂからフィラメント２１ｆへの電子ｅの供給が確実に行われるように、第２領域２２ｂとフィラメント２１ｆとを電気的に接続する。
第１領域２２ａの厚さが薄すぎると、第１層２１と第２領域２２ｂとの界面で生じ得る物理的な反応を十分に抑制できない。一方、第１領域２２ａの厚さが厚すぎると、第２領域２２ｂからフィラメント２１ｆへの電子ｅの供給が不十分となる。このため、第１領域２２ａの厚さは、例えば、１ｎｍ以上、５０ｎｍ以下であることが望ましい。より望ましくは１０ｎｍ以下とするのがよい。
第２領域２２ｂの厚さが薄すぎると、フィラメント２１ｆへの電子ｅの供給が不十分となる。一方、第２領域２２ｂの厚さが厚すぎると、第１電極１１の場合と同様に、加工が困難になる。したがって、第２領域２２ｂの厚さは、例えば、１ｎｍ以上、５０ｎｍ以下であることが望ましい。より望ましくは１０ｎｍ以下とするのがよい。
第２電極１２の厚さは、例えば、１ｎｍ以上、５０ｎｍ以下であることが望ましい。より望ましくは３０ｎｍ以下とするのがよい。
実施形態に係る材料及び構造は、例えば、透過型電子顕微鏡(Transmission Electron Microscope: TEM)を用いた断面構造観察、エネルギー分散型Ｘ線分光法を用いた元素分析・組成分析により確認することができる。
実施形態に係る製造方法については、第２電極１２、第２領域２２ｂ、第１領域２２ａ、第１層２１及び第１電極１１、を順に形成する、一般的な膜形成方法を用いることができる。例えば、スパッタリング法などに代表される物理気相堆積法(Physical Vapor Deposition:ＰＶＤ)、化学気相堆積法(Chemical Vapor Deposition:ＣＶＤ)などを用いることができる。
実施形態においては、データ保持特性が改善する。実施形態においては、参考例よりも、フィラメント２１ｆが分解し難い。したがって、実施形態において、リセットし難い(リセット電圧が高くなる)状態となる可能性が考えられる。しかしながら、第１層２１中に形成されるフィラメント２１ｆは、クラスタ化され、個々が不連続な状態である。このため、クラスタ間の絶縁膜部分に電界が加わる。このため、リセットし難い(リセット電圧が高くなる)状態となる可能性は低いと考えられる。
第２領域２２ｂの材料もイオン化し得る材料である。このため、リセット電圧の印加時には、それらの材料のフィラメントが第１層２１中に形成される可能性が考えられる。これに関して、実施形態の構造において、第２領域２２ｂと第１層２１との間には、例えば、ＴｉＮ等の拡散防止性の高い材料を含む第１領域２２ａが設けられている。このため、第２領域２２ｂの金属イオンの移動が、第１領域２２ａによって抑制される。したがって、第２領域２２ｂによるセット、すなわち、第１層２１中へのフィラメントの形成が起こる可能性は低いと考えられる。
第１電極１１がＡｇを含み、第１層２１がＳｉＯ２を含むＡｇ／ＳｉＯ２素子構造と、第１電極１１がＴｉを含み、第１層２１がＳｉＯ２を含むＴｉ／ＳｉＯ２素子構造と、を比較する。Ｔｉ／ＳｉＯ２素子構造のセット電圧は、Ａｇ／ＳｉＯ２素子構造のセット電圧よりも高く、Ｔｉがフィラメントを形成し難いことが実験的に分かった。
実施形態においては、前述したように、セット動作(素子の低抵抗化)に伴い急激に流れはじめる大電流に起因する素子の絶縁破壊を抑制することができる。例えば、第２電極１２の材料に、ａ-Ｓｉを用いた場合、ａ-Ｓｉの抵抗によってセット後の素子に流れる電流が制限される。つまり、第２電極１２が第２半導体を含むことにより、素子に大電流が流れることを抑制し、絶縁破壊を抑制できる。このことは実験的に分かった。
上述の実施形態においては、抵抗変化層として機能する第１層２１が単層である場合について説明してきた。第１層２１は、例えば、シリコン酸化膜、シリコン窒化膜及び金属酸化膜の少なくともいずれかを含む絶縁膜同士を積層させた多層構造としても良い。第１層２１を積層構造にする場合は、例えば、ＳｉＯｘ（０＜ｘ＜２）とＳｉＯ２との積層構造のように、同種で密度等膜質の異なる複数の膜を積層させても良い。その場合は、第１電極１１と接触する側に密度の低い層を形成し、その下に密度の高い層を形成しても良いし、この逆の順番で形成しても良い。第１層２１は、例えば、ＨｆＯ２とＳｉＯ２などのように、異種膜を積層させてもよい。この場合は、誘電率の高い膜を第１電極１１に接する側に形成しても良いし、逆の順番で形成しても良い。このように、第１層２１を複数積層した場合も、データ保持特性を改善することができる。
（第２の実施形態）
図６は、第２の実施形態に係る記憶装置を例示する模式的断面図である。
図６に表すように、実施形態に係る記憶装置１１１においては、記憶装置１１０の積層構造に対して、上下が逆にされている。すなわち、記憶装置１１１においては、上から順に、第２電極１２、第２領域２２ｂ、第１領域２２ａ、第１層２１及び第１電極１１が積層されている。記憶装置１１１は、例えば、不揮発性記憶装置である。
本実施形態に係る構造においても、第１の実施形態の構造と同様に、データ保持特性を改善できる。さらに、セット電圧を増大させることなく、データ保持特性を改善することができる。
（第３の実施形態）
図７（ａ）〜図７（ｃ）は、第３の実施形態に係るクロスポイント型メモリ装置を例示する模式図である。
図７（ａ）は、クロスポイント型メモリ装置を例示する模式的平面図である。クロスポイント型メモリ装置は、例えば、不揮発性記憶装置である。
図７（ｂ）は、第１の実施形態に係る記憶装置１１０を配置したときのＸ部断面の拡大図である。
図７（ｃ）は、第２の実施形態に係る記憶装置１１１を配置したときのＸ部断面の拡大図である。
図７（ａ）〜図７（ｃ）に表すように、クロスポイント型メモリ装置１１２は、第１の実施形態に係る記憶装置１１０または第２の実施形態に係る記憶装置１１１が、下部配線３１と上部配線３２との交差部（Ｘ部）に配置される。
クロスポイント型メモリ装置１１２は、記憶装置１１０（または記憶装置１１１）をメモリセルアレイに組み込んだ場合のメモリ装置として例示される。記憶装置１１０（または記憶装置１１１）は、その接続方法には依存せず、どのようなメモリ装置であっても適用可能である。例えば、クロスポイント型の３次元積層構造にも適用可能である。
クロスポイント型メモリ装置１１２は、複数の下部配線３１と、複数の上部配線３２と、第１制御回路４１と、第２制御回路４２と、を含む。複数の下部配線３１は、第１方向Ｄ１に並べて配置され、第１方向と交差する第２方向Ｄ２に延在する。第１方向Ｄ１は、例えば、Ｙ軸方向である。第２方向Ｄ２は、例えば、Ｘ軸方向である。複数の下部配線３１のそれぞれの一端は、記憶装置１１０を駆動する第１制御回路４１に接続されている。複数の上部配線３２は、第２方向Ｄ２に並べて配置され、第１方向Ｄ１に延在する。複数の上部配線３２のそれぞれの一端は、記憶装置１１０を駆動する第２制御回路４２に接続されている。この例においては、複数の下部配線３１と複数の上部配線３２とは、互いに直交している。
図８（ａ）及び図８（ｂ）は、第３の実施形態に係るクロスポイント型メモリ装置を例示する模式的断面図である。
図８（ａ）は、図７（ａ）のＡ１-Ａ２断面を例示する模式図である。
図８（ｂ）は、図７（ａ）のＢ１-Ｂ２断面を例示する模式図である。
下部配線３１と上部配線３２との交差部（Ｘ部）には、例えば、第１の実施形態に係る記憶装置１１０が設けられている。交差部（Ｘ部）には、第２の実施形態に係る記憶装置１１１が設けられていてもよい。第１電極１１の上部に上部配線３２が接続され、第２電極１２の下部に下部配線３１が接続されている。メモリセルアレイ内には複数の記憶装置１１０が配置されている。
図８（ａ）に表すように、隣り合う上部配線３２の間には、第１層間絶縁膜５１が配置される。同様に、隣り合う記憶装置１１０の間には、第１層間絶縁膜５１が配置される。第１層間絶縁膜５１により、隣り合う上部配線３２同士が電気的に分離され、隣り合う記憶装置１１０同士が電気的に分離される。図８（ｂ）に表すように、隣り合う下部配線３１の間には、第２層間絶縁膜５２が配置される。同様に、隣り合う記憶装置１１０の間には、第２層間絶縁膜５２が配置される。第２層間絶縁膜５２により、隣り合う下部配線３１同士が電気的に分離され、隣り合う記憶装置１１０同士が電気的に分離される。
このように隣り合う配線（素子）間に層間絶縁膜を配置することにより、隣り合う配線間にメモリセルを介して電気的なリークが生じることがない。したがって、配線間のリーク電流を抑制することができる。
（第４の実施形態）
図９（ａ）及び図９（ｂ）は、第４の実施形態に係るクロスポイント型メモリ装置を例示する模式的断面図である。
図９（ａ）は、図７（ａ）のＡ１-Ａ２断面を例示する模式図である。
図９（ｂ）は、図７（ａ）のＢ１-Ｂ２断面を例示する模式図である。
実施形態に係るクロスポイント型メモリ装置１１３の交差部（Ｘ部）には、第１の実施形態に係る記憶装置１１０及び第２の実施形態に係る記憶装置１１１が積層方向に設けられている。すなわち、クロスポイント型メモリ装置１１３は、三次元積層構造を有し、交差部（Ｘ部）に２つの抵抗変化メモリ素子が積層されている。
クロスポイント型メモリ装置１１３は、複数の下部配線３３と、複数の中間配線３４と、複数の上部配線３５と、を含む。中間配線３４は、下部配線３３と、上部配線３５との間に設けられている。記憶装置１１１は、上部配線３５と、中間配線３４との間に設けられる。記憶装置１１０は、中間配線３４と、下部配線３３との間に設けられる。
すなわち、中間配線３４は、記憶装置１１０と記憶装置１１１との間で共有されている。記憶装置１１０と記憶装置１１１とは、中間配線３４を基準として上下対称に配置されている。記憶装置１１０は、第２電極１２の下部が下部配線３３に接続されている。記憶装置１１１は、第２電極１２の上部が上部配線３５に接続されている。
図９（ａ）に表すように、隣り合う下部配線３３の間には、第３層間絶縁膜５３が配置される。同様に、隣り合う記憶装置１１０の間には、第３層間絶縁膜５３が配置される。第３層間絶縁膜５３により、隣り合う下部配線３３同士が電気的に分離され、隣り合う記憶装置１１０同士が電気的に分離される。隣り合う上部配線３５の間には、第４層間絶縁膜５４が配置される。同様に、隣り合う記憶装置１１１の間には、第４層間絶縁膜５４が配置される。第４層間絶縁膜５４により、隣り合う上部配線３５同士が電気的に分離され、隣り合う記憶装置１１１同士が電気的に分離される。
図９（ｂ）に表すように、隣り合う中間配線３４の間には、第５層間絶縁膜５５が配置される。同様に、隣り合う記憶装置１１０の間には、第５層間絶縁膜５５が配置され、隣り合う記憶装置１１１の間には、第５層間絶縁膜５５が配置される。第５層間絶縁膜５５により、隣り合う中間配線３４同士が電気的に分離され、隣り合う記憶装置１１０同士が電気的に分離され、隣り合う記憶装置１１１同士が電気的に分離される。
このように、２つの記憶装置が１つの配線（中間配線）を共有することにより、配線の形成に要する工程数の削減、材料の削減などが可能となる。これにより、製造コストの削減や、さらには、メモリセルアレイの更なる小型化が可能となる。
なお、上記においては、記憶装置（抵抗変化メモリ素子）の第１電極１１と接する側の配線を、第１電極１１とは別に設けている。第１電極１１が配線を含んでいても良い。つまり、第１電極１１と配線とが一体的に構成されていてもよい。その場合も、配線の形成に要する工程数ならびに材料の削減が可能となる。このため、製造コストの削減や、メモリセルアレイの更なる小型化が可能となる。
第１電極１１と第１電極１１と接している配線との間に、セレクタ素子を設けても良い。第２電極１２と第２電極１２と接している配線との間に、セレクタ素子を設けても良い。第１電極１１が配線を含む場合には、第２電極１２と、第２電極１２と接している配線と、の間に、セレクタ素子を設けてもよい。セレクタ素子としては、例えば、ダイオードなどが挙げられる。このようなセレクタ素子を設けることにより、クロスポイント構造においてしばしば問題となる迷走電流を抑制することができ、アレイ動作の信頼性が向上する。
以上説明したように、実施形態によれば、データ保持特性が向上する。例えば、低セット電圧で高保持特性の記憶装置を備えたクロスポイント型メモリ装置を提供することができる。
実施形態によれば、データ保持特性の良好な記憶装置が提供できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、第１電極、第２電極、第１層及び第２層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…積層体、 １１…第１電極、 １２…第２電極、 ２１…第１層、 ２１ｆ…フィラメント、 ２２…第２層、 ２２ａ…第１領域、 ２２ｂ…第２領域、 ３１、３３…下部配線、 ３２、３５…上部配線、 ３４…中間配線、 ４１、４２…第１、第２制御回路、 ５１〜５５…第１〜第５層間絶縁膜、 １１０、１１１、１９９…記憶装置、 １１２、１１３…クロスポイント型メモリ装置、 Ｄ１、Ｄ２…第１、第２方向、 ａ１〜ａ４…第１〜第４プロセス、 ｂ１、ｂ２…第１、第２プロセス

Claims (7)

  1. 第１元素を含む第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられ絶縁体及び第１半導体の少なくともいずれかを含む第１層と、
    前記第１層と前記第２電極との間に設けられた第２層であって、第１領域と、前記第１領域と前記第２電極との間に設けられた第２領域と、を含む第２層と、
    を備え、
    前記第２領域は、第２元素を含み、
    前記第２元素の標準電極電位は、前記第１元素の標準電極電位よりも低く、
    前記第１領域における窒素の濃度は、前記第２領域における窒素の濃度よりも高い記憶装置。
  2. 前記第２電極は、第２半導体を含む請求項１記載の記憶装置。
  3. 前記第２半導体は、アモルファスシリコン及びポリシリコンの少なくともいずれかを含む請求項２記載の記憶装置。
  4. 前記第１元素は、銀、銅、ニッケル、コバルト、アルミニウム、チタン及びタンタルからなる群から選択された少なくともいずれかを含む請求項１〜３のいずれか１つに記載の記憶装置。
  5. 前記絶縁体は、シリコン酸化物、シリコン窒化物及び金属酸化物の少なくともいずれかを含む請求項１〜４のいずれか１つに記載の記憶装置。
  6. 前記第１領域は、窒化チタン、窒化タンタル、窒化タングステン及びシリコン窒化タンタルの少なくともいずれかを含む請求項１〜５のいずれか１つに記載の記憶装置。
  7. 前記第２元素は、チタン、ジルコニウム、アルミニウム、タンタル及び鉄からなる群から選択された少なくともいずれかを含む請求項１〜６のいずれか１つに記載の記憶装置。
JP2015156257A 2015-08-06 2015-08-06 記憶装置 Active JP6433860B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015156257A JP6433860B2 (ja) 2015-08-06 2015-08-06 記憶装置
US15/227,053 US9997569B2 (en) 2015-08-06 2016-08-03 Memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015156257A JP6433860B2 (ja) 2015-08-06 2015-08-06 記憶装置

Publications (2)

Publication Number Publication Date
JP2017037872A true JP2017037872A (ja) 2017-02-16
JP6433860B2 JP6433860B2 (ja) 2018-12-05

Family

ID=58047853

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015156257A Active JP6433860B2 (ja) 2015-08-06 2015-08-06 記憶装置

Country Status (2)

Country Link
US (1) US9997569B2 (ja)
JP (1) JP6433860B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840445B2 (en) 2017-09-01 2020-11-17 Toshiba Memory Corporation Memory device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10950784B2 (en) * 2019-06-07 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM with a barrier layer
US11152568B2 (en) 2019-06-27 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Top-electrode barrier layer for RRAM
JP2024017007A (ja) * 2022-07-27 2024-02-08 キオクシア株式会社 記憶装置及び導電層

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010038423A1 (ja) * 2008-10-01 2010-04-08 パナソニック株式会社 不揮発性記憶素子並びにそれを用いた不揮発性記憶装置
JP2013125903A (ja) * 2011-12-15 2013-06-24 Toshiba Corp 抵抗変化素子

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011204785A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 不揮発性記憶装置
JP2011249542A (ja) * 2010-05-26 2011-12-08 Toshiba Corp 半導体記憶装置
JP5728919B2 (ja) 2010-12-09 2015-06-03 ソニー株式会社 記憶素子および記憶装置
JP2012199336A (ja) 2011-03-18 2012-10-18 Sony Corp 記憶素子および記憶装置
JP5564023B2 (ja) * 2011-09-08 2014-07-30 株式会社東芝 不揮発性記憶装置の製造方法
JP2013070008A (ja) 2011-09-26 2013-04-18 Toshiba Corp 半導体装置およびその製造方法
JP2013197420A (ja) 2012-03-21 2013-09-30 Toshiba Corp 抵抗変化メモリ素子
JP5783961B2 (ja) * 2012-07-09 2015-09-24 株式会社東芝 不揮発性記憶装置
US8860002B2 (en) * 2012-12-20 2014-10-14 Intermolecular, Inc. Limited maximum fields of electrode-switching layer interfaces in Re-RAM cells
US9190454B2 (en) 2013-03-19 2015-11-17 Kabushiki Kaisha Toshiba Memory device
US9243321B2 (en) * 2013-12-30 2016-01-26 Intermolecular, Inc. Ternary metal nitride formation by annealing constituent layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010038423A1 (ja) * 2008-10-01 2010-04-08 パナソニック株式会社 不揮発性記憶素子並びにそれを用いた不揮発性記憶装置
JP2013125903A (ja) * 2011-12-15 2013-06-24 Toshiba Corp 抵抗変化素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840445B2 (en) 2017-09-01 2020-11-17 Toshiba Memory Corporation Memory device

Also Published As

Publication number Publication date
US9997569B2 (en) 2018-06-12
JP6433860B2 (ja) 2018-12-05
US20170040380A1 (en) 2017-02-09

Similar Documents

Publication Publication Date Title
US9099645B2 (en) Resistance random access memory device
US10535818B2 (en) Resistance change memory device
JP5873981B2 (ja) 抵抗変化型不揮発性記憶装置の製造方法及び抵抗変化型不揮発性記憶装置
US20160260779A1 (en) Non-volatile resistive random access memory device
US20140264225A1 (en) Resistance-variable memory device
US20110248236A1 (en) Semiconductor device and method for fabricating the same
US20120292587A1 (en) Nonvolatile memory device
US20130248795A1 (en) Nonvolatile memory device and method for manufacturing the same
US9142774B2 (en) Nonvolatile memory device and method for manufacturing the same
US20130234097A1 (en) Nonvolatile resistance change element
JP6433860B2 (ja) 記憶装置
JP2017055082A (ja) 不揮発性記憶装置の製造方法
US20130277636A1 (en) Variable resistance memory device and method for fabricating the same
US9530823B2 (en) Memory device and method for manufacturing the same
US20140070161A1 (en) Memory device
US10103328B2 (en) Nonvolatile memory device
US9735201B2 (en) Memory device
US9142773B2 (en) Variable resistance nonvolatile memory element and method of manufacturing the same
US8546781B2 (en) Nitrogen doped aluminum oxide resistive random access memory
JP2017103453A (ja) 集束電場を有する抵抗変化メモリセル
US20140158966A1 (en) Variable resistance memory device and method for fabricating the same
US10615339B2 (en) Variable resistance element and method for fabricating the variable resistance element
JP5798052B2 (ja) 記憶装置
US20250204292A1 (en) Semiconductor device including a memory cell having a selector and a buffer layer
US11778930B2 (en) Manufacturing method of resistive memory device

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170620

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170803

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180604

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180705

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181009

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181107

R150 Certificate of patent or registration of utility model

Ref document number: 6433860

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350