JP2017034443A - 信号処理装置及び信号処理方法 - Google Patents

Abstract

【課題】乗算器の使用数を削減して、広帯域の信号処理を実行することが可能な信号処理装置及び信号処理方法を提供する。
【解決手段】アナログの被測定信号を所定の中間周波数Ｆ_ＩＦに周波数変換する周波数変換部１２と、周波数変換された被測定信号を、中間周波数Ｆ_ＩＦの４倍のサンプリング周波数ＦｓでサンプリングしてディジタルデータＡ（ｎ）に変換するＡ／Ｄ変換部１３と、ディジタルデータＡ（ｎ）を直並列変換してＮ個の並列データに分離し、サンプリング周波数Ｆｓの１／ＮのレートでＮ個の並列データを順次出力するＡＤＣＩＦ２１と、Ｎ個の並列データを直交復調する直交復調部２２と、直交復調部２２から出力された直交信号に帯域制限処理を施すＦＩＲフィルタ２３と、ＦＩＲフィルタ２３から出力された直交信号Ｉ'（ｎ），Ｑ'（ｍ）間のタイミングを調整するＩ／Ｑタイミング調整部３０と、を備える。
【選択図】図１

Description

本発明は、信号処理装置及び信号処理方法に関する。

被測定物から出力される広帯域のＲＦ信号を被測定信号として受信し、当該被測定信号の周波数解析を行うシグナルアナライザなどの信号処理装置が従来から知られている。

このような信号処理装置は、入力された被測定信号の搬送周波数を中間周波数Ｆ_ＩＦに変換する周波数変換部と、周波数変換部により周波数変換された被測定信号を所定のサンプリング周波数ＦｓでサンプリングしてディジタルデータＡ（ｎ）に変換するＡ／Ｄ変換部と、ディジタルデータＡ（ｎ）をＩ，Ｑ信号に直交復調する直交復調部と、を備えている（例えば、特許文献１参照）。ここで、ｎはサンプリング周波数Ｆｓによるサンプリング点を表すインデックスであり、０以上の整数である。

信号処理装置では、ディジタル信号処理を行う信号処理部をハードウェアで実現する場合、信号処理部は例えばフィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Array：ＦＰＧＡ）などのデバイスで構成される。ＦＰＧＡの最大動作速度には限界があるため、複数のレーンをＦＰＧＡに構成して、ディジタルデータＡ（ｎ）を並列化して信号処理することが行われる場合がある。

さらに、今後は、ミリ波帯を使用するＩＥＥＥ８０２．１１ａｄや５Ｇセルラ等の、より広帯域な信号を解析したいという要求が想定される。このように被測定信号が広帯域になればなるほど、Ａ／Ｄ変換部においては高いサンプリング周波数Ｆｓが求められ、ＦＰＧＡにおいてはレーン数を増加させる必要性が増すことになる。

従来の直交復調部は、下記の式（１），（２）に従ってＦＰＧＡの動作クロックのタイミングで、並列化されたＮ個のディジタルデータＡ（ｎ）をＮ個の直交信号Ｉ（ｎ）とＮ個の直交信号Ｑ（ｎ）に直交復調する。

図１１に示すように、従来の直交復調部は、並列化されたＮ個のディジタルデータＡ（ｎ）が入力されるＮ個の入力レーンと、直交信号Ｉ（ｎ），Ｑ（ｎ）が出力される２Ｎ個の出力レーンと、２Ｎ個の出力レーンに対応して配置される２Ｎ個の乗算器３１と、並列化されたＮ個のディジタルデータＡ（ｎ）の直交復調に使用するｓｉｎ／ｃｏｓテーブル３２と、を有する。

ｓｉｎ／ｃｏｓテーブル３２は、式（１），（２）の三角関数部分の値を与えるものである。各入力レーンに入力されたディジタルデータＡ（ｎ）は、乗算器３１においてｓｉｎ／ｃｏｓテーブル３２から与えられる値と乗算され、対応するＩ相及びＱ相の２つの出力レーンから直交信号として出力される。

また、上記のような直交復調部の後段には、直交復調部の各出力レーンに対応して、図１２に示すような構成のハーフバンドフィルタ（Half-Band Filter：ＨＢＦ）が２Ｎ個配置される場合がある。

図１２に示すようなタップ数が１１のＨＢＦは、その出力が式（３）のように表される。ここで、ｄ_ｋは、Ｉ（ｎ＋ｋ）又はＱ（ｎ＋ｋ）であり（ｎ，ｋは０以上の整数）、Ｋ＝１０である。また、フィルタ係数Ｃ_０〜Ｃ_１０には、Ｃ_１＝Ｃ_３＝Ｃ_７＝Ｃ_９＝０、Ｃ_０＝Ｃ_１０≠０、Ｃ_２＝Ｃ_８≠０、Ｃ_４＝Ｃ_６≠０、Ｃ_５≠０の関係があるため、フィルタ係数は実質的にＣ_０，Ｃ_２，Ｃ_４，Ｃ_５の４つである。

ここで、式（３）における７個のデータｄ_０，ｄ_２，ｄ_４，ｄ_５，ｄ_６，ｄ_８，ｄ_１０を、それぞれ改めてＤ_０，Ｄ_１，Ｄ_２，Ｄ_３，Ｄ_４，Ｄ_５，Ｄ_６と記載すると、式（３）は下記の式（４）のように表される。

よって、図１２に示すように、従来のタップ数が１１のＨＢＦは、Ｄ_０とＤ_６の和にフィルタ係数Ｃ_０を乗じる乗算器３３ａと、Ｄ_１とＤ_５の和にフィルタ係数Ｃ_２を乗じる乗算器３３ｂと、Ｄ_２とＤ_４の和にフィルタ係数Ｃ_４を乗じる乗算器３３ｃと、Ｄ_３にフィルタ係数Ｃ_５を乗じる乗算器３３ｄと、乗算器３３ａ〜３３ｄによる乗算結果を加算する加算器３４と、を含む構成となっている。

このため、図１２の従来のＨＢＦが図１１の直交復調部の後段に配置される場合には、直交復調部の２Ｎ個の出力レーンの１レーン当たりに割り当てられる乗算器数は４個となる。

特許第３９１６６１７号公報

しかしながら、従来の信号処理装置において、広帯域の被測定信号の解析処理を行うためにＦＰＧＡなどのデバイスのレーン数を増加させようとすると、それに伴って乗算器の使用数が増大し、デバイスの使用可能なリソース数の上限を大幅に超えてしまうという問題があった。

この問題を解決するためには、例えば信号処理装置に搭載するＦＰＧＡの数を増やすことも考えられるが、その場合には実装効率が著しく低下し、装置全体が非常に大型かつ高価となるだけでなく消費電力も増大するため、現実的ではない。

本発明は、このような従来の課題を解決するためになされたものであって、乗算器の使用数を削減して、広帯域の信号処理を実行することが可能な信号処理装置及び信号処理方法を提供することを目的とする。

上記課題を解決するために、本発明の請求項１の信号処理装置は、アナログの被測定信号を所定の中間周波数に周波数変換する周波数変換手段と、前記周波数変換手段により周波数変換された被測定信号を、前記中間周波数の４倍のサンプリング周波数でサンプリングしてディジタルデータＡ（ｎ）（ｎは前記サンプリング周波数によるサンプリング点を示すインデックス）に変換するＡ／Ｄ変換手段と、前記ディジタルデータを直並列変換してＮ個（Ｎは正の偶数）の並列データに分離し、前記サンプリング周波数の１／Ｎのレートで当該Ｎ個の並列データを順次出力する並列分離手段と、前記Ｎ個の並列データを直交復調して直交信号Ｉ（ｎ），Ｑ（ｍ）（ｎ，ｍは前記サンプリング周波数によるサンプリング点を示すインデックス）を出力する直交復調手段と、前記直交復調手段から出力された前記直交信号Ｉ（ｎ），Ｑ（ｍ）に帯域制限処理を施してなる直交信号Ｉ'（ｎ），Ｑ'（ｍ）を出力するフィルタ処理手段と、前記フィルタ処理手段により帯域制限処理が施された前記直交信号Ｉ'（ｎ），Ｑ'（ｍ）間のタイミングを調整するタイミング調整手段（３０）と、を備える信号処理装置であって、前記直交信号Ｉ（ｎ），Ｑ（ｍ）は、１つおきの前記サンプリング点において０の値を取り、Ｉ（ｍ）＝０となる前記１つおきのサンプリング点ｍにおいて、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）であり、Ｑ（ｎ）＝０となる前記１つおきのサンプリング点ｎにおいて、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）であり、前記直交復調手段は、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となる前記直交信号Ｉ（ｎ）と、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）となる前記直交信号Ｑ（ｍ）を前記フィルタ処理手段に出力することを特徴とする。

また、本発明の請求項２の信号処理装置においては、前記タイミング調整手段は、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となるサンプリング点ｎにおける前記直交信号Ｉ'（ｎ）に対して補間処理を行うことにより、ｎ≠ｍとなる前記１つおきのサンプリング点ｍに対応する直交信号Ｉ"（ｍ）を算出することを特徴とする。

また、本発明の請求項３の信号処理装置においては、前記タイミング調整手段は、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｉ（ｍ）＝−Ａ（ｍ）となるサンプリング点ｍにおける前記直交信号Ｑ'（ｍ）に対して補間処理を行うことにより、ｎ≠ｍとなる前記１つおきのサンプリング点ｎに対応する直交信号Ｑ"（ｎ）を算出することを特徴とする。

また、本発明の請求項４の信号処理装置においては、前記フィルタ処理手段は、前記直交復調手段から出力された前記直交信号Ｉ（ｎ）用のＮ／２個のフィルタと、前記直交復調手段から出力された前記直交信号Ｑ（ｍ）用のＮ／２個のフィルタと、を備え、前記直交信号Ｉ（ｎ）用の各前記フィルタは、１つのフィルタ係数と、前記直交復調手段から出力された前記直交信号Ｉ（ｎ）とを乗算する１つの乗算器を有し、前記直交信号Ｑ（ｍ）用の各前記フィルタは、１つのフィルタ係数と、前記直交復調手段から出力された前記直交信号Ｑ（ｍ）とを乗算する１つの乗算器を有することを特徴とする。

また、本発明の請求項５の信号処理方法は、アナログの被測定信号を所定の中間周波数に周波数変換する周波数変換ステップと、前記周波数変換ステップにより周波数変換された被測定信号を、前記中間周波数の４倍のサンプリング周波数でサンプリングしてディジタルデータＡ（ｎ）（ｎは前記サンプリング周波数によるサンプリング点を示すインデックス）に変換するＡ／Ｄ変換ステップと、前記ディジタルデータを直並列変換してＮ個（Ｎは正の偶数）の並列データに分離し、前記サンプリング周波数の１／Ｎのレートで当該Ｎ個の並列データを順次出力する並列分離ステップと、前記Ｎ個の並列データを直交復調して直交信号Ｉ（ｎ），Ｑ（ｍ）（ｎ，ｍは前記サンプリング周波数によるサンプリング点を示すインデックス）を出力する直交復調ステップと、前記直交復調ステップで出力された前記直交信号Ｉ（ｎ），Ｑ（ｍ）に帯域制限処理を施してなる直交信号Ｉ'（ｎ），Ｑ'（ｍ）を出力するフィルタ処理ステップと、前記フィルタ処理ステップにより帯域制限処理が施された前記直交信号Ｉ'（ｎ），Ｑ'（ｍ）間のタイミングを調整するタイミング調整ステップと、を含む信号処理方法であって、前記直交信号Ｉ（ｎ），Ｑ（ｍ）は、１つおきの前記サンプリング点において０の値を取り、Ｉ（ｍ）＝０となる前記１つおきのサンプリング点ｍにおいて、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）であり、Ｑ（ｎ）＝０となる前記１つおきのサンプリング点ｎにおいて、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）であり、前記直交復調ステップは、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となる前記直交信号Ｉ（ｎ）と、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）となる前記直交信号Ｑ（ｍ）を前記フィルタ処理ステップに出力することを特徴とする。

本発明は、乗算器の使用数を削減して、広帯域の信号処理を実行することが可能な信号処理装置及び信号処理方法を提供するものである。

本発明の実施形態としての信号処理装置の構成を示すブロック図である。 本発明の実施形態としての信号処理装置が備えるＦＰＧＡの詳細な構成を示すブロック図である。 ＦＰＧＡに構成された直交復調部の詳細な構成を示すブロック図である。 ＦＰＧＡに構成された直交復調部へデータが入力されるタイミングを示す図である。 ＦＰＧＡに構成された直交復調部からデータが出力されるタイミングを示す図である。 ＦＰＧＡに構成されたＦＩＲフィルタの構成図である。 ＦＰＧＡに構成されたＦＩＲフィルタにおける入力データとフィルタ係数との関係を示す図である。 図６のＦＩＲフィルタの後段に配置されるＦＩＲフィルタの構成図である。 本発明の実施形態としての信号処理装置が備えるＩ／Ｑタイミング調整部による補間処理を説明するための図である。 本発明の実施形態としての信号処理装置による信号処理を説明するためのフローチャートである。 従来の直交復調部の構成を示すブロック図である。 従来のＨＢＦの構成図である。

以下、本発明に係る信号処理装置及び信号処理方法の実施形態について図面を用いて説明する。

図１に示すように、本発明の実施形態としての信号処理装置１は、操作部１１、周波数変換部１２、Ａ／Ｄ変換部１３、ＦＰＧＡ１４、波形メモリ１５、データ処理部１６、表示部１７、及び制御部１８を備える。

操作部１１は、被試験対象（Device Under Test：ＤＵＴ）１００から出力される被測定信号の通信規格を複数の通信規格の中から選択するために、ユーザが操作するものである。操作部１１は、例えば、複数の通信規格を選択可能に表示するディスプレイと、キーボード、ダイヤル又はマウスのような入力デバイスと、を含んで構成される。

ＤＵＴ１００が対応する通信規格としては、例えば、セルラ（ＬＴＥ、ＬＴＥ−Ａ、Ｗ−ＣＤＭＡ（登録商標）、ＧＳＭ（登録商標）、ＣＤＭＡ２０００、１ｘＥＶ−ＤＯ、ＴＤ−ＳＣＤＭＡ等）、ＷＬＡＮ（ＩＥＥＥ８０２．１１ｂ／ｇ／ａ／ｎ／ａｃ／ａｄ等）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＧＮＳＳ（ＧＰＳ、Ｇａｌｉｌｅｏ、ＧＬＯＮＡＳＳ、ＢｅｉＤｏｕ等）、ＦＭ、及びディジタル放送（ＤＶＢ−Ｈ、ＩＳＤＢ−Ｔ等）が挙げられる。

周波数変換部１２は、局部発振器１２ａ及びミキサ１２ｂを有する。局部発振器１２ａは、例えばＰＬＬ回路により構成されており、操作部１１により選択された通信規格に応じた周波数ｆ_Ｌの局部発振信号を発生して、ミキサ１２ｂへ送出するようになっている。ミキサ１２ｂは、局部発振器１２ａから入力される周波数ｆ_Ｌの局部発振信号と、ＤＵＴ１００から入力される周波数ｆ_Ｒのアナログの被測定信号とを乗算して、被測定信号を所定の中間周波数Ｆ_ＩＦに周波数変換するようになっている。

Ａ／Ｄ変換部１３は、局部発振器１２ａ及びミキサ１２ｂにより周波数変換された被測定信号を、中間周波数Ｆ_ＩＦの４倍のサンプリング周波数Ｆｓ（Ｆ_ＩＦ＝Ｆｓ／４）でサンプリングしてディジタルデータＡ（ｎ）に変換し、ディジタルデータＡ（ｎ）をＦＰＧＡ１４に出力するようになっている。ここで、ｎはサンプリング周波数Ｆｓによるサンプリング点を表すインデックスであり、０以上の整数である。

ＦＰＧＡ１４は、Ａ／Ｄ変換部１３から出力されたディジタルデータＡ（ｎ）を直交復調して直交信号Ｉ'（ｎ），Ｑ'（ｍ）を生成するようになっている。ここで、ｎ，ｍはサンプリング周波数Ｆｓによるサンプリング点を示すインデックスであり、０以上の整数である。さらに、ＦＰＧＡ１４は、後述のＩ／Ｑタイミング調整部３０により直交信号Ｉ'（ｎ），Ｑ'（ｍ）のタイミングが調整された直交信号Ｉ"（ｎ），Ｑ"（ｍ）を出力するものであってもよい。

波形メモリ１５は、ＦＰＧＡ１４から出力された直交信号Ｉ'（ｎ），Ｑ'（ｍ）のデータを保存するようになっている。また、波形メモリ１５は、後述のＩ／Ｑタイミング調整部３０でタイミングが調整された直交信号Ｉ"（ｎ），Ｑ"（ｍ）のデータを保存するようになっている。

データ処理部１６は、波形メモリ１５からタイミング調整後の直交信号Ｉ"（ｎ），Ｑ"（ｍ）のデータを読み出し、これらのデータに対してＦＦＴ処理などの任意のデータ処理を行うようになっている。また、データ処理部１６は、後述のＩ／Ｑタイミング調整部３０を含むものであってもよい。

表示部１７は、例えばＬＣＤやＣＲＴなどの表示機器で構成され、制御部１８からの制御信号に応じて各種表示内容を表示するようになっている。この表示内容には、データ処理部１６から出力された処理結果や、測定条件などを設定するためのソフトキー、プルダウンメニュー、テキストボックスなどの操作対象が含まれていてもよい。

制御部１８は、例えばＣＰＵ、ＲＯＭ、ＲＡＭなどを含むマイクロコンピュータで構成され、信号処理装置１を構成する上記各部の動作を制御するとともに、所定のプログラムを実行することにより、データ処理部１６をソフトウェア的に構成するようになっている。

なお、信号処理装置１は、ＧＰＩＢ、Ｅｔｈｅｒｎｅｔ（登録商標）、ＵＳＢなどのリモート制御インタフェースを介して、外部制御装置により遠隔制御される構成であってもよい。

以下、ＦＰＧＡ１４の機能構成について図２を参照しながら説明する。ＦＰＧＡ１４は、ＡＤＣインタフェース（以下、「ＡＤＣＩＦ」ともいう）２１、直交復調部２２、ＦＩＲフィルタ２３、波形メモリインタフェース（以下、「波形メモリＩＦ」ともいう）２４、及びＩ／Ｑタイミング調整部３０を有する。

ＡＤＣＩＦ２１は、Ａ／Ｄ変換部１３から出力されたディジタルデータＡ（ｎ）を直並列変換してＮ個（Ｎは正の偶数）の並列データに分離する並列分離手段として機能する。ＦＰＧＡ１４の動作クロックはサンプリング周波数Ｆｓの１／Ｎであり、ＡＤＣＩＦ２１はＦｓ／Ｎのレートで当該Ｎ個の並列データを順次出力するようになっている。

直交復調部２２は、ＡＤＣＩＦ２１から出力されたＮ個の並列データを直交復調してベースバンドの直交信号Ｉ（ｎ），Ｑ（ｍ）を出力するようになっている。

ＦＩＲフィルタ２３は、直交復調部２２から出力された直交信号Ｉ（ｎ），Ｑ（ｍ）に帯域制限処理を施してなる直交信号Ｉ'（ｎ），Ｑ'（ｍ）を出力するようになっている。なお、ＦＩＲフィルタ２３の後段にも帯域制限処理を行うための任意のタップ数のＦＩＲフィルタ２６が１つ以上配置されてもよい。ＦＩＲフィルタ２３の後段に配置されるＦＩＲフィルタの個数は、所望のデータレートによる。

Ｉ／Ｑタイミング調整部３０は、ＦＩＲフィルタ２３又は２６により帯域制限処理が施された直交信号Ｉ'（ｎ），Ｑ'（ｍ）間のタイミングを調整するものである。

波形メモリＩＦ２４は、波形メモリ１５やＩ／Ｑタイミング調整部３０との間でデータの送受信を行うインタフェースである。ＦＩＲフィルタ２３又は２６から出力された帯域制限処理後の直交信号Ｉ'（ｎ），Ｑ'（ｍ）の並列データは、波形メモリＩＦ２４を介して波形データとして波形メモリ１５に保存される。また、Ｉ／Ｑタイミング調整部３０でタイミングが調整された直交信号Ｉ"（ｎ），Ｑ"（ｍ）の並列データも、波形メモリＩＦ２４を介して波形データとして波形メモリ１５に保存される。

以下、本実施形態の直交復調部２２が行う処理を説明する。本実施形態においては、中間周波数Ｆ_ＩＦをサンプリング周波数Ｆｓの１／４の値としているため、入力された並列データの直交復調は以下の式（５），（６）に従って行われる。式（５），（６）においては、式（１），（２）の三角関数の括弧内がπ／２の倍数となっている。つまり、式（５），（６）の三角関数部分は、Ｉ相側は０，１，０，−１，・・・の繰り返しになり、Ｑ相側は１，０，−１，０，・・・の繰り返しになる。

よって、Ｉ相側の直交信号Ｉ（ｎ）は、例えばＩ（０）＝０、Ｉ（１）＝Ａ（１）、Ｉ（２）＝０、Ｉ（３）＝−Ａ（３）、・・・のように、１つおきのサンプリング点において０の値を取る。また、Ｑ相側の直交信号Ｑ（ｍ）も同様に、例えばＱ（０）＝Ａ（０）、Ｑ（１）＝０、Ｑ（２）＝−Ａ（２）、Ｑ（３）＝０、・・・のように、１つおきのサンプリング点において０の値を取る。

つまり、各サンプリング点ｎについて、Ｉ相側の直交信号とＱ相側の直交信号のどちらか一方がデータＡ（ｎ）を含み、他方は０となることが分かる。また、Ｉ（ｍ）＝０となる１つおきのサンプリング点ｍにおいて、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）である。また、Ｑ（ｎ）＝０となる１つおきのサンプリング点ｎにおいて、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）である。

本実施形態では、このことを利用して、直交復調部２２が、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となる直交信号Ｉ（ｎ）と、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）となる直交信号Ｑ（ｍ）をＦＩＲフィルタ２３に出力するようになっている。

つまり、直交復調部２２は、Ｎ個の並列データからＮ個の直交信号の並列データを生成する。図１１に示した従来の直交復調部と比較すると、あたかも直交復調後のディジタルデータＡ（ｎ）が１／２に間引かれたようになる。

具体的には、図３に示すように、従来の直交復調部とは異なり、乗算器を使用せずに直交復調部２２を構成することができる。これにより、入力側のレーン数と出力側のレーン数を等しくすることができる。なお、図３では、入力側と出力側のレーン数Ｎをいずれも２４としている。また、直交復調部２２は、符号反転部２２ａ，２２ｂにおいて、符号反転部２２ａ，２２ｂが配置されたレーンに入力されたディジタルデータＡ（ｎ）の符号を反転するようになっている。

図４に示すように、直交復調部２２の入力側の各レーンには、サンプリング周波数Ｆｓの１／ＮのレートでＮ個の並列データが順次入力される。ここで、サンプリング周波数Ｆｓは例えば４８００ＭＨｚである。

また、図５（ａ）に示すように、直交復調部２２のＩ相の出力側の各レーンｉ０〜ｉ１１からは、サンプリング周波数Ｆｓの１／ＮのレートでＮ／２個の直交信号の並列データが順次出力される。また、図５（ｂ）に示すように、直交復調部２２のＱ相の出力側の各レーンｑ０〜ｑ１１からは、サンプリング周波数Ｆｓの１／ＮのレートでＮ／２個の直交信号の並列データが順次出力される。

以下、図６，７を用いて本実施形態のＦＩＲフィルタ２３の構成を説明する。ＦＩＲフィルタ２３は、例えばタップ数が１１のＨＢＦを変形したものになっており、サンプリング周波数Ｆｓの１／２の帯域幅を有している。

図６に示すように、本実施形態のＦＩＲフィルタ２３は、直交復調部２２のＩ相の出力側の各レーンに対応した直交信号Ｉ（ｎ）用のＮ／２個のＩ相フィルタ２３ａと、直交復調部２２のＱ相の出力側の各レーンに対応した直交信号Ｑ（ｍ）用のＮ／２個のＱ相フィルタ２３ｂと、を備える。

図７（ａ）は、仮にＩ相フィルタ２３ａをタップ数が１１のＨＢＦと見なした場合に、ｎ＝５のタイミングを中心とした直交信号Ｉ（ｎ）のデータの組がＩ相フィルタ２３ａに入力される場合の、直交信号とフィルタ係数との関係を示している。ここでは、一例として、フィルタ係数の大小関係をＣ_２＜Ｃ_０＜Ｃ_４＜Ｃ_５（Ｃ_５がフィルタ係数の最大値）としている。

式（５）によれば、ｎが偶数となるＩ（ｎ）は０の値を取るため、直交復調部２２からＦＩＲフィルタ２３に出力されない。また、ｎが奇数となるＩ（ｎ）については、図７（ａ）に示すようにＩ（５）を除いて対応するフィルタ係数が０である。このため、Ｉ相フィルタ２３ａの出力はＣ_５×Ｉ（５）となる。

よって、図６（ａ）に示すように、Ｉ相フィルタ２３ａは、１つのフィルタ係数Ｃ_５とＩ（ｎ）（ｎは奇数）とを乗算する乗算器２５ａを１つ備えるものであればよい。なお、Ｉ（ｎ）（ｎは奇数）は、図６（ａ）におけるデータＤ_３に対応している。Ｉ相フィルタ２３ａの出力は、式（７）のように表すことができる。

一方、図７（ｂ）は、仮にＱ相フィルタ２３ｂをタップ数が１１のＨＢＦと見なした場合に、ｍ＝４のタイミングを中心とした直交信号Ｑ（ｍ）のデータの組がＱ相フィルタ２３ｂに入力される場合の、直交信号とフィルタ係数との関係を示している。

式（６）によれば、ｍが奇数となるＱ（ｍ）は０の値を取るため、直交復調部２２からＦＩＲフィルタ２３に出力されない。また、ｍが偶数となるＱ（ｍ）については、図７（ｂ）に示すようにＱ（４）を除いて対応するフィルタ係数が０である。このため、Ｑ相フィルタ２３ｂの出力はＣ_５×Ｑ（４）となる。

よって、図６（ｂ）に示すように、Ｑ相フィルタ２３ｂは、１つのフィルタ係数Ｃ_５とＱ（ｍ）（ｍは偶数）とを乗算する乗算器２５ｂを１つ備えるものであればよい。なお、Ｑ（ｍ）（ｍは偶数）は、図６（ｂ）におけるデータＤ_３に対応している。Ｑ相フィルタ２３ｂの出力も、上記の式（７）のように表すことができる。

本実施形態では、既に述べたように、各相の直交信号は、Ｉ（０）＝０、Ｉ（１）＝１、Ｉ（２）＝０、Ｉ（３）＝−１、・・・のように、交互に０が出現するようなデータとなっている。このため、Ｉ相フィルタ２３ａ及びＱ相フィルタ２３ｂを図６に示すような簡略化した構成とすることができる。

図６においては、Ｉ相フィルタ２３ａの乗算器数は１個であり、Ｑ相フィルタ２３ｂの乗算器数も１個である。つまり、直交復調部２２の出力側の１レーン当たりに割り当てられる平均の乗算器数は１個であり、これは図１２の従来のＨＢＦと比較すれば１／４の個数である。

なお、Ｉ相フィルタ２３ａ又はＱ相フィルタ２３ｂの乗算器数は、そのフィルタ形状やフィルタ係数、フィルタタップ数に応じたものとなる。例えば、Ｉ相フィルタ２３ａ又はＱ相フィルタ２３ｂが１２１タップのＨＢＦを元にして設計されたものであれば、従来のＨＢＦと比較して乗算器数は１／３１個となる。

なお、上記の図７に関する説明から明らかなように、ＦＩＲフィルタ２３から出力される直交信号Ｉ'（ｎ）のデータと直交信号Ｑ'（ｍ）のデータは、互いにタイミングが１サンプル分ずれた状態で波形メモリ１５に記憶されることになる。

既に述べたように、上記のＦＩＲフィルタ２３の後段には、帯域制限処理を行う１つ以上のＦＩＲフィルタ２６が配置されていてもよい。ＦＩＲフィルタ２６としては、例えば従来のＨＢＦを用いることができる。図８は、タップ数が１１のＨＢＦの構成を示している。

図８に示すように、ＦＩＲフィルタ２６は、ＦＩＲフィルタ２３の出力側のＮ個の各レーンに対応して配置されるＮ個のＨＢＦ４０を備える。Ｉ相側の各レーンに配置されるＨＢＦ４０は、４つのフィルタ係数Ｃ_０，Ｃ_２，Ｃ_４，Ｃ_５と、時間的に連続するＩ'（ｉ），Ｉ'（ｉ＋２），Ｉ'（ｉ＋４），Ｉ'（ｉ＋６），Ｉ'（ｉ＋８），Ｉ'（ｉ＋１０），Ｉ'（ｉ＋１２）（ｉは０以上の奇数）の７個のデータが入力される乗算器を４つ備える。

なお、Ｉ'（ｉ），Ｉ'（ｉ＋２），Ｉ'（ｉ＋４），Ｉ'（ｉ＋６），Ｉ'（ｉ＋８），Ｉ'（ｉ＋１０），Ｉ'（ｉ＋１２）は、図８におけるデータＤ_０，Ｄ_１，Ｄ_２，Ｄ_３，Ｄ_４，Ｄ_５，Ｄ_６にそれぞれ対応している。

同様に、Ｑ相側の各レーンに配置されるＨＢＦ４０は、４つのフィルタ係数Ｃ_０，Ｃ_２，Ｃ_４，Ｃ_５と、時間的に連続するＱ'（ｊ），Ｑ'（ｊ＋２），Ｑ'（ｊ＋４），Ｑ'（ｊ＋６），Ｑ'（ｊ＋８），Ｑ'（ｊ＋１０），Ｑ'（ｊ＋１２）（ｊは０以上の偶数）の７個のデータが入力される乗算器を４つ備える。

なお、Ｑ'（ｊ），Ｑ'（ｊ＋２），Ｑ'（ｊ＋４），Ｑ'（ｊ＋６），Ｑ'（ｊ＋８），Ｑ'（ｊ＋１０），Ｑ'（ｊ＋１２）は、図８におけるデータＤ_０，Ｄ_１，Ｄ_２，Ｄ_３，Ｄ_４，Ｄ_５，Ｄ_６にそれぞれ対応している。

すなわち、図８に示すように、ＨＢＦ４０は、データＤ_０とＤ_６を加算する加算器２５ｃと、データＤ_１とＤ_５を加算する加算器２５ｄと、データＤ_２とＤ_４を加算する加算器２５ｅと、データＤ_０とＤ_６の和にフィルタ係数Ｃ_０を乗算する乗算器２５ｆと、データＤ_１とＤ_５の和にフィルタ係数Ｃ_２を乗算する乗算器２５ｇと、データＤ_２とＤ_４の和にフィルタ係数Ｃ_４を乗算する乗算器２５ｈと、データＤ_３にフィルタ係数Ｃ_５を乗算する乗算器２５ｉと、乗算器２５ｆ〜２５ｉによる乗算結果を加算する加算器２５ｊと、を有する構成となっている。

このため、図８の従来のＨＢＦ４０が図６のＦＩＲフィルタ２３の後段に配置される場合には、ＦＩＲフィルタ２３の出力側の１レーン当たりに割り当てられる乗算器数は４個となる。

既に述べたように、ＦＩＲフィルタ２３又は２６から出力された直交信号Ｉ'（ｎ），Ｑ'（ｍ）については、Ｉ相のデータＩ'（ｎ）とＱ相のデータＱ'（ｍ）とが互いに１サンプル分タイミングがずれている。このため、Ｉ／Ｑタイミング調整部３０は、以下に説明する補間処理を行って、このタイミングのずれを補正する。

具体的には、Ｉ／Ｑタイミング調整部３０は、ＦＩＲフィルタ２３又は２６から出力された直交信号Ｉ'（ｎ），Ｑ'（ｍ）を、波形メモリＩＦ２４を介して波形メモリ１５から取り込む。

Ｉ／Ｑタイミング調整部３０は、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となるサンプリング点ｎにおける直交信号Ｉ'（ｎ）に対して補間処理を行うことにより、ｎ≠ｍとなる１つおきのサンプリング点ｍに対応する直交信号Ｉ"（ｍ）を算出する。

あるいは、Ｉ／Ｑタイミング調整部３０は、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）となるサンプリング点ｍにおける直交信号Ｑ'（ｍ）に対して補間処理を行うことにより、ｎ≠ｍとなる１つおきのサンプリング点ｎに対応する直交信号Ｑ"（ｎ）を算出するようになっている。

直交信号Ｉ'（ｎ）の各データを用いて得られる補間値は、補間関数ｆ_ｉｎｔ（ｘ）を用いて式（８）のように与えられる。同様に、直交信号Ｑ'（ｍ）の各データを用いて得られる補間値は、補間関数ｆ_ｉｎｔ（ｘ）を用いて式（９）のように与えられる。補間関数ｆ_ｉｎｔ（ｘ）としては、例えば式（１０）に示すようなｓｉｎｃ関数を用いることができる。

図９は、直交信号Ｑ'（ｍ）のタイミングを直交信号Ｉ'（ｎ）に合わせる場合の補間処理を説明する図である。式（９）は、図９（ａ）に示すような直交信号Ｑ'（ｍ）のデータの組に対して、求めたいＱ"（ｘ）のサンプリングタイミングｘを中心とするｓｉｎｃ関数の値を掛け合わせることを表している。なお、図９（ａ）には一例として、ｘ＝７のタイミングを中心とするｓｉｎｃ関数を例示している。

各サンプリングタイミングｘに関して式（９）の演算を行うことにより、図９（ｂ）に示すように、サンプリング点ｍ以外のＱ"（ｘ）の値が得られることとなる。よって、式（９）において、ｘ＝ｎ（ｎ≠ｍ）とすることにより、図９（ｂ）に示すように直交信号Ｑ"（ｎ）の値を得ることができる。

なお、上記の説明では、直交信号Ｑ'（ｍ）のタイミングを直交信号Ｉ'（ｎ）に合わせるとしたが、本発明はこれに限定されず、直交信号Ｉ'（ｎ）のタイミングを直交信号Ｑ'（ｍ）に合わせてもよい。この場合には、式（８）を用いた補間処理が行われることになる。

このようにしてタイミングが調整された直交信号Ｉ"（ｎ），Ｑ"（ｍ）のデータは、波形メモリ１５に保存されるようになっている。

上記の補間処理は、例えば、フィルタ係数がｓｉｎｃ関数で与えられるＦＩＲフィルタを、Ｉ／Ｑタイミング調整部３０としてＦＰＧＡ１４内に形成することで実現できる。あるいは、上記の補間処理は、式（８）〜（１０）に相当する演算を行うソフトウェアで実現することも可能である。

以下、図１０のフローチャートを参照しながら、本実施形態の信号処理装置１を用いた信号処理方法について説明する。

まず、周波数変換部１２は、操作部１１により選択された通信規格に応じた周波数ｆ_Ｌの局部発振信号を用いて、周波数ｆ_Ｒのアナログの被測定信号を所定の中間周波数Ｆ_ＩＦに周波数変換する（ステップＳ１）。

次に、Ａ／Ｄ変換部１３は、ステップＳ１で周波数変換された被測定信号を、中間周波数Ｆ_ＩＦの４倍のサンプリング周波数ＦｓでサンプリングしてディジタルデータＡ（ｎ）に変換する（ステップＳ２）。

次に、ＡＤＣＩＦ２１は、ステップＳ２で得られたディジタルデータＡ（ｎ）を直並列変換してＮ個（Ｎは正の偶数）の並列データに分離し、サンプリング周波数Ｆｓの１／Ｎのレートで当該Ｎ個の並列データを順次出力する（ステップＳ３）。

次に、直交復調部２２は、ステップＳ３で出力されたＮ個の並列データを直交復調してベースバンドの直交信号Ｉ（ｎ），Ｑ（ｍ）を出力する（ステップＳ４）。ここで、直交復調部２２が出力する直交信号Ｉ（ｎ）は、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となるものである。また、直交復調部２２が出力する直交信号Ｑ（ｍ）は、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）となるものである。

次に、ＦＩＲフィルタ２３は、ステップＳ４で得られた直交信号Ｉ（ｎ），Ｑ（ｍ）に対して、帯域制限処理を施してなる直交信号Ｉ'（ｎ），Ｑ'（ｍ）を出力する（ステップＳ５）。

次に、Ｉ／Ｑタイミング調整部３０は、ステップＳ５で帯域制限処理が施された直交信号Ｉ'（ｎ），Ｑ'（ｍ）間のタイミングを調整する（ステップＳ６）。

以上説明したように、本実施形態の信号処理装置は、Ｎ個の並列データを直交復調して直交信号Ｉ（ｎ），Ｑ（ｍ）を出力する直交復調手段と、直交復調手段から出力された直交信号Ｉ（ｎ），Ｑ（ｍ）に対して、帯域制限処理を行うフィルタ処理手段を備え、直交復調手段は、Ｉ（ｎ）＝Ａ（ｎ）又はＩ（ｎ）＝−Ａ（ｎ）となる直交信号Ｉ（ｎ）と、Ｑ（ｍ）＝Ａ（ｍ）又はＱ（ｍ）＝−Ａ（ｍ）となる直交信号Ｑ（ｍ）をフィルタ処理手段に出力する。

上記の構成により、乗算器を使用せずに直交復調手段を構成することができる。これにより、直交復調手段の前後でデータ量を変化させることなくＩ／Ｑ変換を行うことができる。

また、本実施形態の信号処理装置においては、タイミング調整手段は、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となるサンプリング点ｎにおける直交信号Ｉ'（ｎ）に対して補間処理を行うことにより、ｎ≠ｍとなる１つおきのサンプリング点ｍに対応する直交信号Ｉ"（ｍ）を算出する。

あるいは、タイミング調整手段は、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｉ（ｍ）＝−Ａ（ｍ）となるサンプリング点ｍにおける直交信号Ｑ'（ｍ）に対して補間処理を行うことにより、ｎ≠ｍとなる１つおきのサンプリング点ｎに対応する直交信号Ｑ"（ｎ）を算出する。

フィルタ処理手段から出力されたＩ相のデータとＱ相のデータは互いに１サンプル分タイミングがずれているが、上記の構成によれば、Ｉ相のデータとＱ相のデータのタイミングを合わせることができる。

また、本実施形態の信号処理装置においては、フィルタ処理手段は、直交復調手段から出力された直交信号Ｉ（ｎ）用のＮ／２個のフィルタと、直交復調手段から出力された直交信号Ｑ（ｍ）用のＮ／２個のフィルタと、を備える。直交信号Ｉ（ｎ）用の各フィルタは、１つのフィルタ係数と、直交復調手段から出力された直交信号Ｉ（ｎ）とを乗算する１つの乗算器を有する。直交信号Ｑ（ｍ）用の各フィルタは、１つのフィルタ係数と、直交復調手段から出力された直交信号Ｑ（ｍ）とを乗算する１つの乗算器を有する。

上記の構成により、フィルタ処理手段において、乗算器の使用数を従来のＨＢＦよりも大幅に削減することができる。また、直交復調手段から出力された直交信号Ｉ（ｎ），Ｑ（ｍ）に対して、帯域制限処理を行うことができる。

１ 信号処理装置
１１ 操作部
１２ 周波数変換部（周波数変換手段）
１２ａ 局部発振器
１２ｂ ミキサ
１３ Ａ／Ｄ変換部（Ａ／Ｄ変換手段）
１４ ＦＰＧＡ
１５ 波形メモリ
１６ データ処理部
１７ 表示部
１８ 制御部
２１ ＡＤＣインタフェース（並列分離手段）
２２ 直交復調部（直交復調手段）
２２ａ，２２ｂ 符号反転部（直交復調手段）
２３，２６ ＦＩＲフィルタ（フィルタ処理手段）
２３ａ Ｉ相フィルタ（フィルタ処理手段）
２３ｂ Ｑ相フィルタ（フィルタ処理手段）
２４ 波形メモリインタフェース
２５ａ，２５ｂ，２５ｆ〜２５ｉ 乗算器
２５ｃ〜２５ｅ，２５ｊ 加算器
３０ Ｉ／Ｑタイミング調整部（タイミング調整手段）
１００ ＤＵＴ

Claims (5)

1. アナログの被測定信号を所定の中間周波数に周波数変換する周波数変換手段（１２）と、
   前記周波数変換手段により周波数変換された被測定信号を、前記中間周波数の４倍のサンプリング周波数でサンプリングしてディジタルデータＡ（ｎ）（ｎは前記サンプリング周波数によるサンプリング点を示すインデックス）に変換するＡ／Ｄ変換手段（１３）と、
   前記ディジタルデータを直並列変換してＮ個（Ｎは正の偶数）の並列データに分離し、前記サンプリング周波数の１／Ｎのレートで当該Ｎ個の並列データを順次出力する並列分離手段（２１）と、
   前記Ｎ個の並列データを直交復調して直交信号Ｉ（ｎ），Ｑ（ｍ）（ｎ，ｍは前記サンプリング周波数によるサンプリング点を示すインデックス）を出力する直交復調手段（２２）と、
   前記直交復調手段から出力された前記直交信号Ｉ（ｎ），Ｑ（ｍ）に帯域制限処理を施してなる直交信号Ｉ'（ｎ），Ｑ'（ｍ）を出力するフィルタ処理手段（２３）と、
   前記フィルタ処理手段により帯域制限処理が施された前記直交信号Ｉ'（ｎ），Ｑ'（ｍ）間のタイミングを調整するタイミング調整手段（３０）と、を備える信号処理装置（１）であって、
   前記直交信号Ｉ（ｎ），Ｑ（ｍ）は、１つおきの前記サンプリング点において０の値を取り、
   Ｉ（ｍ）＝０となる前記１つおきのサンプリング点ｍにおいて、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）であり、
   Ｑ（ｎ）＝０となる前記１つおきのサンプリング点ｎにおいて、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）であり、
   前記直交復調手段は、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となる前記直交信号Ｉ（ｎ）と、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）となる前記直交信号Ｑ（ｍ）を前記フィルタ処理手段に出力することを特徴とする信号処理装置。
2. 前記タイミング調整手段は、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となるサンプリング点ｎにおける前記直交信号Ｉ'（ｎ）に対して補間処理を行うことにより、ｎ≠ｍとなる前記１つおきのサンプリング点ｍに対応する直交信号Ｉ"（ｍ）を算出することを特徴とする請求項１に記載の信号処理装置。
3. 前記タイミング調整手段は、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｉ（ｍ）＝−Ａ（ｍ）となるサンプリング点ｍにおける前記直交信号Ｑ'（ｍ）に対して補間処理を行うことにより、ｎ≠ｍとなる前記１つおきのサンプリング点ｎに対応する直交信号Ｑ"（ｎ）を算出することを特徴とする請求項１に記載の信号処理装置。
4. 前記フィルタ処理手段は、前記直交復調手段から出力された前記直交信号Ｉ（ｎ）用のＮ／２個のフィルタ（２３ａ）と、前記直交復調手段から出力された前記直交信号Ｑ（ｍ）用のＮ／２個のフィルタ（２３ｂ）と、を備え、
   前記直交信号Ｉ（ｎ）用の各前記フィルタは、１つのフィルタ係数と、前記直交復調手段から出力された前記直交信号Ｉ（ｎ）とを乗算する１つの乗算器（２５ａ）を有し、
   前記直交信号Ｑ（ｍ）用の各前記フィルタは、１つのフィルタ係数と、前記直交復調手段から出力された前記直交信号Ｑ（ｍ）とを乗算する１つの乗算器（２５ｂ）を有することを特徴とする請求項１から請求項３のいずれか１項に記載の信号処理装置。
5. アナログの被測定信号を所定の中間周波数に周波数変換する周波数変換ステップ（Ｓ１）と、
   前記周波数変換ステップにより周波数変換された被測定信号を、前記中間周波数の４倍のサンプリング周波数でサンプリングしてディジタルデータＡ（ｎ）（ｎは前記サンプリング周波数によるサンプリング点を示すインデックス）に変換するＡ／Ｄ変換ステップ（Ｓ２）と、
   前記ディジタルデータを直並列変換してＮ個（Ｎは正の偶数）の並列データに分離し、前記サンプリング周波数の１／Ｎのレートで当該Ｎ個の並列データを順次出力する並列分離ステップ（Ｓ３）と、
   前記Ｎ個の並列データを直交復調して直交信号Ｉ（ｎ），Ｑ（ｍ）（ｎ，ｍは前記サンプリング周波数によるサンプリング点を示すインデックス）を出力する直交復調ステップ（Ｓ４）と、
   前記直交復調ステップで出力された前記直交信号Ｉ（ｎ），Ｑ（ｍ）に帯域制限処理を施してなる直交信号Ｉ'（ｎ），Ｑ'（ｍ）を出力するフィルタ処理ステップ（Ｓ５）と、
   前記フィルタ処理ステップにより帯域制限処理が施された前記直交信号Ｉ'（ｎ），Ｑ'（ｍ）間のタイミングを調整するタイミング調整ステップ（Ｓ６）と、を含む信号処理方法であって、
   前記直交信号Ｉ（ｎ），Ｑ（ｍ）は、１つおきの前記サンプリング点において０の値を取り、
   Ｉ（ｍ）＝０となる前記１つおきのサンプリング点ｍにおいて、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）であり、
   Ｑ（ｎ）＝０となる前記１つおきのサンプリング点ｎにおいて、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）であり、
   前記直交復調ステップは、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となる前記直交信号Ｉ（ｎ）と、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）となる前記直交信号Ｑ（ｍ）を前記フィルタ処理ステップに出力することを特徴とする信号処理方法。

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