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JP2017005073A - Manufacturing method of electronic device - Google Patents

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Abstract

【課題】複数のチップを集積化させて形成される電子装置を品質や歩留まりの低下を招くことなく製造することができる電子装置の製造方法を提供する。【解決手段】支持部材に、第1の電子素子の一方の面及び第2の電子素子の一方の面を張り付ける工程と、前記第1の電子素子の他方の面に導電材料層を形成し、前記第2の電子素子の他方の面に導電材料層を形成する工程と、前記第1の電子素子の他方の面に形成された導電材料層及び前記第2の電子素子の他方の面に形成された導電材料層を樹脂により覆う工程と、前記樹脂を前記第1の電子素子の他方の面に形成された導電材料層及び前記第2の電子素子の他方の面に形成された導電材料層が露出するまで除去する工程と、露出している前記第1の電子素子の他方の面の導電材料層及び前記第2の電子素子の他方の面の導電材料層に金属板を接続し、前記導電材料層と前記金属板とを電気的に接続する工程と、を有することを特徴とする電子装置の製造方法により上記課題を解決する。【選択図】 図7An electronic device manufacturing method capable of manufacturing an electronic device formed by integrating a plurality of chips without causing deterioration in quality or yield is provided. A step of attaching one surface of a first electronic element and one surface of a second electronic element to a support member, and forming a conductive material layer on the other surface of the first electronic element. A step of forming a conductive material layer on the other surface of the second electronic element; a conductive material layer formed on the other surface of the first electronic element; and a second surface of the second electronic element. A step of covering the formed conductive material layer with a resin; a conductive material layer formed on the other surface of the first electronic element; and a conductive material formed on the other surface of the second electronic element. Removing the layer until the layer is exposed, and connecting the metal plate to the exposed conductive material layer on the other surface of the first electronic element and the conductive material layer on the other surface of the second electronic element, Electrically connecting the conductive material layer and the metal plate. To solve the above problems by a method of manufacturing an electronic device. [Selection] Figure 7

Description

本発明は、電子装置の製造方法に関するものである。   The present invention relates to an electronic device manufacturing method.

パワーアンプ等の電子装置は、信号を増幅する働きを有しており、無線通信機の送信部等に用いられる。従来のパワーアンプは、例えば、半導体基板上にトランジスタ等が形成された半導体チップと、セラミックス等の基板上に整合回路が形成されたチップとを近接して配置し、各々のチップにおける電極同士をワイヤにより接続した構造のものがある(例えば、特許文献1)。しかしながら、このような構造のパワーアンプは、チップの位置ずれやワイヤの長さのバラツキに起因してパワーアンプの電気的な特性が変化し、歩留まりの低下を招く場合がある。   An electronic device such as a power amplifier has a function of amplifying a signal and is used for a transmission unit of a wireless communication device. In a conventional power amplifier, for example, a semiconductor chip in which a transistor or the like is formed on a semiconductor substrate and a chip in which a matching circuit is formed on a ceramic substrate or the like are arranged close to each other, and electrodes on each chip are connected to each other. There exists a thing of the structure connected by the wire (for example, patent document 1). However, in the power amplifier having such a structure, the electrical characteristics of the power amplifier may change due to chip position deviation or wire length variation, which may lead to a decrease in yield.

トランジスタ及び整合回路のすべてを一つの半導体基板上に集積化した構造のパワーアンプの場合、上述した位置ずれ等の問題は生じない。しかしながら、用いられる半導体基板がGaN基板等の高価な基板であると、半導体基板を使用する面積が増える分だけ、コストが上昇してしまうため好ましくない。   In the case of a power amplifier having a structure in which all of the transistors and the matching circuit are integrated on one semiconductor substrate, the above-described problems such as misalignment do not occur. However, it is not preferable that the semiconductor substrate used is an expensive substrate such as a GaN substrate because the cost is increased by an increase in the area where the semiconductor substrate is used.

このため、複数のチップを集積化する方法の検討がなされており、例えば、複数のチップを集積化する技術として再配線技術がある(例えば、特許文献2)。   For this reason, a method for integrating a plurality of chips has been studied. For example, there is a rewiring technique as a technique for integrating a plurality of chips (for example, Patent Document 2).

特許第3888785号公報Japanese Patent No. 3888785 特開2013−38306号公報JP 2013-38306 A 特開2006−270037号公報JP 2006-270037 A 特開平07−7134号公報Japanese Patent Application Laid-Open No. 07-7134

ところで、再配線技術により複数のチップを集積化する場合、チップ同士において厚さのバラツキがあるため、これらのチップの厚さを略同じにする必要がある。従って、チップの厚さを研磨等により略同じにする際に、チップの裏面に形成されている裏面電極等が除去され、品質や歩留まりの低下を招く場合がある。   By the way, when a plurality of chips are integrated by the rewiring technique, there is a variation in thickness between the chips, and therefore, it is necessary to make the thicknesses of these chips substantially the same. Therefore, when the thickness of the chip is made substantially the same by polishing or the like, the back electrode or the like formed on the back surface of the chip may be removed, leading to a decrease in quality or yield.

このため、複数のチップを集積化させて形成される電子装置において、品質や歩留まりの低下を招くことなく、製造することのできる電子装置が求められている。   For this reason, there is a demand for an electronic device that can be manufactured without deteriorating quality and yield in an electronic device formed by integrating a plurality of chips.

本実施の形態の一観点によれば、支持部材に、第1の電子素子の一方の面及び第2の電子素子の一方の面を張り付ける工程と、前記第1の電子素子の他方の面に導電材料層を形成し、前記第2の電子素子の他方の面に導電材料層を形成する工程と、前記第1の電子素子の他方の面に形成された導電材料層及び前記第2の電子素子の他方の面に形成された導電材料層を樹脂により覆う工程と、前記樹脂を前記第1の電子素子の他方の面に形成された導電材料層及び前記第2の電子素子の他方の面に形成された導電材料層が露出するまで除去する工程と、露出している前記第1の電子素子の他方の面の導電材料層及び前記第2の電子素子の他方の面の導電材料層に金属板を接続し、前記導電材料層と前記金属板とを電気的に接続する工程と、を有することを特徴とする。   According to one aspect of the present embodiment, a step of attaching one surface of the first electronic element and one surface of the second electronic element to the support member, and the other surface of the first electronic element Forming a conductive material layer on the other surface of the second electronic element, forming a conductive material layer on the other surface of the second electronic element, and a conductive material layer formed on the other surface of the first electronic element and the second electronic element. A step of covering the conductive material layer formed on the other surface of the electronic element with a resin, the conductive material layer formed on the other surface of the first electronic element and the other of the second electronic element Removing until the conductive material layer formed on the surface is exposed, the exposed conductive material layer of the other surface of the first electronic element, and the conductive material layer of the other surface of the second electronic element Connecting a metal plate to the conductive material layer and electrically connecting the conductive material layer and the metal plate. And wherein the Rukoto.

開示の電子装置の製造方法によれば、複数のチップを集積化させて形成される電子装置を品質や歩留まりの低下を招くことなく製造することができる。   According to the disclosed method for manufacturing an electronic device, an electronic device formed by integrating a plurality of chips can be manufactured without causing a decrease in quality or yield.

電子装置の製造方法の工程図(1)Process diagram of electronic device manufacturing method (1) 電子装置の製造方法の工程図(2)Process diagram of electronic device manufacturing method (2) 電子装置の製造方法の工程図(3)Process diagram of electronic device manufacturing method (3) 電子装置の製造方法における説明図(1)Explanatory drawing in the manufacturing method of an electronic device (1) 電子装置の製造方法における説明図(2)Explanatory drawing in the manufacturing method of an electronic device (2) 第1の実施の形態における電子装置の製造方法の工程図(1)Process drawing (1) of the manufacturing method of the electronic device in 1st Embodiment 第1の実施の形態における電子装置の製造方法の工程図(2)Process drawing (2) of the manufacturing method of the electronic device in 1st Embodiment 第1の実施の形態における電子装置の製造方法の工程図(3)Process drawing (3) of the manufacturing method of the electronic device in the first embodiment 第2の実施の形態における電子装置の製造方法の説明図Explanatory drawing of the manufacturing method of the electronic device in 2nd Embodiment 第3の実施の形態における電子装置の製造方法の説明図Explanatory drawing of the manufacturing method of the electronic device in 3rd Embodiment 第4の実施の形態における電子装置の製造方法の工程図(1)Process drawing (1) of the manufacturing method of the electronic device in 4th Embodiment 第4の実施の形態における電子装置の製造方法の工程図(2)Process drawing (2) of the manufacturing method of the electronic device in 4th Embodiment

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。   The form for implementing is demonstrated below. In addition, about the same member etc., the same code | symbol is attached | subjected and description is abbreviate | omitted.

〔第1の実施の形態〕
最初に、再配線技術により複数のチップを集積化して電子装置を作製する場合について、図1〜図3に基づき説明する。
[First Embodiment]
First, a case where an electronic device is manufactured by integrating a plurality of chips by a rewiring technique will be described with reference to FIGS.

最初に、図1(a)に示すように、第1のチップ910の表面910a側及び第2のチップ920の表面920a側を支持部材930にフリップチップ実装により配置し張り付ける。   First, as shown in FIG. 1A, the surface 910a side of the first chip 910 and the surface 920a side of the second chip 920 are arranged and attached to the support member 930 by flip chip mounting.

第1のチップ910は、GaN等の半導体基板により形成されている。第1のチップ910の表面910a側には、不図示のトランジスタ等が形成されており、裏面910b側には、不図示の裏面電極等が形成されている。第2のチップ920は、第1のチップ910とは異なる材料であって、例えば、セラミックス等の基板により形成されている。第2のチップ920の表面920a側には、不図示のキャパシタ、抵抗、インダクタ等の整合回路及び配線等が形成されており、裏面920b側には、不図示の裏面電極等が形成されている。また、第2のチップ920には、第2のチップ920の表面920aから裏面920bを貫通する貫通電極921が形成されており、これにより裏面920b側においてグランドと接続される。   The first chip 910 is formed of a semiconductor substrate such as GaN. A transistor (not shown) or the like is formed on the front surface 910a side of the first chip 910, and a back electrode (not shown) or the like is formed on the back surface 910b side. The second chip 920 is made of a material different from that of the first chip 910 and is formed of, for example, a ceramic substrate. A matching circuit such as a capacitor, a resistor, and an inductor (not shown) and wiring are formed on the front surface 920a side of the second chip 920, and a back electrode and the like (not shown) are formed on the back surface 920b side. . The second chip 920 is provided with a through electrode 921 that penetrates from the front surface 920a to the back surface 920b of the second chip 920, and is connected to the ground on the back surface 920b side.

尚、上述したように、第1のチップ910は、トランジスタが形成されているため、トランジスタが動作することにより発熱する。このため、第1のチップ910は、厚さが薄く形成されていることが好ましく、また、第1のチップ910の裏面に金属等を接着させて熱を逃がすことのできる構造となっている。また、第2のチップ920は、整合回路であるため、発熱はしないが、バイアス回路を兼ねているため、一般的に、裏面920b側は接地されている。   Note that, as described above, the first chip 910 includes a transistor, and thus generates heat when the transistor operates. For this reason, the first chip 910 is preferably formed to be thin, and has a structure in which heat can be released by bonding metal or the like to the back surface of the first chip 910. Since the second chip 920 is a matching circuit, it does not generate heat, but also serves as a bias circuit, so that the back surface 920b side is generally grounded.

次に、図1(b)に示すように、支持部材930に張り付けられている第1のチップ910及び第2のチップ920をモールド樹脂950により固める。これにより、第1のチップ910の裏面910b、及び、第2のチップ920の裏面920bはモールド樹脂950により覆われる。このようにモールド樹脂により全体がウェハ状に固められたものを疑似ウェハと呼ぶ場合がある。   Next, as shown in FIG. 1B, the first chip 910 and the second chip 920 attached to the support member 930 are hardened with a mold resin 950. Accordingly, the back surface 910b of the first chip 910 and the back surface 920b of the second chip 920 are covered with the mold resin 950. In this way, the whole of which is hardened with a mold resin in a wafer shape may be called a pseudo wafer.

次に、図1(c)に示すように、モールド樹脂950により固められた第1のチップ910及び第2のチップ920より支持部材930を剥がす。これにより、第1のチップ910の表面910a及び第2のチップ920の表面920aが露出する。   Next, as shown in FIG. 1C, the support member 930 is peeled off from the first chip 910 and the second chip 920 that are solidified by the mold resin 950. As a result, the surface 910a of the first chip 910 and the surface 920a of the second chip 920 are exposed.

次に、図2(a)に示すように、第1のチップ910の表面910aに形成されている不図示の電極と第2のチップ920の表面920aに形成されている不図示の電極とを再配線960により接続する。再配線960は金属材料等により形成されており、再配線プロセスにより形成する。例えば、再配線960は、第1のチップ910の表面910a及び第2のチップ920の表面920aに再配線960を形成するための金属膜を成膜し、再配線960が形成される領域以外の領域の金属膜をドライエッチング等により除去することにより形成する。   Next, as shown in FIG. 2A, an electrode (not shown) formed on the surface 910a of the first chip 910 and an electrode (not shown) formed on the surface 920a of the second chip 920 are provided. Connection is made by rewiring 960. The rewiring 960 is made of a metal material or the like, and is formed by a rewiring process. For example, in the rewiring 960, a metal film for forming the rewiring 960 is formed on the surface 910a of the first chip 910 and the surface 920a of the second chip 920, and the region other than the region where the rewiring 960 is formed. The metal film in the region is formed by removing by dry etching or the like.

次に、図2(b)に示すように、第1のチップ910の裏面910b及び第2のチップ920の裏面920bを覆っているモールド樹脂950を研磨により除去し、第1のチップ910の裏面910b及び第2のチップ920の裏面920bを露出させる。この際、第1のチップ910と第2のチップ920は厚さが異なるため、双方のチップの裏面を露出させる場合には、いずれか一方のチップの裏面は他方のチップの厚さと略同じ厚さとなるまで研磨により除去される。   Next, as shown in FIG. 2B, the mold resin 950 covering the back surface 910b of the first chip 910 and the back surface 920b of the second chip 920 is removed by polishing, and the back surface of the first chip 910 is removed. 910b and the back surface 920b of the second chip 920 are exposed. At this time, since the first chip 910 and the second chip 920 have different thicknesses, when the back surfaces of both chips are exposed, the back surface of one of the chips is approximately the same as the thickness of the other chip. It is removed by polishing until

次に、図2(c)に示すように、露出している第1のチップ910の裏面910b及び第2のチップ920の裏面920bにメッキ等により金属膜961を形成する。   Next, as shown in FIG. 2C, a metal film 961 is formed on the exposed back surface 910b of the first chip 910 and the back surface 920b of the second chip 920 by plating or the like.

次に、図3に示すように、金属膜961が形成されている側に金属板970を半田等により接続する。このように接続された金属板970は、銅(Cu)等の金属材料により形成されており、グランドに接続されている。従って、金属板970は、グランドとして機能するとともに、第1のチップ910において発熱した熱を放熱する機能を有している。   Next, as shown in FIG. 3, a metal plate 970 is connected to the side on which the metal film 961 is formed by soldering or the like. The metal plate 970 connected in this way is made of a metal material such as copper (Cu) and is connected to the ground. Therefore, the metal plate 970 functions as a ground and has a function of radiating heat generated in the first chip 910.

ところで、上記の製造工程においては、図2(b)に示される研磨においては、第2のチップ920の裏面920bに形成された不図示の裏面電極が露出するまで、研磨が行われる。しかしながら、研磨における削り量が多い場合には、研磨により第2のチップ920の裏面920bに形成されている裏面電極まで除去されてしまい、この場合、所望の電気的特性を得ることができない。また、研磨における削り量が少ない場合には、第2のチップ920の裏面920bに形成された裏面電極はモールド樹脂950に覆われたままで、電気的に接続することができない。このため、一枚の疑似ウェハには、多数のチップを有しているため、すべての第2のチップ920において、裏面920bにおける裏面電極を除去することなく、モールド樹脂950を除去することは、極めて困難である。尚、本実施の形態において形成される疑似ウェハは、大きさが6インチのウェハである。   By the way, in the above manufacturing process, in the polishing shown in FIG. 2B, polishing is performed until a back electrode (not shown) formed on the back surface 920b of the second chip 920 is exposed. However, if the amount of shaving is large in polishing, even the back electrode formed on the back surface 920b of the second chip 920 is removed by polishing, and in this case, desired electrical characteristics cannot be obtained. In addition, when the amount of shaving during polishing is small, the back electrode formed on the back surface 920b of the second chip 920 remains covered with the mold resin 950 and cannot be electrically connected. For this reason, since one pseudo-wafer has a large number of chips, it is possible to remove the mold resin 950 in all the second chips 920 without removing the back electrode on the back surface 920b. It is extremely difficult. The pseudo wafer formed in the present embodiment is a wafer having a size of 6 inches.

このため、図4に示すように、第2のチップ920の裏面920bに形成される裏面電極を膜厚が約10μmの膜厚の厚いメッキ層981により形成する方法や、図5に示すように、第2のチップ920の裏面に金属板982を張り付ける方法が考えられる。しかしながら、第2のチップ920の裏面920bに膜厚が10μmのメッキ層981を形成する方法では、メッキ層981を形成するため多大な時間を要する。また、チップ間においては厚さにバラツキがあり、チップ間における厚さのバラツキが10μm程度であると、厚さが10μm程度のメッキ層981では、均一にメッキ層981を露出させることは困難である。また、第2のチップ920の裏面に金属板982を張り付ける方法では、第2のチップ920が極めて小さいため(例えば、1mm×5mm)、第2のチップ920に金属板982を接続する工程は困難であり、時間やコストを要する。   Therefore, as shown in FIG. 4, a method of forming the back electrode formed on the back surface 920b of the second chip 920 with a thick plating layer 981 having a thickness of about 10 μm, or as shown in FIG. A method of attaching a metal plate 982 to the back surface of the second chip 920 can be considered. However, in the method of forming the plating layer 981 having a film thickness of 10 μm on the back surface 920b of the second chip 920, it takes a long time to form the plating layer 981. Also, there is a variation in thickness between chips, and if the variation in thickness between chips is about 10 μm, it is difficult to uniformly expose the plating layer 981 in the plating layer 981 having a thickness of about 10 μm. is there. Further, in the method of attaching the metal plate 982 to the back surface of the second chip 920, since the second chip 920 is extremely small (for example, 1 mm × 5 mm), the step of connecting the metal plate 982 to the second chip 920 is performed. It is difficult and requires time and cost.

(電子装置の製造方法)
次に、本実施の形態における電子装置の製造方法について説明する。
(Electronic device manufacturing method)
Next, a method for manufacturing an electronic device in the present embodiment will be described.

最初に、図6(a)に示すように、第1のチップ10の表面10a側及び第2のチップ20の表面20a側を支持部材30にフリップチップ実装により配置し張り付ける。   First, as shown in FIG. 6A, the surface 10a side of the first chip 10 and the surface 20a side of the second chip 20 are arranged and attached to the support member 30 by flip chip mounting.

第1のチップ10は、GaN等の半導体基板により形成されている。第1のチップ10の表面10a側には、不図示のトランジスタ等が形成されており、裏面10b側には、不図示の裏面電極等が形成されている。第2のチップ20は、第1のチップ10とは異なる材料の基板、例えば、安価なシリコンやセラミックス等の基板により形成されている。第2のチップ20の表面20a側には、不図示のキャパシタ、抵抗、インダクタ等の整合回路及び配線等が形成されており、裏面20b側には、不図示の裏面電極等が形成されている。また、第2のチップ20には、第2のチップ20の表面20aから裏面20bを貫通する貫通電極21が形成されており、これにより裏面20b側においてグランドと接続される。支持部材30は、例えば、接着シート等の粘着性を有するシートや基板により形成されている。本願においては、第1のチップ10を第1の電子素子、第2のチップ20を第2の電子素子と記載する場合がある。尚、第1のチップ10及び第2のチップ20の厚さは、各々が100μm〜300μmであり、例えば、厚さが100μmとなるように形成されているが、チップ自体の厚さ及びチップの傾きにより高さバラツキが±10μm程度存在している。   The first chip 10 is formed of a semiconductor substrate such as GaN. A transistor or the like (not shown) is formed on the front surface 10a side of the first chip 10, and a back electrode or the like (not shown) is formed on the back surface 10b side. The second chip 20 is formed of a substrate made of a material different from that of the first chip 10, for example, a cheap substrate such as silicon or ceramics. Matching circuits and wirings such as capacitors (not shown), resistors, inductors, and the like are formed on the front surface 20a side of the second chip 20, and back surface electrodes (not shown) are formed on the back surface 20b side. . The second chip 20 is provided with a through electrode 21 that penetrates from the front surface 20a to the back surface 20b of the second chip 20, and is thereby connected to the ground on the back surface 20b side. The support member 30 is formed of, for example, a sticky sheet or substrate such as an adhesive sheet. In the present application, the first chip 10 may be referred to as a first electronic element, and the second chip 20 may be referred to as a second electronic element. The first chip 10 and the second chip 20 each have a thickness of 100 μm to 300 μm. For example, the first chip 10 and the second chip 20 are formed to have a thickness of 100 μm. There is a height variation of about ± 10 μm due to the inclination.

次に、図6(b)に示すように、支持部材30に張り付けられている第1のチップ10の裏面10bの上に導電材料層41を形成し、第2のチップ20の裏面20bの上に導電材料層42を形成する。導電材料層41、42は、銀ペーストまたは金ペーストをディスペンサ等を用いて、第1のチップ10の裏面10bの上、第2のチップ20の裏面20bの上に供給することにより形成する。このように供給された銀ペーストまたは金ペーストは、表面張力により広がり全体の厚さが15μm〜0.5mmとなり、焼結させることにより、この厚さと略同じ厚さの導電材料層41、42が形成される。本実施の形態においては、導電材料層41、42の厚さは、約50μmとなるように形成されている。   Next, as shown in FIG. 6B, a conductive material layer 41 is formed on the back surface 10b of the first chip 10 attached to the support member 30, and the back surface 20b of the second chip 20 is formed. Then, the conductive material layer 42 is formed. The conductive material layers 41 and 42 are formed by supplying silver paste or gold paste onto the back surface 10b of the first chip 10 and onto the back surface 20b of the second chip 20 using a dispenser or the like. The silver paste or the gold paste supplied in this way spreads due to surface tension, and the total thickness becomes 15 μm to 0.5 mm. By sintering, the conductive material layers 41 and 42 having substantially the same thickness as this thickness are formed. It is formed. In the present embodiment, the conductive material layers 41 and 42 are formed to have a thickness of about 50 μm.

次に、図6(c)に示すように、支持部材30に張り付けられている裏面10bに導電材料層41が形成されている第1のチップ10及び裏面20bに導電材料層42が形成されている第2のチップ20をモールド樹脂50により固める。これにより、第1のチップ10の裏面10bに形成された導電材料層41、及び、第2のチップ20の裏面20bに形成された導電材料層42はモールド樹脂50により覆われる。   Next, as shown in FIG. 6C, the conductive material layer 42 is formed on the first chip 10 and the back surface 20 b where the conductive material layer 41 is formed on the back surface 10 b attached to the support member 30. The second chip 20 is solidified with the mold resin 50. Thus, the conductive material layer 41 formed on the back surface 10 b of the first chip 10 and the conductive material layer 42 formed on the back surface 20 b of the second chip 20 are covered with the mold resin 50.

次に、図7(a)に示すように、モールド樹脂50により固められた第1のチップ10及び第2のチップ20より支持部材30を剥がす。これにより、第1のチップ10の表面10a及び第2のチップ20の表面20aが露出する。   Next, as shown in FIG. 7A, the support member 30 is peeled off from the first chip 10 and the second chip 20 that are hardened by the mold resin 50. Thereby, the surface 10a of the first chip 10 and the surface 20a of the second chip 20 are exposed.

次に、図7(b)に示すように、第1のチップ10の表面10aに形成されている不図示の電極と第2のチップ20の表面20aに形成されている不図示の電極等を再配線60により接続する。再配線60は金属材料等により形成されており、再配線プロセスにより形成する。例えば、再配線60は、第1のチップ10の表面10a及び第2のチップ20の表面20aに再配線60を形成するための金属膜を成膜し、再配線60が形成される領域以外の領域の金属膜をドライエッチング等により除去することにより形成する。   Next, as shown in FIG. 7B, an unillustrated electrode formed on the surface 10a of the first chip 10, an unillustrated electrode formed on the surface 20a of the second chip 20, and the like. Connection is made by rewiring 60. The rewiring 60 is formed of a metal material or the like, and is formed by a rewiring process. For example, in the rewiring 60, a metal film for forming the rewiring 60 is formed on the surface 10a of the first chip 10 and the surface 20a of the second chip 20, and a region other than the region where the rewiring 60 is formed. The metal film in the region is formed by removing by dry etching or the like.

次に、図7(c)に示すように、第1のチップ10の裏面10bの導電材料層41及び第2のチップ20の裏面20bの導電材料層42を覆っているモールド樹脂50を研磨により除去する。これにより、第1のチップ10の裏面10bに形成されている導電材料層41及び第2のチップ20の裏面20bに形成されている導電材料層42を露出させる。このようにして、第1のチップ10と導電材料層41とをあわせた厚さと、第2のチップ20と導電材料層42とをあわせた厚さを略同じにすることができる。尚、第1のチップ10と第2のチップ20の厚さが異なっていても、導電材料層41及び導電材料層42が十分厚く形成されてているため、導電材料層41及び導電材料層42は、いずれか一方が露出する前に、他方が除去されてしまうことはない。   Next, as shown in FIG. 7C, the mold resin 50 covering the conductive material layer 41 on the back surface 10b of the first chip 10 and the conductive material layer 42 on the back surface 20b of the second chip 20 is polished. Remove. Thereby, the conductive material layer 41 formed on the back surface 10b of the first chip 10 and the conductive material layer 42 formed on the back surface 20b of the second chip 20 are exposed. In this way, the total thickness of the first chip 10 and the conductive material layer 41 and the total thickness of the second chip 20 and the conductive material layer 42 can be made substantially the same. Even if the thicknesses of the first chip 10 and the second chip 20 are different, the conductive material layer 41 and the conductive material layer 42 are sufficiently thick, so that the conductive material layer 41 and the conductive material layer 42 are formed. Will not be removed before either one is exposed.

次に、図8に示すように、第1のチップ10の裏面10bに形成されている導電材料層41及び第2のチップ20の裏面20bに形成されている導電材料層42に金属板70を半田等により接続する。このように接続された金属板70は、銅(Cu)等の金属材料により形成されており、グランドに接続されている。従って、金属板70は、グランドとして機能するとともに、第1のチップ10において発熱した熱を放熱する機能を有している。   Next, as shown in FIG. 8, a metal plate 70 is attached to the conductive material layer 41 formed on the back surface 10 b of the first chip 10 and the conductive material layer 42 formed on the back surface 20 b of the second chip 20. Connect with solder. The metal plate 70 thus connected is made of a metal material such as copper (Cu) and is connected to the ground. Accordingly, the metal plate 70 functions as a ground and has a function of radiating heat generated in the first chip 10.

本実施の形態においては、導電材料層41及び導電材料層42は15μmから0.5mmと厚く形成されている。このため、第1のチップ10及び第2のチップ20において厚さにバラツキがあっても、導電材料層41及び導電材料層42は、いずれか一方が露出する前に、他方が除去されてしまうことはない。よって、第1のチップ10の裏面10bに形成されている裏面電極及び第2のチップ20の裏面20bに形成されている裏面電極が研磨により除去されることはない。また、導電材料層41及び導電材料層42は、銀ペースト等をディスペンサ等により供給することにより形成されるため、短時間で厚い導電材料層41、42を形成することができる。これにより、品質が安定したパワーアンプを高い歩留まりで製造することができる。   In the present embodiment, the conductive material layer 41 and the conductive material layer 42 are formed as thick as 15 μm to 0.5 mm. For this reason, even if the thickness varies between the first chip 10 and the second chip 20, the conductive material layer 41 and the conductive material layer 42 are removed before either one is exposed. There is nothing. Therefore, the back electrode formed on the back surface 10b of the first chip 10 and the back electrode formed on the back surface 20b of the second chip 20 are not removed by polishing. Further, since the conductive material layer 41 and the conductive material layer 42 are formed by supplying silver paste or the like with a dispenser or the like, the thick conductive material layers 41 and 42 can be formed in a short time. As a result, a power amplifier with stable quality can be manufactured with a high yield.

〔第2の実施の形態〕
次に、第2の実施の形態について説明する。本実施の形態は、第1のチップ10の裏面10bの導電材料層41が除去されている構造のものである。
[Second Embodiment]
Next, a second embodiment will be described. In the present embodiment, the conductive material layer 41 on the back surface 10b of the first chip 10 is removed.

本実施の形態における電子装置の製造方法は、第1の実施の形態の電子装置の製造方法において、図6(a)〜図7(b)における工程を行った後、図9(a)に示すように、第1のチップ10の裏面10bが露出するまでモールド樹脂50を除去する研磨を行う。これにより、第2のチップ20の裏面20bの導電材料層42は残っているが、第1のチップ10の裏面10bの導電材料層41は除去され、第1のチップ10の裏面10bが露出する。第1のチップ10は、貫通電極が形成されていないため、裏面10bにおける裏面電極は必ずしも必要ではなく、除去してもよい。   The electronic device manufacturing method according to the present embodiment is the same as the electronic device manufacturing method according to the first embodiment, after the steps shown in FIGS. 6A to 7B are performed, and then to FIG. As shown, polishing is performed to remove the mold resin 50 until the back surface 10b of the first chip 10 is exposed. Thereby, although the conductive material layer 42 on the back surface 20b of the second chip 20 remains, the conductive material layer 41 on the back surface 10b of the first chip 10 is removed, and the back surface 10b of the first chip 10 is exposed. . Since the through-electrode is not formed in the first chip 10, the back electrode on the back surface 10b is not necessarily required and may be removed.

次に、図9(b)に示すように、第1のチップ10の裏面10b及び第2のチップ20の裏面20bの導電材料層42を金属板70に半田等により接続する。これにより本実施の形態における電子装置を製造することができる。   Next, as shown in FIG. 9B, the conductive material layer 42 on the back surface 10b of the first chip 10 and the back surface 20b of the second chip 20 is connected to the metal plate 70 by soldering or the like. Thereby, the electronic device in the present embodiment can be manufactured.

尚、上記以外の内容については、第1の実施の形態と同様である。   The contents other than the above are the same as in the first embodiment.

〔第3の実施の形態〕
次に、第3の実施の形態について説明する。本実施の形態は、第1のチップ10の放熱効率を高めた構造の導電材料層41を形成した電子装置である。
[Third Embodiment]
Next, a third embodiment will be described. The present embodiment is an electronic device in which a conductive material layer 41 having a structure in which the heat dissipation efficiency of the first chip 10 is increased is formed.

本実施の形態は、第1の実施の形態における電子装置の製造方法において、図6(a)〜図7(b)における工程を行った後、図7(c)における研磨の工程において、導電材料層41及び導電材料層42をやや厚めに残す。この後、図10(a)に示すように、第1のチップ10の裏面10bに形成された導電材料層41に凹部41aを切削等の加工により形成する。   This embodiment is a method of manufacturing an electronic device according to the first embodiment, and after conducting the steps in FIGS. 6A to 7B, the conductive steps are performed in the polishing step in FIG. The material layer 41 and the conductive material layer 42 are left slightly thick. Thereafter, as shown in FIG. 10A, a recess 41a is formed in the conductive material layer 41 formed on the back surface 10b of the first chip 10 by a process such as cutting.

次に、図10(b)に示すように、第1のチップ10の裏面10bの導電材料層41及び第2のチップ20の裏面20bの導電材料層42を金属板170に半田等により接続する。金属板170には、導電材料層41における凹部41aに対応した形状の凸部170aが形成されており、導電材料層41と金属板170とが接する領域を広くすることができ、金属板170への熱伝導効率を高めることができる。   Next, as shown in FIG. 10B, the conductive material layer 41 on the back surface 10b of the first chip 10 and the conductive material layer 42 on the back surface 20b of the second chip 20 are connected to the metal plate 170 by soldering or the like. . The metal plate 170 is provided with a convex portion 170 a having a shape corresponding to the concave portion 41 a in the conductive material layer 41, so that a region where the conductive material layer 41 and the metal plate 170 are in contact with each other can be widened. The heat conduction efficiency can be increased.

尚、上記以外の内容については、第1の実施の形態と同様である。   The contents other than the above are the same as in the first embodiment.

〔第4の実施の形態〕
次に、第4の実施の形態について説明する。本実施の形態は、発熱する第1のチップ10を効率よく放熱するため、第1のチップ10の側面も覆う導電材料層141が形成されている構造のものである。
[Fourth Embodiment]
Next, a fourth embodiment will be described. The present embodiment has a structure in which a conductive material layer 141 that covers the side surface of the first chip 10 is formed in order to efficiently dissipate the heat generated first chip 10.

最初に、図11(a)に示すように、第1のチップ10の表面10a側及び第2のチップ20の表面20a側を支持部材30にフリップチップ実装により配置し張り付ける。   First, as shown in FIG. 11A, the surface 10a side of the first chip 10 and the surface 20a side of the second chip 20 are arranged and attached to the support member 30 by flip chip mounting.

次に、図11(b)に示すように、支持部材30に張り付けられている第1のチップ10の裏面10bの上及び側面10cを覆うように導電材料層141を形成し、第2のチップ20の裏面20bの上に導電材料層42を形成する。導電材料層141、42は、銀ペーストまたは金ペーストをディスペンサ等を用いて、第1のチップ10の裏面10bの上及び側面10c、第2のチップ20の裏面20bの上に供給することにより形成する。   Next, as shown in FIG. 11B, a conductive material layer 141 is formed so as to cover the back surface 10b and the side surface 10c of the first chip 10 attached to the support member 30, and the second chip. A conductive material layer 42 is formed on the back surface 20 b of the 20. The conductive material layers 141 and 42 are formed by supplying silver paste or gold paste onto the back surface 10b and the side surface 10c of the first chip 10 and the back surface 20b of the second chip 20 using a dispenser or the like. To do.

次に、図11(c)に示すように、支持部材30に張り付けられている裏面10bに導電材料層141が形成されている第1のチップ10及び裏面20bに導電材料層42が形成されている第2のチップ20をモールド樹脂50により固める。これにより、第1のチップ10の裏面10bに形成された導電材料層141、及び、第2のチップ20の裏面20bに形成された導電材料層42はモールド樹脂50により覆われる。   Next, as shown in FIG. 11C, the conductive material layer 42 is formed on the first chip 10 on which the conductive material layer 141 is formed on the back surface 10b attached to the support member 30 and the back surface 20b. The second chip 20 is solidified with the mold resin 50. Accordingly, the conductive material layer 141 formed on the back surface 10 b of the first chip 10 and the conductive material layer 42 formed on the back surface 20 b of the second chip 20 are covered with the mold resin 50.

次に、図12(a)に示すように、モールド樹脂50により固められた第1のチップ10及び第2のチップ20より支持部材30を剥がす。これにより、第1のチップ10の表面10a及び第2のチップ20の表面20aが露出する。   Next, as shown in FIG. 12A, the support member 30 is peeled off from the first chip 10 and the second chip 20 that are hardened by the mold resin 50. Thereby, the surface 10a of the first chip 10 and the surface 20a of the second chip 20 are exposed.

次に、図12(b)に示すように、第1のチップ10の表面10aに形成された不図示の電極と第2のチップ20の表面20aに形成された不図示の電極等とを再配線60により接続する。この後、第1のチップ10の裏面10bの導電材料層141及び第2のチップ20の裏面20bの導電材料層42を覆っているモールド樹脂50を研磨により除去する。尚、本実施の形態においては、導電材料層141と再配線60とが接触しないように、導電材料層141の上に、不図示の絶縁膜等が形成されており、形成された絶縁膜の上に、再配線60が再配線プロセスにより形成される。これにより、第1のチップ10の裏面10bに形成されている導電材料層141及び第2のチップ20の裏面20bに形成されている導電材料層42を露出させる。   Next, as shown in FIG. 12B, an unillustrated electrode formed on the surface 10a of the first chip 10 and an unillustrated electrode formed on the surface 20a of the second chip 20 are reconnected. Connection is made by wiring 60. Thereafter, the mold resin 50 covering the conductive material layer 141 on the back surface 10b of the first chip 10 and the conductive material layer 42 on the back surface 20b of the second chip 20 is removed by polishing. In this embodiment, an insulating film (not shown) or the like is formed on the conductive material layer 141 so that the conductive material layer 141 and the rewiring 60 are not in contact with each other. Above, the rewiring 60 is formed by a rewiring process. Thereby, the conductive material layer 141 formed on the back surface 10b of the first chip 10 and the conductive material layer 42 formed on the back surface 20b of the second chip 20 are exposed.

次に、図12(c)に示すように、第1のチップ10の裏面10bに形成されている導電材料層141及び第2のチップ20の裏面20bに形成されている導電材料層42を金属板70に半田等により接続する。このように接続された金属板70は、銅(Cu)等の金属材料により形成されており、グランドに接続されている。従って、金属板70は、グランドとして機能するとともに、第1のチップ10において発熱した熱を放熱する機能を有している。   Next, as shown in FIG. 12C, the conductive material layer 141 formed on the back surface 10b of the first chip 10 and the conductive material layer 42 formed on the back surface 20b of the second chip 20 are made of metal. The plate 70 is connected with solder or the like. The metal plate 70 thus connected is made of a metal material such as copper (Cu) and is connected to the ground. Accordingly, the metal plate 70 functions as a ground and has a function of radiating heat generated in the first chip 10.

尚、上記以外の内容については、第1の実施の形態と同様である。   The contents other than the above are the same as in the first embodiment.

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。   Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.

上記の説明に関し、更に以下の付記を開示する。
(付記1)
支持部材に、第1の電子素子の一方の面及び第2の電子素子の一方の面を張り付ける工程と、
前記第1の電子素子の他方の面に導電材料層を形成し、前記第2の電子素子の他方の面に導電材料層を形成する工程と、
前記第1の電子素子の他方の面に形成された導電材料層及び前記第2の電子素子の他方の面に形成された導電材料層を樹脂により覆う工程と、
前記樹脂を前記第1の電子素子の他方の面に形成された導電材料層及び前記第2の電子素子の他方の面に形成された導電材料層が露出するまで除去する工程と、
露出している前記第1の電子素子の他方の面の導電材料層及び前記第2の電子素子の他方の面の導電材料層に金属板を接続し、前記導電材料層と前記金属板とを電気的に接続する工程と、
を有することを特徴とする電子装置の製造方法。
(付記2)
前記樹脂を除去する工程の後、
露出している前記第1の電子素子の他方の面の導電材料層に凹部を形成する工程を有し、
前記金属板には、前記凹部に対応した形状の凸部が形成されており、
前記導電材料層に前記金属板を接合する際、前記凹部に前記凸部が入れられることを特徴とする付記1に記載の電子装置の製造方法。
(付記3)
前記第1の電子素子または前記第2の電子素子のいずれか一方または双方の側面は、前記導電材料層により覆われていることを特徴とする付記1または2に記載の電子装置の製造方法。
(付記4)
支持部材に、第1の電子素子の一方の面及び第2の電子素子の一方の面を張り付ける工程と、
前記第1の電子素子の他方の面に導電材料層を形成し、前記第2の電子素子の他方の面に導電材料層を形成する工程と、
前記第1の電子素子の他方の面に形成された導電材料層及び前記第2の電子素子の他方の面に形成された導電材料層を樹脂により覆う工程と、
前記樹脂を前記第1の電子素子の他方の面が露出するとともに、前記第2の電子素子の他方の面に形成された導電材料層が露出するまで除去する工程と、
露出している前記第1の電子素子の他方の面及び前記第2の電子素子の他方の面の導電材料層に金属板を接続し、前記導電材料層と前記金属板とを電気的に接続する工程と、
を有することを特徴とする電子装置の製造方法。
(付記5)
支持部材に、第1の電子素子の一方の面及び第2の電子素子の一方の面を張り付ける工程と、
前記第1の電子素子の他方の面に導電材料層を形成し、前記第2の電子素子の他方の面に導電材料層を形成する工程と、
前記第1の電子素子と前記第1の電子素子の他方の面に形成されている導電材料層とを合わせた厚さと、前記第2の電子素子と前記第2の電子素子の他方の面に形成されている導電材料層とを合わせた厚さとを略均一にする工程と、
を有することを特徴とする電子装置の製造方法。
(付記6)
前記支持部材を除去する工程と、
前記第1の電子素子の一方の面と前記第2の電子素子の一方の面とを接続する再配線を形成する工程を有することを特徴とする付記1から5のいずれかに記載の電子装置の製造方法。
(付記7)
前記導電材料層は、銀または金を含む材料により形成されていることを特徴とする付記1から6のいずれかに記載の電子装置の製造方法。
(付記8)
前記導電材料層は、銀ペーストまたは金ペーストを前記第1の電子素子の他方の面及び前記第2の電子素子の他方の面に供給し、焼結することにより形成されたものであることを特徴とする付記1から6のいずれかに記載の電子装置の製造方法。
(付記9)
前記導電材料層の厚さは15μm〜0.5mmであることを特徴とする付記1から8のいずれかに記載の電子装置の製造方法。
In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
Attaching one surface of the first electronic element and one surface of the second electronic element to the support member;
Forming a conductive material layer on the other surface of the first electronic element and forming a conductive material layer on the other surface of the second electronic element;
Covering the conductive material layer formed on the other surface of the first electronic element and the conductive material layer formed on the other surface of the second electronic element with a resin;
Removing the resin until the conductive material layer formed on the other surface of the first electronic element and the conductive material layer formed on the other surface of the second electronic element are exposed;
A metal plate is connected to the exposed conductive material layer on the other surface of the first electronic element and the conductive material layer on the other surface of the second electronic element, and the conductive material layer and the metal plate are connected to each other. Electrically connecting, and
A method for manufacturing an electronic device, comprising:
(Appendix 2)
After the step of removing the resin,
Forming a recess in the conductive material layer on the other surface of the exposed first electronic element;
The metal plate is formed with a convex portion corresponding to the concave portion,
2. The method of manufacturing an electronic device according to claim 1, wherein when the metal plate is bonded to the conductive material layer, the convex portion is inserted into the concave portion.
(Appendix 3)
The method of manufacturing an electronic device according to appendix 1 or 2, wherein either one or both side surfaces of the first electronic element or the second electronic element are covered with the conductive material layer.
(Appendix 4)
Attaching one surface of the first electronic element and one surface of the second electronic element to the support member;
Forming a conductive material layer on the other surface of the first electronic element and forming a conductive material layer on the other surface of the second electronic element;
Covering the conductive material layer formed on the other surface of the first electronic element and the conductive material layer formed on the other surface of the second electronic element with a resin;
Removing the resin until the other surface of the first electronic element is exposed and a conductive material layer formed on the other surface of the second electronic element is exposed;
A metal plate is connected to the conductive material layer on the other surface of the exposed first electronic element and the other surface of the second electronic element, and the conductive material layer and the metal plate are electrically connected. And a process of
A method for manufacturing an electronic device, comprising:
(Appendix 5)
Attaching one surface of the first electronic element and one surface of the second electronic element to the support member;
Forming a conductive material layer on the other surface of the first electronic element and forming a conductive material layer on the other surface of the second electronic element;
A total thickness of the first electronic element and the conductive material layer formed on the other surface of the first electronic element; and the other surface of the second electronic element and the second electronic element. A step of making the combined thickness of the formed conductive material layers substantially uniform;
A method for manufacturing an electronic device, comprising:
(Appendix 6)
Removing the support member;
The electronic apparatus according to any one of appendices 1 to 5, further comprising a step of forming a rewiring that connects one surface of the first electronic element and one surface of the second electronic element. Manufacturing method.
(Appendix 7)
The method for manufacturing an electronic device according to any one of appendices 1 to 6, wherein the conductive material layer is formed of a material containing silver or gold.
(Appendix 8)
The conductive material layer is formed by supplying silver paste or gold paste to the other surface of the first electronic element and the other surface of the second electronic element, and sintering. 7. A method of manufacturing an electronic device according to any one of appendices 1 to 6,
(Appendix 9)
9. The method for manufacturing an electronic device according to any one of appendices 1 to 8, wherein the conductive material layer has a thickness of 15 μm to 0.5 mm.

10 第1のチップ
10a 表面
10b 裏面
10c 側面
20 第2のチップ
20a 表面
20b 裏面
21 貫通電極
30 支持部材
41 導電材料層
42 導電材料層
50 モールド樹脂
60 再配線
70 金属板
DESCRIPTION OF SYMBOLS 10 1st chip | tip 10a Front surface 10b Back surface 10c Side surface 20 2nd chip | tip 20a Front surface 20b Back surface 21 Through electrode 30 Support member 41 Conductive material layer 42 Conductive material layer 50 Mold resin 60 Rewiring 70 Metal plate

Claims (7)

支持部材に、第1の電子素子の一方の面及び第2の電子素子の一方の面を張り付ける工程と、
前記第1の電子素子の他方の面に導電材料層を形成し、前記第2の電子素子の他方の面に導電材料層を形成する工程と、
前記第1の電子素子の他方の面に形成された導電材料層及び前記第2の電子素子の他方の面に形成された導電材料層を樹脂により覆う工程と、
前記樹脂を前記第1の電子素子の他方の面に形成された導電材料層及び前記第2の電子素子の他方の面に形成された導電材料層が露出するまで除去する工程と、
露出している前記第1の電子素子の他方の面の導電材料層及び前記第2の電子素子の他方の面の導電材料層に金属板を接続し、前記導電材料層と前記金属板とを電気的に接続する工程と、
を有することを特徴とする電子装置の製造方法。
Attaching one surface of the first electronic element and one surface of the second electronic element to the support member;
Forming a conductive material layer on the other surface of the first electronic element and forming a conductive material layer on the other surface of the second electronic element;
Covering the conductive material layer formed on the other surface of the first electronic element and the conductive material layer formed on the other surface of the second electronic element with a resin;
Removing the resin until the conductive material layer formed on the other surface of the first electronic element and the conductive material layer formed on the other surface of the second electronic element are exposed;
A metal plate is connected to the exposed conductive material layer on the other surface of the first electronic element and the conductive material layer on the other surface of the second electronic element, and the conductive material layer and the metal plate are connected to each other. Electrically connecting, and
A method for manufacturing an electronic device, comprising:
前記樹脂を除去する工程の後、
露出している前記第1の電子素子の他方の面の導電材料層に凹部を形成する工程を有し、
前記金属板には、前記凹部に対応した形状の凸部が形成されており、
前記導電材料層に前記金属板を接合する際、前記凹部に前記凸部が入れられることを特徴とする請求項1に記載の電子装置の製造方法。
After the step of removing the resin,
Forming a recess in the conductive material layer on the other surface of the exposed first electronic element;
The metal plate is formed with a convex portion corresponding to the concave portion,
The method for manufacturing an electronic device according to claim 1, wherein when the metal plate is bonded to the conductive material layer, the convex portion is inserted into the concave portion.
前記第1の電子素子または前記第2の電子素子のいずれか一方または双方の側面は、前記導電材料層により覆われていることを特徴とする請求項1または2に記載の電子装置の製造方法。   3. The method of manufacturing an electronic device according to claim 1, wherein a side surface of one or both of the first electronic element and the second electronic element is covered with the conductive material layer. . 支持部材に、第1の電子素子の一方の面及び第2の電子素子の一方の面を張り付ける工程と、
前記第1の電子素子の他方の面に導電材料層を形成し、前記第2の電子素子の他方の面に導電材料層を形成する工程と、
前記第1の電子素子の他方の面に形成された導電材料層及び前記第2の電子素子の他方の面に形成された導電材料層を樹脂により覆う工程と、
前記樹脂を前記第1の電子素子の他方の面が露出するとともに、前記第2の電子素子の他方の面に形成された導電材料層が露出するまで除去する工程と、
露出している前記第1の電子素子の他方の面及び前記第2の電子素子の他方の面の導電材料層に金属板を接続し、前記導電材料層と前記金属板とを電気的に接続する工程と、
を有することを特徴とする電子装置の製造方法。
Attaching one surface of the first electronic element and one surface of the second electronic element to the support member;
Forming a conductive material layer on the other surface of the first electronic element and forming a conductive material layer on the other surface of the second electronic element;
Covering the conductive material layer formed on the other surface of the first electronic element and the conductive material layer formed on the other surface of the second electronic element with a resin;
Removing the resin until the other surface of the first electronic element is exposed and a conductive material layer formed on the other surface of the second electronic element is exposed;
A metal plate is connected to the conductive material layer on the other surface of the exposed first electronic element and the other surface of the second electronic element, and the conductive material layer and the metal plate are electrically connected. And a process of
A method for manufacturing an electronic device, comprising:
支持部材に、第1の電子素子の一方の面及び第2の電子素子の一方の面を張り付ける工程と、
前記第1の電子素子の他方の面に導電材料層を形成し、前記第2の電子素子の他方の面に導電材料層を形成する工程と、
前記第1の電子素子と前記第1の電子素子の他方の面に形成されている導電材料層とを合わせた厚さと、前記第2の電子素子と前記第2の電子素子の他方の面に形成されている導電材料層とを合わせた厚さとを略均一にする工程と、
を有することを特徴とする電子装置の製造方法。
Attaching one surface of the first electronic element and one surface of the second electronic element to the support member;
Forming a conductive material layer on the other surface of the first electronic element and forming a conductive material layer on the other surface of the second electronic element;
A total thickness of the first electronic element and the conductive material layer formed on the other surface of the first electronic element; and the other surface of the second electronic element and the second electronic element. A step of making the combined thickness of the formed conductive material layers substantially uniform;
A method for manufacturing an electronic device, comprising:
前記支持部材を除去する工程と、
前記第1の電子素子の一方の面と前記第2の電子素子の一方の面とを接続する再配線を形成する工程を有することを特徴とする請求項1から5のいずれかに記載の電子装置の製造方法。
Removing the support member;
6. The electron according to claim 1, further comprising a step of forming a rewiring that connects one surface of the first electronic element and one surface of the second electronic element. Device manufacturing method.
前記導電材料層は、銀または金を含む材料により形成されていることを特徴とする請求項1から6のいずれかに記載の電子装置の製造方法。   The method for manufacturing an electronic device according to claim 1, wherein the conductive material layer is made of a material containing silver or gold.
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