JP2017092275A - 半導体装置 - Google Patents

Abstract

【課題】多層配線構造におけるＭＩＭキャパシタの容量値のばらつきが小さいとともに、半導体基板上の他の回路要素との接続が容易な半導体装置を得る【解決手段】 ＭＩＭ領域８において、第２の配線層５はＭＩＭ構造の上部電極９、誘電体膜４はＭＩＭ構造の容量膜、第１の配線層２はＭＩＭ構造の下部電極１０を兼ねる。ＭＩＭ構造の上部電極９は、第１の開口部１１ａの内側に、開口部１１ａの端部から離間させて形成される。ＭＩＭ構造の上部電極９は、第２の開口部１２ａを介して、第３の配線層７により他の回路要素と接続される。ＭＩＭ構造の下部電極１０（第１の配線層２）は、第２の開口部１２ｂを介して、中継電極１３を中継して第３の配線層７により他の回路要素と接続される。【選択図】 図１

Description

この発明は、樹脂を用いた多層配線構造及びＭＩＭ構造を有する半導体装置に関する。

マイクロ波帯域等の高い周波数を増幅できる電界効果トランジスタ（ＭＥＳＦＥＴ）や高電子移動度トランジスタ（ＨＥＭＴ）を用いたＭＭＩＣ（モノリシックマイクロ波集積回路）の高性能化が進んでいる。ＭＭＩＣにはキャパシタとしてＭＩＭ構造（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）が用いられ、ＭＩＭキャパシタと半導体基板上の他の回路要素間が多層配線構造により接続される。（例えば、特許文献１乃至３参照）。

特開２００８−２８２９９７号公報（段落００２１〜００２６、図１０） 特開平９−９２７８６号公報（段落００１９、図１） 特開２００２−１１８２３３号公報（要約、図１）

従来のＭＩＭ構造では、特許文献１のように、層間絶縁層に開口部が設けられ、ＭＩＭ構造の上部電極が開口部とその周囲に形成され、層間絶縁層の開口部の寸法によりＭＩＭ構造の上部電極の面積が決まっていた。このため、層間絶縁層の加工ばらつきによりＭＩＭ構造の面積がばらつくと、ＭＩＭキャパシタとしての容量値がばらつくという問題があった。特に周波数が高いＭＭＩＣでは、容量値が小さいＭＩＭキャパシタを用いることが多く、面積のばらつきが容量値に与える影響が大きい。
これに対し、特許文献３のように、上部電極を開口部の端部から離間して形成することが考えられるが、層間絶縁層がある場合、他の回路要素との接続が難しいという問題があった。また、ＭＩＭキャパシタにトランジスタを隣接させる場合、段差部での耐湿性を維持することが難しいという問題があった。

この発明は上記の問題点を解消するためになされたもので、第１の目的は、多層配線構造におけるＭＩＭキャパシタの容量値のばらつきが小さいとともに、半導体基板上の他の回路要素との接続が容易な半導体装置を得ることを目的とする。

また、第２の目的は、多層配線構造におけるＭＩＭキャパシタの容量値のばらつきが小さいとともに、ＭＩＭキャパシタに隣接するトランジスタの耐湿性を維持できる半導体装置を得ることを目的とする。

この発明の半導体装置は、半導体基板と、半導体基板に形成されたＭＩＭキャパシタと回路要素とを備え、ＭＩＭキャパシタは、容量領域と下部電極取出し領域を有し、容量領域は、半導体基板に形成された第１の配線層と、第１の配線層を覆うように形成された第１の層間絶縁層と、第１の層間絶縁層に第１の配線層の一部が露出するように形成された第１の開口部と、第１の層間絶縁層と第１の開口部を覆うように形成された誘電体膜と、第１の開口部の内側に開口端部から離間させて誘電体膜と接して形成された第２の配線層と、誘電体膜と第２の配線層を覆うように形成された第２の層間絶縁層と、第２の層間絶縁層に第２の配線層の一部が露出するように形成された第２の開口部と、第２の開口部に第２の配線層と接して形成された第３の配線層と、を有し、下部電極取出し領域は、第１の開口部に隣接して配置され、第１の配線層、第１の層間絶縁層、誘電体膜、第２の配線層、第２の層間絶縁層、第３の配線層を容量領域と共有し、誘電体膜に開口部が設けられ、第１の配線層と第２の配線層とが接することを特徴とする。

この発明においては、ＭＩＭキャパシタの容量値のばらつきが小さいとともに、他の回路要素との接続が容易な半導体装置が得られる。

この発明の実施の形態１における半導体装置の断面図である。 この発明の実施の形態２および３における半導体装置の断面図である。 この発明の実施の形態４における半導体装置の断面図である。

本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１
図１は、この発明の実施の形態１における半導体装置を示す断面図である。図１において、１はＧａＡｓ、ＧａＮ等からなる半導体基板、２はＴｉ/Ａｕ、Ｎｉ/Ａｕ等からなる第１の配線層、３はポリイミド、エポキシ等の樹脂からなる第１の層間絶縁層、４はＳｉＮやＳｉＯ_２からなる誘電体膜、５はＴｉ/Ａｕ、Ｎｉ/Ａｕ等からなる第２の配線層、６はポリイミド、エポキシ等の樹脂からなる第２の層間絶縁層、７はＴｉ/Ａｕ、Ｎｉ/Ａｕ等からなる第３の配線層を示す。

８はＭＩＭ構造のＭＩＭ領域（容量領域）であり、ＭＩＭ領域８において、第２の配線層５はＭＩＭ構造の上部電極９、誘電体膜４はＭＩＭ構造の容量膜、第１の配線層２はＭＩＭ構造の下部電極１０を兼ねる。また、１１ａ、１１ｂは第１の開口部、１２ａ、１２ｂは第２の開口部、１３は中継電極であり、１４は下部電極取出し領域である。

ＭＩＭ構造の上部電極９は、第１の開口部１１ａの内側に、開口部１１ａの端部から離間させて形成される。
ＭＩＭ構造の上部電極９は、第２の開口部１２ａを介して、第３の配線層７により他の回路要素と接続される。ＭＩＭ構造の下部電極１０（第１の配線層２）は、第２の開口部１２ｂを介して、中継電極１３を中継して第３の配線層７により他の回路要素と接続される。

この実施の形態の半導体装置を製造するには、まず半導体基板１上にＭＩＭキャパシタの下部電極１０となる第１の配線層２を形成する。
次に第１の層間絶縁体層３となるポリイミドを全面に形成し、層間絶縁体層３を、所定のパタンを有するマスクを用いてエッチングし、第１の開口部１１ａ、１１ｂを形成する。
次にＭＩＭキャパシタの容量膜となる誘電体膜４を全面に形成し、所定のパタンを有するマスクを用い、第１の開口部１１ｂの中継電極１３を形成する領域にある誘電体膜４に開口を形成する。

続いて、全面にフォトレジストを形成し、所定のパタンを有するマスクを用い、ＭＩＭ構造の上部電極９、および中継電極１３を形成する領域のフォトレジストを除去した後、全面にＴｉ/Ａｕを真空蒸着により堆積する。Ｔｉ/Ａｕを堆積後、フォトレジストを溶解、洗浄すると同時に、フォトレジスト上のＴｉ/Ａｕを除去し、それ以外の領域のＴｉ/Ａｕを残すリフトオフ法により、上部電極９と中継電極１３を形成する。

この方法により、上部電極９は、第１の開口部１１ａの内側に、開口部１１ａの端部から離間させて形成することができる。

続いて、第２の層間絶縁体層６を全面に形成し、第２の層間絶縁体層６の厚みが所定の値になるまで第２の層間絶縁体層６をエッチバックして平坦化する。エッチバックした第２の層間絶縁体層６を、所定のパタンを有するマスクを用いてエッチングし、第２の開口部１２ａ、１２ｂを形成する。
次に全面にＴｉ/Ａｕをスパッタ法により堆積し、堆積後、所定のパタンを有するマスクを用いてイオンミリング等によりＴｉ/Ａｕの不要部分を除去し、第３の配線層７を形成し、図１の半導体装置を製造する。

本実施の形態によれば、ＭＩＭ構造の上部電極９を、第１の層間絶縁体層３の第１の開口部１１ａの内側に、第１の開口部１１ａの端部から離間させて形成するので、ＭＩＭ構造の上部電極９の電極のサイズが層間絶縁体層３の開口サイズ及び形状の影響を受けず、容量値のばらつきが低減できる。これにより、特性が均一なＭＭＩＣが実現できる。
また、ＭＩＭ構造の上部電極９と第３の配線層７とを直接接続し、ＭＩＭ構造の下部電極１０と第３の配線層７とを中継電極１３を介して接続したので、半導体基板上の他の回路要素との接続が容易である。

上記の例では、リフトオフ法を用いたが、第１の開口部１１ａを開口後、全面にＴｉ/Ａｕをスパッタ等により堆積し、リフトオフ法でなく、エッチングやイオンミリングにより上部電極９を形成することもできる。この場合、第１の開口部１１ａより小さい大きさを有するマスクを用いるため、上部電極９の形成領域より外側にある誘電体膜４がオーバーエッチングされたり、ダメージが与えられたりする可能性がある。
リフトオフ法を用いると誘電体膜４のオーバーエッチングやダメージの懸念がなく、信頼性の高いＭＩＭキャパシタが得られる効果がある。

第１の層間絶縁体層３に用いられるポリイミドなどの樹脂膜の加工は、一般的にＲＩＥを用いておこない、横方向にもエッチングが広がる。このためマスク設計寸法より開口部が大きくなるだけでなく、樹脂膜の膜厚やエッチングのプロセスばらつきにより開口部の大きさがばらつく。また樹脂開口部の形状が、逆テーパー形状やエッチング残りのため不安定となることがあり、ＭＩＭキャパシタの耐圧低下を招くことがある。本願ではこのような問題も生じない。

実施の形態２
図２は、実施の形態２に係る半導体装置を示す断面図である。図２において、２０はＭＩＭ領域８に隣接して配置されたＭＥＳＦＥＴ、２１はＭＥＳＦＥＴ ２０のゲート電極、２２はＭＥＳＦＥＴ ２０のドレイン電極（またはソース電極）、２３はＭＥＳＦＥＴ ２０のソース電極（またはドレイン電極）である。ドレイン電極２２は、第１の配線層を兼用し、ＭＩＭキャパシタの下部電極１０と電気的に接続している。
２４は誘電体膜であり、原子層堆積装置（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって作製したＡＬＤ膜を用いる。原子層堆積装置は、原子層を一層ずつ堆積する成膜装置であり、段差被覆性の高い膜を得ることができる。原子層ＡＬＤ膜としては、実施の形態１で例示したＳｉＮやＳｉＯ_２の他、Ｔａ_２Ｏ_５などを用いることができる。上記ではＭＥＳＦＥＴの例を示したが、ＨＥＭＴなど他のトランジスタを用いることができる。その他は、実施の形態１と同一または相当する構成要素である。

実施の形態２では、ＡＬＤ膜を用いた耐湿性の高い誘電体膜２４によりＭＥＳＦＥＴ２０の周囲を覆うので、ＭＥＳＦＥＴ２０の耐湿性が向上する。
外部から水分の浸入があった場合、層間絶縁体層３、６は水分を透過しやすいため、ＭＥＳＦＥＴ２０まで水分が到達し、トランジスタの劣化が生じる可能性があるが、耐湿性の高い誘電体膜２４により水分の浸入を抑制することができる。特に、カバレッジが良好で高耐湿であるＡＬＤ膜を適用することにより、第１の開口部１１ａとの境界等の段差部分からの水分の浸入を抑制することができ、トランジスタの耐湿性が向上する。

実施の形態３
実施の形態３では、誘電体膜２４をＡＬＤ膜からなる下層誘電体膜と、プラズマＣＶＤにより形成したプラズマＣＶＤ膜からなる上層保護膜との２層構造の膜とする。その他は実施の形態２と同じである。
この実施の形態では、下層誘電体膜をＴａ_２Ｏ_５、上層保護膜をＳｉＮとした。ＡＬＤ膜とプラズマＣＶＤ膜の上下の関係は反転しても良い。

ＡＬＤ膜は、膜種や膜質によりリーク電流が生じることがある。一方、プラズマＣＶＤ膜、特にＳｉＮ膜はリーク電流が非常に小さく、電気特性が良好なＭＩＭが得られる。ＡＬＤ膜とプラズマＣＶＤ膜の２層構造とすることで、ＭＩＭキャパシタのリーク電流を抑制し、かつトランジスタの耐湿性を確保することができる。

実施の形態４
図３は、実施の形態３に係る半導体装置を示す断面図である。図３において、３１は、ＭＥＳＦＥＴの周囲を覆う保護膜２４の段差部を覆うように形成された段差保護膜である。段差保護膜３１は、上部電極９と同様、第２の配線層５として形成される。その他は実施の形態２と同じである。

この実施の形態では、ＭＥＳＦＥＴ２０の周囲を覆う誘電体膜２４の段差部分における誘電体膜２４のカバレッジが向上する。
外部から水分の浸入があった場合、第１の開口部１１ａとの境界等の段差部分から水分が浸入しＭＥＳＦＥＴ２０が劣化する可能性があるが、段差保護膜３１により水分の浸入を抑制することができ、トランジスタの耐湿性が向上する。
上記の例では、誘電体膜２４としてＡＬＤ膜を用いたが、プラズマＣＶＤ膜など他の膜を用いた場合に、段差部分の耐湿性向上のために適用することもできる。

１ 半導体基板
２ 第１の配線層
３ 第１の層間絶縁層
４ 誘電体膜
５ 第２の配線層
６ 第２の層間絶縁層
７ 第３の配線層
８ ＭＩＭ領域
９ 上部電極
１０ 下部電極
１１ａ、１１ｂ 第１の開口部
１２ａ、１２ｂ 第２の開口部
１３ 中継電極
１４ 下部電極取出し領域
２０ ＭＥＳＦＥＴ
２１ ゲート電極
２２ ドレイン電極
２３ ソース電極
３１ 段差保護膜

Claims (4)

1. 半導体基板と、
   前記半導体基板に形成されたＭＩＭキャパシタと回路要素とを備え、
   前記ＭＩＭキャパシタは、容量領域と下部電極取出し領域を有し、
   前記容量領域は、前記半導体基板に形成された第１の配線層と、
   前記第１の配線層を覆うように形成された第１の層間絶縁層と、
   前記第１の層間絶縁層に、前記第１の配線層の一部が露出するように形成された第１の開口部と、
   前記第１の層間絶縁層と前記第１の開口部を覆うように形成された誘電体膜と、
   前記第１の開口部の内側に、開口端部から離間させて前記誘電体膜と接して形成された第２の配線層と、
   前記誘電体膜と前記第２の配線層を覆うように形成された第２の層間絶縁層と、
   前記第２の層間絶縁層に、前記第２の配線層の一部が露出するように形成された第２の開口部と、
   前記第２の開口部に前記第２の配線層と接して形成された第３の配線層と、を有し、
   前記下部電極取出し領域は、前記第１の開口部に隣接して配置され、
   前記第１の配線層、前記第１の層間絶縁層、前記誘電体膜、前記第２の配線層、前記第２の層間絶縁層、前記第３の配線層を前記容量領域と共有し、
   前記誘電体膜に開口部が設けられ、前記第１の配線層と前記第２の配線層とが接し、
   前記回路要素は、前記第３の配線層と接続される
   ことを特徴とする半導体装置。
2. 半導体基板と、
   前記半導体基板に形成されたＭＩＭキャパシタとトランジスタとを備え、
   前記ＭＩＭキャパシタは、前記半導体基板に形成された第１の配線層と、
   前記第１の配線層を覆うように形成された第１の層間絶縁層と、
   前記第１の層間絶縁層に、前記第１の配線層の一部が露出するように形成された第１の開口部と、
   前記第１の層間絶縁層と前記第１の開口部を覆うように形成された誘電体膜と、
   前記前記第１の開口部の内側に、開口端部から離間させて前記誘電体膜と接して形成された第２の配線層と、
   前記誘電体膜と前記第２の配線層を覆うように形成された第２の層間絶縁層と、
   前記第２の層間絶縁層に、前記第２の配線層の一部が露出するように形成された第２の開口部と、
   前記第２の開口部に前記第２の配線層と接して形成された第３の配線層と、を有し、
   前記トランジスタは、前記第１の開口部に隣接して配置され、
   前記トランジスタの上部と側面部は、前記第１の層間絶縁層、前記誘電体膜、および前記第２の層間絶縁層により、順に取囲んで覆われ、
   前記トランジスタのドレイン電極とソース電極は、前記第１の配線層を共有し、
   前記誘電体膜が、原子層が順に堆積されたＡＬＤ膜であることを特徴とする半導体装置。
3. 前記誘電体膜が、さらにプラズマＣＶＤ膜からなる誘電体膜を含むことを特徴とする請求項２に記載の半導体装置。
4. 前記トランジスタの上部と側面部を順に取囲んで覆う前記誘電体膜の段差部に、前記段差部を覆うように前記第２の配線層が形成されることを特徴とする請求項２に記載の半導体装置。

Images