JP2017092110A - 電子部品 - Google Patents

Abstract

【課題】チップ部品と実装基板との間の空間にモールド樹脂を良好に封入することができ、チップ部品の腐食および実装基板の腐食を良好に回避できる電子部品を提供する。【解決手段】電子部品１は、実装基板の一例としてのインターポーザ２と、チップ部品２０とを含む。インターポーザ２には、第１配線膜１１および第２配線膜１２が設けられている。チップ部品２０は、第１接続用電極４１および第２接続用電極４２を介して第１配線膜１１および第２配線膜１２に電気的および機械的に接合されている。第１接続用電極４１および第２接続用電極４２は、第１配線膜１１および第２配線膜１２からチップ部品２０に向かって立設された脚状を成しており、インターポーザ２から浮かせた状態で、チップ部品２０を第１配線膜１１および第２配線膜１２に接合させている。【選択図】図３

Description

本発明は、電子部品に関する。

一般的に、プリント配線基板には、抵抗、コンデンサ、コイル、ダイオード（トランジスタを含む）等の単一機能素子からなるチップ部品や、単一機能素子が複雑に組み合わされた複合機能素子からなるチップ部品が実装される。プリント配線基板の配線レイアウトは、チップ部品の電極ピッチに基づいて設定されるのが通常であるが、配線レイアウトの都合上、プリント配線基板の配線ピッチをチップ部品の電極ピッチよりも大きく設定せざるを得ない場合がある。この場合、チップ部品は、インターポーザと称されるピッチ変換のための実装基板を介してプリント配線基板に実装される。

このような構成の一例が、特許文献１に開示されている。特許文献１には、パッドが形成された実装基板と、金属バンプを備え、当該金属バンプが実装基板のパッドに埋め込まれることによって実装基板に実装されたチップ部品と、チップ部品を封止するためのモールド樹脂とを備えた半導体パッケージが開示されている。

特開平７−７４１９４号公報 特開２００９−２６０２５５号公報

特許文献１に係る半導体パッケージでは、実装基板のパッドに金属バンプが埋め込まれることにより、チップ部品が実装基板に実装されているため、チップ部品と実装基板との間の空間が微小となる。そのため、チップ部品と実装基板との間の空間へのモールド樹脂の封入が不十分になり、当該空間内にボイド（空孔）が形成される虞がある。空間内にボイドが形成されると、当該ボイド内に水分が貯留されて、チップ部品が腐食したり、実装基板が腐食したりするという課題がある。

ところで、チップ部品と実装基板との間の空間にモールド樹脂を流し込む一つの手法として、毛細管現象を利用したアンダーフィルが知られている（たとえば特許文献２参照）。しかし、チップ部品と実装基板との間の空間が微小である場合には、やはり、ボイドの発生を良好に回避するには至らない。
そこで、本発明は、チップ部品と実装基板との間の空間にモールド樹脂を良好に封入することができ、チップ部品の腐食および実装基板の腐食を良好に回避できる電子部品を提供することを目的とする。

本発明の電子部品は、配線膜が設けられた実装基板と、前記配線膜に電気的および機械的に接合されたチップ部品と、前記チップ部品を前記実装基板から浮かせた状態で前記配線膜に接合させるように前記配線膜と前記チップ部品との間に介在され、前記配線膜から前記チップ部品に向かって立設された脚状を成す接続用電極とを含む。

上記電子部品によれば、接続用電極によって、チップ部品を実装基板から浮かせた状態で配線膜に接合させることができるから、チップ部品と実装基板との間に、モールド樹脂を十分に行き渡らせることができる程度の空間を確保することができる。これにより、チップ部品と実装基板との間の空間にモールド樹脂を良好に封入することができ、チップ部品と実装基板との間にボイド（空孔）が形成されるのを抑制できる。その結果、ボイド内に水分が貯留されるという問題を解消できるので、チップ部品の腐食および実装基板の腐食を良好に回避できる。

図１は、本発明の一実施形態に係る電子部品を示す平面図である。 図２は、図１に示すII-II線に沿う縦断面図である。 図３は、図２に示す破線IIIで囲んだ部分の拡大断面図である。 図４は、図２に示す破線IVで囲んだ部分の拡大断面図である。 図５は、図４に示す端子電極の更なる拡大断面図である。 図６は、図１に示す電子部品の製造方法の一例を示すフローチャートである。 図７Ａは、図３に対応する部分の拡大断面図であって、図６に示す製造方法の一製造工程を示す図である。 図７Ｂは、図７Ａの次の工程を示す断面図である。 図７Ｃは、図７Ｂの次の工程を示す断面図である。 図７Ｄは、図７Ｃの次の工程を示す断面図である。 図７Ｅは、図７Ｄの次の工程を示す断面図である。 図７Ｆは、図７Ｄの次の工程を示す断面図である。 図８Ａは、図４に対応する部分の拡大断面図であって、図６に示す製造方法の一製造工程を示す図である。 図８Ｂは、図８Ａの次の工程を示す断面図である。 図８Ｃは、図８Ｂの次の工程を示す断面図である。 図８Ｄは、図８Ｃの次の工程を示す断面図である。 図８Ｅは、図８Ｄの次の工程を示す断面図である。 図８Ｆは、図８Ｅの次の工程を示す断面図である。

以下では、本発明の実施形態に係る形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る電子部品１を示す平面図である。図２は、図１に示すII-II線に沿う縦断面図である。
電子部品１は、本発明の実装基板の一例としてのシリコン製のインターポーザ２を含む。なお、シリコン製に代えて、エポキシ樹脂やアクリル樹脂等の有機系のインターポーザ２が採用されてもよいし、ガラス（ＳｉＯ_２）等の無機系のインターポーザ２が採用されてもよい。インターポーザ２は、平面視長方形状に形成されており、一対の主面２ａ，２ｂと、一対の主面２ａ，２ｂを接続する４つの側面２ｃとを有している。インターポーザ２の一方の主面２ａの中央部には、他方の主面２ｂに向かって一段窪んだ平面視四角形状の凹部３が形成されている。一方、インターポーザ２の他方の主面２ｂは、平坦面を成している。

インターポーザ２の一方の主面２ａには、凹部３によって、平面視四角形状の低域部４と、低域部４よりも上方に盛り上がった平面視四角環状の高域部５とが設定されている。高域部５には、低域部４を挟み込むようにインターポーザ２の長手方向両端部に平面視長方形状に設定された一対の第１領域５ａおよび第２領域５ｂが含まれる。低域部４および高域部５は、互いに平行な表面を有しており、これら低域部４と高域部５との間には、低域部４および高域部５を接続する接続部６が設けられている。凹部３は、断面視において、高域部５から低域部４に向かうに従って開口幅が徐々に狭まるテーパ状に形成されており、これにより、接続部６が傾斜面とされている。

インターポーザ２の一方の主面２ａ上には、たとえばアルミニウムを含む複数の配線膜１０が形成されている。複数の配線膜１０には、一対の第１配線膜１１および第２配線膜１２が含まれる。
第１配線膜１１は、低域部４から高域部５の第１領域５ａに向けて延びるように設けられている。第１配線膜１１は、低域部４に設けられた第１パッド部１１ａと、高域部５の第１領域５ａに設けられた第２パッド部１１ｂと、接続部６上を延び、第１パッド部１１ａおよび第２パッド部１１ｂを接続する接続部１１ｃとを一体的に含む。第１パッド部１１ａは、本実施形態では、インターポーザ２の短手方向に延びる平面視長方形状に形成されている。第２パッド部１１ｂは、本実施形態では、インターポーザ２の短手方向に延びる平面視長方形状に形成されている。

第２配線膜１２は、低域部４から高域部５の第２領域５ｂに向けて延びるように設けられている。第２配線膜１２は、低域部４に設けられた第１パッド部１２ａと、高域部５の第２領域５ｂに設けられた第２パッド部１２ｂと、接続部６上を延び、第１パッド部１２ａおよび第２パッド部１２ｂを接続する接続部１２ｃとを一体的に含む。第１パッド部１２ａは、本実施形態では、インターポーザ２の短手方向に延びる平面視長方形状に形成されている。第２パッド部１２ｂは、本実施形態では、インターポーザ２の短手方向に延びる平面視長方形状に形成されている。

インターポーザ２において、低域部４の表面には、第１配線膜１１の第１パッド部１１ａおよび第２配線膜１２の第１パッド部１２ａによって、チップ部品２０が実装されるチップ部品実装領域２１が設定されている。また、インターポーザ２において、高域部５の第１領域５ａおよび第２領域５ｂの表面には、第１配線膜１１の第２パッド部１１ｂおよび第２配線膜１２の第２パッド部１２ｂによって、複数の端子電極２６が配置される電極配置領域２７が設定されている。

チップ部品実装領域２１に実装されるチップ部品２０は、略直方体のチップ本体２２を含む。チップ本体２２は、一対の主面２２ａ，２２ｂと、一対の主面２２ａ，２２ｂを接続する４つの側面２２ｃとを含む。チップ本体２２の一方の主面２２ｂは、チップ部品２０がインターポーザ２に実装される際に、当該インターポーザ２に対向する実装面（以下、「実装面２２ｂ」という。）とされている。

チップ本体２２は、セラミック等の絶縁材料により形成されていてもよいし、シリコン等の半導体材料により形成されていてもよい。したがって、チップ部品２０の実装面２２ｂは、チップ本体２２を構成する絶縁材料や半導体材料により形成されていてもよい。なお、チップ部品２０の実装面２２ｂは、チップ本体２２の一方の主面２２ｂが絶縁膜や樹脂膜により被覆されることによって、絶縁膜の一部または樹脂膜の一部により形成されていてもよい。

チップ部品２０は、抵抗、コンデンサ、コイル、ダイオード（トランジスタを含む）等の単一機能素子によって構成されるディスクリート部品であってもよい。また、チップ部品２０は、抵抗、コンデンサ、コイル、ダイオード（トランジスタを含む）等の単一機能素子が複雑に組み合わされた複合機能素子、たとえば集積回路によって構成されるＣＰＵチップ、メモリチップ等であってもよい。

チップ本体２２の長手方向両端部には、本発明の実装用電極部の一例としての複数のバンプ電極２３が形成されている。本実施形態では、複数のバンプ電極２３には、一対の第１バンプ電極２４および第２バンプ電極２５が含まれる。チップ部品２０は、第１バンプ電極２４が第１配線膜１１に機械的および電気的に接合され、第２バンプ電極２５が第２配線膜１２に機械的および電気的に接合されることによって、インターポーザ２にフェースダウン実装されている。なお、複数のバンプ電極２３は、チップ部品２０の実装面２２ｂ側から順に積層されたＡｕ膜、Ｐｄ膜およびＮｉ膜を含む積層構造を有していてもよい。

電極配置領域２７に配置される複数の端子電極２６には、一対の第１端子電極２８および第２端子電極２９が含まれる。第１端子電極２８は、ブロック状、ピラー状または柱状を成しており、第１配線膜１１の第２パッド部１１ｂに電気的および機械的に接合されている。第１端子電極２８は、第１配線膜１１の第２パッド部１１ｂに接合された一端面２８ａと、一端面２８ａの反対側に位置し、外部との接続に用いられる他端面２８ｂと、一端面２８ａおよび他端面２８ｂの各周縁部を接続する側面２８ｃとを有している。

一方、第２端子電極２９は、ブロック状、ピラー状または柱状を成しており、第２配線膜１２の第２パッド部１２ｂに電気的および機械的に接合されている。第２端子電極２９は、第２配線膜１２の第２パッド部１２ｂに接合された一端面２９ａと、一端面２９ａの反対側に位置し、外部との接続に用いられる他端面２９ｂと、一端面２９ａおよび他端面２９ｂの各周縁部を接続する側面２９ｃとを有している。

そして、インターポーザ２の一方の主面２ａ上には、第１端子電極２８の他端面２８ｂおよび第２端子電極２９の他端面２９ｂを露出させるようにモールド樹脂３０が形成されている。モールド樹脂３０の表面は、インターポーザ２の他方の主面２ｂと平行を成すように平坦面とされている。これに加えて、モールド樹脂３０の表面は、第１端子電極２８の他端面２８ｂおよび第２端子電極２９の他端面２９ｂに対して面一とされている。また、モールド樹脂３０の側面は、インターポーザ２の側面２ｃに対して面一とされている。

そして、モールド樹脂３０上には、第１端子電極２８の他端面２８ｂを被覆する第１導電性接合材膜３１と、第２端子電極２９の他端面２９ｂを被覆する第２導電性接合材膜３２とが形成されている。第１導電性接合材膜３１および第２導電性接合材膜３２は、たとえば、Ｓｎを含む半田膜である。
図３は、図２に示す破線IIIで囲んだ部分の拡大断面図である。

図３を参照して、本発明の一つの特徴は、チップ部品２０の第１バンプ電極２４と第１配線膜１１（第１パッド部１１ａ）との間に第１接続用電極４１が介在されており、チップ部品２０の第２バンプ電極２５と第２配線膜１２（第１パッド部１２ａ）との間に第２接続用電極４２が介在されている点である。第１接続用電極４１および第２接続用電極４２は、いずれも、第１配線膜１１および第２配線膜１２からチップ部品２０に向かって立設された脚状を成しており、チップ部品２０をインターポーザ２から浮かせた状態で第１配線膜１１および第２配線膜１２に接合させている。

本発明は、第１接続用電極４１および第２接続用電極４２を設けることにより、モールド樹脂３０によるチップ部品２０の封止を良好なものとし、チップ部品２０の腐食およびインターポーザ２の腐食を抑制しようとするものである。
より詳細には、第１接続用電極４１は、ブロック状、ピラー状または柱状を成しており、第１配線膜１１の第１パッド部１１ａに接するように当該第１パッド部１１ａ上に形成されている。一方、第２接続用電極４２は、第１接続用電極４１と同一の形状を成しており、第２配線膜１２の第１パッド部１２ａに接するように当該第１パッド部１２ａ上に形成されている。

第１接続用電極４１および第２接続用電極４２は、図３の断面視において、いずれも、高さＴと幅Ｗとの比で定義されるアスペクト比Ｒ（＝Ｔ／Ｗ）が１以下（Ｒ≦１）となるように形成されていることが好ましい。アスペクト比Ｒが１以下（Ｒ≦１）とされることにより、第１接続用電極４１および第２接続用電極４２をバランスよく、第１配線膜１１の第１パッド部１１ａ上および第２配線膜１２の第１パッド部１２ａ上に形成できる。

第１接続用電極４１は、第１導電性接合材層４３を介して、チップ部品２０の第１バンプ電極２４に機械的および電気的に接合されている。第１導電性接合材層４３は、たとえばＳｎ−Ｓｂ合金を含む半田層である。この構成において、第１接続用電極４１は、本体部４４と、本体部４４と第１導電性接合材層４３との間に介在するバリア層４５とを含む。本体部４４は、たとえばＣｕめっき層からなる。一方、バリア層４５は、たとえばＮｉめっき層からなり、第１導電性接合材層４３の接合材料が本体部４４に拡散するのを抑制する。

同様に、第２接続用電極４２は、第２導電性接合材層４６を介して、チップ部品２０の第２バンプ電極２５に機械的および電気的に接合されている。第２導電性接合材層４６は、たとえばＳｎ−Ｓｂ合金を含む半田層である。この構成において、第２接続用電極４２は、本体部４７と、本体部４７と第２導電性接合材層４６との間に介在するバリア層４８とを含む。本体部４７は、たとえばＣｕめっき層からなる。一方、バリア層４８は、たとえばＮｉめっき層からなり、第２導電性接合材層４６の接合材料が本体部４７に拡散するのを抑制する。

なお、チップ部品２０の第１バンプ電極２４および第２バンプ電極２５は、いずれも、チップ本体２２の実装面２２ｂからインターポーザ２側に向けて突出するように設けられている。したがって、第１バンプ電極２４と第２導電性接合材層４６との接合部、および、第２バンプ電極２５と第２導電性接合材層４６との接合部は、いずれも、チップ部品２０の実装面２２ｂよりもインターポーザ２側に位置している。

このようにして、第１接続用電極４１および第２接続用電極４２は、チップ部品２０がモールド樹脂３０によって封止される際に、チップ部品２０とインターポーザ２との間の空間Ｓがモールド樹脂３０によって満たされる高さで、チップ部品２０をインターポーザ２に接合させている。モールド樹脂３０は、チップ部品２０とインターポーザ２との間の空間Ｓにおいて、チップ部品２０の実装面２２ｂおよびインターポーザ２の一方の主面２ａ全域を被覆している。加えて、モールド樹脂３０は、前記空間Ｓにおいて、第１バンプ電極２４、第１接続用電極４１および第１導電性接合材層４３によって形成される第１電極柱５１の側部５１ａ全域を被覆し、かつ、第２バンプ電極２５、第２接続用電極４２および第２導電性接合材層４６によって形成される第２電極柱５２の側部５２ａ全域を被覆している。

このように、本発明では、第１接続用電極４１および第２接続用電極４２により、チップ部品２０とインターポーザ２との間に、モールド樹脂３０を十分に行き渡らせることができる程度の空間Ｓを確保することができる。これにより、チップ部品２０とインターポーザ２との間の空間Ｓにモールド樹脂３０を良好に封入することができ、チップ部品２０とインターポーザ２との間にボイド（空孔）が形成されるのを抑制できる。その結果、ボイド内に水分が貯留されるという問題を解消できるので、チップ部品２０の腐食およびインターポーザ２の腐食を良好に回避できる。

とりわけ、本発明では、モールド樹脂３０が、第１電極柱５１の側部５１ａ全域および第２電極柱５２の側部５２ａ全域を被覆しているから、それら電極材料の腐食を良好に回避できる。その結果、第１電極柱５１および第２電極柱５２の電気的特性が低下するのを効果的に回避できる。
図４は、図２に示す破線IVで囲んだ部分の拡大断面図である。図５は、図４に示す端子電極２６の更なる拡大断面図である。なお、第１端子電極２８側の構成は、第２端子電極２９側の構成とほぼ同様であるので、図４および図５では、第２端子電極２９側の構成のみを示している。

図４および図５を参照して、本発明のもう一つの特徴は、第１端子電極２８の側面２８ｃおよび第２端子電極２９の側面２９ｃが粗面化されていることである。本発明は、第１端子電極２８の側面２８ｃおよび第２端子電極２９の側面２９ｃを粗面化することによって、第１端子電極２８および第２端子電極２９と、これら第１端子電極２８、第２端子電極２９の周囲に充填されたモールド樹脂３０との結合力、つまり密着性およびアンカー効果を高め、それによって、モールド樹脂３０から第１端子電極２８および第２端子電極２９が脱落（抜け落ち）するのを抑制しようとするものである。

第１端子電極２８の側面２８ｃおよび第２端子電極２９の側面２９ｃは、その全周に亘って粗面化されることにより形成された第１凹凸面６０を含む。図５を参照して、各第１凹凸面６０の凹面部内には、当該第１凹凸面６０の凹凸よりもさらに微細な凹凸からなる第２凹凸面６１が形成されている。すなわち、各側面２８ｃ、２９ｃの粗面化は、相対的に大きな凹凸と、相対的に小さな凹凸との組み合わせによって、モールド樹脂３０との結合力の高い凹凸が用いられている。

この構成において、モールド樹脂３０は、各第１凹凸面６０により形成される凹面部内に入り込み、さらに、当該凹面部に形成された第２凹凸面６１に接している。これにより、第１端子電極２８および第２端子電極２９が、モールド樹脂３０から脱落（抜け落ち）するのが抑制されている。
以上、本実施形態では、チップ部品２０とインターポーザ２との間の空間Ｓにモールド樹脂３０を良好に封入することができ、チップ部品２０の腐食およびインターポーザ２の腐食を良好に回避できる電子部品１を提供できる。また、本実施形態では、モールド樹脂３０から第１端子電極２８および第２端子電極２９が脱落（抜け落ち）するのを抑制できる電子部品１を提供できる。

図６は、図１に示す電子部品１の製造方法の一例を示すフローチャートである。図７Ａ〜図７Ｆは、図３に対応する部分の拡大断面図であって、図６に示す製造方法の一製造工程を示す図である。図８Ａ〜図８Ｆは、図４に対応する部分の拡大断面図であって、図６に示す製造方法の一製造工程を示す図である。
以下では、図６、図７Ａ〜図７Ｆおよび図８Ａ〜図８Ｆを適宜参照して、電子部品１の製造方法について説明する。

電子部品１を製造するにあたり、まず、図７Ａを参照して、一方の主面２ａ側に凹部３（図１等も併せて参照）が形成されたシリコン製のインターポーザ２が準備される（ステップＳ１）。次に、たとえばスパッタ法により、インターポーザ２の一方の主面２ａ全域を被覆するアルミニウム膜７１が形成される（ステップＳ２）。次に、アルミニウム膜７１が選択的にパターニングされて、第１配線膜１１および第２配線膜１２が形成される。

次に、図７Ｂを参照して、たとえばスパッタ法により、第１配線膜１１の第１パッド部１１ａおよび第２配線膜１２の第１パッド部１２ａを被覆するようにインターポーザ２の一方の主面２ａ側にＣｕが堆積される（ステップＳ３）。これにより、第１配線膜１１の第１パッド部１１ａおよび第２配線膜１２の第１パッド部１１ａを被覆するＣｕシード膜７２が形成される。

次に、図７Ｃを参照して、第１レジストマスク７３が、インターポーザ２の一方の主面２ａ全域を被覆するように形成される（ステップＳ４）。次に、第１接続用電極４１および第２接続用電極４２を形成すべき領域を露出させるように第１レジストマスク７３が露光および現像される。これにより、第１レジストマスク７３に一対の開口７４，７５が形成される。

次に、たとえば電界めっきにより、一対の開口７４，７５から露出するＣｕシード膜７２上にＣｕがめっき成長させられる（ステップＳ５）。この工程において、Ｃｕの成長面が一対の開口７４，７５の深さ方向途中部に位置する深さまで、Ｃｕがめっき成長させられる。これにより、第１接続用電極４１の本体部４４および第２接続用電極４２の本体部４７が形成される。また、この工程において、第１接続用電極４１の本体部４４および第２接続用電極４２の本体部４７は、Ｃｕシード膜７２と一体的に形成される。

次に、図７Ｄを参照して、たとえば電界めっきにより、一対の開口７４，７５から露出する本体部４４上にＮｉがめっき成長させられる（ステップＳ６）。この工程において、Ｎｉの成長面が、第１レジストマスク７３の表面よりも若干インターポーザ２側に位置する深さまで、Ｎｉがめっき成長させられる。これにより、バリア層４５が形成される。
次に、たとえば電界めっきにより、一対の開口７４，７５から露出するバリア層４５上にＳｎ−Ｓｂ合金がめっき成長させられる（ステップＳ７）。この工程において、Ｓｎ−Ｓｂ合金の成長面が、第１レジストマスク７３の表面よりも上方に突出する位置まで、Ｓｎ−Ｓｂ合金がめっき成長させられる。これにより、第１導電性接合材層４３および第２導電性接合材層４６が形成される。

次に、図７Ｅを参照して、たとえばエッチングにより、第１レジストマスク７３が除去され、続いて、エッチングによりＣｕシード膜７２の不要な部分が除去される（ステップＳ８）。これにより、第１接続用電極４１が第１配線膜１１上に形成され、第２接続用電極４２が第２配線膜１２上に形成される。
次に、図８Ａを参照して、たとえばスパッタ法により、第１配線膜１１の第２パッド部１１ｂおよび第２配線膜１２の第２パッド部１２ｂを被覆するようにインターポーザ２の一方の主面２ａ側にＣｕが堆積される。これにより、第１配線膜１１の第２パッド部１１ｂおよび第２配線膜１２の第２パッド部１２ｂを被覆するＣｕシード膜７６が、インターポーザ２の一方の主面２ａ上に形成される（ステップＳ９）。

次に、図８Ｂを参照して、第２レジストマスク７７が、インターポーザ２の一方の主面２ａ全域を被覆するように形成される（ステップＳ１０）。次に、第１端子電極２８および第２端子電極２９を形成すべき領域を露出させるように第２レジストマスク７７が露光および現像される。これにより、第２レジストマスク７７に一対の開口７８が形成される。

次に、たとえば電界めっきにより、一対の開口７８から露出するＣｕシード膜７６上にＣｕがめっき成長させられる（ステップＳ１１）。この工程において、Ｃｕの成長面が一対の開口７８の深さ方向途中部に位置する深さまで、Ｃｕがめっき成長させられる。これにより、第１端子電極２８および第２端子電極２９が形成される。この工程において、第１端子電極２８および第２端子電極２９は、Ｃｕシード膜７６と一体的に形成される。

次に、図８Ｃを参照して、たとえばエッチングにより、第２レジストマスク７７が除去され、続いて、エッチングによりＣｕシード膜７６の不要な部分が除去される（ステップＳ１２）。
次に、図８Ｄを参照して、第１端子電極２８の側面２８ｃおよび第２端子電極２９の側面２９ｃに粗面化処理が施される（ステップＳ１３）。粗面化処理工程としては、下記（１）〜（３）のいずれかの工程を挙げることができる。

（１）第１端子電極２８の側面２８ｃおよび第２端子電極２９の側面２９ｃをウェットエッチングまたはプラズマエッチングすることにより、各側面２８ｃ，２９ｃに粗面化処理を施す工程。
（２）粗化処理液（たとえば、アトテックジャパン（株）社製の「モールドプレップＬＦ」）を用いて、第１端子電極２８および第２端子電極２９を構成するＣｕの結晶粒界に沿って第１端子電極２８の側面２８ｃおよび第２端子電極２９の側面２９ｃをエッチングすることにより、各側面２８ｃ，２９ｃに粗面化処理を施す工程。

（３）上記（１）を実行した後、上記（２）を実行することにより、第１端子電極２８の側面２８ｃおよび第２端子電極２９の側面２９ｃに粗面化処理を施す工程。
上記（１）〜（３）の工程のうち、とりわけ上記（２）または（３）の工程を実行することにより、第１端子電極２８の側面２８ｃおよび第２端子電極２９の側面２９ｃに、第１凹凸面６０および第２凹凸面６１を良好に形成できる。

次に、図７Ｆを参照して、チップ部品２０が、第１接続用電極４１および第２接続用電極４２に接合される（ステップＳ１４）。この工程において、チップ部品２０は、第１バンプ電極２４が第１配線膜１１に機械的および電気的に接合され、第２バンプ電極２５が第２配線膜１２に機械的および電気的に接合されることによって、インターポーザ２にフェースダウン実装される。この工程において、第１接続用電極４１および第２接続用電極４２により、チップ部品２０とインターポーザ２との間に、モールド樹脂３０を十分に行き渡らせることができる程度の空間Ｓが確保される。

次に、図８Ｅを参照して、モールド樹脂３０が、インターポーザ２の一方の主面２ａ全域を被覆するように流し込まれる（ステップＳ１５）。この工程において、モールド樹脂３０は、チップ部品２０とインターポーザ２との間の空間Ｓ（図７Ｆも併せて参照）を満たし、かつ、チップ部品２０の外面全域、第１端子電極２８の外面全域および第２端子電極２９の外面全域を被覆するように、インターポーザ２の一方の主面２ａ上に流し込まれる。

次に、図８Ｆを参照して、第１端子電極２８および第２端子電極２９が露出するまで、モールド樹脂３０の表面に対して、平坦化処理が施される（ステップＳ１６）。モールド樹脂３０の表面は、研磨または研削によって平坦化されてもよい。次に、たとえば電界めっきにより、モールド樹脂３０から露出する第１端子電極２８の他端面２８ｂ上および第２端子電極２９の他端面２９ｂ上にＳｎがめっき成長させられる（ステップＳ１７）。これにより、第１端子電極２８の他端面２８ｂを被覆する第１導電性接合材膜３１と、第２端子電極２９の他端面２９ｂを被覆する第２導電性接合材膜３２とが、モールド樹脂３０上に形成される。このようにして、電子部品１が形成される。

以上、本実施形態の製造方法では、第１接続用電極４１および第２接続用電極４２が、インターポーザ２側に形成される。第１接続用電極４１および第２接続用電極４２は、チップ部品２０側で形成されてもよい。しかし、この場合、チップ部品２０の製造工数が増加するだけでなく、チップ部品２０よりも小さい第１接続用電極４１および第２接続用電極４２を、チップ部品２０側で作り込まなければならず、製造方法の難易度が高まる。

そこで、本実施形態の製造方法では、チップ部品２０よりも大型のインターポーザ２側で、第１接続用電極４１および第２接続用電極４２を形成させている。これにより、チップ部品２０側で第１接続用電極４１および第２接続用電極４２を形成する必要がなくなるので、製造方法の難易度が高まるのを回避できると共に、チップ部品２０の製造工数の増大を防止できる。

また、本実施形態の製造方法では、第１レジストマスク７３の開口７４，７５を利用することによって、第１レジストマスク７３上に濡れ拡がるのを抑制しつつ、十分な量の第１導電性接合材層４３および第２導電性接合材層４６を形成できる。とりわけ、本実施形態の製造方法では、第１レジストマスク７３の表面よりも上方に突出する第１導電性接合材層４３および第２導電性接合材層４６を形成できる（図７Ｄも併せて参照）。これにより、チップ部品２０を、第１接続用電極４１および第２接続用電極４２に良好に接続させることができる（図７Ｆも併せて参照）。

以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、第１接続用電極４１の本体部４４および第２接続用電極４２の本体部４７が、いずれもＣｕめっき層からなる例について説明した。しかし、第１接続用電極４１の本体部４４および第２接続用電極４２の本体部４７は、たとえば電界めっきにより形成されたＮｉめっき層からなっていてもよい。この場合、第１接続用電極４１の本体部４４および第２接続用電極４２の本体部４７は、Ｎｉバリア層４５（Ｎｉめっき層）を介さずに、第１導電性接合材層４３および第２導電性接合材層４６に直接接続されていてもよい。

また、前述の実施形態では、第１端子電極２８および第２端子電極２９の各第１凹凸面６０の凹面部内に、当該第１凹凸面６０の凹凸よりもさらに微細な凹凸からなる第２凹凸面６１が形成された例について説明した。しかし、第２凹凸面６１は、たとえばＣＶＤ法によって第１凹凸面６０の表面に付着された、絶縁性の粒子（たとえばＳｉＯ_２粒子）や、導電性の粒子（たとえばＮｉ粒子またはＣｕ粒子）によって形成された微細な凹凸面であってもよい。

また、前述の実施形態では、チップ部品２０において、実装用電極部の一例としてバンプ電極２３（第１バンプ電極２４および第２バンプ電極２５）が形成された例について説明した。しかし、実装用電極部は、外部からの電力をチップ本体２２内部に取り込むための端子電極であれば、どのような形態のものが採用されてもよい。たとえば、実装用電極部は、チップ本体２２の実装面２２ｂ上に形成された配線層（たとえば配線層の最上層に形成された最上層配線）の一部を利用したものであってもよい。また、実装用電極部は、配線層に接続された再配線層の一部を利用したものであってもよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 電子部品
２ インターポーザ
４ 低域部
５ 高域部
１０ 配線膜
２０ チップ部品
２３ バンプ電極（実装用電極部）
２４ 第１バンプ電極
２５ 第２バンプ電極
２６ 端子電極
２８ 第１端子電極
２８ａ 一端面
２８ｂ 他端面
２８ｃ 側面
２９ 第２端子電極
２９ａ 一端面
２９ｂ 他端面
２９ｃ 側面
４１ 第１接続用電極
４２ 第２接続用電極
４３ 第１導電性接合材層
４４ 本体部
４５ バリア層
４６ 第２導電性接合材層
４７ 本体部
４８ バリア層

Claims (10)

1. 配線膜が設けられた実装基板と、
   前記配線膜に電気的および機械的に接合されたチップ部品と、
   前記チップ部品を前記実装基板から浮かせた状態で前記配線膜に接合させるように前記配線膜と前記チップ部品との間に介在され、前記配線膜から前記チップ部品に向かって立設された脚状を成す接続用電極とを含む、電子部品。
2. 前記接続用電極は、前記チップ部品がモールド樹脂によって封止される際に、前記チップ部品と前記実装基板との間の空間が当該モールド樹脂によって満たされる高さで、前記チップ部品を前記実装基板に接合させている、請求項１に記載の電子部品。
3. 前記チップ部品は、前記実装基板との対向面である実装面に実装用電極部を備えており、
   前記接続用電極は、前記チップ部品の前記実装用電極部と、前記実装基板の前記配線膜とを接合させている、請求項１または２に記載の電子部品。
4. 前記チップ部品の前記実装用電極部は、前記実装面から前記実装基板側に向けて突出するように設けられている、請求項３に記載の電子部品。
5. 前記チップ部品の前記実装用電極部と前記接続用電極とを電気的および機械的に接合させる導電性接合材をさらに含む、請求項３または４に記載の電子部品。
6. 前記接続用電極は、本体部と、前記本体部と前記導電性接合材との間に介在し、前記導電性接合材の接合材料が前記本体部に拡散するのを抑制するためのバリア層を含む、請求項５に記載の電子部品。
7. 前記接続用電極は、ブロック状、ピラー状または柱状を成しており、前記配線膜に接するように前記配線膜上に形成されている、請求項１〜６のいずれか一項に記載の電子部品。
8. 前記配線膜上に立設され、前記配線膜に接合された一端と、前記一端の反対側に位置し、外部との接続に用いられる他端と、前記一端および前記他端の各周縁部を接続する側面とを有する外部接続用の端子電極をさらに含む、請求項１〜７のいずれか一項に記載の電子部品。
9. 前記端子電極の前記側面は、粗面化されている、請求項８に記載の電子部品。
10. 前記実装基板は、低域部と、前記低域部よりも上方に盛り上がった高域部とを含み、
    前記実装基板の前記低域部に、前記チップ部品が実装されるチップ実装領域が設定されており、前記実装基板の前記高域部に、前記端子電極が配置される電極配置領域が設定されている、請求項８または９に記載の電子部品。

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