JP2016225611A - チップインダクター - Google Patents
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Abstract
【課題】本発明は、チップインダクターに関する。
【解決手段】本発明の一実施形態によれば、有機物及びコイル部を含むボディと、前記ボディの外側に配置され、前記コイル部と連結された外部電極と、を含み、前記コイル部は、導電性パターン及び導電性ビアを有し、前記導電性パターンと前記導電性ビアとの間に接着層が形成されており、前記接着層は、前記導電性パターン及び前記導電性ビアと異なる物質で形成される、チップインダクターが提供される。
【選択図】図１
【解決手段】本発明の一実施形態によれば、有機物及びコイル部を含むボディと、前記ボディの外側に配置され、前記コイル部と連結された外部電極と、を含み、前記コイル部は、導電性パターン及び導電性ビアを有し、前記導電性パターンと前記導電性ビアとの間に接着層が形成されており、前記接着層は、前記導電性パターン及び前記導電性ビアと異なる物質で形成される、チップインダクターが提供される。
【選択図】図１
Description
本発明は、実装型（ＳＭＤ Ｔｙｐｅ）チップインダクター、特に、１００ＭＨｚ以上の高周波帯で用いられるチップインダクターに関する。
チップインダクターは、回路基板に実装されるＳＭＤ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）形態のインダクター部品である。
中でも、高周波用インダクターは、１００ＭＨｚ以上の高周波で用いられる製品のことである。
この高周波用インダクターは、主にインピーダンスマッチング（Ｉｍｐｅｄａｎｃｅ ｍａｔｃｈｉｎｇ）用のＬＣ回路で多く用いられる。近年、無線通信市場のマルチバンド化の傾向に伴い様々な周波数が用いられており、これにより、マッチング（ｍａｔｃｈｉｎｇ）回路の数が増大し、高周波用インダクターの使用も増加している。
高周波用インダクターにおける最も重要な技術的動向は、Ｈｉｇｈ‐Ｑ特性を有することである。この際、Ｑ＝ｗＬ／Ｒと表される。すなわち、Ｑ値は、与えられた周波数帯におけるインダクタンス（Ｌ）と抵抗（Ｒ）との比率を意味する。特に、電子部品の小型化の傾向により、素子のサイズは小さくし、且つＱ値は大きくすることが重要である。
インピーダンスマッチング（Ｉｍｐｅｄａｎｃｅ Ｍａｔｃｈｉｎｇ）回路に用いられる部品であるため、高周波用インダクターは、特定の規格容量（Ｉｎｄｕｃｔａｎｃｅ、Ｌ）に応じて製品を製造する。
Ｈｉｇｈ‐Ｑ特性を実現するということは、一定の規格容量（Ｌ）で、より高いＱ値を有する素子部品を作製するということである。
ところで、Ｑ＝ｗＬ／Ｒの式から分かるように、同一の容量でＱを高めるためには、使用周波数帯における抵抗（Ｒ）を低くすることが必要である。
特に、高周波用インダクターが主に用いられる１００ＭＨｚ〜５ＧＨｚ程度の高周波帯における抵抗を低くしなければならない。
抵抗を低くするためには、回路コイル導線の厚さを厚くしたり、線幅を大きくしたりしなければならない。
線幅を大きくすると、磁束が流れる内部コアの面積が減少して、Ｌが低くなるという負の効果が発生する。
したがって、コイル導線の厚さを大きくし、且つコイル間の層間距離を減少させる方法により抵抗を低くすることが好ましい。
しかし、コイル導線の厚さを厚くすることは、それ自体で技術的に難しい課題であり、コイルの厚さにより、積層される各層においてコイルのある部位とコイルのない部位との高さ段差が生じるため、この段差を解消するための特別な方法が必要である。
従来は、高周波用チップインダクターを主に積層セラミック技術を用いて製作していた。
すなわち、フェライトまたはガラスセラミック材料である誘電体粉末をスラリーに製作し、シートを製造した後、銀（Ａｇ）成分の導電性材料を用いてスクリーン印刷法により回路コイル（導線）を形成して各層（Ｌａｙｅｒ）を製作し、製作された各層を一括積層した後、焼結工程及び外部端子電極の形成工程を行うことでチップインダクターを製作した。
従来のセラミックインダクターでは、スクリーン印刷法（Ｓｃｒｅｅｎ Ｐｒｉｎｔｉｎｇ）により回路コイル（導線）を形成していた。
そのため、導線の厚さを増大させて印刷するのに限界があり、焼結工程中に導線の厚さが減少するため、導線の厚さを厚くすることが困難であった。
さらに、導線の厚さを増大させたとしても、各層を一括積層する際に段差が生じるが、セラミックシートを用いる従来の方法では、このような段差の問題を解決するために非回路部の印刷、段差吸収シートなどの別の工程及び材料が必要である。このような別の工程は、収率と生産性を低下させる。
本発明は、チップインダクター、特に高周波用チップインダクターに関する。
上述のように、従来の積層セラミック技術では、導線の厚さを厚くし、段差を解消することが困難であった。
本発明は、積層セラミック技術とは異なる、有機絶縁体を用いた工法を提示し、このような工法により、回路コイル（導線）の厚さの増大及び段差解消などの技術的難題を解決することができるチップインダクター、特に高周波用チップインダクターに関する。
本発明の一実施形態によるチップインダクターは、有機物及びコイル部を含むボディを含み、上記コイル部は導電性パターンと導電性ビアを有し、上記導電性ビアは、金属成分としてスズ（Ｓｎ）またはスズ（Ｓｎ）系のＩＭＣ（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）を含む。
上記ＩＭＣは、導電性ビアの内部またはコイル部とビアとの境界面に形成され、Ｃｕ３Ｓｎ、Ｃｕ６Ｓｎ５、Ａｇ３Ｓｎなどであることができる。
本発明の一実施形態によれば、銀（Ａｇ）焼結電極材料に代えて銅（Ｃｕ）メッキ電極材料を用いることで、高周波におけるＱ値を増加させることができる。
銅メッキ電極は、純粋な材料の比抵抗の点では銀（Ａｇ）焼結電極材料に比べて不利であるが、メッキ電極という特性上、粒界（Ｇｒａｉｎ ｂｏｕｎｄａｒｙ）による抵抗の増加が焼結電極に比べて小さいため、抵抗の点では銀焼結電極に比べて有利である。
通常、銅メッキ電極の比抵抗は１．７〜１．８μΩｃｍ程度であるのに対し、積層セラミック工法に用いられる銀（Ａｇ）焼結電極の比抵抗は２．０〜２．２μΩｃｍ程度である。
また、本発明の一実施形態によれば、銅メッキ／銅箔エッチングにより回路パターンを形成するため、導線の厚さを自由に調節することができる。
回路コイル（導線）を形成する方法としては、銅箔エッチングを用いるテンティング（Ｔｅｎｔｉｎｇ）法、銅メッキを用いるＳＡＰ（Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）などが挙げられ、本発明の一実施形態では何れの方法を用いてもよく、特に制限されない。
従来のセラミックインダクターでは、スクリーン印刷法（Ｓｃｒｅｅｎ Ｐｒｉｎｔｉｎｇ）により回路コイル（導線）を形成していたため、導線の厚さを増大させて印刷するのに限界があり、焼結工程中に厚さが減少するため、導線の厚さを増大させることが困難であった。
これに対し、本発明の一実施形態による回路コイル（導線）の形成方法によれば、メッキの厚さと銅箔の厚さを容易に調節することができるため、銅（Ｃｕ）回路コイルの厚さを自由に増大させることで、抵抗を低くしてＱ値を増加させることができる。
また、本発明の一実施形態によれば、銅箔エッチングにより導線パターンを形成するため、導線の厚さを自由に調節することができる。導線の厚さを調節することで、抵抗を低くしてＱ値を増加させることができる。
また、本発明の一実施形態によれば、誘電体材料としてポリマー（Ｐｏｌｙｍｅｒ）などの有機物を主成分とする材料を用いるため、低い誘電率を実現することができる。
従来のセラミックインダクターに用いていたガラスセラミック材料の誘電率が５〜１０程度であり、フェライト材料の誘電率が１５程度であるのに対し、有機物を主成分とする誘電体は、通常、５以下の誘電率を有する。
これにより、Ｑ特性に悪影響を与える自己共振（Ｓｅｌｆ ｒｅｓｏｎａｎｃｅ）現象による影響を低減することができる。
すなわち、低い誘電率により、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が従来のセラミックインダクターより高くなるため、数ＧＨｚの周波数帯域でも自己共振現象による影響が減少し、これにより、安定したＱ特性を実現することができる。
また、セラミックシートに比べて無機物の含量が低く、且つ流れ性の良い有機絶縁材料を用いることで、積層時に生じる段差を効果的に抑制することができる。
本発明では、段差を解消するための方法として、各層を形成する時に有機絶縁材料の流れ性を用いて実質的に段差のない形態の層を形成する方法、または一括積層する時に有機絶縁材料の流れ性を用いて段差を解消する方法という二つの方法を提示する。
二つの方法では、両方とも、半硬化状態の有機絶縁材料の流れ性を用いて段差を解消する。
半硬化状態は、プリプレグ（Ｐｒｅｐｒｅｇ）、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ‐Ｔｒｉａｚｉｎｅ）樹脂などのＢステージ（Ｂ‐ｓｔａｇｅ）を有する熱硬化性樹脂材料を用いて具現してもよく、ＵＶ硬化及び／または熱硬化のメカニズムをともに有する樹脂材料を用いて具現してもよい。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
図１は本発明の一実施形態によるチップインダクターの内部を示した投影斜視図である。
図２は本発明の他の実施形態によるチップインダクターの内部を示した投影斜視図である。
図３は本発明の他の実施形態によるチップインダクターの内部を示した投影斜視図である。
図１を参照すれば、本発明の一実施形態によるチップインダクターは、有機物及びコイル部２０を含むボディ１０と、上記ボディ１０の両側に配置された外部電極３１、３２と、を含む。
また、上記コイル部２０は、導電性パターン２１及び導電性ビア４１を有する。
上記ボディ１０は有機成分を含む有機物を含むことができる。
上記有機物は、Ｂステージを有する熱硬化性有機物またはＵＶ硬化及び熱硬化のメカニズムをともに有する感光性有機物であり、フィラー（Ｆｉｌｌｅｒ）成分として、ＳｉＯ２／Ａｌ２Ｏ３／ＢａＳＯ４／Ｔａｌｃなどの無機成分をさらに含むことができる。
これに対し、従来のチップインダクターのボディは、ガラスセラミック（Ｇｌａｓｓ Ｃｅｒａｍｉｃ）、Ａｌ２Ｏ３、フェライト（Ｆｅｒｒｉｔｅ）などのセラミック材料で形成され、８００℃以上の焼結工程を経るため、実質的に有機成分を含まない。
一方、上記導電性パターン２１は銅（Ｃｕ）配線からなる。導線回路を形成する方法としては、銅箔エッチング（Ｃｕ ｆｏｉｌ ｅｔｃｈｉｎｇ）を用いるテンティング（Ｔｅｎｔｉｎｇ）法、銅メッキを用いるＳＡＰ（Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）などが挙げられ、本発明では何れの方法を用いてもよい。
導電性ビア４１は、有機物と金属とを混合したペーストまたはメッキ方法により形成された金属であることができ、金属成分として、ＳｎまたはＳｎ系金属間化合物（ＩＭＣ、Ｉｎｔｅｒｍｅｔａｌｌｉｃ ｃｏｍｐｏｕｎｄ）を含む。
本発明の一実施形態によれば、上記導電性パターン２１と上記導電性ビア４１との間に接着層が形成されており、上記接着層は、上記導電性パターン２１及び上記導電性ビア４１と異なる物質で形成される。
上記接着層は、上記導電性パターン２１及び上記導電性ビア４１より低い融点の物質からなることができる。
上記導電性パターン２１及び上記導電性ビア４１は銅（Ｃｕ）を含み、上記接着層はスズ（Ｓｎ）を含むことができ、例えば、上記導電性パターン２１と導電性ビア４１との界面にはＳｎ系金属間化合物が形成され、上記Ｓｎ系金属間化合物としては、Ｃｕ３Ｓｎ、Ｃｕ６Ｓｎ５、Ａｇ３Ｓｎなどが挙げられる。
上記Ｓｎ系金属間化合物は、上記導電性パターン２１と上記導電性ビア４１との界面には必ず形成されるが、上記導電性ビア４１の内部には、形成されても形成されなくてもよい。
セラミック技術を用いた従来のチップインダクターの導電性パターンは、銀／銅（Ａｇ／Ｃｕ）の焼結体の形態に製作され、導電性ビアも、導電性パターンと類似に銀／銅（Ａｇ／Ｃｕ）の焼結体の形態に製作される。
焼結添加物などによって、導電性ビアと導電性パターンの成分が微細に変わり得るが、８０ｗｔ％以上の主成分は金属焼結体であり、この金属焼結体が焼結工程により形成される間に有機物が焼失するため、実質的に有機物を含まない。
一方、本発明の一実施形態における導電性ビア４１は、焼結された金属電極でなく、有機物を含む金属ペースト（Ｐａｓｔｅ）またはメッキ法により形成された金属柱である。
導電性ビア４１は、金属成分としてＳｎまたはＳｎ系金属間化合物（ＩＭＣ、Ｉｎｔｅｒｍｅｔａｌｌｉｃ ｃｏｍｐｏｕｎｄ）を含むことを特徴とする。
本発明の一実施形態によれば、上記導電性パターン２１は、メッキ及び圧延などの方法により製造された銅（Ｃｕ）配線からなるのに対し、上記導電性ビア４１は、有機物と金属とを混合したペーストまたはメッキ方法により形成される。
上記ペーストは、体積比で２０〜８０％程度の有機物を含む。
また、上記メッキ方法により形成された導電性ビア４１は、実質的に純粋な金属である。より詳細には、上記有機物‐金属複合材料で形成されたビアまたはメッキ方法により形成されたビアの両方ともにおいて金属はスズ（Ｓｎ）またはスズ（Ｓｎ）系混合金属を含むことができる。
本発明の一実施形態によれば、上記導電性パターン２１と導電性ビア４１は、一括積層工程により直接接触し、その界面に金属間化合物層が形成される。
上記金属間化合物層を容易に形成するために、一括積層工程とは別の熱処理工程を追加することができる。
通常のビルドアップ（Ｂｕｉｌｄ‐ｕｐ）方式のＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）技術では、導電性ビアを導電性パターンと同一の材質の金属材料で形成するため、ＩＭＣ層が形成されない。
本発明の一実施形態による方式では、通常のビルドアップ（Ｂｕｉｌｄ‐ｕｐ）方式とは異なり、新しい方法を用いて導電性パターン２１と導電性ビア４１とを接続させる。より詳細には、導電性パターン２１を構成する金属と導電性ビア４１を構成する金属との間の拡散（ｄｉｆｆｕｓｉｏｎ）結合により導電性パターン２１と導電性ビア４１とが電気的に接続されるようにする方法を用いる。
本発明の一実施形態によれば、上記導電性パターン２１と導電性ビア４１との電気的接続のために、導電性ビア４１の構成物としてスズ（Ｓｎ）を含ませる。
スズ（Ｓｎ）を含むことで、導電性パターン２１の主成分として用いられた銅（Ｃｕ）との反応により、金属間化合物を容易に形成することができる。
金属間化合物が形成されるようにすることで、導電性ビア４１と導電性パターン２１との接触を、単なる物理的接触でなく、化学的結合による接触に変えることができる。
導電性ビア４１において、スズが含まれた部分は、導電性ビア４１の全体領域であってもよく、一括積層工程で接触される導電性パターン２１との界面付近にのみスズ成分が含まれるようにしてもよい。
導電性ビア４１と導電性パターン２１の一括積層工程で接触される界面付近にのみスズ成分を配置しようとする際に、スズ（Ｓｎ）メッキを用いてその界面部分にのみスズ層を配置することもできる。
上記導電性パターン２１と上記接着層との間には、スズ（Ｓｎ）と銅（Ｃｕ）を含む化合物が形成されることができ、上記導電性ビア４１と上記接着層との間には、スズ（Ｓｎ）と銅（Ｃｕ）を含む化合物が形成されることができる。
本発明の一実施形態によれば、ＰＣＢ基板またはＰＣＢ基板内に内蔵されるインダクターとは異なり、上記ボディ１０の両側に外部電極３１、３２が配置される。
上記外部電極３１、３２は一対で構成され、上記ボディ１０の長さ方向に対称な位置に配置される。より詳細には、上記外部電極３１、３２の最外層はスズ（Ｓｎ）メッキ層であり、その下部にニッケル（Ｎｉ）メッキ層が配置されることができる。
図１を参照すれば、本発明の一実施形態によるチップインダクターにおいて、外部電極３１、３２は「Ｌ」字状を有することができる。
すなわち、上記外部電極３１、３２は、上記ボディ１０の長さ方向に対称な位置で、ボディ１０の下面に延びて配置された形状を有する。
上記のように外部電極３１、３２が「Ｌ」字状を有する場合、従来のチップインダクターにおけるボディの長さ方向の両側面と上下面に配置される外部電極に比べて、寄生キャパシタンスの発生を最小化することができ、Ｑ特性が向上する効果がある。
また、後述する図２の外部電極の形状に比べて、基板への実装時に半田の塗布面積が広くなって、チップインダクターの基板への実装時における固着強度が向上する効果もある。
図２を参照すれば、本発明の他の実施形態によるチップインダクターにおいて、外部電極３１´、３２´は上記ボディ１０の下面に配置されることができる。
上記のように、外部電極３１´、３２´がボディ１０の下面に配置される場合、従来のチップインダクターにおいてボディの長さ方向の両側面と上下面に配置される外部電極や、上記図１に示したように「Ｌ」字状を有する外部電極に比べて、寄生キャパシタンスの発生を最小化することができて、Ｑ特性が向上する効果がある。
図３を参照すれば、本発明の他の実施形態によるチップインダクターにおいて、外部電極３１´´、３２´´は、上記ボディ１０の長さ方向の両側面と上下面を含む領域に配置されることができる。
一方、図１〜図３を参照すれば、上記コイル部２０は、チップインダクターの実装面に垂直な形態に配置されることができる。
本発明の一実施形態によれば、上記ボディ１０は、有機物を含む複数の層が積層されて形成されることができる。
別のコア層を有し、そのコア層に積層される２層以下の薄膜型パワーインダクター、またはコア（Ｃｏｒｅ）層とビルドアップ（Ｂｕｉｌｄ‐ｕｐ）層が互いに異なる誘電体材料で構成される薄膜型コモンモードフィルター（ＣＭＦ）とは異なり、本発明の一実施形態によるチップインダクターのボディ１０は、有機物を含む複数の層のみで構成され、コア層に該当する部分がない。
より詳細には、上記複数の層の一層の厚さは５０μｍ以下であることができる。
また、上記有機物を含む複数の層は、互いに直接接触することができる。
本発明の一実施形態によれば、上記ボディ１０は無機物をさらに含み、上記無機物の含量は上記有機物の含量より少ない。
通常、チップインダクターのボディは、ガラスセラミック（Ｇｌａｓｓ Ｃｅｒａｍｉｃ）、Ａｌ２Ｏ３、フェライト（Ｆｅｒｒｉｔｅ）などのセラミック材料で形成され、実質的に有機成分は含まない。
上記導電性ビア４１の形状は、その断面が四角形状であることができるが、必ずしもこれに制限されるものではない。
一般のビルドアップ（Ｂｕｉｌｄ‐ｕｐ）方法で順に積層して製作するインダクターはビアの断面形状が台形状であるが、本発明の一実施形態によるチップインダクターはビアの断面形状が四角形状であることができる。
本発明の一実施形態によれば、上記導電性パターン２１と導電性ビア４１との間にスズ（Ｓｎ）層がさらに配置されることができる。
上記スズ（Ｓｎ）層は、メッキにより形成されることができるが、必ずしもこれに制限されるものではない。
上記スズ（Ｓｎ）層は、上記導電性パターン２１と導電性ビア４１との接着のために、その間に配置されることができる。
図４は本発明の他の実施形態によるチップインダクターの内部を示した投影斜視図である。
図４を参照すれば、本発明の他の実施形態によるチップインダクターにおいて、上記導電性パターン２１と導電性ビア４１を含むコイル部２０は、上記チップインダクターの基板実装面に水平な形態に配置されることができ、その他には、上述の本発明の一実施形態によるチップインダクターの特徴と同一である。
以下に、本発明の一実施形態によるチップインダクターを製作する様々な実施例について説明するが、本発明がこの実施例に限定されるものではない。
図５ａ〜図５ｇは本発明の第１実施例によるチップインダクターの製造工程図である。
図６ａ〜図６ｋは本発明の第２実施例によるチップインダクターの製造工程図である。
図７ａ〜図７ｌは本発明の第３実施例によるチップインダクターの製造工程図である。
図８ａ〜図８ｍは本発明の第４実施例によるチップインダクターの製造工程図である。
図９ａ〜図９ｍは本発明の第５実施例によるチップインダクターの製造工程図である。
図１０ａ〜図１０ｍは本発明の第６実施例によるチップインダクターの製造工程図である。
第１実施例
１．キャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）に半硬化状態の誘電体フィルム（ｆｉｌｍ）をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階
１．キャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）に半硬化状態の誘電体フィルム（ｆｉｌｍ）をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階
キャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）１１０´は、誘電体フィルム（ｆｉｌｍ）１１１を各工程段階でハンドリング（Ｈａｎｄｌｉｎｇ）できるようにし、且つ誘電体を保護するための目的に用いられる樹脂フィルムであって、誘電体フィルム１１１の両面に接着される。
キャリアフィルム１１０´は、ＰＥＴ（Ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）、ＰＥＮ（Ｐｏｌｙｅｔｈｙｌｅｎｅ‐ｎａｐｈｔｈａｌａｔｅ）、ＰＣ（Ｐｏｌｙｃａｒｂｏｎａｔｅ）などの樹脂材料からなる、１０〜２００μｍ程度の厚さの資材である。
本実施例では５０μｍのＰＥＴキャリアフィルムを用いた。
キャリアフィルム１１０´は、粘着力を有し、且つ除去過程で容易に剥離される性質を有しなければならない。
そのために、高温発泡型接着剤、ＵＶ硬化型接着剤などを用いて、粘着と剥離を調節することができる。
本実施例では、１００℃に加熱すると粘着力が失われる高温発泡型接着剤を用いてキャリアフィルム１１０´と誘電体フィルム１１１とを接着した。
誘電体フィルム１１１は、半硬化状態を有する熱硬化性樹脂材料からなる。
本実施例では、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ‐Ｔｒｉａｚｉｎｅ）樹脂を用いた。ラミネート段階で誘電体フィルム１１１は半硬化状態である。半硬化状態を具現するために、熱硬化性樹脂材料を用いてもよく、ＵＶ硬化／熱硬化のメカニズムをともに有する材料を用いてもよい。
本実施例において、誘電体フィルム１１１の厚さは１０μｍであった。
２．レーザー打ち抜き（Ｌａｓｅｒ Ｐｕｎｃｈｉｎｇ）を用いてビアホール（Ｖｉａ Ｈｏｌｅ）を形成する段階
キャリアフィルム１１０´に誘電体フィルム１１１をラミネートした状態で、レーザー打ち抜き（Ｌａｓｅｒ Ｐｕｎｃｈｉｎｇ）法によりビアホール（Ｖｉａ Ｈｏｌｅ）１４０を形成する。
キャリアフィルム１１０´に誘電体フィルム１１１をラミネートした状態で、レーザー打ち抜き（Ｌａｓｅｒ Ｐｕｎｃｈｉｎｇ）法によりビアホール（Ｖｉａ Ｈｏｌｅ）１４０を形成する。
レーザー打ち抜き（Ｌａｓｅｒ Ｐｕｎｃｈｉｎｇ）では、ＣＯ２レーザーや固体レーザーの何れを用いてもよく、ホールの直径が１０〜２００μｍ範囲内となるように施すことができる。
本実施例では、固体ＵＶレーザーを用いて、直径４０μｍのビアホール１４０を形成した。
３．ビアホールに金属ペーストを充填する段階
ペースト印刷法によりビアホール１４０に金属ペーストを充填することで、ビア導体１４１を形成する。ここで、金属ペーストは、導電性金属と有機バインダーの分散物の形態である。本実施例では、体積比で２０〜８０ｖｏｌ％の導電性金属を含む金属ペーストを用いた。
ペースト印刷法によりビアホール１４０に金属ペーストを充填することで、ビア導体１４１を形成する。ここで、金属ペーストは、導電性金属と有機バインダーの分散物の形態である。本実施例では、体積比で２０〜８０ｖｏｌ％の導電性金属を含む金属ペーストを用いた。
金属の比率が低い場合には、電気伝導度が低下して、インダクターの抵抗及び品質係数に悪影響を与える恐れがある。反対に、金属の比率が高すぎる場合には、分散及び印刷工程が困難となる恐れがある。
４．キャリアフィルムを除去して銅箔をラミネートする段階
キャリアフィルム１１０´を除去し、銅箔１２０をラミネートする。１００℃で３０秒間加熱して発泡テープの接着力を除去してからキャリアフィルム１１０´を除去する。キャリアフィルム１１０´を除去した後、銅箔１２０を付着する。この際、銅箔１２０の厚さは、３〜５０μｍと様々な厚さに調節可能である。本実施例では、８μｍの銅箔１２０を用いた。
キャリアフィルム１１０´を除去し、銅箔１２０をラミネートする。１００℃で３０秒間加熱して発泡テープの接着力を除去してからキャリアフィルム１１０´を除去する。キャリアフィルム１１０´を除去した後、銅箔１２０を付着する。この際、銅箔１２０の厚さは、３〜５０μｍと様々な厚さに調節可能である。本実施例では、８μｍの銅箔１２０を用いた。
５．パターンエッチング（Ｐａｔｔｅｒｎ Ｅｔｃｈｉｎｇ）方法を用いて回路パターンを形成する段階
ドライフィルムレジスト（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を用いて露光及び現像エッチングを施す。ネガ型ドライフィルム（Ｎｅｇａｔｉｖｅ Ｄｒｙ Ｆｉｌｍ）を両面に付着した後、露光及び現像を施して、ドライフィルムが除去された部分を介して銅箔をエッチングする。この際、回路パターン１２１の幅を１５μｍに形成する。回路パターン１２１を形成する時に、回路パターン１２１とビア導体１４１とが接続される部分であるビアパッド１２１´をともに形成する。ビアパッド１２１´のサイズは５０μｍとする。
ドライフィルムレジスト（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を用いて露光及び現像エッチングを施す。ネガ型ドライフィルム（Ｎｅｇａｔｉｖｅ Ｄｒｙ Ｆｉｌｍ）を両面に付着した後、露光及び現像を施して、ドライフィルムが除去された部分を介して銅箔をエッチングする。この際、回路パターン１２１の幅を１５μｍに形成する。回路パターン１２１を形成する時に、回路パターン１２１とビア導体１４１とが接続される部分であるビアパッド１２１´をともに形成する。ビアパッド１２１´のサイズは５０μｍとする。
６．個別形成された各層（Ｌａｙｅｒ）を積層する段階
上記段階で製作されたパターンを有する層（Ｏｄｄ ｎｕｍｂｅｒ ｌａｙｅｒ）１１１ｂ、１１１ｄ、１１１ｆとは別に、ビアのみを有する層（Ｅｖｅｎ ｎｕｍｂｅｒ ｌａｙｅｒ）１１１ｃ、１１１ｅを製作する。ビアのみが存在する層は、上記４段階でキャリアフィルムを除去するだけで簡単に製作することができる。
上記段階で製作されたパターンを有する層（Ｏｄｄ ｎｕｍｂｅｒ ｌａｙｅｒ）１１１ｂ、１１１ｄ、１１１ｆとは別に、ビアのみを有する層（Ｅｖｅｎ ｎｕｍｂｅｒ ｌａｙｅｒ）１１１ｃ、１１１ｅを製作する。ビアのみが存在する層は、上記４段階でキャリアフィルムを除去するだけで簡単に製作することができる。
各層を積層する時に、最外側層１１１ａ、１１１ｇは、導電体を外部から遮断させる層であって、絶縁体からなる層を用いることができる。本実施例では、内層の誘電体フィルムと同一の材質からなるフィルムを用いて、カバー用フィルムを製作した。カバー層用フィルムの厚さは３０μｍであった。
上記のように個別形成された各層を一括積層して圧着することで、図５ｇに示したように、内部に回路パターン１２１及びビア導体１４１が配置されたボディ１１０を製作することができる。
次の工程は、一般のチップインダクターの製作工程と類似し、具体的には、切断、研磨、外部電極の形成、及びその外側にニッケル／スズメッキ工程が行われることができ、最後に、測定工程及びテーピング（Ｔａｐｉｎｇ）工程がさらに行われることができる。
第２実施例
１．誘電体フィルムに銅箔をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階
誘電体フィルム２１１に銅箔２２０をラミネートする。銅箔２２０及び誘電体フィルム２１１は、上記第１実施例と同一である。
１．誘電体フィルムに銅箔をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階
誘電体フィルム２１１に銅箔２２０をラミネートする。銅箔２２０及び誘電体フィルム２１１は、上記第１実施例と同一である。
２．キャリアフィルムをラミネートする段階
本実施例では、キャリアフィルム２１０´として２０μｍのＰＥＴフィルムを用いた。第１実施例と同様に、キャリアフィルム２１０´は、接着力を調節することができるメカニズムを有する接着剤を用いて付着する。
本実施例では、キャリアフィルム２１０´として２０μｍのＰＥＴフィルムを用いた。第１実施例と同様に、キャリアフィルム２１０´は、接着力を調節することができるメカニズムを有する接着剤を用いて付着する。
３．レーザー穴あけ（Ｌａｓｅｒ Ｄｒｉｌｌｉｎｇ）を用いてビアホール（Ｖｉａ Ｈｏｌｅ）を形成する段階
ビアホール２４０の直径は、第１実施例と同様に４０μｍとする。
ビアホール２４０の直径は、第１実施例と同様に４０μｍとする。
４．スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）によりシード層（Ｓｅｅｄ Ｌａｙｅｒ）を形成する段階
チタン（Ｔｉ）薄膜２５１をスパッタリング法により形成する。薄膜の厚さは１μｍに形成する。
チタン（Ｔｉ）薄膜２５１をスパッタリング法により形成する。薄膜の厚さは１μｍに形成する。
５．キャリアフィルムを除去する段階
第１実施例と同様に、接着力調節器具を用いてキャリアフィルム２１０´を除去する。
第１実施例と同様に、接着力調節器具を用いてキャリアフィルム２１０´を除去する。
６．電解メッキ法によりビア導体を形成する段階
銅（Ｃｕ）電解メッキによりビアホール２４０をメッキすることでビア導体２４１を形成する。
銅（Ｃｕ）電解メッキによりビアホール２４０をメッキすることでビア導体２４１を形成する。
７．電解メッキ法によりスズ（Ｓｎ）をメッキする段階
層間接続信頼性を確保するために、ビア導体２４１上にスズ（Ｓｎ）メッキを施すことで、スズメッキ層２６１を形成する。
層間接続信頼性を確保するために、ビア導体２４１上にスズ（Ｓｎ）メッキを施すことで、スズメッキ層２６１を形成する。
スズメッキは、後続する一括積層工程で他の層と接触することになる界面にのみ施す。
８．保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）２７０を付着する段階
９．ドライフィルムレジスト（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）の付着／露光／現像／エッチングにより回路パターン２２１を形成する段階
１０．マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）を除去し、各層を積層する段階
マスキングフィルム２７０を除去し、各層２１１ａ〜２１１ｆを積層する。ビア導体２４１の円滑な接続のためにＳｎ‐Ｃｕ間金属化合物を形成すべきであるため、２３０℃で１時間真空加圧（Ｖａｃｕｕｍ Ｐｒｅｓｓ）する。加温することで、金属化合物が形成されるとともに、半硬化状態の樹脂が完全硬化される。
メッキされたスズ層、回路層、及び銅ビア導体２４１の安定した電気的接続のために別に熱処理を施す。
最高熱処理温度を２６０℃として、１秒間熱処理を行う。
このような追加の熱処理により、スズと回路導体との間の金属間化合物（ｉｎｔｅｒｍｅｔａｌｌｉｃ ｃｏｍｐｏｕｎｄ）が十分に形成されるようにする。
上記のように個別形成された各層２１１ａ〜２１１ｆを一括積層して圧着することで、図６ｋに示したように、内部に回路パターン２２１及びビア導体２４１が配置されたボディ２１０を製作することができる。
１１．後続の外部端子電極形成工程は、通常のチップインダクターの製作工程と類似する。
第３実施例
１．キャリアフィルムと銅箔を接合する段階
キャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）３１０´は、誘電体フィルム（ｆｉｌｍ）を各工程段階でハンドリング（Ｈａｎｄｌｉｎｇ）できるようにし、且つ誘電体を保護するための目的に用いられる樹脂フィルムであって、銅箔３２０に接着される。
１．キャリアフィルムと銅箔を接合する段階
キャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）３１０´は、誘電体フィルム（ｆｉｌｍ）を各工程段階でハンドリング（Ｈａｎｄｌｉｎｇ）できるようにし、且つ誘電体を保護するための目的に用いられる樹脂フィルムであって、銅箔３２０に接着される。
キャリアフィルム３１０´は、ＰＥＴ（Ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）、ＰＥＮ（Ｐｏｌｙｅｔｈｙｌｅｎｅ‐ｎａｐｈｔｈａｌａｔｅ）、ＰＣ（Ｐｏｌｙｃａｒｂｏｎａｔｅ）などの樹脂材料からなる１０〜２００μｍ程度の厚さの資材である。
本実施例では５０μｍのＰＥＴキャリアフィルムを用いた。
キャリアフィルム３１０´は、粘着力を有し、且つ除去過程で容易に剥離される性質を有するべきである。
そのために、高温発泡型接着剤、ＵＶ硬化型接着剤などを用いて粘着と剥離を調節することができる。
本実施例では、１００℃に加熱すると粘着力が失われる高温発泡型接着剤を用いてキャリアフィルム３１０´と銅箔３２０を接着した。
本実施例では、第１、２実施例とは異なり、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ‐Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）方式で回路を形成するため、薄い厚さの銅箔３２０を用いた。
本実施例では２μｍの銅箔３２０を用いた。
２．銅箔にＤＦＲ（ＰＲ）をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階
回路パターンを形成するために、銅箔３２０にドライフィルムレジスト（ＤＦＲ）３３０をラミネートする。ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）３３０は、露光／現像のための副資材である。
回路パターンを形成するために、銅箔３２０にドライフィルムレジスト（ＤＦＲ）３３０をラミネートする。ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）３３０は、露光／現像のための副資材である。
３．露光／現像する段階
露光／現像工程によりドライフィルムパターン（Ｄｒｙ Ｆｉｌｍ Ｐａｔｔｅｒｎ）３３１を形成する。
露光／現像工程によりドライフィルムパターン（Ｄｒｙ Ｆｉｌｍ Ｐａｔｔｅｒｎ）３３１を形成する。
４．電解メッキする段階
電解メッキにより回路パターン３２１を形成する（Ｃｕメッキ）。メッキの厚さは８μｍに形成する。
電解メッキにより回路パターン３２１を形成する（Ｃｕメッキ）。メッキの厚さは８μｍに形成する。
５．ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を剥離する段階
ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）３３０を除去して各層の回路パターン３２１を完成する。
ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）３３０を除去して各層の回路パターン３２１を完成する。
６．ペーストバンプ（Ｐａｓｔｅ Ｂｕｍｐ）を形成する段階
金属マスク（Ｍｅｔａｌ Ｍａｓｋ）を用いて、印刷方式によりビア用金属ペーストバンプ（Ｍｅｔａｌ Ｐａｓｔｅ Ｂｕｍｐ）を形成する。バンプ３４１の直径は３０μｍであり、印刷直後の高さは２０μｍとなるように形成する。
金属マスク（Ｍｅｔａｌ Ｍａｓｋ）を用いて、印刷方式によりビア用金属ペーストバンプ（Ｍｅｔａｌ Ｐａｓｔｅ Ｂｕｍｐ）を形成する。バンプ３４１の直径は３０μｍであり、印刷直後の高さは２０μｍとなるように形成する。
用いられたペーストの金属材料として、スズ‐ビスマス合金（Ｓｎ‐Ｂｉ Ａｌｌｏｙ）５０ｗｔ％と銅（Ｃｕ）５０ｗｔ％からなる混合金属を用い、バインダーとしてエポキシ樹脂を用いる。ペーストの粘度は２００Ｐａ・ｓであり、印刷後に６０℃で３０分間乾燥して溶媒成分を蒸発させる。
７．誘電層をラミネートする段階
バンプ３４１が形成された銅箔３２０及び回路パターン３２１上に誘電体フィルム３１１をラミネートする。第１実施例と同様にＢＴ樹脂を用い、誘電体フィルム３１１の厚さは２０μｍに形成する。
バンプ３４１が形成された銅箔３２０及び回路パターン３２１上に誘電体フィルム３１１をラミネートする。第１実施例と同様にＢＴ樹脂を用い、誘電体フィルム３１１の厚さは２０μｍに形成する。
８．保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）を付着する段階
保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）３７０を付着する。
保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）３７０を付着する。
９．キャリアフィルムを除去する段階
キャリアフィルム３１０´を除去する。第１実施例と同一のフィルムを同一の方法で除去する。
キャリアフィルム３１０´を除去する。第１実施例と同一のフィルムを同一の方法で除去する。
１０．銅箔をエッチングする段階
電気メッキのためのシード層として用いられた銅箔３２０をエッチングにより除去する。エッチング溶液としては、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いる。
電気メッキのためのシード層として用いられた銅箔３２０をエッチングにより除去する。エッチング溶液としては、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いる。
１１．一括積層する段階
マスキングフィルム３７０を除去し、各層３１１ａ〜３１１ｇを積層する。ビアの円滑な接続のためにＳｎ‐Ｃｕ間金属化合物を形成すべきであるため、１８０℃で１時間真空加圧（Ｖａｃｕｕｍ Ｐｒｅｓｓ）する。加温することで、金属化合物が形成されるとともに、誘電体樹脂が完全硬化される。第２実施例とは異なり、融点の低いスズ‐ビスマス合金（Ｓｎ‐Ｂｉ Ａｌｌｏｙ）を用いるため、金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）が生成される温度が低い。したがって、低温で加圧する。
マスキングフィルム３７０を除去し、各層３１１ａ〜３１１ｇを積層する。ビアの円滑な接続のためにＳｎ‐Ｃｕ間金属化合物を形成すべきであるため、１８０℃で１時間真空加圧（Ｖａｃｕｕｍ Ｐｒｅｓｓ）する。加温することで、金属化合物が形成されるとともに、誘電体樹脂が完全硬化される。第２実施例とは異なり、融点の低いスズ‐ビスマス合金（Ｓｎ‐Ｂｉ Ａｌｌｏｙ）を用いるため、金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）が生成される温度が低い。したがって、低温で加圧する。
上記のように個別形成された各層３１１ａ〜３１１ｇを一括積層して圧着することで、図７ｌに示したように、内部に回路パターン３２１及びバンプ３４１が配置されたボディ３１０を製作することができる。
１２．後続の外部端子電極形成工程は、通常のチップインダクターの製作工程と類似する。
第４実施例
１．キャリアフィルムと銅箔を接合する段階
第３実施例と同様にキャリアフィルム４１０´と銅箔４２０を接合する。
１．キャリアフィルムと銅箔を接合する段階
第３実施例と同様にキャリアフィルム４１０´と銅箔４２０を接合する。
２．銅箔にＤＦＲ（ＰＲ）をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階
第３実施例と同様に銅箔４２０にＤＦＲ（ＰＲ）４３０をラミネート（Ｌａｍｉｎａｔｉｏｎ）する。
第３実施例と同様に銅箔４２０にＤＦＲ（ＰＲ）４３０をラミネート（Ｌａｍｉｎａｔｉｏｎ）する。
３．露光／現像する段階
露光／現像工程によりドライフィルムパターン（Ｄｒｙ Ｆｉｌｍ Ｐａｔｔｅｒｎ）４３１を形成する。
露光／現像工程によりドライフィルムパターン（Ｄｒｙ Ｆｉｌｍ Ｐａｔｔｅｒｎ）４３１を形成する。
４．電解メッキする段階
電解メッキにより回路パターン４２１を形成する（Ｃｕメッキ）。メッキの厚さは８μｍに形成する。
電解メッキにより回路パターン４２１を形成する（Ｃｕメッキ）。メッキの厚さは８μｍに形成する。
５．ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を剥離する段階
ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を除去して各層の回路パターン４２１を完成する。
ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を除去して各層の回路パターン４２１を完成する。
６．誘電層を付着する段階
誘電体フィルム４１１をラミネートする段階である。本実施例では、回路の最上端より平均７μｍ高いように誘電層の高さを設定した。誘電体材料としては、ＵＶ硬化及び現像が可能な材料を用いた。
誘電体フィルム４１１をラミネートする段階である。本実施例では、回路の最上端より平均７μｍ高いように誘電層の高さを設定した。誘電体材料としては、ＵＶ硬化及び現像が可能な材料を用いた。
７．露光／現像する段階
マスクを用いてビアが形成されるべき部分を覆って露光した後、現像することでビアホール４４０を形成する。ビアの直径は３０μｍにする。
マスクを用いてビアが形成されるべき部分を覆って露光した後、現像することでビアホール４４０を形成する。ビアの直径は３０μｍにする。
８．フォトビアを形成（Ｍｅｔａｌ Ｍａｓｋ Ｐｒｉｎｔｉｎｇ）する段階
金属マスク（Ｍｅｔａｌ Ｍａｓｋ）を用いて、ビア４４１を印刷方法により充填する。
金属マスク（Ｍｅｔａｌ Ｍａｓｋ）を用いて、ビア４４１を印刷方法により充填する。
９．保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）を付着する段階
保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）４７０を付着する。
保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）４７０を付着する。
１０．キャリアフィルムを除去する段階
キャリアフィルム４１０´を除去する。第１実施例と同一のフィルムを同一の方法で除去する。
キャリアフィルム４１０´を除去する。第１実施例と同一のフィルムを同一の方法で除去する。
１１．銅箔をエッチングする段階
電気メッキのためのシード層として用いられた銅箔４２０をエッチングにより除去する。エッチング溶液としては、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いる。
電気メッキのためのシード層として用いられた銅箔４２０をエッチングにより除去する。エッチング溶液としては、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いる。
１２．一括積層する段階
第３実施例と同様に行う。
第３実施例と同様に行う。
マスキングフィルム４７０を除去し、各層４１１ａ〜４１１ｇを積層する。
上記のように個別形成された各層４１１ａ〜４１１ｇを一括積層して圧着することで、図８ｍに示したように、内部に回路パターン４２１及びビア４４１が配置されたボディ４１０を製作することができる。
１３．後続の外部端子電極形成工程は、通常のチップインダクターの製作工程と類似する。
第５実施例
１．キャリアフィルムと銅箔を接合する段階
第３実施例と同様にキャリアフィルム５１０´と銅箔５２０を接合する。
本実施例では回路形成方法としてＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ‐Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）方法を用いたが、必ずしもこれに制限されるものではなく、サブトラクティブエッチング（Ｓｕｂｔｒａｃｔｉｖｅ Ｅｔｃｈｉｎｇ）方法を用いてもよい。
１．キャリアフィルムと銅箔を接合する段階
第３実施例と同様にキャリアフィルム５１０´と銅箔５２０を接合する。
本実施例では回路形成方法としてＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ‐Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）方法を用いたが、必ずしもこれに制限されるものではなく、サブトラクティブエッチング（Ｓｕｂｔｒａｃｔｉｖｅ Ｅｔｃｈｉｎｇ）方法を用いてもよい。
２．銅箔にＤＦＲ（ＰＲ）をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階
第３実施例と同様に銅箔５２０にＤＦＲ（ＰＲ）５３０をラミネート（Ｌａｍｉｎａｔｉｏｎ）する。
第３実施例と同様に銅箔５２０にＤＦＲ（ＰＲ）５３０をラミネート（Ｌａｍｉｎａｔｉｏｎ）する。
３．露光／現像する段階
露光／現像工程によりドライフィルムパターン（Ｄｒｙ Ｆｉｌｍ Ｐａｔｔｅｒｎ）５３１を形成する。
露光／現像工程によりドライフィルムパターン（Ｄｒｙ Ｆｉｌｍ Ｐａｔｔｅｒｎ）５３１を形成する。
４．電解メッキする段階
電解メッキにより回路パターン５２１を形成する（Ｃｕメッキ）。メッキの厚さは８μｍに形成する。
電解メッキにより回路パターン５２１を形成する（Ｃｕメッキ）。メッキの厚さは８μｍに形成する。
５．ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を剥離する段階
ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を除去して各層の回路パターン５２１を完成する。
ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を除去して各層の回路パターン５２１を完成する。
６．誘電層を付着する段階
フィルム形態の誘電層をラミネートする段階である。本実施例では、回路パターン５２１上に誘電体フィルム５１１をラミネートする。誘電体材料としては、ＵＶ硬化及び現像が可能な感光性誘電体を用いる。
フィルム形態の誘電層をラミネートする段階である。本実施例では、回路パターン５２１上に誘電体フィルム５１１をラミネートする。誘電体材料としては、ＵＶ硬化及び現像が可能な感光性誘電体を用いる。
７．露光／現像する段階
マスクを用いてビアが形成されるべき部分を覆って感光性誘電体に露光した後、現像することでビアホール５４０を形成する。本実施例では、ビア５４１の直径を３０μｍとし、露光方向を基準として表面側の直径が３０μｍ程度となるように露光／現像した。ビア５４１の全体断面形状はテーパ状を有する。
マスクを用いてビアが形成されるべき部分を覆って感光性誘電体に露光した後、現像することでビアホール５４０を形成する。本実施例では、ビア５４１の直径を３０μｍとし、露光方向を基準として表面側の直径が３０μｍ程度となるように露光／現像した。ビア５４１の全体断面形状はテーパ状を有する。
８．現像されたビアの内部に銅充填（Ｃｕ Ｆｉｌｌ）メッキを施す段階
現像されたビア５４１内に銅充填（Ｃｕ Ｆｉｌｌ）メッキを施す。メッキを施した後、メッキビアの上面の平坦化のために、ラッピング（Ｌａｐｐｉｎｇ）またはブラシ（Ｂｒｕｓｈ）研磨などを施してもよい。
現像されたビア５４１内に銅充填（Ｃｕ Ｆｉｌｌ）メッキを施す。メッキを施した後、メッキビアの上面の平坦化のために、ラッピング（Ｌａｐｐｉｎｇ）またはブラシ（Ｂｒｕｓｈ）研磨などを施してもよい。
９．銅充填（Ｃｕ Ｆｉｌｌ）メッキ上にスズ（Ｓｎ）メッキを施す段階
ビアホールに形成した銅充填（Ｃｕ Ｆｉｌｌ）メッキの上面にスズ（Ｓｎ）メッキ層５４２を形成する。この際、スズ（Ｓｎ）メッキ層５４２の厚さは１〜１０μｍ程度であることが適当である。本実施例では、厚さ３μｍのスズ（Ｓｎ）メッキ層を形成した。
ビアホールに形成した銅充填（Ｃｕ Ｆｉｌｌ）メッキの上面にスズ（Ｓｎ）メッキ層５４２を形成する。この際、スズ（Ｓｎ）メッキ層５４２の厚さは１〜１０μｍ程度であることが適当である。本実施例では、厚さ３μｍのスズ（Ｓｎ）メッキ層を形成した。
１０．保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）を付着する段階
保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）５７０を付着する。
保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）５７０を付着する。
１１．キャリアフィルムを除去する段階
キャリアフィルム５１０´を除去する。第１実施例と同一のフィルムを同一の方法で除去する。
キャリアフィルム５１０´を除去する。第１実施例と同一のフィルムを同一の方法で除去する。
１２．銅箔をエッチングする段階
電気メッキのためのシード層として用いられた銅箔５２０をエッチングにより除去する。エッチング溶液としては、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いる。
電気メッキのためのシード層として用いられた銅箔５２０をエッチングにより除去する。エッチング溶液としては、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いる。
１３．一括積層する段階
マスキングフィルム５７０を除去し、各層を積層する。ビアの円滑な接続のためにＳｎ‐Ｃｕ間金属化合物を形成すべきであるため、２００℃で１時間真空加圧（Ｖａｃｕｕｍ Ｐｒｅｓｓ）する。加温することで、金属化合物が形成されるとともに、誘電体樹脂が完全硬化される。スズ（Ｓｎ）メッキを銅充填（Ｃｕ Ｆｉｌｌ）メッキ上に施したため、Ｓｎ‐Ｃｕ界面に金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）５４３が生成される。この際、生成される金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）としては、Ｃｕ６Ｓｎ５、Ｃｕ３Ｓｎなどが挙げられる。
マスキングフィルム５７０を除去し、各層を積層する。ビアの円滑な接続のためにＳｎ‐Ｃｕ間金属化合物を形成すべきであるため、２００℃で１時間真空加圧（Ｖａｃｕｕｍ Ｐｒｅｓｓ）する。加温することで、金属化合物が形成されるとともに、誘電体樹脂が完全硬化される。スズ（Ｓｎ）メッキを銅充填（Ｃｕ Ｆｉｌｌ）メッキ上に施したため、Ｓｎ‐Ｃｕ界面に金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）５４３が生成される。この際、生成される金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）としては、Ｃｕ６Ｓｎ５、Ｃｕ３Ｓｎなどが挙げられる。
上記のように個別形成された各層を一括積層して圧着することで、図９ｍに示したように、内部に回路パターン５２１、ビア５４１、スズ（Ｓｎ）メッキ層５４２、及びＳｎ‐Ｃｕ界面に形成された金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）５４３が配置されたボディ５１０を製作することができる。
１４．後続の外部端子電極形成工程は、通常のチップインダクターの製作工程と類似する。
第６実施例
１．キャリアフィルムと銅箔を接合する段階
第５実施例と同様にキャリアフィルム６１０´と銅箔６２０を接合する。
１．キャリアフィルムと銅箔を接合する段階
第５実施例と同様にキャリアフィルム６１０´と銅箔６２０を接合する。
２．銅箔にＤＦＲ（ＰＲ）をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階
第５実施例と同様に銅箔６２０にＤＦＲ（ＰＲ）６３０をラミネート（Ｌａｍｉｎａｔｉｏｎ）する。
第５実施例と同様に銅箔６２０にＤＦＲ（ＰＲ）６３０をラミネート（Ｌａｍｉｎａｔｉｏｎ）する。
３．露光／現像する段階
露光／現像工程によりドライフィルムパターン（Ｄｒｙ Ｆｉｌｍ Ｐａｔｔｅｒｎ）６３１を形成する。
露光／現像工程によりドライフィルムパターン（Ｄｒｙ Ｆｉｌｍ Ｐａｔｔｅｒｎ）６３１を形成する。
４．電解メッキする段階
電解メッキにより回路パターン６２１を形成する（Ｃｕメッキ）。メッキの厚さは８μｍに形成する。
電解メッキにより回路パターン６２１を形成する（Ｃｕメッキ）。メッキの厚さは８μｍに形成する。
５．ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を剥離する段階
ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を除去して各層の回路パターン６２１を完成する。
ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を除去して各層の回路パターン６２１を完成する。
６．誘電層を付着する段階
回路パターン６２１上に誘電体フィルム６１１をラミネートする段階である。誘電体としては、熱硬化により半硬化状態とすることができる材料を用いる。誘電体フィルムは、半硬化状態を有する熱硬化性樹脂材料である。かかる材料として、プリプレグ、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ‐Ｔｒｉａｚｉｎｅ）樹脂などが挙げられる。本実施例ではＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ‐Ｔｒｉａｚｉｎｅ）樹脂を用いた。
回路パターン６２１上に誘電体フィルム６１１をラミネートする段階である。誘電体としては、熱硬化により半硬化状態とすることができる材料を用いる。誘電体フィルムは、半硬化状態を有する熱硬化性樹脂材料である。かかる材料として、プリプレグ、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ‐Ｔｒｉａｚｉｎｅ）樹脂などが挙げられる。本実施例ではＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ‐Ｔｒｉａｚｉｎｅ）樹脂を用いた。
７．レーザー打ち抜き（Ｌａｓｅｒ Ｐｕｎｃｈｉｎｇ）を用いてビアホールを形成する段階
レーザーを用いてビアホール６４０を加工する。本実施例では、ビアの直径を３０μｍにした。レーザー打ち抜き（Ｌａｓｅｒ Ｐｕｎｃｈｉｎｇ）ではＣＯ２レーザーや固体レーザーの何れを用いてもよく、ビアホールの直径は１０〜２００μｍの範囲から選択されることができる。本実施例では、ＣＯ２レーザーを用いて、直径３０μｍのビアホール６４０を形成した。
レーザーを用いてビアホール６４０を加工する。本実施例では、ビアの直径を３０μｍにした。レーザー打ち抜き（Ｌａｓｅｒ Ｐｕｎｃｈｉｎｇ）ではＣＯ２レーザーや固体レーザーの何れを用いてもよく、ビアホールの直径は１０〜２００μｍの範囲から選択されることができる。本実施例では、ＣＯ２レーザーを用いて、直径３０μｍのビアホール６４０を形成した。
８．ビアの内部に銅充填（Ｃｕ Ｆｉｌｌ）メッキを施す段階
ビア６４１の内部に銅充填（Ｃｕ Ｆｉｌｌ）メッキを施す。メッキを施した後、メッキビアの上面の平坦化のために、ラッピング（Ｌａｐｐｉｎｇ）またはブラシ（Ｂｒｕｓｈ）研磨などを施してもよい。
ビア６４１の内部に銅充填（Ｃｕ Ｆｉｌｌ）メッキを施す。メッキを施した後、メッキビアの上面の平坦化のために、ラッピング（Ｌａｐｐｉｎｇ）またはブラシ（Ｂｒｕｓｈ）研磨などを施してもよい。
この段階で、ビアの内部への銅充填（Ｃｕ Ｆｉｌｌ）メッキを省略し、次の段階であるスズメッキのみを施してビア導体を形成してもよい。
９．銅充填（Ｃｕ Ｆｉｌｌ）メッキ上にスズ（Ｓｎ）メッキを施す段階
ビアホール６４０に形成した銅充填（Ｃｕ Ｆｉｌｌ）メッキの上面にスズ（Ｓｎ）メッキ層６４２を形成する。この際、スズ（Ｓｎ）メッキ層６４２の厚さは１〜１０μｍ程度であることが適当である。本実施例では、突出高さ３μｍの厚さのスズ（Ｓｎ）メッキ層６４２を形成した。
ビアホール６４０に形成した銅充填（Ｃｕ Ｆｉｌｌ）メッキの上面にスズ（Ｓｎ）メッキ層６４２を形成する。この際、スズ（Ｓｎ）メッキ層６４２の厚さは１〜１０μｍ程度であることが適当である。本実施例では、突出高さ３μｍの厚さのスズ（Ｓｎ）メッキ層６４２を形成した。
１０．保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）を付着する段階
保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）６７０を付着する。ビア６４１を保護するためにマスキングフィルムを付着する。
保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）６７０を付着する。ビア６４１を保護するためにマスキングフィルムを付着する。
１１．キャリアフィルムを除去する段階
キャリアフィルム６１０´を除去する。キャリアフィルムとして熱発泡型フィルムを用い、１００℃で加熱してキャリアフィルムを除去する。
キャリアフィルム６１０´を除去する。キャリアフィルムとして熱発泡型フィルムを用い、１００℃で加熱してキャリアフィルムを除去する。
１２．銅箔をエッチングする段階
電気メッキのためのシード層として用いられた銅箔６２０をエッチングにより除去する。エッチング溶液としては、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いる。
電気メッキのためのシード層として用いられた銅箔６２０をエッチングにより除去する。エッチング溶液としては、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いる。
１３．一括積層する段階
マスキングフィルム６７０を除去し、各層を積層する。ビア６４１の円滑な接続のためにＳｎ‐Ｃｕ間金属化合物を形成すべきであるため、２００℃で１時間真空加圧（Ｖａｃｕｕｍ Ｐｒｅｓｓ）する。加温することで、金属化合物が形成されるとともに、誘電体樹脂が完全硬化される。スズ（Ｓｎ）メッキを銅充填（Ｃｕ Ｆｉｌｌ）メッキ上に施したため、Ｓｎ‐Ｃｕ界面に金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）６４３が生成される。この際、生成される金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）としては、Ｃｕ６Ｓｎ５、Ｃｕ３Ｓｎなどが挙げられる。
マスキングフィルム６７０を除去し、各層を積層する。ビア６４１の円滑な接続のためにＳｎ‐Ｃｕ間金属化合物を形成すべきであるため、２００℃で１時間真空加圧（Ｖａｃｕｕｍ Ｐｒｅｓｓ）する。加温することで、金属化合物が形成されるとともに、誘電体樹脂が完全硬化される。スズ（Ｓｎ）メッキを銅充填（Ｃｕ Ｆｉｌｌ）メッキ上に施したため、Ｓｎ‐Ｃｕ界面に金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）６４３が生成される。この際、生成される金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）としては、Ｃｕ６Ｓｎ５、Ｃｕ３Ｓｎなどが挙げられる。
第２実施例及び第５実施例と同様に、メッキされたスズ層、回路層、及びビア６４１の安定した電気的接続のために、別の熱処理を施す。
最高熱処理温度は２６０℃として、１秒間熱処理を行った。
このような熱処理により、スズと回路導体との金属間化合物（ｉｎｔｅｒｍｅｔａｌｌｉｃ ｃｏｍｐｏｕｎｄ）６４３が十分に形成されるようにする。
上記のように個別形成された各層を一括積層して圧着することで、図１０ｍに示したように、内部に回路パターン６２１、ビア６４１、スズ（Ｓｎ）メッキ層６４２、及びＳｎ‐Ｃｕ界面に形成された金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）６４３が配置されたボディ６１０を製作することができる。
１４．後続の外部端子電極形成工程は、通常のチップインダクターの製作工程と類似する。
以下では、本発明の第１実施例により製作されたチップインダクターと、通常の工法により製作されたチップインダクターのＱ値及びインダクタンスをシミュレーションして比較した。
本発明の第１実施例により製作されたチップインダクターでは銅（Ｃｕ）メッキ電極を用いており、比較例は、通常の工法により、銀（Ａｇ）焼結電極を用いて製作したチップインダクターである。
上記表１を参照すれば、通常の工法により銀（Ａｇ）焼結電極を用いて製作した比較例に比べて、銅（Ｃｕ）メッキ電極を用いて製作した第１実施例は、Ｑ値が大きく向上することが分かる。
第２実施例の場合、ビア導体も銅（Ｃｕ）メッキ電極であるため、Ｑ値の上昇効果においてより優れる。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１０ ボディ
２０ コイル部
２１ 導電性パターン
３１、３２ 外部電極
４１ ビア
２０ コイル部
２１ 導電性パターン
３１、３２ 外部電極
４１ ビア
Claims (28)
- 有機物及びコイル部を含むボディと、前記ボディの外側に配置され、前記コイル部と連結された外部電極と、を含み、
前記コイル部は、導電性パターン及び導電性ビアを有し、前記導電性パターンと前記導電性ビアとの間に接着層が形成されており、
前記接着層は、前記導電性パターン及び前記導電性ビアと異なる物質で形成される、チップインダクター。 - 前記有機物は感光性有機物である、請求項１に記載のチップインダクター。
- 前記有機物は、ＵＶ硬化及び熱硬化のメカニズムをともに有する感光性有機物である、請求項２に記載のチップインダクター。
- 前記有機物は熱硬化性有機物である、請求項１に記載のチップインダクター。
- 前記ボディは無機物をさらに含み、前記無機物の含量は前記有機物の含量より少ない、請求項１から４のいずれか一項に記載のチップインダクター。
- 前記有機物は、複数の有機物層が積層されて形成される、請求項１から５のいずれか一項に記載のチップインダクター。
- 前記複数の有機物層は直接接触する、請求項６に記載のチップインダクター。
- 前記接着層は、前記導電性パターン及び前記導電性ビアより低い融点の物質からなる、請求項１から７のいずれか一項に記載のチップインダクター。
- 前記導電性パターン及び前記導電性ビアは銅（Ｃｕ）を含み、
前記接着層はスズ（Ｓｎ）を含む、請求項８に記載のチップインダクター。 - 前記導電性パターンと前記接着層との間には、スズ（Ｓｎ）と銅（Ｃｕ）を含む化合物が形成されている、請求項９に記載のチップインダクター。
- 前記導電性ビアと前記接着層との間には、スズ（Ｓｎ）と銅（Ｃｕ）を含む化合物が形成されている、請求項９または１０に記載のチップインダクター。
- 前記導電性ビアは、有機物と金属の混合物を含むペーストで形成される、請求項１から１１のいずれか一項に記載のチップインダクター。
- ボディと、
前記ボディの内部に配置され、導電性パターン、及び前記導電性パターンの領域と連結された複数のビアを含むコイル部と、
を含み、
前記複数のビアのそれぞれは有機物と金属の混合物を含む、チップインダクター。 - 前記ボディは感光性有機物を含む、請求項１３に記載のチップインダクター。
- 前記感光性有機物は、ＵＶ硬化及び熱硬化のメカニズムをともに有する感光性有機物である、請求項１４に記載のチップインダクター。
- 前記ボディは感光性有機物と無機物の混合物を含む、請求項１４または１５に記載のチップインダクター。
- 前記複数のビアと導電性パターンは異なる金属物質を含む、請求項１３から１６のいずれか一項に記載のチップインダクター。
- 前記複数のビアのそれぞれは、有機物とＳｎまたはＳｎ系金属間化合物（ＩＭＣ、Ｉｎｔｅｒｍｅｔａｌｌｉｃ ｃｏｍｐｏｕｎｄ）の混合物で形成され、導電性パターンは銅（Ｃｕ）で形成される、請求項１７に記載のチップインダクター。
- 前記複数のビアのそれぞれと導電性パターンとの間に接触によって形成された金属間化合物をさらに含む、請求項１３から１８のいずれか一項に記載のチップインダクター。
- 前記複数のビアのそれぞれは、体積比で２０〜８０ｖｏｌ％の含量の有機物を含む、請求項１３から１９のいずれか一項に記載のチップインダクター。
- 前記ボディの外側に配置され、前記コイル部の端部と連結された外部電極をさらに含み、前記外部電極のそれぞれは前記ボディの少なくとも２個の面に延びる、請求項１３から２０のいずれか一項に記載のチップインダクター。
- 前記外部電極は、前記ボディの隣接した２個の面に延びる「Ｌ」字状を有する、請求項２１に記載のチップインダクター。
- 一面に導電性パターンが形成された複数の誘電体フィルム、及び前記複数の誘電体フィルムのそれぞれを貫通し且つ前記導電性パターンと連結された導電性ビアを設ける段階と、
前記複数の誘電体フィルムを積層及び圧着してインダクターを形成する段階と、
を含み、
前記導電性パターンと導電性ビアを有する複数の誘電体フィルムを設ける段階は、
各誘電体フィルムを貫通して導電性ビアを形成する段階と、
各誘電体フィルムの一面に導電性パターンを形成する段階と、を含み、
前記導電性パターンは前記誘電体フィルムの一面上で導電性ビアの一つの位置に拡張される、チップインダクターの製造方法。 - 前記導電性パターンを形成する段階は、前記誘電体フィルムの一面と前記一面に対向する他面上に導電性パターンを形成する段階を含み、
前記複数の誘電体フィルムを積層及び圧着する段階は、一面と他面に導電性パターンを有する複数の誘電体フィルムと、内部を貫通して延びる導電性ビアを有する複数の他の誘電体フィルムを交互に積層する段階と、交互に積層された誘電体フィルムを圧着する段階と、を含む、請求項２３に記載のチップインダクターの製造方法。 - 各誘電体フィルムを貫通して導電性ビアを形成する段階は、
各誘電体フィルムを貫通してビアホールを形成する段階と、
スパッタリング法を用いて前記ビアホール内に薄膜シード層を形成する段階と、
前記ビアホールを充填するように前記薄膜シード層上に銅を電解メッキする段階と、
前記ビアホールを充填するように前記銅上にスズ（Ｓｎ）を電解メッキする段階と、
を含む、請求項２３または２４に記載のチップインダクターの製造方法。 - 前記導電性パターンと導電性ビアを有する複数の誘電体フィルムを設ける段階は、
導電性パターンを形成する段階と、
前記導電性パターンを形成する段階の後に、前記導電性パターン上に印刷法により導電性ビア用金属ペーストバンプを形成する段階と、
前記金属ペーストバンプを形成する段階の後に、前記金属ペーストバンプが形成された導電性パターン上に誘電体フィルムをラミネートする段階と、
を含む、請求項２３から２５のいずれか一項に記載のチップインダクターの製造方法。 - 前記導電性パターンと導電性ビアを有する複数の誘電体フィルムを設ける段階は、
導電性パターンを形成する段階と、
前記導電性パターンを形成する段階の後に、前記導電性パターンを覆うように誘電体フィルムをラミネートする段階と、
前記誘電体フィルムをラミネートする段階の後に、前記導電性パターンと重なる位置に誘電体フィルムを貫通してビアホールを形成する段階と、
前記ビアホールを金属で充填して導電性ビアを形成する段階と、
を含む、請求項２３から２５のいずれか一項に記載のチップインダクターの製造方法。 - 前記導電性ビアを形成する段階は、
前記ビアホールの内部に銅充填（Ｃｕ Ｆｉｌｌ）メッキを行う段階と、
前記銅充填（Ｃｕ Ｆｉｌｌ）メッキ上にスズ（Ｓｎ）メッキを行う段階と、
を含む、請求項２７に記載のチップインダクターの製造方法。
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