JP2016122968A - 信号生成装置 - Google Patents

Abstract

【課題】入力パルス信号の配線数を削減し、且つ、入力パルス信号以下のパルス幅を持つ出力パルス信号を生成する。
【解決手段】出力パルス生成部（５１０）は、アイソレータ（ＩＳ１，ＩＳ２）から出力された入力パルス信号（ＩＮＡ，ＩＮＢ）のうち、一方の入力パルス信号のレベルと他方の入力パルス信号の立ち上がり及び立ち下がりタイミングとの組み合わせから８つのタイミングを検知する。そして、出力パルス生成部（５１０）は、検知した８つのタイミングの中から、２つずつタイミングを選択して４組のタイミングを選択し、出力パルス信号（ＳＨ，ＭＨ，ＳＬ，ＭＬ）のトグルタイミングに割り当て、出力パルス信号（ＳＨ，ＭＨ，ＳＬ，ＭＬ）を生成する。
【選択図】図６

Description

本開示は、制御対象装置が備えるスイッチを制御するための出力パルス信号を生成する信号生成装置に関するものである。

従来、複数のスイッチ回路と、各スイッチ回路に対応する複数の制御回路とを備え、各制御回路が各スイッチ回路のオンオフを制御するスイッチ装置が知られている。このような、スイッチ装置では、スイッチ回路の個数が増大するにつれて、制御回路の個数も増大し、これに伴って、スイッチ回路を制御する制御線の配線が複雑になり、配線の面積が大きくなるという問題がある。

そこで、特許文献１は、複数のスイッチ回路のそれぞれを個別に制御する複数の制御回路と、複数の制御回路のそれぞれの時間割り当てをサイクリックに行う第１の制御信号を複数の制御回路に供給する制御線と、複数のスイッチ回路の出力電圧を制御する第２の制御信号を複数の制御回路に供給する制御線とを有し、時間割り当てが行われた制御回路が、第２の制御信号に応じて、対応するスイッチ回路をオンオフさせるパルス信号を生成するスイッチ装置を開示する。

特開平１１−１６８３６８号公報

しかしながら、特許文献１では、各制御回路の時間割り当てがサイクリックに行われているため、１の制御回路は、自己の時間割り当てが１順する期間よりも短いパルス幅を持つパルス信号を生成できないという問題があった。

本開示は、入力パルス信号の配線数を削減し、且つ、入力パルス信号以下のパルス幅を持つ出力パルス信号を生成する信号生成装置を提供する。

本開示の一態様における信号生成装置は、
第１レベルと、前記第１レベルとは異なる第２レベルとの間で切り替わる第１、第２入力パルス信号を用いて、制御対象装置が備える第１〜第４スイッチを制御するための第１〜第４出力パルス信号を生成する信号生成装置であって、
前記第１、第２入力パルス信号は、アイソレータが規定する最小パルス幅以上のパルス幅を持ち、
前記第１、第２入力パルス信号が入力されるアイソレータと、
前記アイソレータから出力された前記第１、第２入力パルス信号のうち、一方の入力パルス信号のレベルと他方の入力パルス信号の立ち上がり及び立ち下がりタイミングとの組み合わせから８つのタイミングを検知し、前記検知した８つのタイミングの中から、任意に２つずつタイミングを選択して、前記第１〜第４出力パルス信号のトグルタイミングに割り当て、前記第１〜第４出力パルス信号を生成する出力パルス生成部とを備える。

本開示によれば、入力パルス信号の配線数を削減し、且つ、入力パルス信号以下のパルス幅を持つ出力パルス信号を生成できる。

本開示における信号生成装置が適用された駆動システムの構成例を示す図である。 本開示の駆動装置によって制御されるＤＣ−ＤＣコンバータの構成例を示す図である。 図２に示すスイッチング素子を制御する駆動装置の構成例を示す図である。 スイッチング素子をターンオンさせる際の駆動装置のシミュレーション結果を概略的に示すタイミングチャートである。 図４よりも充電時間を短く設定した場合において、スイッチング素子をターンオンさせる際の駆動装置のシミュレーション結果を概略的に示すタイミングチャートである。 信号生成装置の構成例を示す図である。 出力パルス生成部の処理を示すタイミングチャートである。 駆動装置が充電方式でスイッチング素子を制御する態様を採用した場合において、出力パルス生成部が入力パルス信号から出力パルス信号を生成する処理を示すタイミングチャートである。 駆動装置がクランプ前倒し方式でスイッチング素子を制御する態様を採用した場合において、出力パルス生成部が入力パルス信号から出力パルス信号を生成する処理を示すタイミングチャートである。 駆動装置がクランプ前倒し方式でスイッチング素子を制御する態様を採用した場合において、出力パルス生成部が入力パルス信号から出力パルス信号を生成する処理を示すタイミングチャートである。 負荷状態に応じて最適な充電時間を求めるために行った実験結果を示すグラフである。 セクション（ａ）はリンギング電圧（Ｖｄｓ（Ｈ）．ｍａｘ）と充電時間との関係を示したグラフであり、セクション（ｂ）は電圧変化率（ｄＶ（Ｌ）／ｄｔ）と充電時間との関係を示したグラフであり、セクション（ｃ）はスイッチング損失（Ｅｏｎ）と充電時間との関係を示したグラフであり、セクション（ｄ）は電圧変化率（ｄＶ（Ｈ）／ｄｔ）と充電時間との関係を示したグラフである。 特許文献１のスイッチ装置の回路図である。 図１３に示すスイッチ装置のタイムチャートである。 比較例における駆動システムの構成例を示す図である。

（本開示に至る経緯）
ＤＣ−ＤＣコンバータにおいては、スイッチング素子のスイッチング損失を低減することが望まれている。スイッチング素子は、ドレイン−ソース間の電圧の応答速度を高速化させることでスイッチング損失が低減される。

しかしながら、応答速度を高速化させると、ＤＣ−ＤＣコンバータ上の寄生インダクタンスと寄生キャパシタンスとからなる共振ループによりリンギングが発生し、スイッチング素子に過大な電圧が印加される虞がある。そのため、スイッチング素子として耐圧の高いスイッチング素子を採用する必要があり、回路の高コスト化を招いてしまう。また、リンギングに伴って過大な輻射ノイズが発生し、他の電気機器に悪影響を及ぼす虞がある。

また、スイッチング素子のゲートに入力される制御信号の電圧レベルは例えば５Ｖ程度であるのに対して、ＤＣ−ＤＣコンバータが取り扱う電圧レベルは３００Ｖ〜５００Ｖと非常に大きく、制御信号をＤＣ−ＤＣコンバータにうまく伝播させるには、両回路の基準電位を電気的に絶縁する必要がある。そこで、スイッチング素子のゲートの前段や駆動装置を構成する各スイッチのゲートの前段にはアイソレータが設けられるのが一般的である。ここで、アイソレータには同相除去電圧と呼ばれる基準が設けられており、この基準を満たすためには、スイッチング素子の応答速度を、同相除去電圧が定める電圧変化率以下にする必要があり、応答速度の高速化には制限がある。

したがって、スイッチング素子のスイッチング損失を一定の値以下にし、スイッチング素子の応答速度をアイソレータが規定する電圧変化率以下にし、且つ、リンギング電圧を一定の値以下にするスイッチング速度（以下、「ＳＷ速度」と記述する。）のうち最速のＳＷ速度を設定することでスイッチング素子の駆動を最適化できる。

しかしながら、スイッチング損失、応答速度、及びリンギング電圧は、スイッチング素子に入出力される電流、電圧、及び、デバイス温度といった負荷状態によって変動する。よって、ＤＣ−ＤＣコンバータを実際に設計する際にはいずれの負荷状態も満足させることができるワーストのＳＷ速度が設定される。そのため、実際に設定したＳＷ速度がある負荷状態においては最適な値を持っていないケースが発生し、この場合、スイッチング素子を効率良く駆動することができない。

ここで、ＳＷ速度の高速化は、例えば、スイッチング素子のゲート容量に電荷を注入する期間（充電時間）を増大させることで実現できる。そこで、本発明者は、負荷状態に応じて最適な充電時間を動的に設定すれば、スイッチング素子を効率良く駆動させることができる点に着目した。

次に、特許文献１の問題点について説明する。

図１３は、特許文献１のスイッチ装置ＳＳ１の回路図である。図１４は、スイッチ装置ＳＳ１のタイムチャートである。スイッチ装置ＳＳ１は、４つのスイッチ回路（以下、「ＳＷ１〜ＳＷ４」と記述する。）と、ＳＷ１〜ＳＷ４に対応する４つの制御回路（以下、「ＣＯＮＴ１〜ＣＯＮＴ４」と記述する）を備える。

ＣＯＮＴｉは、Ｄ−フリップフロップ（以下、「Ｄ−ＦＦｉ１」と記述する。）と、ＮＯＲ回路（以下、「ＮＯＲｉ」と記述する。）と、Ｄ−フリップフロップ（以下、「Ｄ−ＦＦｉ２」と記述する。）とを備える。ここで、ｉは、ＣＯＮＴ１〜ＣＯＮＴ４及びＳＷ１〜ＳＷ４を特定するためのインデックスであり、１〜４の値をとる。

Ｄ−ＦＦｉ１は、クロックＣＫの立ち上がりでＤ端子に入力されている第１の制御信号Ｃ１を取り込む。図１４に示すように、第１の制御信号Ｃ１は、期間Ｐ１でレベルがＨ、期間Ｐ５でレベルがＨというように、４期間毎にレベルがＨにされている。

よって、期間Ｐ１では、Ｄ−ＦＦ１１は、Ｄ端子にレベルがＨの第１の制御信号Ｃ１が入力されているため、クロックＣＫが立ち上がると、レベルがＨの第１の制御信号Ｃ１を取り込む。これにより、Ｄ−ＦＦ１１のＦ端子から出力される出力信号Ｆ１のレベルがＨとなる（Ｃ１４１）。

期間Ｐ２では、Ｄ−ＦＦ１１は、Ｄ端子にレベルがＬの第１の制御信号Ｃ１が入力されているため、クロックＣＫが立ち上がると、レベルがＬの第１の制御信号Ｃ１を取り込む（Ｃ１４２）。

また、期間Ｐ２では、Ｄ−ＦＦ２１は、クロックＣＫが立ち上がると、レベルがＨの出力信号Ｆ１を取り込む。これにより、Ｄ−ＦＦ２１のＦ端子から出力される出力信号Ｆ２はレベルがＨとなる（Ｃ１４３）。

このように、期間Ｐ１，Ｐ２，Ｐ３，Ｐ４と進むにつれて、出力信号Ｆ１，Ｆ２，Ｆ３，Ｆ４のレベルが順次にＨにされる（Ｃ１４４，Ｃ１４５）。

ＮＯＲ１〜ＮＯＲ４は、それぞれ、出力信号Ｆ１〜Ｆ４と第２の制御信号Ｃ２とのＡＮＤをとる（Ｃ１４６）。例えば、期間Ｐ２では、第２の制御信号Ｃ２のレベルがＨ、且つ、出力信号Ｆ２のレベルがＨであるため、ＮＯＲ２の出力信号のレベルがＨとなる。

Ｄ−ＦＦｉ２は、Ｆバー端子がＤ端子に接続されているため、Ｔ端子のレベルが反転する度に、Ｆ端子から出力するスイッチ切替信号Ｓｉのレベルを反転させる。そのため、期間Ｐ２では、Ｄ−ＦＦ２２は、ＳＷ２に出力するスイッチ切替信号Ｓ２のレベルをＨにする。

期間Ｐ６では、Ｄ−ＦＦ２１は、再度、クロックＣＫの立ち上がりに同期して、レベルがＨの出力信号Ｆ２を取り込む。これにより、Ｄ−ＦＦ２１のＦ端子から出力される出力信号Ｆ２はレベルがＨとなる。また、期間Ｐ６では、第２の制御信号Ｃ２のレベルがＨである。よって、期間Ｐ６では、ＮＯＲ２の出力信号のレベルがＨとなる。

そのため、期間Ｐ６では、Ｄ−ＦＦ２２は、ＳＷ２に出力するスイッチ切替信号Ｓ２のレベルをＬにする。

このように、スイッチ装置ＳＳ１では、レベルがＨの第１の制御信号Ｃ１をＣＯＮＴ１〜ＣＯＮＴ４に順次に伝播させることで、制御線の本数の削減が図られている。

しかしながら、スイッチ装置ＳＳ１では、スイッチ切替信号Ｓｉは一度トグルすると、次にトグルするまでに、出力信号Ｆｉが１順するのを待たなければならない。例えば、スイッチ切替信号Ｓ２は、期間Ｐ２において、出力信号Ｆ２の立ち上がりに同期してレベルがＨになっているが、次に出力信号Ｆ２が立ち上がるまでに４期間を要するため、期間Ｐ６が到来するまで、レベルをＬにすることができない。そのため、クロックＣＫのパルス幅を１期間の１／２とすると、スイッチ切替信号Ｓ２の最小パルス幅はクロックＣＫのパルス幅×８となる。

すなわち、スイッチＳＷｉの個数がｎ個の場合、クロックＣＫのパルス幅をＣＫとすると、スイッチ装置ＳＳ１がスイッチＳＷｉに出力できる最小のパルス幅がＣＫ×２ｎとなる。

ここで、図１３において、第１の制御信号Ｃ１の入力端子の前段にアイソレータを設けた構成を想定する。アイソレータには最小可能伝播時間が仕様で決められており、それよりも細いパルスをアイソレータは伝送できない。よって、スイッチ装置ＳＳ１にアイソレータを設けた構成では、第１の制御信号Ｃ１の最小パルス幅をアイソレータの仕様で定められた最小パルス幅よりも小さくできない。そして、スイッチ装置ＳＳ１では、スイッチ切替信号Ｓｉの最小パルス幅はＣＫ×２ｎ必要である。そのため、アイソレータが定めた最小パルス幅をＰ＿ＩＳとすると、スイッチ装置ＳＳ１にアイソレータを設けた構成では、スイッチ切替信号Ｓｉの最小パルス幅は、Ｐ＿ＩＳ×２ｎとなる。

これでは、スイッチ切替信号Ｓｉの最小パルス幅を、アイソレータが定めた最小伝播時間よりも短くすることができない。そのため、スイッチ装置ＳＳ１を図３に示す駆動装置３００に適用した場合、駆動装置３００が制御対象とするスイッチング素子の充電時間をアイソレータが定めた最小伝播時間よりも短い時間に設定できない。よって、スイッチ装置ＳＳ１は、スイッチング素子の充電時間を負荷状態に応じて動的に変更させる駆動装置に適していない。

本開示は、上記の問題を鑑みたものであり、入力パルス信号の配線数を削減し、且つ、入力パルス信号以下のパルス幅を持つ出力パルス信号を生成する信号生成装置を提供する。

（１）本開示の一態様の信号生成装置は、
第１レベルと、前記第１レベルとは異なる第２レベルとの間で切り替わる第１、第２入力パルス信号を用いて、制御対象装置が備える第１〜第４スイッチを制御するための第１〜第４出力パルス信号を生成する信号生成装置であって、
前記第１、第２入力パルス信号は、アイソレータが規定する最小パルス幅以上のパルス幅を持ち、
前記第１、第２入力パルス信号が入力されるアイソレータと、
前記アイソレータから出力された前記第１、第２入力パルス信号のうち、一方の入力パルス信号のレベルと他方の入力パルス信号の立ち上がり及び立ち下がりタイミングとの組み合わせから８つのタイミングを検知し、前記検知した８つのタイミングの中から、任意に２つずつタイミングを選択して、前記第１〜第４出力パルス信号のトグルタイミングに割り当て、前記第１〜第４出力パルス信号を生成する出力パルス生成部とを備える。

この態様では、第１，第２入力パルス信号は第１、第２レベルの２つレベル間で切り替わるため、第１，第２入力パルス信号の立ち上がり又は立ち下がりタイミングは４通りになる。よって、第１，第２入力パルス信号のうち、一方の入力パルス信号の立ち上がり又は立ち下がりタイミングに対して、他方の入力パルス信号のレベル（２通り）を組み合わせることで、４×２＝８通りのタイミングを検知できる。

そして、８通りのタイミングの中から、予め定めておいたロジックにしたがって、２つずタイミングを選択して、第１〜第４出力パルス信号のトグルタイミングに割り当てる。これにより、第１，第２入力パルス信号の最小パルス幅以下のパルス幅を持つ出力パルス信号が得られる。よって、アイソレータが規定する最小パルス幅以下のパルス幅を持つ第１〜第４出力パルス信号が得られる。

また、本態様では、第１，第２入力パルス信号から第１〜第４出力パルス信号が生成されているので、入力パルス信号の配線数が２本で済み、配線数を削減できる。また、入力パルス信号の配線数が２本で済むのでアイソレータの個数も２つで済み、アイソレータの個数を削減できる。

また、本態様では、一方の入力パルス信号の立ち上がり又は立ち下がりタイミングと他方の入力パルス信号のレベルとの組み合わせで出力パルス信号のトグルタイミングが決定されている。そのため、一方の入力パルス信号の立ち上がり又は立ち下がりタイミングで、複数の出力パルス信号が立ち上がる又は立ち下がる事態を防止できる。

（２）上記態様において、
前記制御対象装置は、制御端子を備えるスイッチング素子を駆動する駆動装置であり、
前記駆動装置は、第１端子と第２端子とを備え、前記第２端子が前記制御端子に接続されたコイルを備え、
前記第１スイッチは、第１電位を与える第１電位線と前記第１端子との間に接続され、前記スイッチング素子をターンオンさせるためにオンされ、
前記第２スイッチは、前記第１電位線と前記第２端子との間に接続され、前記ターンオンされた前記スイッチング素子の前記制御端子を前記第１電位でクランプするためにオンされ、
前記第３スイッチは、前記第１電位より低い第２電位を与える第２電位線と前記第１端子との間に接続され、前記スイッチング素子をターンオフさせるためにオンされ、
前記第４スイッチは、前記第２電位線と前記第２端子との間に接続され、前記ターンオフされた前記スイッチング素子の前記制御端子を前記第２電位でクランプするためにオンされてもよい。

この態様では、上記の駆動装置が備える第１〜第４スイッチを制御するための第１〜第４出力パルス信号を生成できる。

（３）また、上記態様において、
前記第１スイッチは、前記スイッチング素子の負荷状態に応じてオン時間が調整され、
前記出力パルス生成部は、前記第１、第２入力パルス信号のうち、一方の入力パルス信号の立ち上がりタイミングを、第１〜第４出力パルス信号のうちの１つの出力パルス信号の一方のトグルタイミングとして選択した場合、他方の入力パルス信号の立ち下がりタイミングを前記１つの出力パルス信号の他方のトグルタイミングとして選択してもよい。

この態様では、一方の入力パルス信号の立ち上がりタイミングが１つの出力パルス信号のトグルタイミングとして選択された場合、この出力パルス信号の他方のトグルタイミングは、他方の入力パルス信号の立ち下がりタイミングが選択される。そのため、入力パルス信号の最小パルス幅よりも短いパルス幅を持つ出力パルス信号が得られる。そして、この出力パルス信号を用いて第１スイッチのオン時間を調整することで、第１スイッチのオン時間をアイソレータが規定する最小パルス幅よりも短い時間に設定でき、第１スイッチのオン時間の調整幅が増大する。その結果、第１スイッチのオン時間を負荷状態に応じて動的に設定する制御方式（後述の充電方式）を採用する駆動装置の制御に適した出力パルス信号を生成できる。

（４）また、上記態様において、
前記出力パルス生成部は、
前記第２入力パルス信号が前記第１レベルの場合に前記第１入力パルス信号が立ち上がったタイミングを前記第１出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第１入力パルス信号が前記第１レベルの場合に前記第２入力パルス信号が立ち下がったタイミングを前記第１出力パルス信号の立ち下がりタイミングとして選択し、
前記第２入力パルス信号が前記第２レベルの場合に前記第１入力パルス信号が立ち下がったタイミングを前記第２出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第２入力パルス信号が前記第２レベルの場合に前記第１入力パルス信号が立ち上がったタイミングを前記第２出力パルス信号の立ち下がりタイミングとして選択し、
前記第１入力パルス信号が前記第１レベルの場合に前記第２入力パルス信号が立ち上がったタイミングを前記第３出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第２入力パルス信号が前記第１レベルの場合に前記第１入力パルス信号が立ち下がったタイミングを前記第３出力パルス信号の立ち下がりタイミングとして選択し、
前記第１入力パルス信号が前記第２レベルの場合に前記第２入力パルス信号が立ち下がったタイミングを前記第４出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第１入力パルス信号が前記第２レベルの場合に前記第２入力パルス信号が立ち上がったタイミングを前記第４出力パルス信号の立ち下がりタイミングとして選択してもよい。

この態様では、第１スイッチのオン時間を動的に設定する制御方式を採用する駆動装置の制御に適した第１〜第４出力パルス信号を生成できる。

（５）上記態様において、
前記第２スイッチは、前記スイッチング素子をターンオンさせる際、前記第１スイッチがオフする前にオンされ、前記スイッチング素子から出力される信号のレベルに応じてオン時間が調整され、
前記出力パルス生成部は、
前記第１入力パルス信号が前記第２レベルの場合に前記第２入力パルス信号が立ち下がったタイミングを前記第１出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第１入力パルス信号が前記第１レベルの場合に前記第２入力パルス信号が立ち上がったタイミングを前記第１出力パルス信号の立ち下がりタイミングとして選択し、
前記第２入力パルス信号が前記第２レベルの場合に前記第１入力パルス信号が立ち上がったタイミングを前記第２出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第２入力パルス信号が前記第１レベルの場合に前記第１入力パルス信号が立ち下がったタイミングを前記第２出力パルス信号の立ち下がりタイミングとして選択し、
前記第２入力パルス信号が前記第１レベルの場合に前記第１入力パルス信号が立ち上がったタイミングを前記第３出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第２入力パルス信号が前記第２レベルの場合に前記第１入力パルス信号が立ち下がったタイミングを前記第３出力パルス信号の立ち下がりタイミングとして選択し、
前記第１入力パルス信号が前記第１レベルの場合に前記第２入力パルス信号が立ち下がったタイミングを前記第４出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第１入力パルス信号が前記第２レベルの場合に前記第２入力パルス信号が立ち上がったタイミングを前記第４出力パルス信号の立ち下がりタイミングとして選択してもよい。

この態様では、第１スイッチがオフする前に第２スイッチをオンする制御方式（後述のクランプ前倒し方式）を採用する駆動装置に適した出力パルス信号を生成できる。

（６）上記態様において、
前記第４スイッチは、前記スイッチング素子をターンオンさせる際、前記第１スイッチがオンされた後にオフされ、前記スイッチング素子から出力される信号のレベルに応じてオン時間が調整され、
前記出力パルス生成部は、
前記第１入力パルス信号が前記第２レベルの場合に前記第２入力パルス信号が立ち上がったタイミングを前記第１出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第１入力パルス信号が前記第１レベルの場合に前記第２入力パルス信号が立ち下がったタイミングを前記第１出力パルス信号の立ち下がりタイミングとして選択し、
前記第２入力パルス信号が前記第２レベルの場合に前記第１入力パルス信号が立ち下がったタイミングを前記第２出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第１入力パルス信号が前記第１レベルの場合に前記第２入力パルス信号が立ち上がったタイミングを前記第２出力パルス信号の立ち下がりタイミングとして選択し、
前記第２入力パルス信号が前記第２レベルの場合に前記第１入力パルス信号が立ち上がったタイミングを前記第３出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第２入力パルス信号が前記第１レベルの場合に前記第１入力パルス信号が立ち下がったタイミングを前記第３出力パルス信号の立ち下がりタイミングとして選択し、
前記第１入力パルス信号が前記第２レベルの場合に前記第２入力パルス信号が立ち下がったタイミングを前記第４出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第２入力パルス信号が前記第１レベルの場合に前記第１入力パルス信号が立ち上がったタイミングを前記第４出力パルス信号の立ち下がりタイミングとして選択してもよい。

この態様では、前記第１スイッチがオンされた後に第４スイッチをオフする制御方式（後述のプリチャージ方式）を採用する駆動装置に適した出力パルス信号を生成できる。

（実施の形態）
図１は、本開示における信号生成装置５００が適用された駆動システム１００の構成例を示す図である。駆動システム１００は、４つのスイッチング素子（図略）がフルブリッジで接続された単相インバータを制御する。

駆動システム１００は、入力パルス生成部２００、４つの駆動装置３００、及び４つの信号生成装置５００を備える。

駆動装置３００は、単相インバータの４つのスイッチング素子のそれぞれに対応して４つ設けられ、対応するスイッチング素子を制御する。

駆動装置３００は、４つのスイッチＳＷ１〜ＳＷ４、及びコイルＬ１を備えている。駆動装置３００の詳細は後述する。

信号生成装置５００は、４つの駆動装置３００に対応して４つ設けられている。信号生成装置５００は２つのアイソレータＩＳ及び出力パルス生成部５１０を備える。ここで、信号生成装置５００は４つあるので、アイソレータＩＳの合計個数は８つである。

入力パルス生成部２００は、例えばＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）或いはＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）で構成され、２つの入力パルス信号（第１、第２入力パルス信号）を生成する。第１，第２入力パルス信号は、Ｈ（ハイレベル）及びＬ（ローレベル）で電圧レベルが切り替わる信号である。

入力パルス生成部２００は、アイソレータＩＳのそれぞれと信号線Ｌｎ１を介して接続されている。信号生成装置５００に設けられた２つのアイソレータＩＳのうち、一方のアイソレータＩＳは第１入力パルス信号を入力し、他方のアイソレータＩＳは第２入力パルス信号を入力する。

出力パルス生成部５１０は、例えば、論理回路で構成され、第１，第２入力パルス信号をアイソレータＩＳを介して入力する。そして、信号生成装置５００は、入力した第１，第２入力パルス信号に対して所定の論理演算を行い、４つの出力パルス信号（第１〜第４出力パルス信号）を生成し、対応する駆動装置３００のスイッチＳＷ１〜ＳＷ４に出力する。第１〜第４出力パルス信号は、それぞれ、Ｈ及びＬで電圧レベルが切り替わる信号である。

第１〜第４出力パルス信号は、それぞれ、スイッチＳＷ１〜ＳＷ４の制御端子に入力され、スイッチＳＷ１〜ＳＷ４のオンオフを制御する。信号生成装置５００が第１〜第４出力パルス信号を生成する処理の詳細は後述する。

図１５は、比較例における駆動システム１００ｘの構成例を示す図である。駆動システム１００ｘは、４つのスイッチング素子がフルブリッジで接続された単相インバータを制御対象とする。駆動システム１００ｘは、４つのスイッチング素子に対応する４つの駆動装置３００を備える。

駆動装置３００が備える４つのスイッチＳＷ１〜ＳＷ４の制御端子の前段には４つのアイソレータＩＳが設けられている。

入力パルス生成部２００は、駆動装置３００のスイッチＳＷ１〜ＳＷ４のオンオフを制御するための入力パルス信号を生成する。ここでは、合計１６個のスイッチがあるため、入力パルス生成部２００は、合計１６個の入力パルス信号を生成する。

このように、比較例の駆動システム１００ｘでは、インバータを構成する１つのスイッチング素子に対して４種の入力パルス信号が必要なので、入力パルス生成部２００とアイソレータＩＳとを繋ぐ信号線Ｌｎ１が１６本必要となる。また、スイッチＳＷ１〜ＳＷ４毎にアイソレータＩＳが設けられているので、アイソレータＩＳが合計１６個必要となる。よって、比較例の駆動システム１００ｘでは、信号線Ｌｎ１及びアイソレータＩＳの個数が増大するという問題がある。

一方、図１の駆動システム１００は、２つの入力パルス信号から４つの出力パルス信号を生成する出力パルス生成部５１０を備えている。そのため、入力パルス生成部２００は、２つの入力パルス信号を生成すれば済む。その結果、１つの信号生成装置５００が備えるアイソレータＩＳの個数は２個で済み、且つ、１つの信号生成装置５００に対して入力パルス信号を供給する信号線Ｌｎ１の本数は２本で済む。つまり、駆動システム１００は、アイソレータＩＳの合計個数が２×４＝８個、信号線Ｌｎ１の合計本数が２×４＝８個で済む。そのため、駆動システム１００は、配線数を削減できる。

次に、図１の駆動システム１００がＤＣ−ＤＣコンバータを制御する場合を例に挙げて説明する。

図２は、本開示の駆動装置３００によって制御されるＤＣ−ＤＣコンバータ４００の構成例を示す図である。なお、図２のＤＣ−ＤＣコンバータ４００は、スイッチング素子Ｑ１１，Ｑ１２の個数が２つであるため、駆動システム１００を構成する駆動装置３００の個数は２つとなる。

ＤＣ−ＤＣコンバータ４００は、リアクトルＬ１１、入力用の平滑コンデンサＣ１１、ロー側のスイッチング素子Ｑ１１、ハイ側のスイッチング素子Ｑ１２、及び出力用の平滑コンデンサＣ１２を備える。スイッチング素子Ｑ１１，Ｑ１２は、それぞれ、駆動装置３００，３００により駆動される。

まず、昇圧動作について説明する。駆動装置３００がロー側のスイッチング素子Ｑ１１をオンオフ制御することにより、入力電源Ｅ１１のエネルギーは、リアクトルＬ１１を介して、平滑コンデンサＣ１２に移動する。平滑コンデンサＣ１２の電圧は、入力電源Ｅ１１の電圧に対して昇圧されている。この昇圧された電圧は、インバータ３０で交流電圧に変換され、その交流電圧でモータ４０が駆動される。

次に、降圧動作について説明する。モータ４０で発電された交流電力は、インバータ３０で直流電力に変換され、直流電力が平滑コンデンサＣ１２に蓄えられる。駆動装置３００がハイ側のスイッチング素子Ｑ１２をオンオフ制御することにより、平滑コンデンサＣ１２に蓄えられたエネルギーが、リアクトルＬ１１を介して入力電源Ｅ１１に移動する。入力電源Ｅ１１の電圧は、平滑コンデンサＣ１２の電圧に対して降圧されている。

駆動装置３００，３００は、スイッチング素子Ｑ１１，Ｑ１２のゲートに駆動信号を供給する。スイッチング素子Ｑ１１，Ｑ１２は、例えばＰＷＭ制御によって、ターンオン及びターンオフされる。

図３は、図２に示すスイッチング素子Ｑ１１，Ｑ１２を制御する駆動装置３００の構成例を示す図である。図３では、駆動装置３００は、図２のスイッチング素子Ｑ１１を制御する。

駆動装置３００と信号生成装置５００とは、同一の基板に実装されてもよいし、別々の基板に実装されてもよい。

駆動装置３００は、電源Ｅ１、共振回路部３１０及びクランプ部３２０を有する。共振回路部３１０は、コイルＬ１及び回収部を有する。回収部は、スイッチＳＷ１（第１スイッチの一例）、スイッチＳＷ２（第３スイッチの一例）、ダイオードＤ１、及びダイオードＤ２を含む。クランプ部３２０は、スイッチＳＷ３（第２スイッチの一例）、スイッチＳＷ４（第４スイッチの一例）、ダイオードＤ３、ダイオードＤ４、抵抗Ｒ１、及び抵抗Ｒ２を含む。

電源Ｅ１の正極には、第１電位線Ｗ１が接続されている。第１電位線Ｗ１は、第１電位Ｖｃｃを与える。電源Ｅ１の負極には、第２電位線Ｗ２が接続されている。第２電位線Ｗ２は、第２電位Ｖｓｓを与える。第１電位Ｖｃｃは、第２電位Ｖｓｓよりも高い。

共振回路部３１０のコイルＬ１の入力側端子Ｌｔ１（第１端子の一例）は、スイッチＳＷ１を介して第１電位線Ｗ１と接続されている。コイルＬ１の入力側端子Ｌｔ１は、スイッチＳＷ２を介して第２電位線Ｗ２と接続されている。

コイルＬ１の出力側端子Ｌｔ２（第２端子の一例）は、スイッチング素子Ｑ１１のゲート（制御端子の一例）に接続されている。スイッチング素子Ｑ１１のソースは、第２電位線Ｗ２により電源Ｅ１の負極に接続されている。したがって、第２電位Ｖｓｓと、スイッチング素子Ｑ１１のソースの電位とは共通する。このような接続により、コイルＬ１と、スイッチング素子Ｑ１１のゲート−ソース間の容量Ｃｉｓｓとは、ＬＣ直列共振回路を構成する。

本開示において、第１電位線Ｗ１は、第１電位Ｖｃｃを有する電流経路であればよく、配線でなくてもよい。同様に、第２電位線Ｗ２は、第２電位Ｖｓｓを有する電流経路であればよく、配線でなくてもよい。例えば、配線でない電流経路は、回路素子の端子同士を接続することによって形成される電流経路であってもよい。

電源Ｅ１は、スイッチング素子Ｑ１１のゲートに第１電位Ｖｃｃまたは第２電位Ｖｓｓを印加する。例えば、電源Ｅ１は、スイッチング素子Ｑ１１がオン状態のとき、スイッチング素子Ｑ１１のゲート電位を第１電位Ｖｃｃと同電位に固定する。また、電源Ｅ１は、スイッチング素子Ｑ１１がオフ状態のとき、スイッチング素子Ｑ１１のゲート電位を第２電位Ｖｓｓと同電位に固定する。換言すると、電源Ｅ１は、スイッチング素子Ｑ１１のスイッチングが完了した後の安定した状態において、スイッチング素子Ｑ１１のゲート−ソース間に、固定電圧を印加する。

図３に示される例では、第２電位Ｖｓｓとスイッチング素子Ｑ１１のソースとが同電位である。そのため、スイッチング素子Ｑ１１のゲート電位が第１電位Ｖｃｃに固定されるとき、スイッチング素子Ｑ１１のソースを基準とするゲートの電圧（Ｖｇｓ１１）は、Ｖｃｃ−Ｖｓｓ、すなわち電源Ｅ１の電圧と等しい。スイッチング素子Ｑ１１のゲート電位が第２電位Ｖｓｓに固定されるとき、スイッチング素子Ｑ１１のソースを基準とするゲートの電圧（Ｖｇｓ１１）は、０Ｖである。

なお、本開示において、「ＡとＢが同じ電位である」、「Ａの電位がＢの電位に到達する」とは、Ａの電位とＢの電位との間に、例えば配線抵抗、トランジスタのオン抵抗、及び電気回路素子の寄生抵抗に由来する微小な電位差が生じる場合をも含む。なお、電源Ｅ１は、駆動装置３００の外部に配置されてもよい。

スイッチＳＷ１は、第１電位線Ｗ１とコイルＬ１の入力側端子Ｌｔ１との間に設けられる。スイッチＳＷ２は、第２電位線Ｗ２とコイルＬ１の入力側端子Ｌｔ１との間に設けられる。図３の例では、スイッチＳＷ１は、Ｐチャネル型ＭＯＳＦＥＴであり、スイッチＳＷ２は、Ｎチャネル型ＭＯＳＦＥＴである。Ｐチャネル型ＭＯＳＦＥＴには、ドレインからソースに向かう方向を順方向とする寄生ダイオードが形成される。Ｎチャネル型ＭＯＳＦＥＴには、ソースからドレインに向かう方向を順方向とする寄生ダイオードが形成される。なお、スイッチＳＷ１，ＳＷ２は、例えば、バイポーラトランジスタ、リレー等の他のスイッチング素子であってもよい。

ダイオードＤ１は、第１電位線Ｗ１とコイルＬ１の入力側端子Ｌｔ１との間に逆方向に設けられる。逆方向とは、第１電位Ｖｃｃ側から第２電位Ｖｓｓ側に向かって電流が流れている状態で、電位が高い側にカソードが接続され、電位が低い側にアノードが接続される方向である。すなわち、ダイオードＤ１は、第１電位ＶｃｃとコイルＬ１の入力側端子Ｌｔ１との間に逆バイアスで接続される。

ダイオードＤ２は、第２電位線Ｗ２とコイルＬ１の入力側端子Ｌｔ１との間に逆方向に設けられる。すなわち、ダイオードＤ２は、第２電位ＶｓｓとコイルＬ１の入力側端子Ｌｔ１との間に逆バイアスで接続される。ダイオードＤ１のカソードは、第１電位線Ｗ１に接続されている。ダイオードＤ２のアノードは、第２電位線Ｗ２に接続されている。ダイオードＤ１及びダイオードＤ２は、例えば、ショットキーバリアダイオードであってもよい。

スイッチＳＷ３及び抵抗Ｒ１の直列回路は、第１電位線Ｗ１とコイルＬ１の出力側端子Ｌｔ２との間に設けられる。スイッチＳＷ４及び抵抗Ｒ２の直列回路は、第２電位線Ｗ２とコイルＬ１の出力側端子Ｌｔ２との間に設けられる。図１の例では、スイッチＳＷ３は、Ｐチャネル型ＭＯＳＦＥＴであり、スイッチＳＷ４は、Ｎチャネル型ＭＯＳＦＥＴである。

ダイオードＤ３は、第１電位線Ｗ１とコイルＬ１の出力側端子Ｌｔ２との間に逆方向に設けられる。すなわち、ダイオードＤ３は、第１電位ＶｃｃとコイルＬ１の出力側端子Ｌｔ２との間に逆バイアスで接続される。ダイオードＤ４は、第２電位線Ｗ２とコイルＬ１の出力側端子Ｌｔ２との間に逆方向に設けられる。すなわち、ダイオードＤ４は、第２電位ＶｓｓとコイルＬ１の出力側端子Ｌｔ２との間に逆バイアスで接続される。ダイオードＤ３及びダイオードＤ４は、例えば、ショットキーバリアダイオードであってもよい。

駆動装置３００は、コイルＬ１、４つのスイッチＳＷ１〜ＳＷ４、及び４つのダイオードＤ１〜Ｄ４を含むブリッジ回路を有する。スイッチＳＷ３及びダイオードＤ３は並列接続される。スイッチＳＷ３がオン状態のとき、スイッチング素子Ｑ１１のゲート電位が第１電位Ｖｃｃより高くなると、ダイオードＤ３を介してスイッチング素子Ｑ１１のゲートから電流が引き抜かれる。スイッチング素子Ｑ１１のゲート電位が第１電位Ｖｃｃより低くなると、スイッチＳＷ３を介してスイッチング素子Ｑ１１のゲートに電流が供給される。このように、スイッチＳＷ３がオン状態のとき、スイッチング素子Ｑ１１のゲート電位は第１電位Ｖｃｃにクランプされる。

スイッチＳＷ４及びダイオードＤ４は並列接続される。スイッチＳＷ４がオン状態のとき、スイッチング素子Ｑ１１のゲート電位が第２電位Ｖｓｓより高くなると、スイッチＳＷ４を介してスイッチング素子Ｑ１１のゲートから電流が引き抜かれる。スイッチング素子Ｑ１１のゲート電位が第２電位Ｖｓｓより低くなると、ダイオードＤ４を介してスイッチング素子Ｑ１１のゲートに電流が供給される。このように、スイッチＳＷ４がオン状態のとき、スイッチング素子Ｑ１１のゲート電位は第２電位Ｖｓｓにクランプされる。

信号生成装置５００は、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、及びスイッチＳＷ４を制御する。具体的には、信号生成装置５００は、各スイッチＳＷ１〜ＳＷ４の制御端子（図１ではゲート）に第１〜第４出力パルス信号を入力して、各スイッチＳＷ１〜ＳＷ４をターンオン及びターンオフする。これにより、ゲート−ソース間電圧Ｖｇｓ１１が上昇し、ゲート電流Ｉｇ１１が発生してスイッチング素子Ｑ１１のゲートに供給される。

スイッチング素子Ｑ１１をターンオンする際には、まず、信号生成装置５００は、スイッチＳＷ１をターンオンする。その結果、第１電位Ｖｃｃを与える第１電位線Ｗ１から供給される電流により、スイッチング素子Ｑ１１のゲート（制御端子）とソース（基準端子）との間の容量Ｃｉｓｓが充電され始め、コイルＬ１にエネルギーが蓄積される。その後、信号生成装置５００は、スイッチＳＷ１をターンオフする。すると、コイルＬ１、スイッチング素子Ｑ１１の容量Ｃｉｓｓ及びダイオードＤ２により閉ループが形成される。そして、コイルＬ１に蓄積されたエネルギーによって、スイッチング素子Ｑ１１の容量Ｃｉｓｓがさらに充電される。

一方、スイッチング素子Ｑ１１をターンオフする際には、信号生成装置５００は、まず、スイッチＳＷ２をターンオンする。その結果、スイッチング素子Ｑ１１の容量Ｃｉｓｓが放電され始め、放電されたエネルギーがコイルＬ１に蓄積される。その後、信号生成装置５００は、スイッチＳＷ２をターンオフする。すると、コイルＬ１とスイッチング素子Ｑ１１の容量Ｃｉｓｓに残っているエネルギーが、ダイオードＤ１を介して電源Ｅ１に回生される。

図２に示されるような、スイッチング素子Ｑ１１，Ｑ１２を駆動する駆動装置３００では、スイッチング素子Ｑ１１，Ｑ１２におけるスイッチング損失を低減することが望まれている。スイッチング素子Ｑ１１，Ｑ１２としては、例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）又は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の電圧制御型のスイッチング素子が用いられる。

スイッチング素子Ｑ１１，Ｑ１２は、制御端子と、第一導通端子と、第二導通端子とを備える。例えば、スイッチング素子Ｑ１１，Ｑ１２がＭＯＳＦＥＴである場合、制御端子はゲートであり、第一導通端子及び第二導通端子の一方はソースであり、他方はドレインである。例えば、スイッチング素子Ｑ１１，Ｑ１２がＩＧＢＴである場合、制御端子はゲートであり、第一導通端子及び第二導通端子の一方はコレクタであり、他方はエミッタである。

また、第一導通端子及び第二導通端子の一方は、制御端子の電圧の基準となる基準端子となる。電圧制御型のスイッチング素子は、制御端子と基準端子との間に等価的に形成される容量を有する。

以下では、スイッチング素子Ｑ１１，Ｑ１２がＭＯＳＦＥＴであり、制御端子はゲートであり、第一導通端子がソースであり、第二導通端子がドレインであり、ソースが基準端子であり、ゲートとソースとの間に容量Ｃｉｓｓを有する例について説明する。但し、上述のように、スイッチング素子Ｑ１１，Ｑ１２としてＩＧＢＴを用いることもできる。

次に、図３に示す駆動装置３００が図２に示すＤＣ−ＤＣコンバータ４００を制御する際の動作について説明する。

図４は、スイッチング素子Ｑ１１をターンオンさせる際の駆動装置３００のシミュレーション結果を概略的に示すタイミングチャートである。図４において、セクション（ａ）は、ＤＣ−ＤＣコンバータ４００のタイミングチャートであり、縦軸は電圧、電流、及び電力を示し、横軸は時間を示している。セクション（ｂ）は、駆動装置３００のタイミングチャートであり、縦軸は電圧及び電流を示し、横軸は時間を示している。なお、図４では、充電時間ＴＡは６５ｎｓに設定されている。

時刻ｔｍ１から時刻ｔｍ２までの充電時間ＴＡにおいて、スイッチＳＷ１がオンされている。これにより、第１電位線Ｗ１からスイッチング素子Ｑ１１のゲートにゲート電流Ｉｇ１１が供給され、スイッチング素子Ｑ１１のゲート−ソース間の電圧Ｖｇｓ１１が徐々に増大し、容量Ｃｉｓｓが充電される。また、これにより、スイッチング素子Ｑ１１のドレイン−ソース間の電流Ｉｄｓ１１が上昇し始め、且つ、スイッチング素子Ｑ１１のドレイン−ソース間の電圧Ｖｄｓ１１が低下し始める。

時刻ｔｍ３では、電圧Ｖｇｓ１１が閾値を超えている。これにより、スイッチング素子Ｑ１２のドレイン−ソース間の電圧Ｖｄｓ１２（図２）が上昇し始める。

時刻ｔｍ４では、電圧Ｖｄｓ１１は完全に立ち下がり、電圧Ｖｄｓ１２は完全に立ち上がり、電流Ｉｄｓ１１は完全に立ち上がっている。

時刻ｔｍ４以降の電圧Ｖｄｓ１２の波形は本来的には平坦に推移するべきであるが、セクション（ａ）に示すように、電圧Ｖｄｓの波形にはうねりが発生している。この波形のうねりがリンギングであり、その大きさを示すリンギング電圧Ｖｄｓ（Ｈ）．ｍａｘは、電圧Ｖｄｓ１２のピーク値で規定される。

Ｅｏｎ１１は、スイッチング素子Ｑ１１のスイッチング損失を示し、時刻ｔｍ３の少し手前で上昇し始め、時刻ｔｍ３でピークに到達し、時刻ｔｍ４には立ち下がっている。

時刻ｔｍ５では、スイッチＳＷ３がターンオンされている。これにより、スイッチング素子Ｑ１１の電圧Ｖｇｓが第１電位Ｖｃｃでクランプされる。

図５は、図４よりも充電時間ＴＡを長く設定した場合において、スイッチング素子Ｑ１１をターンオンさせる際の駆動装置３００のシミュレーション結果を概略的に示すタイミングチャートである。図５のセクション（ａ）は、ＤＣ−ＤＣコンバータ４００のタイミングチャートであり、縦軸は電圧、電流、及び電力を示し、横軸は時間を示している。セクション（ｂ）は、駆動装置３００のタイミングチャートであり、縦軸は電圧及び電流を示し、横軸は時間を示している。なお、図４では、充電時間ＴＡは８０ｎｓに設定されている。

図５のタイミングチャートにおける制御の概要は図４と同じあるが、図５では、充電時間ＴＡが図４よりも長く設定されており、ＳＷ速度が速くなっている。そのため、図５では、スイッチング損失Ｅｏｎ１１の波形の幅が狭くなっており、スイッチング損失Ｅｏｎ１１が減少している。また、図５では、ＳＷ速度の増大に伴い、図４に比べて、リンギング電圧Ｖｄｓ（Ｈ）．ｍａｘが若干高くなっている。また、図５では、ＳＷ速度の増大に伴い、図４に比べて、電圧Ｖｄｓ１２，Ｖｄｓ１１のの電圧変化率が高くなっている。

図２に参照を戻し、ＤＣ−ＤＣコンバータ４００とインバータ３０との負側の接続ラインＷ１１及び正側の接続ラインＷ１２には、それぞれ、寄生インダクタンスＬｐ１，Ｌｐ２が発生する。また、スイッチング素子Ｑ１１，Ｑ１２のドレイン−ソース間には、それぞれ、寄生キャパシタンスＣｐ１，Ｃｐ２が発生する。

スイッチング素子Ｑ１１，Ｑ１２のＳＷ速度を高め、スイッチング素子Ｑ１１，Ｑ１２のドレイン−ソース間の電圧の応答速度を高くすれば、スイッチング損失を低減させることができる。

しかしながら、スイッチング素子Ｑ１１，Ｑ１２のＳＷ速度を速くすると、以下のような問題が生じる。例えば、スイッチング素子Ｑ１１をターンオンさせる場合を考える。この場合には、スイッチング素子Ｑ１１がオンで、スイッチング素子Ｑ１２がオフになっている。したがって、スイッチング素子Ｑ１１、寄生インダクタンスＬｐ１、インバータ３０、寄生インダクタンスＬｐ２、寄生キャパシタンスＣｐ２の共振ループが形成される。

これにより、オフになっているスイッチング素子Ｑ１２の寄生キャパシタンスＣｐ２の両端にリンギング電圧Ｖｄｓ（Ｈ）．ｍａｘ（Ｖｄｓ１２のピーク電圧）が発生する。リンギング電圧Ｖｄｓ（Ｈ）．ｍａｘが大きくなると、スイッチング素子Ｑ１１，Ｑ１２の耐圧を増大させる必要が生じ、スイッチング素子Ｑ１１，Ｑ１２の大型化及びコスト上昇を招く。

また、本開示はアイソレータＩＳを備えているため、スイッチング素子Ｑ１１，Ｑ１２のドレイン−ソース間の電圧変化率は、アイソレータＩＳの同相除去電圧が規定する電圧変化率以下にする必要がある。

したがって、リンギング電圧を所定値以下にするという条件、ドレイン−ソース間の電圧変化率をアイソレータＩＳの同相除去電圧が規定する電圧変化率以下にするという条件及びスイッチング損失を所定損失以下にするという条件を全て満足するＳＷ速度のうち、最速のＳＷ速度を設定することでスイッチング損失を最適化できる。

しかしながら、リンギング電圧、ドレイン−ソース間の電圧変化率、及びスイッチング損失は、スイッチング素子Ｑ１１，Ｑ１２に入出力される電流及び電圧等の負荷状態によって変化する。

そこで、本開示では、リンギング電圧の条件、電圧変化率の条件、及びスイッチング損失の条件を満足する負荷状態に応じたＳＷ速度のうち、最速のＳＷ速度を予め求めておき、設定テーブル（図略）に記憶させておく。そして、本開示では、負荷状態をモニタし、モニタした負荷状態に対応するＳＷ速度を設定テーブルから読み出して、１パルス毎にＳＷ速度を変更する制御を行う。

ここで、ＳＷ速度は充電時間ＴＡが増大するにつれて増大するため、ＳＷ速度としては充電時間ＴＡが採用できる。また、負荷状態としては、ＤＣ−ＤＣコンバータ４００への入力電流Ｉｉｎ、ＤＣ−ＤＣコンバータ４００からの出力電流Ｉｏｕｔ、或いは、ＤＣ−ＤＣコンバータ４００からの出力電圧Ｖｏｕｔが採用できる。入力電流ＩｉｎはリアクトルＬ１１と直列に電流センサを接続することでモニタできる。また、出力電流Ｉｏｕｔは、接続ラインＷ１２に電流センサを設けることでモニタできる。出力電圧Ｖｏｕｔは、平滑コンデンサＣ１２と並列に電圧センサを設けることでモニタできる。

例えば、負荷状態として、入力電流Ｉｉｎを採用した場合、設定テーブルには、複数の入力電流Ｉｉｎと、各入力電流Ｉｉｎにおいて、リンギング電圧の条件、電圧変化率の条件、及びスイッチング損失の条件を全て満足するＳＷ速度のうち、最速のＳＷ速度を実現する充電時間ＴＡとが対応付けて格納される。なお、設定テーブルは、図１に示す入力パルス生成部２００に記憶されており、負荷状態に応じてＳＷ速度を変更する制御は、入力パルス生成部２００で行われる。

図１に参照を戻し、本開示ではアイソレータＩＳが設けられているため、第１、第２入力パルス信号はアイソレータＩＳが規定する最小パルス幅以上のパルス幅にしなければならない。

したがって、スイッチＳＷ１〜ＳＷ４に印加する出力パルス信号のパルス幅をアイソレータＩＳが規定する最小パルス幅以下にすることはできない。そのため、上述のように、負荷状態に応じて充電時間ＴＡを変動させる制御を採用した場合、充電時間ＴＡをアイソレータＩＳが規定する最小パルス幅以下にすることができなくなってしまう。これでは、充電時間ＴＡの調整の自由度が低下し、負荷状態に応じて最適な充電時間ＴＡを設定できなくなる虞がある。

そこで、本開示の駆動システム１００では、出力パルス信号のパルス幅をアイソレータＩＳが規定する最小パルス幅以下にするために、信号生成装置５００が設けられている。

（信号生成装置５００の構成）
以下、信号生成装置５００の詳細について説明する。図６は、信号生成装置５００の構成例を示す図である。

また、図６では、図２に示すスイッチング素子Ｑ１１に対応する駆動装置３００の信号生成装置５００が示されている。したがって、図６の信号生成装置５００は、図３に示す駆動装置３００のスイッチＳＷ１〜ＳＷ４をオンオフ制御するための第１〜第４出力パルス信号を生成する。

以下の説明では、第１入力パルス信号を入力パルス信号ＩＮＡ、第２入力パルス信号を入力パルス信号ＩＮＢとして説明する。また、スイッチＳＷ１に出力される第１出力パルス信号を出力パルス信号ＳＨ、スイッチＳＷ３に出力される第３出力パルス信号を出力パルス信号ＭＨ、スイッチＳＷ２に出力される第２出力パルス信号を出力パルス信号ＳＬ、及びスイッチＳＷ４に出力される第４出力パルス信号を出力パルス信号ＭＬとして説明する。

信号生成装置５００は、入力パルス信号ＩＮＡ，ＩＮＢが入力されるアイソレータＩＳ１，ＩＳ２と、出力パルス生成部５１０とを備える。

出力パルス生成部５１０は、アイソレータＩＳ１，ＩＳ２から出力された入力パルス信号ＩＮＡ，ＩＮＢのうち、一方の入力パルス信号のレベルと他方の入力パルス信号の立ち上がり及び立ち下がりタイミングとの組み合わせから８つのタイミングを検知する。そして、出力パルス生成部５１０は、検知した８つのタイミングの中から、２つずつタイミングを選択して、出力パルス信号ＳＨ，ＭＨ，ＳＬ，ＭＬのトグルタイミングに割り当て、出力パルス信号ＳＨ，ＭＨ，ＳＬ，ＭＬを生成する。

出力パルス生成部５１０は、入力パルス信号ＩＮＡ，ＩＮＢに対応する２個の微分器（ＤＩＶ）５２１，５２２と、微分器５２１の出力側に設けられた論理回路５３０と、論理回路５３０の出力側に設けられ、出力パルス信号ＳＨ，ＭＨ，ＳＬ，ＭＬに対応する４つのフリップフロップ５４１，５４２，５４３，５４４と、発振器５５０とを備える。以下、アイソレータＩＳ１，ＩＳ２を区別しない場合は、アイソレータＩＳと表し、微分器５２１，５２２を区別しない場合は微分器５２０と表し、フリップフロップ５４１〜５４４を区別しない場合は、フリップフロップ５４０と表す。

アイソレータＩＳは、例えば、フォトカプラで構成され、入力パルス生成部２００と駆動装置３００及びＤＣ−ＤＣコンバータ４００とを電気的に絶縁させ、且つ、入力パルス信号ＩＮＡ，ＩＮＢの信号成分のみを取り出す。これにより、入力パルス信号ＩＮＡ，ＩＮＢの電圧レベルがＤＣ−ＤＣコンバータの電圧レベルに合わせられる。

アイソレータＩＳ１は、入力パルス信号ＩＮＡを微分器５２１に出力し、且つ、論理回路５３０に出力する。アイソレータＩＳ２は、入力パルス信号ＩＮＢを微分器５２２に出力し、且つ、論理回路５３０に出力する。

微分器５２１，５２２は、入力パルス信号ＩＮＡ，ＩＮＢの立ち上がり又は立ち下がりタイミングを示すエッジを検知する。

具体的には、微分器５２１は、入力パルス信号ＩＮＡの立ち上がりを示すエッジを検知し、エッジパルス（以下、「ＰＥＤ＿Ａ」と記述する。）を論理回路５３０に出力し、且つ、入力パルス信号ＩＮＡの立ち下がりを示すエッジを検知し、エッジパルス（以下、「ＮＥＤ＿Ａ」と記述する。）を論理回路５３０に出力する。微分器５２２も微分器５２１と同様、入力パルス信号ＩＮＢの立ち上がりを示すエッジパルス（以下、「ＰＥＤ＿Ｂ」と記述する。）及び入力パルス信号ＩＮＢの立ち下がりを示すエッジパルス（以下、「ＮＥＤ＿Ｂ」と記述する。）を論理回路５３０に出力する。

論理回路５３０は、入力パルス信号ＩＮＡ，ＩＮＢのうち一方の入力パルス信号のレベルと他方の入力パルス信号の立ち上がり及び立ち下がりタイミングとに基づいて、出力パルス信号ＳＨ〜ＭＬのトグルタイミングを示すトグルパルスを生成し、フリップフロップ５４０に出力する。

ここで、フリップフロップ５４１のＪ，Ｋ端子に入力されるトグルパルスをＳＨ＿Ｊ，ＳＨ＿Ｋと表し、フリップフロップ５４２のＪ，Ｋ端子に入力されるトグルパルスをＭＨ＿Ｊ，ＭＨ＿Ｋと表し、フリップフロップ５４３のＪ，Ｋ端子に入力されるトグルパルスをＳＬ＿Ｊ，ＳＬ＿Ｋと表し、フリップフロップ５４４のＪ，Ｋ端子に入力されるトグルパルスをＭＬ＿Ｊ，ＭＬ＿Ｋと表す。

論理回路５３０は、出力パルス信号ＳＨを立ち上げる場合、トグルパルスＳＨ＿Ｊ，ＳＨ＿ＫのレベルをＨ，Ｌにし、出力パルス信号ＳＨを立ち下げる場合、トグルパルスＳＨ＿Ｊ，ＳＨ＿ＫのレベルをＬ，Ｈにする。

また、論理回路５３０は、出力パルス信号ＭＨを立ち上げる場合、トグルパルスＭＨ＿Ｊ，ＭＨ＿ＫのレベルをＨ，Ｌにし、出力パルス信号ＭＨを立ち下げる場合、トグルパルスＭＨ＿Ｊ，ＭＨ＿ＫのレベルをＬ，Ｈにする。

また、論理回路５３０は、出力パルス信号ＳＬを立ち上げる場合、トグルパルスＳＬ＿Ｊ，ＳＬ＿ＫのレベルをＨ，Ｌにし、出力パルス信号ＳＬを立ち下げる場合、トグルパルスＳＬ＿Ｊ，ＳＬ＿ＫのレベルをＬ，Ｈにする。

また、論理回路５３０は、出力パルス信号ＭＬを立ち上げる場合、トグルパルスＭＬ＿Ｊ，ＭＬ＿ＫのレベルをＨ，Ｌにし、出力パルス信号ＭＬを立ち下げる場合、トグルパルスＭＬ＿Ｊ，ＭＬ＿ＫのレベルをＬ，Ｈにする。

フリップフロップ５４１，５４２，５４３，５４４は、出力パルス信号ＳＨ，ＭＨ，ＳＬ，ＭＬを出力する。

ここで、フリップフロップ５４０は、Ｊ，Ｋ端子のレベルがＨ，Ｌの場合においてクロックＣＬＫが立ち下げられると、出力パルス信号を立ち上げ、Ｊ，Ｋ端子のレベルがＬ，Ｈの場合においてクロックＣＬＫが立ち下げられると、出力パルス信号を立ち下げる。なお、フリップフロップ５４０はクロックＣＬＫの立ち下がりではなく立ち上がりに同期して、出力パルス信号の立ち上げ及び立ち下げを行ってもよい。

発振器５５０は、フリップフロップ５４０に対してクロックＣＬＫを出力する。ここで、クロックＣＬＫの周期は、ＰＥＤ＿Ａ〜ＰＥＤ＿Ｂのパルス幅よりも大幅に小さいものとする。

図７は、出力パルス生成部５１０の処理を示すタイミングチャートである。図７において、セクション（ａ）は、入力パルス信号ＩＮＡ，ＩＮＢの波形を示し、セクション（ｂ）はＰＥＤ＿Ａ〜ＮＥＤ＿Ｂの波形を示し、セクション（ｃ）は論理回路５３０が出力する出力パルス信号ＳＨのトグルタイミングを定めるトグルパルスＳＨ＿Ｊ，ＳＨ＿Ｋを示し、セクション（ｄ）は出力パルス信号ＳＨの波形を示す。

図７に示すいずれの波形も、ハイレベル（以下、「Ｈ」と記述する。）及びローレベル（以下、「Ｌ」と記述する。）の２つのレベルで変動する。

以下、ＰＥＤ＿Ａ〜ＮＥＤ＿Ｂが生成されるとは、ＰＥＤ＿Ａ〜ＮＥＤ＿ＢのレベルがＨにされることを意味する。また、トグルパルスＳＨ＿Ｊ，ＳＨ＿Ｋが生成されるとは、トグルパルスＳＨ＿Ｊ，ＳＨ＿ＫのレベルがＨにされることを意味する。

セクション（ａ）を参照して、入力パルス信号ＩＮＡはパルスＰＳ１，ＰＳ２が繰り返される周期信号であり、入力パルス信号ＩＮＢはパルスＰＳ３，ＰＳ４が繰り返される周期信号である。この例では、パルスＰＳ３の立ち上がりタイミング（時刻ｔ１）は、パルスＰＳ１の立ち上がりタイミング（時刻ｔ２）よりも速く、パルスＰＳ３の立ち下がりタイミングは（時刻ｔ３）、パルスＰＳ１の立ち下がりタイミング（時刻ｔ４）よりも速く設定されている。また、この例では、パルスＰＳ２の立ち上がりタイミング（時刻ｔ５）は、パルスＰＳ４の立ち上がりタイミング（時刻ｔ６）よりも速く、パルスＰＳ２の立ち下がりタイミングは（時刻ｔ７）、パルスＰＳ４の立ち下がりタイミング（時刻ｔ８）よりも速く設定されている。また、この例では、パルスＰＳ１〜ＰＳ４のパルス幅は同じ値に設定されている。

セクション（ｂ）を参照し、時刻ｔ１では、微分器５２２は、入力パルス信号ＩＮＢの立ち上がりを検知し、ＰＥＤ＿Ｂを論理回路５３０に出力する。

時刻ｔ２では、微分器５２１は、入力パルス信号ＩＮＡの立ち上がりを検知し、ＰＥＤ＿Ａを論理回路５３０に出力する。

時刻ｔ３では、微分器５２２は、入力パルス信号ＩＮＢの立ち下がりを検知し、ＮＥＤ＿Ｂを論理回路５３０に出力する。

時刻ｔ４では、微分器５２１は、入力パルス信号ＩＮＡの立ち下がりを検知し、ＮＥＤ＿Ａを論理回路５３０に出力する。

以後、時刻ｔ５〜ｔ８に示すように、入力パルス信号ＩＮＡ，ＩＮＢの立ち上がりに応じてＰＥＤ＿Ａ，ＰＥＤ＿Ｂが論理回路５３０に出力され、入力パルス信号ＩＮＡ，ＩＮＢの立ち下がりに応じてＮＥＤ＿Ａ，ＮＥＤ＿Ｂが論理回路５３０に出力される。

セクション（ｃ）を参照して、時刻ｔ２では、論理回路５３０は、ＰＥＤ＿Ａ＝Ｈ、ＩＮＢ＝Ｈであり、両信号の論理積がＨなので、トグルパルスＳＨ＿ＪのレベルをＨにし、フリップフロップ５４１のＪ端子に入力する。このとき、ＮＥＤ＿Ｂ＝Ｌなので、フリップフロップ５４１のＫ端子にはレベルがＬのトグルパルスＳＨ＿Ｋが入力されている。この状態で、発振器５５０からのクロックＣＬＫが立ち下げられると、フリップフロップ５４１は、Ｊ端子のレベルがＨ、Ｋ端子のレベルがＬなので、出力パルス信号ＳＨを立ち上げる。

時刻ｔ３では、論理回路５３０は、ＮＥＤ＿Ｂ＝Ｈ、ＩＮＡ＝Ｈであり、両信号の論理積がＨなので、トグルパルスＳＨ＿ＫのレベルをＨにし、フリップフロップ５４１のＫ端子に入力する。このとき、ＰＥＤ＿Ａ＝Ｌなので、フリップフロップ５４１のＪ端子にはレベルがＬのトグルパルスＳＨ＿Ｊが入力されている。この状態で、発振器５５０からクロックＣＬＫが立ち下げられると、フリップフロップ５４１は、Ｊ端子のレベルがＬ、Ｋ端子のレベルがＨなので、出力パルス信号ＳＨを立ち下げる。

これにより、時刻ｔ２で立ち上がり、時刻ｔ３で立ち下がるパルス幅を持つ出力パルス信号ＳＨが生成される（セクション（ｄ））。

ここで、出力パルス信号ＳＨは、入力パルス信号ＩＮＡが立ち上がるタイミング（時刻ｔ２）で立ち上がり、入力パルス信号ＩＮＢが立ち下がるタイミング（時刻ｔ３）で立ち下がっている。そのため、出力パルス信号ＳＨのパルス幅ＳＨ＿Ｗは、ＩＮＡ，ＩＮＢのパルス幅ＩＮＡ＿Ｗ，ＩＮＢ＿Ｗよりも短くできる。これにより、アイソレータＩＳが規定する最小パルス幅以下のパルス幅を持つ出力パルス信号ＳＨを生成できる。

このように、本開示では、入力パルス信号ＩＮＡ，ＩＮＢの位相がずれているため、入力パルス信号ＩＮＡ，ＩＮＢの立ち上がり又は立ち下がりタイミングは４通りになる。また、入力パルス信号ＩＮＡ，ＩＮＢはＨ，Ｌの２つのレベルを持つ。よって、一方の入力パルス信号の立ち上がり又は立ち下がりタイミング（４通り）に対して、他方の入力パルス信号のレベル（２通り）を組み合わせることで、４×２＝８通りのトグルタイミングを検知できる。

そして、８通りのトグルタイミングのうち、任意の２つのトグルタイミングを組み合わせることで、最大、８×７＝５６通りの出力パルス信号を生成できる。

そこで、本開示では、５６通りの出力パルス信号のうち所望する４つの出力パルス信号を予め選んでおく。そして、一方の入力パルス信号の立ち上がり又は立ち下がりタイミングと、他方の入力パルス信号のレベルとから予め選んでおいた４つの出力パルス信号が得られるようなロジックを予め組んでおき、論理回路５３０に実装させる。これにより、所望のパルス幅を持つ出力パルス信号が得られる。

また、本開示は、クロックＣＬＫの立ち下がりタイミングで、出力パルス信号のレベルが反転されている。そのため、例えば、図７のセクション（ａ）において、入力パルス信号ＩＮＡの立ち上がりタイミングと入力パルス信号ＩＮＢの立ち下がりタイミングとのずれを、クロックＣＬＫの周期と同等に設定し、且つ、クロックＣＬＫのデューティー比を５０％とすれば、出力パルス信号の最小パルス幅をクロックＣＬＫの周期と同等までに設定できる。よって、本開示は、特許文献１に比べて出力パルス信号の最小パルス幅を大幅に短くできる。

更に、本開示は、一方の入力パルス信号の立ち上がり又は立ち下がりタイミングと他方の入力パルス信号のレベルとの組み合わせで出力パルス信号の立ち上がり又は立ち下がりタイミングが決定されている。そのため、一方の入力パルス信号の立ち上がり又は立ち下がりタイミングで、複数の出力パルス信号が立ち上がる又は立ち下がる事態を防止できる。

（充電方式）
次に、出力パルス生成部５１０が出力パルス信号ＳＨ〜ＭＬを生成する処理の具体例について説明する。図８は、駆動装置３００が充電方式でスイッチング素子Ｑ１１を制御する態様を採用した場合において、出力パルス生成部５１０が入力パルス信号ＩＮＡ，ＩＮＢから出力パルス信号ＳＨ〜ＭＬを生成する処理を示すタイミングチャートである。充電方式は、充電時間ＴＡを調整してＳＷ速度を調整する方式である。

図８の例では、入力パルス信号ＩＮＡはパルスＰＳ８１，ＰＳ８２が繰り返される周期信号であり、入力パルス信号ＩＮＢはパルスＰＳ８３，ＰＳ８４が繰り返される周期信号である。この例では、パルスＰＳ８３の立ち上がりタイミング（時刻ｔ１）は、パルスＰＳ８１の立ち上がりタイミング（時刻ｔ２）よりも速く、パルスＰＳ８３の立ち下がりタイミング（時刻ｔ３）は、パルスＰＳ８１の立ち下がりタイミング（時刻ｔ４）よりも速く設定されている。また、この例では、パルスＰＳ８２の立ち上がりタイミング（時刻ｔ５）は、パルスＰＳ８４の立ち上がりタイミング（時刻ｔ６）よりも速く、パルスＰＳ８２の立ち下がりタイミング（時刻ｔ７）は、パルスＰＳ８４の立ち下がりタイミング（時刻ｔ８）よりも速く設定されている。

（出力パルス信号ＳＨの生成）
論理回路５３０は、入力パルス信号ＩＮＢのレベルがＨの場合に入力パルス信号ＩＮＡが立ち上がったタイミングを検知すると（時刻ｔ２）、このタイミングを出力パルス信号ＳＨの立ち上がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＳＨ＿Ｊ，ＳＨ＿ＫのレベルをＨ，Ｌにする。これにより、出力パルス信号ＳＨが立ち上がる。

また、論理回路５３０は、入力パルス信号ＩＮＡのレベルがＨの場合に入力パルス信号ＩＮＢが立ち下がったタイミングを検知すると（時刻ｔ３）、このタイミングを出力パルス信号ＳＨの立ち下がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＳＨ＿Ｊ，ＳＨ＿ＫのレベルをＬ，Ｈにする。これにより、出力パルス信号ＳＨが立ち下がる。

（出力パルス信号ＭＨの生成）
論理回路５３０は、入力パルス信号ＩＮＢのレベルがＬの場合に入力パルス信号ＩＮＡが立ち下がったタイミングを検知すると（時刻ｔ４）、このタイミングを出力パルス信号ＭＨの立ち上がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＭＨ＿Ｊ，ＭＨ＿ＫのレベルをＨ，Ｌにする。これにより、出力パルス信号ＭＨが立ち上がる。

また、論理回路５３０は、入力パルス信号ＩＮＢのレベルがＬの場合に入力パルス信号ＩＮＡが立ち上がったタイミングを検知すると（時刻ｔ５）、このタイミングを出力パルス信号ＭＨの立ち下がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＭＨ＿Ｊ，ＭＨ＿ＫのレベルをＬ，Ｈにする。これにより、出力パルス信号ＭＨが立ち下がる。

（出力パルス信号ＳＬの生成）
論理回路５３０は、入力パルス信号ＩＮＡのレベルがＨの場合に入力パルス信号ＩＮＢが立ち上がったタイミングを検知すると（時刻ｔ６）、このタイミングを出力パルス信号ＳＬの立ち上がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＳＬ＿Ｊ，ＳＬ＿ＫのレベルをＨ，Ｌにする。これにより、出力パルス信号ＳＬが立ち上がる。

また、論理回路５３０は、入力パルス信号ＩＮＢのレベルがＨの場合に入力パルス信号ＩＮＡが立ち下がったタイミングを検知すると（時刻ｔ７）、このタイミングを出力パルス信号ＳＬの立ち下がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＳＬ＿Ｊ，ＳＬ＿ＫのレベルをＬ，Ｈにする。これにより、出力パルス信号ＳＬが立ち下がる。

（出力パルス信号ＭＬの生成）
論理回路５３０は、入力パルス信号ＩＮＡのレベルがＬの場合に入力パルス信号ＩＮＢが立ち下がったタイミングを検知すると（時刻ｔ８）、このタイミングを出力パルス信号ＭＬの立ち上がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＭＬ＿Ｊ，ＭＬ＿ＫのレベルをＨ，Ｌにする。これにより、出力パルス信号ＭＬが立ち上がる。

また、論理回路５３０は、入力パルス信号ＩＮＡのレベルがＬの場合に入力パルス信号ＩＮＢが立ち上がったタイミングを検知すると（時刻ｔ１）、このタイミングを出力パルス信号ＭＬの立ち下がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＭＬ＿Ｊ，ＭＬ＿ＫのレベルをＬ，Ｈにする。これにより、出力パルス信号ＭＬが立ち下がる。

出力パルス信号ＳＨは、立ち上がりタイミングが、入力パルス信号ＩＮＡの立ち上がりタイミングに設定されているが、立ち下がりタイミングが入力パルス信号ＩＮＢの立ち下がりタイミングに設定されている。

同様に、出力パルス信号ＳＬは、立ち上がりタイミングが、入力パルス信号ＩＮＢの立ち上がりタイミングに設定されているが、立ち下がりタイミングが入力パルス信号ＩＮＡの立ち下がりタイミングに設定されている。

そのため、出力パルス信号ＳＨ，ＳＬのパルス幅を入力パルス信号ＩＮＡ，ＩＮＢのパルス幅以下にすることができる。これにより、アイソレータＩＳが規定する最小パルス幅以下のパルス幅で充電時間ＴＡを設定できる。

次に、図３を適宜参照しつつ、図８のタイミングチャートを用いて充電方式を採用した場合の駆動装置３００の動作を簡単に説明する。初期状態で、スイッチング素子Ｑ１１はオフされている。時刻ｔ１では、出力パルス信号ＭＬが立ち下げられ、スイッチＳＷ４がオフされ、スイッチング素子Ｑ１１のゲートを第２電位ＶＳＳでクランプする処理が終了される。

時刻ｔ２では、スイッチング素子Ｑ１１をオンするために、出力パルス信号ＳＨが立ち上げられ、スイッチＳＷ１がオンされ、ゲート−ソース間の容量Ｃｉｓｓへの充電が開始される。

時刻ｔ３では、出力パルス信号ＳＨが立ち下げられ、スイッチＳＷ１がオフされ、容量Ｃｉｓｓへの充電が終了される。時刻ｔ２から時刻ｔ３までの充電時間ＴＡが調整されることで、ＳＷ速度が調整される。

時刻ｔ４では、出力パルス信号ＭＨが立ち上げられ、スイッチＳＷ３がオンされ、スイッチング素子Ｑ１１のゲートを第１電位Ｖｃｃでクランプする処理が開始される。

時刻ｔ５では、出力パルス信号ＭＨが立ち下げられ、スイッチＳＷ３がオフされ、スイッチング素子Ｑ１１のゲートを第１電位Ｖｃｃでクランプする処理が終了される。

時刻ｔ６では、スイッチング素子Ｑ１１をオフするために、出力パルス信号ＳＬが立ち上げられ、スイッチＳＷ２がオンされ、容量Ｃｉｓｓの放電が開始される。

時刻ｔ７では、出力パルス信号ＳＬが立ち下げられ、スイッチＳＷ２がオフされ、容量Ｃｉｓｓの放電が終了される。ここで、時刻ｔ６〜ｔ７の期間が放電時間である。放電時間では、スイッチＳＷ２がオンされ、容量Ｃｉｓｓから電荷が引き抜かれる。

時刻ｔ８では、出力パルス信号ＭＬが立ち上げられ、スイッチング素子Ｑ１１のゲートを第２電位Ｖｓｓでクランプする処理が開始される。

以上の動作が繰り返され、スイッチング素子Ｑ１１はオンオフ制御される。充電方式では、充電時間ＴＡ、放電時間を調整して、ＳＷ速度を調整できる。

なお、図９では、所望の充電時間ＴＡ及び放電時間が得られるように、入力パルス信号ＩＮＡ，ＩＮＢの位相差及びパルス幅が予め定められている。

駆動装置３００は充電方式以外の他の方式を用いてスイッチング素子Ｑ１１のＳＷ速度を調整してもよい。他の方式としては、クランプ前倒し方式、プリチャージ方式がある。

（クランプ前倒し方式）
クランプ前倒し方式は、スイッチング素子Ｑ１１をターンオンさせる際に、スイッチＳＷ１がオフする前にスイッチＳＷ３をオンさせる方式である。そして、クランプ前倒し方式はスイッチＳＷ１，ＳＷ３がオンしている前倒し時間を調整することで、ＳＷ速度を調整する。

図９の例では、入力パルス信号ＩＮＡはパルスＰＳ９１，ＰＳ９２が繰り返される周期信号であり、入力パルス信号ＩＮＢはパルスＰＳ９３，ＰＳ９４が繰り返される周期信号である。この例では、パルスＰＳ９３の立ち上がり及び立ち下がりタイミング（時刻ｔ１，ｔ２）は、パルスＰＳ９１の立ち上がりタイミング（時刻ｔ３）よりも速く設定されている。また、パルスＰＳ９１の立ち下がりタイミング（時刻ｔ５）は、パルスＰＳ９４の立ち上がりタイミング（時刻ｔ４）よりも遅く設定されている。また、この例では、パルスＰＳ９２の立ち上がりタイミング（時刻ｔ６）は、パルスＰＳ９４の立ち下がりタイミング（時刻ｔ７）よりも速く設定されている。

図９は、駆動装置３００がクランプ前倒し方式でスイッチング素子Ｑ１１を制御する態様を採用した場合において、出力パルス生成部５１０が入力パルス信号ＩＮＡ，ＩＮＢから出力パルス信号ＳＨ〜ＭＬを生成する処理を示すタイミングチャートである。

（出力パルス信号ＳＨの生成）
論理回路５３０は、入力パルス信号ＩＮＡのレベルがＬの場合に入力パルス信号ＩＮＢが立ち下がったタイミングを検知すると（時刻ｔ２）、このタイミングを出力パルス信号ＳＨの立ち上がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＳＨ＿Ｊ，ＳＨ＿ＫのレベルをＨ，Ｌにする。これにより、出力パルス信号ＳＨが立ち上がる。

また、論理回路５３０は、入力パルス信号ＩＮＡのレベルがＨの場合に入力パルス信号ＩＮＢが立ち上がったタイミングを検知すると（時刻ｔ４）、このタイミングを出力パルス信号ＳＨの立ち下がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＳＨ＿Ｊ，ＳＨ＿ＫのレベルをＬ，Ｈにする。これにより、出力パルス信号ＳＨが立ち下がる。

（出力パルス信号ＭＨの生成）
論理回路５３０は、入力パルス信号ＩＮＢのレベルがＬの場合に入力パルス信号ＩＮＡが立ち上がったタイミングを検知すると（時刻ｔ３）、このタイミングを出力パルス信号ＭＨの立ち上がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＭＨ＿Ｊ，ＭＨ＿ＫのレベルをＨ，Ｌにする。これにより、出力パルス信号ＭＨが立ち上がる。

また、論理回路５３０は、入力パルス信号ＩＮＢのレベルがＨの場合に入力パルス信号ＩＮＡが立ち下がったタイミングを検知すると（時刻ｔ５）、このタイミングを出力パルス信号ＭＨの立ち下がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＭＨ＿Ｊ，ＭＨ＿ＫのレベルをＬ，Ｈにする。これにより、出力パルス信号ＭＨが立ち下がる。

（出力パルス信号ＳＬの生成）
論理回路５３０は、入力パルス信号ＩＮＢのレベルがＨの場合に入力パルス信号ＩＮＡが立ち上がったタイミングを検知すると（時刻ｔ６）、このタイミングを出力パルス信号ＳＬの立ち上がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＳＬ＿Ｊ，ＳＬ＿ＫのレベルをＨ，Ｌにする。これにより、出力パルス信号ＳＬが立ち上がる。

また、論理回路５３０は、入力パルス信号ＩＮＢのレベルがＬの場合に入力パルス信号ＩＮＡが立ち下がったタイミングを検知すると（時刻ｔ８）、このタイミングを出力パルス信号ＳＬの立ち下がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＳＬ＿Ｊ，ＳＬ＿ＫのレベルをＬ，Ｈにする。これにより、出力パルス信号ＳＬが立ち下がる。

（出力パルス信号ＭＬの生成）
論理回路５３０は、入力パルス信号ＩＮＡのレベルがＨの場合に入力パルス信号ＩＮＢが立ち下がったタイミングを検知すると（時刻ｔ７）、このタイミングを出力パルス信号ＭＬの立ち上がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＭＬ＿Ｊ，ＭＬ＿ＫのレベルをＨ，Ｌにする。これにより、出力パルス信号ＭＬが立ち上がる。

また、論理回路５３０は、入力パルス信号ＩＮＡのレベルがＬの場合に入力パルス信号ＩＮＢが立ち上がったタイミングを検知すると（時刻ｔ１）、このタイミングを出力パルス信号ＭＬの立ち下がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＭＬ＿Ｊ，ＭＬ＿ＫのレベルをＬ，Ｈにする。これにより、出力パルス信号ＭＬが立ち下がる。

図９の例では、出力パルス信号ＳＨ〜ＭＬは、立ち上がり及び立ち下がりタイミングが、同じ入力パルス信号の立ち上がり又は立ち下がりタイミングに設定されている。

そのため、出力パルス信号ＳＨ〜ＭＬの最小パルス幅を、入力パルス信号ＩＮＡ，ＩＮＢの最小パルス幅より短くすることはできない。しかしながら、入力パルス信号ＩＮＡ，ＩＮＢが特許文献１の第１の制御信号Ｃ１に相当すると考えた場合、特許文献１では、第１の制御信号Ｃ１が１順する期間が出力パルス信号（スイッチ切替信号Ｓｉ）の最小パルス幅となる。一方、本開示では、入力パルス信号ＩＮＡ，ＩＮＢの最小パルス幅をそのまま、出力パルス信号ＳＨ〜ＭＬの最小パルス幅に設定できる。そのため、特許文献１に比べて出力パルス信号ＳＨ〜ＭＬの最小パルス幅を短くできる。

次に、図３を適宜参照しつつ、図９のタイミングチャートを用いて、クランプ前倒し方式を採用した場合の駆動装置３００の動作を簡単に説明する。図８との相違点は、図８では、出力パルス信号ＳＨが立ち下げられた後で、出力パルス信号ＭＨが立ち上げられているが（時刻ｔ３〜ｔ４）、図９では、出力パルス信号ＳＨが立ち下げられる前に出力パルス信号ＭＨが立ち上げられている（時刻ｔ３〜ｔ４）。ここで、時刻ｔ３〜ｔ４の期間を前倒し時間ＴＢと記述する。

また、図８では、出力パルス信号ＳＬが立ち下げられた後で、出力パルス信号ＭＬが立ち上げられているが（時刻ｔ７〜ｔ８）、図９では、出力パルス信号ＳＬが立ち下げられる前に出力パルス信号ＭＬが立ち上げられている（時刻ｔ７〜ｔ８）。ここで、時刻ｔ７〜ｔ８の期間も前倒し時間に該当する。

前倒し時間ＴＢでは、スイッチＳＷ１，ＳＷ３がオンされているので、ゲートの容量Ｃｉｓｓへの充電速度が速くなり、それに応じてＳＷ速度が増大される。また、時刻ｔ７〜ｔ８の前倒し時間では、スイッチＳＷ２，ＳＷ４がオンしているので、ゲートの容量Ｃｉｓｓからの電荷の放電速度が速くなり、それに応じてＳＷ速度が増大される。

なお、図９では、所望の前倒し時間ＴＢが得られるように、入力パルス信号ＩＮＡ，ＩＮＢの位相差及びパルス幅が予め定められている。

さらに図８の構成と同様にＳＨのみがオンとなっている期間（ｔ２〜ｔ３）も制御することでさらに多様にＳＷ速度を制御することができる。

（プリチャージ方式）
プリチャージ方式は、スイッチング素子Ｑ１１をターンオンさせる際に、スイッチＳＷ１オンした後に、スイッチＳＷ４をオフする方式である。そして、プリチャージ方式は、スイッチＳＷ１，ＳＷ４がオンしているプリチャージ時間を調整することで、ＳＷ速度を調整する。

図１０は、駆動装置３００がプリチャージ方式でスイッチング素子Ｑ１１を制御する態様を採用した場合において、出力パルス生成部５１０が入力パルス信号ＩＮＡ，ＩＮＢから出力パルス信号ＳＨ〜ＭＬを生成する処理を示すタイミングチャートである。

図１０の例では、入力パルス信号ＩＮＡはパルスＰＳ１０１，ＰＳ１０２が繰り返される周期信号であり、入力パルス信号ＩＮＢはパルスＰＳ１０３，ＰＳ１０４が繰り返される周期信号である。この例では、パルスＰＳ１０３の立ち上がりタイミング（時刻ｔ１）は、パルスＰＳ１０１の立ち上がりタイミング（時刻ｔ２）よりも速く、パルスＰＳ１０３の立ち下がりタイミング（時刻ｔ３）は、パルスＰＳ１０１の立ち下がりタイミング（時刻ｔ４）よりも速く設定されている。また、この例では、パルスＰＳ１０２の立ち上がりタイミング（時刻ｔ５）は、パルスＰＳ１０４の立ち上がりタイミング（時刻ｔ６）よりも速く、パルスＰＳ１０２の立ち下がりタイミング（時刻ｔ７）は、パルスＰＳ１０４の立ち下がりタイミング（時刻ｔ８）よりも速く設定されている。

（出力パルス信号ＳＨの生成）
論理回路５３０は、入力パルス信号ＩＮＡのレベルがＬの場合に入力パルス信号ＩＮＢが立ち上がったタイミングを検知すると（時刻ｔ１）、このタイミングを出力パルス信号ＳＨの立ち上がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＳＨ＿Ｊ，ＳＨ＿ＫのレベルをＨ，Ｌにする。これにより、出力パルス信号ＳＨが立ち上がる。

また、論理回路５３０は、入力パルス信号ＩＮＡのレベルがＨの場合に入力パルス信号ＩＮＢが立ち下がったタイミングを検知すると（時刻ｔ３）、このタイミングを出力パルス信号ＳＨの立ち下がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＳＨ＿Ｊ，ＳＨ＿ＫのレベルをＬ，Ｈにする。これにより、出力パルス信号ＳＨが立ち下がる。

（出力パルス信号ＭＨの生成）
論理回路５３０は、入力パルス信号ＩＮＢのレベルがＬの場合に入力パルス信号ＩＮＡが立ち下がったタイミングを検知すると（時刻ｔ４）、このタイミングを出力パルス信号ＭＨの立ち上がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＭＨ＿Ｊ，ＭＨ＿ＫのレベルをＨ，Ｌにする。これにより、出力パルス信号ＭＨが立ち上がる。

また、論理回路５３０は、入力パルス信号ＩＮＡのレベルがＨの場合に入力パルス信号ＩＮＢが立ち上がったタイミングを検知すると（時刻ｔ６）、このタイミングを出力パルス信号ＭＨの立ち下がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＭＨ＿Ｊ，ＭＨ＿ＫのレベルをＬ，Ｈにする。これにより、出力パルス信号ＭＨが立ち下がる。

（出力パルス信号ＳＬの生成）
論理回路５３０は、入力パルス信号ＩＮＢのレベルがＬの場合に入力パルス信号ＩＮＡが立ち上がったタイミングを検知すると（時刻ｔ５）、このタイミングを出力パルス信号ＳＬの立ち上がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＳＬ＿Ｊ，ＳＬ＿ＫのレベルをＨ，Ｌにする。これにより、出力パルス信号ＳＬが立ち上がる。

また、論理回路５３０は、入力パルス信号ＩＮＢのレベルがＨの場合に入力パルス信号ＩＮＡが立ち下がったタイミングを検知すると（時刻ｔ７）、このタイミングを出力パルス信号ＳＬの立ち下がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＳＬ＿Ｊ，ＳＬ＿ＫのレベルをＬ，Ｈにする。これにより、出力パルス信号ＳＬが立ち下がる。

（出力パルス信号ＭＬの生成）
論理回路５３０は、入力パルス信号ＩＮＡのレベルがＬの場合に入力パルス信号ＩＮＢが立ち下がったタイミングを検知すると（時刻ｔ８）、このタイミングを出力パルス信号ＭＬの立ち上がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＭＬ＿Ｊ，ＭＬ＿ＫのレベルをＨ，Ｌにする。これにより、出力パルス信号ＭＬが立ち上がる。

また、論理回路５３０は、入力パルス信号ＩＮＢのレベルがＨの場合に入力パルス信号ＩＮＡが立ち上がったタイミングを検知すると（時刻ｔ２）、このタイミングを出力パルス信号ＭＬの立ち下がりタイミングとして選択する。そして、論理回路５３０は、トグルパルスＭＬ＿Ｊ，ＭＬ＿ＫのレベルをＬ，Ｈにする。これにより、出力パルス信号ＭＬが立ち下がる。

図１０の例では、パルス幅が短い方の出力パルス信号ＳＨ，ＳＬは、立ち上がり及び立ち下がりタイミングが、同じ入力パルス信号の立ち上がり又は立ち下がりタイミングに設定されている。

そのため、図１０では、出力パルス信号ＳＨ〜ＭＬの最小パルス幅を、入力パルス信号ＩＮＡ，ＩＮＢの最小パルス幅より短くにすることはできないが、図９と同じ理由により、特許文献１に比べて出力パルス信号ＳＨ〜ＭＬの最小パルス幅を短くできる。

次に、図３を適宜参照しつつ、図１０のタイミングチャートを用いて、プリチャージ方式を採用した場合の駆動装置３００の動作を簡単に説明する。図８との相違点は、図８では、出力パルス信号ＭＬが立ち下げられた後で、出力パルス信号ＳＨが立ち上げられているが（時刻ｔ１〜ｔ２）、図１０では、出力パルス信号ＳＨが立ち上げられた後に出力パルス信号ＭＬが立ち下げられている（時刻ｔ１〜ｔ２）。ここで、時刻ｔ１〜ｔ２の期間をプリチャージ時間ＴＣと記述する。

また、図８では、出力パルス信号ＭＨが立ち下げられた後で、出力パルス信号ＳＬが立ち上げられているが（時刻ｔ５〜ｔ６）、図１０では、出力パルス信号ＳＬが立ち上げられた後に出力パルス信号ＭＨが立ち下げられている（時刻ｔ５〜ｔ６）。

プリチャージ時間ＴＣでは、スイッチＳＷ１，ＳＷ４がオンされているので、コイルＬ１にエネルギーがチャージされた状態でスイッチＳＷ１はオンすることができ、ゲートの容量Ｃｉｓｓの充電速度が速くなり、それに応じてＳＷ速度が増大される。

なお、図１０では、所望のプリチャージ時間ＴＣが得られるように、入力パルス信号ＩＮＡ，ＩＮＢの位相差及びパルス幅が予め定められている。

さらに、図８、９の構成と同様にＳＨのみがオンとなっている期間（ｔ２〜ｔ３）、全てのスイッチがオフになっている期間（ｔ３〜ｔ４）の時間も制御することでさらに多様にＳＷ速度を制御することができる。

次に、負荷状態に応じたスイッチング素子の最適駆動について説明する。

図１１は、負荷状態に応じて最適な充電時間を求めるために行った実験結果を示すグラフである。図１１の例では、負荷状態として、ＤＣ−ＤＣコンバータ４００から出力される入力電流Ｉｉｎ或いは出力電流Ｉｏｕｔ（以下、電流ＩＤと記述する。）が採用されている。図１１では、図２及び図３に示すＤＣ−ＤＣコンバータ４００及び駆動装置３００を用いた場合の実験結果が示されている。また、図１１では、駆動装置３００は充電方式で駆動させた。したがって、充電時間はスイッチＳＷ１のオン時間を指す。

図１１において左列のグラフは、充電時間を６５ｎｓ，７０ｎｓ，７５ｎｓ，８０ｎｓ，８５ｎｓのそれぞれに設定した場合における実験結果を示している。

また、図１１において右列のグラフは、充電時間を６５ｎｓに設定した場合と、充電時間を最適値に設定した場合の実験結果を示している。なお、図１１の右列のグラフでは、各電流ＩＤにおいて、最適値の実験結果が三角形のマークでプロットされ、６５ｎｓの実験結果がひし形のマークでプロットされている。ここで、最適値は、スイッチング素子Ｑ１２のドレイン−ソース間のピークの電圧（Ｖｄｓ（Ｈ）．ｍａｘ：リンギング電圧）を３３０Ｖ以下にすることができる充電時間であって、最大の充電時間が採用される。

図１１において、セクション（ａ）は、充電時間に応じた、リンギング電圧（Ｖｄｓ（Ｈ）．ｍａｘ）と電流ＩＤとの関係を示すグラフであり、縦軸はリンギング電圧を示し、横軸は電流ＩＤを示している。

セクション（ｂ）は、充電時間に応じた、スイッチング損失（Ｅｏｎ）と電流ＩＤとの関係を示すグラフであり、縦軸は損失を示し、横軸は電流ＩＤを示している。

セクション（ｃ）は、充電時間に応じた、スイッチング素子Ｑ１１のドレイン−ソース間の電圧Ｖ（Ｌ）の電圧変化率（ｄＶ（Ｌ）／ｄｔ）と電流ＩＤとの関係を示すグラフであり、縦軸は電圧変化率を示し、横軸は電流ＩＤを示している。

セクション（ｄ）は、充電時間に応じた、スイッチング素子Ｑ１２のドレイン−ソース間の電圧Ｖ（Ｈ）の電圧変化率（ｄＶ（Ｈ）／ｄｔ）と電流ＩＤとの関係を示すグラフであり、縦軸は電圧変化率を示し、横軸は電流ＩＤを示している。

セクション（ａ）の左列に示すように、リンギング電圧（Ｖｄｓ（Ｈ）．ｍａｘ）は、充電時間が増大するにつれて増大していることが分かる。そのため、セクション（ａ）の左列のグラフでは、各電流ＩＤにおいて、電圧が低い側から順に、６５ｎｓ，７０ｎｓ，７５ｎｓ，８０ｎｓ，８５ｎｓの実験結果がひし形のマークでプロットされている。

ここでは、リンギング電圧（Ｖｄｓ（Ｈ）．ｍａｘ）を３３０Ｖ以下にするという条件が課せられており、全電流ＩＤにおいてリンギング電圧を３３０Ｖ以下にできる充電時間は６５ｎｓであった。そのため、負荷状態に応じて充電時間を変動させない構成を採用する手法（以下、「比較例の手法」と記述する。）では、充電時間として６５ｎｓが設定される。これでは、電流ＩＤに応じて最適な充電時間を設定できない。例えば、電流ＩＤが２０Ａの場合、充電時間を８０ｎｓに設定してもリンギング電圧（Ｖｄｓ（Ｈ）．ｍａｘ）は３３０Ｖ以下になるにも拘わらず、比較例の手法では充電時間が６５ｎｓに設定されるため、最適値が設定されていない。

そこで、本実施の形態の手法（以下、「提案手法」と記述する。）では、セクション（ａ）の右列に示すように、各電流ＩＤにおいて、リンギング電圧（Ｖｄｓ（Ｈ）．ｍａｘ）を３３０Ｖ以下にできる充電時間のうち、最大の充電時間を設定する。これにより、充電時間の最適化が図られている。

セクション（ｂ）の左列に示すように、スイッチング損失は、充電時間が減少するにつれて、増大していることが分かる。そのため、セクション（ｂ）の左列のグラフでは、各電流ＩＤにおいて、スイッチング損失が低い側から順に、８５ｎｓ，８０ｎｓ，７５ｎｓ，７０ｎｓ，６５ｎｓの実験結果がひし形のマークでプロットされている。

セクション（ｂ）の右列では、セクション（ａ）で設定された充電時間の最適値を採用した場合の各電流ＩＤに対するスイッチング損失が三角形のマークでプロットされている。この場合、全電流ＩＤにおいて、提案手法の方が比較例よりもスイッチング損失が低く、電流ＩＤが２０Ａにおいてはスイッチング損失が１８％向上していた。

セクション（ｃ）の左列に示すように、電圧変化率（ｄＶ（Ｌ）／ｄｔ）は、リンギング電圧（Ｖｄｓ（Ｈ）．ｍａｘ）と同様、充電時間が増大するにつれて、増大していることが分かる。そのため、セクション（ｃ）の左列のグラフでは、各電流ＩＤにおいて、電圧変化率（ｄＶ（Ｌ）／ｄｔ）は、低い側から順に、６５ｎｓ，７０ｎｓ，７５ｎｓ，８０ｎｓ，８５ｎｓの実験結果がひし形のマークでプロットされている。

セクション（ｃ）の右列では、セクション（ａ）で設定された充電時間の最適値を採用した場合の各電流ＩＤに対する電圧変化率（ｄＶ（Ｌ）／ｄｔ）が三角形のマークでプロットされている。この場合、全電流ＩＤにおいて、提案手法の方が比較例よりも電圧変化率（ｄＶ（Ｌ）／ｄｔ）が高くなっている。

セクション（ｄ）の左列に示すように、電圧変化率（ｄＶ（Ｈ）／ｄｔ）は、リンギング電圧（Ｖｄｓ（Ｈ）．ｍａｘ）と同様、充電時間が増大するにつれて、増大していることが分かる。そのため、セクション（ｄ）の左列のグラフでは、各電流ＩＤにおいて、電圧変化率（ｄＶ（Ｈ）／ｄｔ）は、低い側から順に、６５ｎｓ，７０ｎｓ，７５ｎｓ，８０ｎｓ，８５ｎｓの実験結果がひし形のマークでプロットされている。

セクション（ｄ）の右列では、セクション（ａ）で設定された充電時間の最適値を採用した場合の各電流ＩＤに対する電圧変化率（ｄＶ（Ｈ）／ｄｔ）が三角形のマークでプロットされている。この場合、全電流ＩＤにおいて、提案手法の方が比較例よりも電圧変化率（ｄＶ（Ｌ）／ｄｔ）が高くなっている。

図１２において、セクション（ａ）はリンギング電圧（Ｖｄｓ（Ｈ）．ｍａｘ）と充電時間との関係を示したグラフであり、セクション（ｂ）は電圧変化率（ｄＶ（Ｌ）／ｄｔ）と充電時間との関係を示したグラフであり、セクション（ｃ）はスイッチング損失（Ｅｏｎ）と充電時間との関係を示したグラフであり、セクション（ｄ）は電圧変化率（ｄＶ（Ｈ）／ｄｔ）と充電時間との関係を示したグラフである。

セクション（ａ）、（ｂ）、（ｄ）に示すように、リンギング電圧（Ｖｄｓ（Ｈ）．ｍａｘ）、電圧変化率（ｄＶ（Ｌ）／ｄｔ）、及び電圧変化率（ｄＶ（Ｈ）／ｄｔ）は充電時間が増大するにつれて増大しているが、セクション（ｃ）に示すようにスイッチング損失（Ｅｏｎ）は充電時間が増大するにつれて減少している。これは、リンギング電圧（Ｖｄｓ（Ｈ）．ｍａｘ）、電圧変化率（ｄＶ（Ｌ）／ｄｔ）、及び電圧変化率（ｄＶ（Ｈ）／ｄｔ）はＳＷ速度が増大するにつれて増大する特性を持つが、スイッチング損失（Ｅｏｎ）はＳＷ速度が増大するにつれて減少する特性を持つからである。

本開示では、図１１のセクション（ｂ）の三角形のマークで示されるように、各電流ＩＤに対して、リンギング電圧（Ｖｄｓ（Ｈ）．ｍａｘ）を３３０Ｖ以下にするという条件を満足する充電時間のうち、最大の充電時間を予め求めておき、設定テーブルに記憶させておく。

この場合、入力パルス生成部２００は、電流ＩＤをモニタし、モニタした電流ＩＤの電流値に対応する充電時間を設定テーブルから読み出す。また、入力パルス生成部２００は、充電時間に応じた入力パルス信号ＩＮＡ，ＩＮＢの波形データを予め記憶している。したがって、入力パルス生成部２００は、図１１のセクション（ａ）の右列の例では、モニタした電流ＩＤの電流値が２０Ａであれば、充電時間として８０ｎｓを設定し、８０ｎｓに対応する入力パルス信号ＩＮＡ，ＩＮＢを駆動装置３００に出力する。

ここでは、リンギング電圧（Ｖｄｓ（Ｈ）．ｍａｘ）を３３０Ｖ以下にするという条件の下、各電流ＩＤにおける最適な充電時間を設定したが、本開示はこれに限定されない。例えば、リンギング電圧（Ｖｄｓ（Ｈ）．ｍａｘ）を所定電圧以下にする、スイッチング損失を所定損失以下にする、電圧変化率（ｄＶ（Ｌ）／ｄｔ）を所定変化率以下にする、電圧変化率（ｄＶ（Ｈ）／ｄｔ）を所定変化率にするという条件のうち少なくとも１つ以上の条件を満足させることができる充電時間のうち、電流ＩＤ毎の最大の充電時間を設定テーブルに記憶させておいてもよい。

また、上記説明では、設定テーブルには各電流ＩＤに応じて最適な充電時間が記憶されているとしたが、駆動装置３００がクランプ前倒し方式を採用するのであれば、充電時間に代えて、上記の４つの条件のうち少なくとも１つ以上の条件を満足させることのできる前倒し時間（図９のＴＢ）であって、電流ＩＤ毎の最大の前倒し時間を設定テーブルに記憶させてもよい。もしくは、電流ＩＤ毎の充電時間と前倒し時間の両方を設定テーブルに記憶させてもよい。

また、駆動装置３００がプリチャージ方式を採用するのであれば、上記の４つの条件のうち少なくとも１つ以上の条件を満足させることのできるプリチャージ時間（図１０のＴＣ）であって、電流ＩＤ毎の最大のプリチャージ時間を設定テーブルに記憶させてもよい。もしくは、電流ＩＤ毎のプリチャージ時間と充電時間と前倒し時間全てを設定テーブルに記憶させてもよい。

本開示は、ＤＣ−ＤＣコンバータといったパワーデバイスの技術分野にとって有用である。

ＩＮＡ，ＩＮＢ 入力パルス信号
ＩＳ，ＩＳ１，ＩＳ２ アイソレータ
Ｌ１ コイル
Ｑ１１，Ｑ１２ スイッチング素子
ＳＨ，ＭＨ，ＳＬ，ＭＬ 出力パルス信号
１００ 駆動システム
２００ 入力パルス生成部
３００ 駆動装置
５００ 信号生成装置
５１０ 出力パルス生成部
５２０，５２１，５２２ 微分器
５３０ 論理回路
５４０，５４１，５４２，５４３，５４４ フリップフロップ
５５０ 発振器

Claims (6)

1. 第１レベルと、前記第１レベルとは異なる第２レベルとの間で切り替わる第１、第２入力パルス信号を用いて、制御対象装置が備える第１〜第４スイッチを制御するための第１〜第４出力パルス信号を生成する信号生成装置であって、
   前記第１、第２入力パルス信号は、アイソレータが規定する最小パルス幅以上のパルス幅を持ち、
   前記第１、第２入力パルス信号が入力されるアイソレータと、
   前記アイソレータから出力された前記第１、第２入力パルス信号のうち、一方の入力パルス信号のレベルと他方の入力パルス信号の立ち上がり及び立ち下がりタイミングとの組み合わせから８つのタイミングを検知し、前記検知した８つのタイミングの中から、任意に２つずつタイミングを選択して、前記第１〜第４出力パルス信号のトグルタイミングに割り当て、前記第１〜第４出力パルス信号を生成する出力パルス生成部とを備える信号生成装置。
2. 前記制御対象装置は、制御端子を備えるスイッチング素子を駆動する駆動装置であり、
   前記駆動装置は、第１端子と第２端子とを備え、前記第２端子が前記制御端子に接続されたコイルを備え、
   前記第１スイッチは、第１電位を与える第１電位線と前記第１端子との間に接続され、前記スイッチング素子をターンオンさせるためにオンされ、
   前記第２スイッチは、前記第１電位線と前記第２端子との間に接続され、前記ターンオンされた前記スイッチング素子の前記制御端子を前記第１電位でクランプするためにオンされ、
   前記第３スイッチは、前記第１電位より低い第２電位を与える第２電位線と前記第１端子との間に接続され、前記スイッチング素子をターンオフさせるためにオンされ、
   前記第４スイッチは、前記第２電位線と前記第２端子との間に接続され、前記ターンオフされた前記スイッチング素子の前記制御端子を前記第２電位でクランプするためにオンされる請求項１に記載の信号生成装置。
3. 前記第１スイッチは、前記スイッチング素子の負荷状態に応じてオン時間が調整され、
   前記出力パルス生成部は、前記第１、第２入力パルス信号のうち、一方の入力パルス信号の立ち上がりタイミングを、第１〜第４出力パルス信号のうちの１つの出力パルス信号の一方のトグルタイミングとして選択した場合、他方の入力パルス信号の立ち下がりタイミングを前記１つの出力パルス信号の他方のトグルタイミングとして選択する請求項２に記載の信号生成装置。
4. 前記出力パルス生成部は、
   前記第２入力パルス信号が前記第１レベルの場合に前記第１入力パルス信号が立ち上がったタイミングを前記第１出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第１入力パルス信号が前記第１レベルの場合に前記第２入力パルス信号が立ち下がったタイミングを前記第１出力パルス信号の立ち下がりタイミングとして選択し、
   前記第２入力パルス信号が前記第２レベルの場合に前記第１入力パルス信号が立ち下がったタイミングを前記第２出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第２入力パルス信号が前記第２レベルの場合に前記第１入力パルス信号が立ち上がったタイミングを前記第２出力パルス信号の立ち下がりタイミングとして選択し、
   前記第１入力パルス信号が前記第１レベルの場合に前記第２入力パルス信号が立ち上がったタイミングを前記第３出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第２入力パルス信号が前記第１レベルの場合に前記第１入力パルス信号が立ち下がったタイミングを前記第３出力パルス信号の立ち下がりタイミングとして選択し、
   前記第１入力パルス信号が前記第２レベルの場合に前記第２入力パルス信号が立ち下がったタイミングを前記第４出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第１入力パルス信号が前記第２レベルの場合に前記第２入力パルス信号が立ち上がったタイミングを前記第４出力パルス信号の立ち下がりタイミングとして選択する請求項３記載の信号生成装置。
5. 前記第２スイッチは、前記スイッチング素子をターンオンさせる際、前記第１スイッチがオフする前にオンされ、前記スイッチング素子から出力される信号のレベルに応じてオン時間が調整され、
   前記出力パルス生成部は、
   前記第１入力パルス信号が前記第２レベルの場合に前記第２入力パルス信号が立ち下がったタイミングを前記第１出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第１入力パルス信号が前記第１レベルの場合に前記第２入力パルス信号が立ち上がったタイミングを前記第１出力パルス信号の立ち下がりタイミングとして選択し、
   前記第２入力パルス信号が前記第２レベルの場合に前記第１入力パルス信号が立ち上がったタイミングを前記第２出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第２入力パルス信号が前記第１レベルの場合に前記第１入力パルス信号が立ち下がったタイミングを前記第２出力パルス信号の立ち下がりタイミングとして選択し、
   前記第２入力パルス信号が前記第１レベルの場合に前記第１入力パルス信号が立ち上がったタイミングを前記第３出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第２入力パルス信号が前記第２レベルの場合に前記第１入力パルス信号が立ち下がったタイミングを前記第３出力パルス信号の立ち下がりタイミングとして選択し、
   前記第１入力パルス信号が前記第１レベルの場合に前記第２入力パルス信号が立ち下がったタイミングを前記第４出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第１入力パルス信号が前記第２レベルの場合に前記第２入力パルス信号が立ち上がったタイミングを前記第４出力パルス信号の立ち下がりタイミングとして選択する請求項２記載の信号生成装置。
6. 前記第４スイッチは、前記スイッチング素子をターンオンさせる際、前記第１スイッチがオンされた後にオフされ、前記スイッチング素子から出力される信号のレベルに応じてオン時間が調整され、
   前記出力パルス生成部は、
   前記第１入力パルス信号が前記第２レベルの場合に前記第２入力パルス信号が立ち上がったタイミングを前記第１出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第１入力パルス信号が前記第１レベルの場合に前記第２入力パルス信号が立ち下がったタイミングを前記第１出力パルス信号の立ち下がりタイミングとして選択し、
   前記第２入力パルス信号が前記第２レベルの場合に前記第１入力パルス信号が立ち下がったタイミングを前記第２出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第１入力パルス信号が前記第１レベルの場合に前記第２入力パルス信号が立ち上がったタイミングを前記第２出力パルス信号の立ち下がりタイミングとして選択し、
   前記第２入力パルス信号が前記第２レベルの場合に前記第１入力パルス信号が立ち上がったタイミングを前記第３出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第２入力パルス信号が前記第１レベルの場合に前記第１入力パルス信号が立ち下がったタイミングを前記第３出力パルス信号の立ち下がりタイミングとして選択し、
   前記第１入力パルス信号が前記第２レベルの場合に前記第２入力パルス信号が立ち下がったタイミングを前記第４出力パルス信号の立ち上がりタイミングとして選択し、且つ、前記第２入力パルス信号が前記第１レベルの場合に前記第１入力パルス信号が立ち上がったタイミングを前記第４出力パルス信号の立ち下がりタイミングとして選択する請求項２記載の信号生成装置。

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