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JP2016163004A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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JP2016163004A JP2015043410A JP2015043410A JP2016163004A JP 2016163004 A JP2016163004 A JP 2016163004A JP 2015043410 A JP2015043410 A JP 2015043410A JP 2015043410 A JP2015043410 A JP 2015043410A JP 2016163004 A JP2016163004 A JP 2016163004A
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Shinya Sato
慎哉 佐藤
智教 佐久間
Tomonori Sakuma
智教 佐久間
昇 横山
Noboru Yokoyama
昇 横山
志津江 松田
Shizue Matsuda
志津江 松田
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Abstract

【課題】歩留まりの向上が可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】第１導電形の複数の第１半導体領域１１と、第２導電形の複数の第２半導体領域１２と、第２導電形の第３半導体領域１３と、第１導電形の第４半導体領域１４と、ゲート電極２０と、ゲート絶縁層２１と、を有する。第１半導体領域１１は、第１方向に延びている。第１半導体領域１１は、第１方向と交差する第２方向において複数設けられている。第２半導体領域１２は、第１方向に延びている。第１半導体領域１１と第２半導体領域１２は、第２方向において交互に設けられている。少なくとも１つの第２半導体領域１２は、空隙２５を有する。空隙２５を形成する面のうち少なくとも１つの面の面方位は、（１００）である。ゲート絶縁層２１は、第３半導体領域１３とゲート電極２０との間に設けられている。
【選択図】図１

Description

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、耐圧を向上させるために、スーパージャンクション構造を備える場合がある。スーパージャンクション構造は、例えば、ｎ形の半導体層に複数の開口を形成し、これらの開口の中にｐ形の半導体層を形成することにより、形成される。このとき、開口の中に形成された半導体層は、空隙（ボイド）を有しうる。開口の中に形成された半導体層が空隙を有する場合、半導体装置の信頼性が低下し、歩留まりが低下する可能性がある。
特許第５０７２２２１号明細書
本発明が解決しようとする課題は、歩留まりを向上できる半導体装置および半導体装置の製造方法を提供することである。
実施形態に係る半導体装置は、第１導電形の複数の第１半導体領域と、第２導電形の複数の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、ゲート電極と、ゲート絶縁層と、を有する。
第１半導体領域は、第１方向に延びている。第１半導体領域は、第１方向と交差する第２方向において複数設けられている。
第２半導体領域は、第１方向に延びている。第１半導体領域と第２半導体領域は、第２方向において交互に設けられている。少なくとも１つの第２半導体領域は、空隙を有する。空隙を形成する面のうち少なくとも１つの面の面方位は、（１００）である。
第３半導体領域は、第２半導体領域の上に設けられている。
第４半導体領域は、第３半導体領域の上に選択的に設けられている。
ゲート絶縁層は、第３半導体領域とゲート電極との間に設けられている。
第１実施形態に係る半導体装置の一部を表す斜視断面図である。 図１の一部を拡大した断面図である。 第１実施形態に係る半導体装置の一部を表す平面図である。 第１実施形態に係る半導体装置の製造工程を表わす工程断面図である。 第１実施形態に係る半導体装置の製造工程を表わす工程断面図である。 第１実施形態に係る半導体装置の製造工程を表わす工程断面図である。 第１実施形態に係る半導体装置の製造工程を表わす工程断面図である。 第１実施形態に係る半導体装置の製造工程を表わす工程断面図である。 第１実施形態に係る半導体装置の製造工程を表わす工程断面図である。 第１実施形態に係る半導体装置の製造工程を表わす工程断面図である。 第１実施形態に係る半導体装置の製造工程を表わす工程断面図である。 第２実施形態に係る半導体装置の一部を表す斜視断面図である。 図１２の一部を拡大した断面図である。 第２実施形態に係る半導体装置の製造工程を表わす工程断面図である。 第２実施形態に係る半導体装置の製造工程を表わす工程断面図である。 第２実施形態に係る半導体装置の製造工程を表わす工程断面図である。 第２実施形態に係る半導体装置の製造工程を表わす工程断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎ−よりもｎ形の不純物濃度が相対的に高いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
第１実施形態に係る半導体装置１００について、図１〜図３を用いて説明する。
図１は、第１実施形態に係る半導体装置１００の一部を表す斜視断面図である。
図２は、図１の一部を拡大した断面図である。
図３は、第１実施形態に係る半導体装置１００の一部を表す平面図である。
第１実施形態に係る半導体装置１００は、例えば、ＭＯＳＦＥＴである。
第１実施形態に係る半導体装置１００は、ｎ＋形ドレイン領域１５と、ｎ−形半導体層１０と、ｐ−形半導体領域１２（第２導電形の第２半導体領域）と、ｐ形ベース領域１３（第３半導体領域）と、ｎ＋形ソース領域１４（第４半導体領域）と、ｐ＋形コンタクト領域１６と、ゲート電極２０と、ゲート絶縁層２１と、ドレイン電極３０と、ソース電極３１と、を有する。ｎ−形半導体層１０は、ｎ−形半導体領域１１（第１導電形の第１半導体領域）を有する。
ｎ＋形ドレイン領域１５は、ドレイン電極３０と電気的に接続されている。ｎ＋形ドレイン領域１５の上には、ｎ−形半導体層１０が設けられている。
ｎ−形半導体層１０は、ｎ−形半導体領域１１を有する。ｎ−形半導体領域１１は、第１方向に延びている。また、ｎ−形半導体領域１１は、第１方向と交差する第２方向において複数設けられている。第１方向は、例えば、図１に表すＸ方向である。また、第２方向は、例えば、図１に表すＹ方向である。図１に表す例において、第１方向と第２方向は互いに直交している。
ｐ−形半導体領域１２は、Ｘ方向において複数設けられ、それぞれのｐ−形半導体領域１２は、Ｙ方向に延びている。それぞれのｐ−形半導体領域１２は、Ｘ方向において隣り合うｎ−形半導体領域１１同士の間に設けられている。ｎ−形半導体領域１１とｐ−形半導体領域１２とにより、スーパージャンクション構造が形成されている。
ｐ−形半導体領域１２の上およびｎ−形半導体領域１１の一部の上には、ｐ形ベース領域１３が設けられている。ｐ形ベース領域１３は、例えば、Ｘ方向において複数設けられ、それぞれのｐ形ベース領域１３は、それぞれのｐ−形半導体領域１２の上に設けられている。
ｐ−形半導体領域１２は、空隙２５を有する。空隙２５は、それぞれのｐ−形半導体領域１２に設けられている。すなわち、空隙２５は、Ｘ方向において複数設けられている。ｐ−形半導体領域１２が空隙２５の一部を有し、ｐ形ベース領域１３が空隙２５の他の一部を有していてもよい。
ｐ形ベース領域１３の上には、ｎ＋形ソース領域１４が選択的に設けられている。図１に表すように、ｐ形ベース領域１３の上には、さらにｐ＋形コンタクト領域１６が選択的に設けられていてもよい。一例として、ｐ＋形コンタクト領域１６の少なくとも一部は、例えば、空隙２５の少なくとも一部と第３方向において並んでいる。第３方向は、例えば、図１に表すＺ方向である。図１に表す例において、第３方向は、第１方向および第２方向と直交している。
ゲート電極２０は、ｎ−形半導体領域１１の上に設けられている。ゲート電極２０は、例えば、Ｘ方向において複数設けられ、それぞれのゲート電極２０は、Ｙ方向に延びている。ゲート電極２０は、Ｘ方向において隣り合うｐ形ベース領域１３の間に位置している。また、Ｘ方向において隣り合うゲート電極２０の間には、複数のｎ＋形ソース領域１４が設けられ、ｐ＋形コンタクト領域１６は、これらのｎ＋形ソース領域１４の間に設けられている。
ゲート絶縁層２１は、少なくとも、ゲート電極２０とｐ形ベース領域１３との間に設けられている。図１に表す例では、ゲート絶縁層２１は、ｎ−形半導体領域１１の一部、ｐ形ベース領域１３、およびｎ＋形ソース領域１４と、ゲート電極２０と、の間に設けられている。
ゲート電極２０とソース電極３１の間には絶縁層が設けられており、ゲート電極２０は、ソース電極３１と電気的に分離されている。
ドレイン電極３０に、ソース電極３１に対して正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が加えられることで、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形ベース領域１３のゲート絶縁層２１近傍の領域にチャネル（反転層）が形成される。
ＭＯＳＦＥＴがオフ状態であり、かつソース電極３１の電位に対してドレイン電極３０に正の電位が印加されているときは、ｎ−形半導体領域１１とｐ−形半導体領域１２のｐｎ接合面からｎ−形半導体領域１１およびｐ−形半導体領域１２に空乏層が広がる。ｎ−形半導体領域１１およびｐ−形半導体領域１２が、ｎ−形半導体領域１１とｐ−形半導体領域１２の接合面に対して鉛直方向に空乏化することで、ｎ−形半導体領域１１とｐ−形半導体領域１２の接合面に対して平行方向の電界集中が抑制されるため、高い耐圧が得られる。
ｎ＋形ドレイン領域１５、ｎ−形半導体層１０、ｐ−形半導体領域１２、ｐ形ベース領域１３、ｎ＋形ソース領域１４、およびｐ＋形コンタクト領域１６の主成分は、例えば、シリコン（Ｓｉ）である。ゲート電極２０は、例えば、ポリシリコンを含む。ゲート絶縁層２１は、例えば、酸化シリコンを含む。ドレイン電極３０およびソース電極３１は、例えば、アルミニウム、銅、ニッケル、チタン、またはタングステンなどの金属材料を含む。
図２は、図１のｐ−形半導体領域１２近傍を拡大した図である。
ｐ−形半導体領域１２は、例えば、図２に表すように、第１部分１２１と、第２部分１２２と、を有する。
第１部分１２１は、空隙２５周辺に設けられている。言い換えると、空隙２５は、第１部分１２１に設けられている。第２部分１２２の少なくとも一部は、Ｘ方向において、第１部分１２１とｎ−形半導体領域１１の間に設けられている。また、第２部分１２２は、Ｚ方向において、第１部分１２１とｎ−形半導体層１０の間に設けられている。第１部分１２１におけるｐ形不純物濃度は、例えば、第２部分１２２におけるｐ形不純物濃度よりも低い。
ｐ−形半導体領域１２は、例えば、図２に表すように、第１面Ｓ１、第２面Ｓ２、第４面Ｓ４、および第５面Ｓ５を有する。第１面Ｓ１および第４面Ｓ４は、Ｘ方向と交差する面である。第２面Ｓ２および第５面Ｓ５は、Ｚ方向と交差する面である。空隙２５は、例えば、第１面Ｓ１、第２面Ｓ２、第４面Ｓ４、および第５面Ｓ５を含む複数の面により構成されている。
第１面Ｓ１、第２面Ｓ２、第４面Ｓ４、および第５面Ｓ５の少なくともいずれかの面の面方位は、（００１）である。一例において、第１面Ｓ１、第２面Ｓ２、第４面Ｓ４、および第５面Ｓ５の面方位は、いずれも、（００１）である。なお、ここでは、ｐ−形半導体領域１２がＳｉを主成分として含む場合について説明している。また、（１００）、（０１０）、および（００１）の各面方位を等価なものとして説明している。
図３は、図１のＡ−Ａ´線を含む平面における、半導体装置１００の一部を表す平面図である。
図３に表すように、空隙２５は、Ｙ方向に延びている。第１面Ｓ１および第４面Ｓ４は、Ｙ方向に沿って延びている。
ｐ−形半導体領域１２は、例えば、さらに第３面Ｓ３および第６面Ｓ６を有する。第３面Ｓ３および第６面Ｓ６は、Ｙ方向に交差する面である。第３面Ｓ３の面方位および第６面Ｓ６の面方位は、例えば、（１００）である。
次に、第１実施形態に係る半導体装置１００の製造方法の一例について説明する。
図４〜図１１は、第１実施形態に係る半導体装置１００の製造工程を表わす工程断面図である。
まず、ｎ＋形の半導体基板（以下、基板という）１５ａを用意する。基板１５ａの主成分は、例えば、シリコン（Ｓｉ）である。基板１５ａはｎ形不純物を含んでいる。ｎ形不純物としては、例えば、ヒ素またはリンを用いることができる。
次に、図４（ａ）に表わすように、基板１５ａの上に、ｎ形不純物を添加しながらＳｉをエピタキシャル成長させることで、ｎ−形半導体層１０ａを形成する。ｎ−形半導体層１０ａは、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。ｎ−形半導体層１０ａを形成する際のガスとしては、例えば、ＳｉＨ２Ｃｌ２またはＨＳｉＣｌ３などのシラン系ガスを用いることができる。
次に、ｎ−形半導体層１０ａの上にマスクＭ１を形成する。マスクＭ１は、例えば、ｎ−形半導体層１０ａの表面を熱酸化することで酸化シリコン層を形成し、この酸化シリコン層をパターニングすることで形成される。
続いて、図４（ｂ）に表わすように、マスクＭ１を用いてｎ−形半導体層１０ａに開口ＯＰ１を形成する。開口ＯＰ１は、Ｘ方向において複数設けられ、それぞれの開口ＯＰ１は、Ｙ方向に延びている。このとき、開口ＯＰ１の側壁の面方位は、（１００）である。
開口ＯＰ１は、例えば、フォトリソグラフィ法およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて形成される。開口ＯＰ１を形成した後、ＲＩＥによって開口ＯＰ１の内壁に生じたダメージ層を、ウェットエッチングやＣＤＥ(Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ)によって除去してもよい。
次に、図５(ａ)に表すように、開口ＯＰ１の内壁上に、ｐ形不純物を添加しながらＳｉをエピタキシャル成長させることで、ｐ形半導体層１２２ａを形成する。ｐ形半導体層１２２ａは、開口ＯＰ１の内壁に沿って設けられる。ｐ形不純物としては、例えば、ボロンを用いることができる。
次に、図５（ｂ）に表すように、ｐ形半導体層１２２ａの上に、Ｓｉをエピタキシャル成長させることで、半導体層１２１ａを形成する。半導体層１２１ａは、例えば、半導体層１２１ａを形成する際に、半導体層１２１ａが形成される空間に不純物を含むガスを流さずに、形成される。または、半導体層１２１ａは、半導体層１２１ａにおけるｐ形不純物濃度が、ｐ形半導体層１２２ａにおけるｐ形不純物濃度よりも低くなるように、形成される。
このとき、半導体層１２１ａ中に空隙２５ａが形成される。空隙２５ａの上端のＺ方向における位置は、例えば、マスクＭ１の下端のＺ方向における位置とほぼ等しい。
ｐ形半導体層１２２ａおよび半導体層１２１ａは、例えば、ＣＶＤ法を用いて形成される。これらの半導体層を形成する際のガスとしては、上述したシラン系ガスを用いることができる。このとき、さらにＨＣｌなどの塩素含有ガスを併せて用いることで、マスクＭ１の側壁にＳｉが堆積することを抑制できる。
次に、図６（ａ）に表すように、半導体層１２１ａの表面を、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて研磨する。この工程により、マスクＭ１が露出する。続いて、図６（ｂ）に表すように、露出したマスクＭ１を除去する。
次に、ｎ−形半導体層１０ａ、半導体層１２１ａ、およびｐ形半導体層１２２ａに加熱処理を行う。加熱処理により、各半導体層に含まれるＳｉのマイグレーションが生じる。この結果、ｎ−形半導体層１０ａの上面と、半導体層１２１ａの上面と、の間の段差が低減され、表面が平坦化される。
同時に、Ｓｉのマイグレーションにより、空隙２５ａの形状が変化し、図７（ａ）に表すような、空隙２５が得られる。これは、Ｓｉのマイグレーションにより、空隙２５ａを形成する面に、表面エネルギーがより安定な（１００）面が現れるためである。
ｎ−形半導体層１０ａ、半導体層１２１ａ、およびｐ形半導体層１２２ａへの加熱処理は、ｎ−形半導体層１０ａおよび半導体層１２１ａの上への、Ｓｉ層のエピタキシャル成長と共に行われてもよい。または、Ｓｉ層のエピタキシャル成長の後に、さらに加熱処理が行われてもよい。ｎ−形半導体層１０ａおよび半導体層１２１ａの上にＳｉ層をエピタキシャル成長させることで、空隙２５ａの上端と、半導体層の表面と、の間の距離を長くすることができる。
また、このとき、ｐ形半導体層１２２ａから半導体層１２１ａに向けてｐ形不純物の拡散が生じる。この結果、図２および図３に表す第１部分１２１および第２部分１２２に対応する部分を有するｐ−形半導体層１２ｂが形成されうる。
次に、図７（ｂ）に表すように、ｎ−形半導体層１０ａに、開口ＯＰ２を形成する。開口ＯＰ２は、Ｘ方向において複数設けられ、それぞれの開口ＯＰ２は、Ｙ方向に延びている。
次に、図８（ａ）に表すように、ｎ−形半導体層１０ａの表面およびｐ−形半導体層１２ｂの表面に、絶縁層ＩＬ１を形成する。絶縁層ＩＬ１は、例えば、酸化シリコンを含み、ｎ−形半導体層１０ａの表面およびｐ−形半導体層１２ｂの表面を熱酸化することで形成される。
次に、絶縁層ＩＬ１の上に、導電層を形成する。導電層は、例えば、ポリシリコンを含み、ＣＶＤ法を用いて形成される。続いて、ウェットエッチング法を用いて、導電層の表面を後退させる。この結果、導電層が、図８（ｂ）に表すように複数に分断され、ゲート電極２０が形成される。
次に、図９（ａ）に表すように、絶縁層ＩＬ１の上およびゲート電極２０の上に、絶縁層ＩＬ２を形成する。絶縁層ＩＬ２は、例えば、酸化シリコンを含み、ＣＶＤ法を用いて形成される。
次に、図９（ｂ）に表すように、絶縁層ＩＬ１の一部および絶縁層ＩＬ２の一部を除去することで、ｎ−形半導体層１０ａの表面およびｐ−形半導体層１２ｂの表面を露出させる。この工程により、絶縁層ＩＬ１および絶縁層ＩＬ２は複数に分断され、絶縁層ＩＬ１ａおよび絶縁層ＩＬ２ａが形成される。絶縁層ＩＬ１ａおよび絶縁層ＩＬ２ａにより、図１に表すゲート絶縁層２１が構成される。
次に、図１０（ａ）に表すように、ｎ−形半導体層１０ａの表面およびｐ−形半導体層１２ｂの表面に、ｐ形不純物をイオン注入することで、ｐ形ベース領域１３を形成する。このとき、ｎ−形半導体層１０ａのうちｐ形ベース領域１３以外の領域が、図１に表すｎ−形半導体層１０に対応する。また、ｐ−形半導体層１２ｂのうちｐ形ベース領域１３以外の領域が、図１に表すｐ−形半導体領域１２に対応する。
次に、ｐ形ベース領域１３の表面の一部にｎ形不純物をイオン注入することで、ｎ＋形ソース領域１４を形成する。続いて、図１０（ｂ）に表すように、ｐ形ベース領域１３の表面の他の一部にｐ形不純物をイオン注入することで、ｐ＋形コンタクト領域１６を形成する。
次に、図１１（ａ）に表すように、ｎ＋形ソース領域１４の上およびｐ＋形コンタクト領域１６の上にソース電極３１を形成する。
次に、基板１５ａが所定の厚さになるまで、基板１５ａの裏面を研磨する。この工程により、図１に表すｎ＋形ドレイン領域１５が形成される。続いて、図１１（ｂ）に表すように、基板の裏面にドレイン電極３０を形成することで、半導体装置１００が作製される。
ここで、本実施形態に係る半導体装置の作用および効果について説明する。
本実施形態では、ｐ−形半導体領域１２が空隙２５を有し、この空隙２５を形成する面のうち少なくとも１つの面の面方位は（１００）である。このような構成を採用することで、半導体装置を製造する際の歩留まりを向上させることができる。
これは、以下の理由による。
例えば、開口ＯＰ１の側壁の面方位が（１１０）である場合、Ｓｉは、（１１１）面を現しながら側壁の上に成長していく。この場合、開口ＯＰ１の開口端付近の成長速度が、底部付近の成長速度よりも早くなるとともに、開口端が塞がれた後に、空隙の上方に転位が形成されやすい。転位が形成されると、転位が形成された部分をリーク電流が流れる可能性がある。このため、例えば、ＭＯＳＦＥＴがオフ状態であるにも関わらず、電流が流れてしまうなどの課題が生じうる。この結果、半導体装置の歩留まりが低下してしまう。また、この場合、空隙２５を形成する面の面方位は、（１００）以外の面方位となる。
これに対して、開口ＯＰ１の側壁の面方位が（１００）である場合、この側壁の上に形成されるＳｉは、（１００）面を現しながら、それぞれの側壁に対して垂直方向に成長する。従って、空隙２５を形成する面のうち、開口ＯＰ１の側壁に沿う面の面方位は（１００）となる。また、開口ＯＰ１の側壁からＳｉが成長し、開口端が塞がれると、その後、ＳｉはＺ方向に結晶成長する。このため、空隙が形成されるとともに、空隙の上部に欠陥や転移などが生じる可能性が低減される。
さらに、加熱処理が行われることで、Ｓｉのマイグレーションが生じ、空隙２５を形成する他の面の面方位も（１００）となる。このとき同時に、Ｓｉのマイグレーションにより、空隙２５の上端位置が低くなる。すなわち、ｐ＋形コンタクト領域１６の表面またはｐ形ベース領域１３の表面と、空隙２５の上端位置と、の間の距離を長くすることができる。このため、開口ＯＰ１に半導体層を埋め込んだ後の平坦化工程において、空隙２５が露出する可能性を低減することができる。
従って、空隙２５を形成する面のうち、Ｘ方向と交差する面、Ｙ方向と交差する面、およびＸ方向と交差する面の面方位がいずれも（１００）である場合、空隙を有する半導体装置を製造する際の歩留まりをより一層向上させることができる。
空隙２５がｐ−形半導体領域１２に設けられている場合、空隙２５の体積に応じて、ｐ−形半導体領域１２におけるｐ形不純物の総量が低下しうる。しかし、本実施形態によれば、空隙２５は、ｐ−形半導体領域１２のうち、ｐ形不純物濃度が低い第１部分１２１に設けられている。
このため、ｐ−形半導体領域１２が空隙２５を有する場合においても、空隙２５がｐ−形半導体領域１２におけるｐ形不純物の総量に与える影響を低減することが可能である。また、このような構成を採用することで、空隙２５の体積が変動した場合でも、空隙２５の体積の変動がｐ−形半導体領域１２におけるｐ形不純物の総量に与える影響を低減することが可能である。
（第２実施形態）
第２実施形態に係る半導体装置２００について、図１２および図１３を用いて説明する。
図１２は、第２実施形態に係る半導体装置２００の一部を表す斜視断面図である。
図１３は、図１２の一部を拡大した断面図である。
半導体装置２００は、半導体装置１００との比較において、例えば、ソース電極３１と各半導体領域との接続面の形状が異なる。半導体装置２００におけるその他の構造については、例えば、半導体装置１００と同様の構造を採用可能である。
図１２に表すように、例えば、ｎ＋形ソース領域１４の上面のＺ方向における位置は、ｐ＋形コンタクト領域１６の上面のＺ方向における位置と異なっている。また、コンタクト領域１６からゲート絶縁層２１に向かう方向において、ｎ＋形ソース領域１４の上面の高さが変化している。
具体的な例としては、図１３に表すように、距離Ｄ２は、距離Ｄ１より長く、距離Ｄ３は、距離Ｄ２より長い。
距離Ｄ１は、第３部分Ｐ３と第４部分Ｐ４との間のＺ方向における距離である。第３部分Ｐ３は、ｎ−形半導体層１０とｐ−形半導体領域１２とのｐｎ接合面の上端である。第４部分Ｐ４は、ｎ＋形ソース領域１４の上面のうち第３部分Ｐ３とＺ方向において重なる部分である。ただし、ｎ＋形ソース領域１４およびｐ＋形コンタクト領域１６の形状や大きさに応じて、第４部分Ｐ４は、ｐ形ベース領域１３の上面の一部またはｐ＋形コンタクト領域１６の上面の一部でありうる。
距離Ｄ２は、ｎ−形半導体層１０とｐ形ベース領域１３とのｐｎ接合面がゲート絶縁層２１に接する点と、ｎ＋形ソース領域１４の上面がゲート絶縁層２１に接する点と、の間のＺ方向における距離である。
距離Ｄ３は、第３部分Ｐ３のＺ方向における位置と、第５部分Ｐ５のＺ方向における位置と、の間の距離である。第５部分Ｐ５は、ｐ＋形コンタクト領域１６の上面のうち、ｐ−形半導体領域１２のＸ方向における中心と、Ｚ方向において重なる部分である。例えば、ｐ＋形コンタクト領域１６が設けられていない場合などは、第５部分Ｐ５は、ｐ形ベース領域１３の上面の一部でありうる。
次に、第２実施形態に係る半導体装置２００の製造方法の一例について説明する。
図１４〜図１７は、第２実施形態に係る半導体装置２００の製造工程を表わす工程断面図である。
まず、ｎ＋形の基板１５ａを用意し、図１４（ａ）に表わすように、基板１５ａの上に、ｎ形不純物を添加しながらＳｉをエピタキシャル成長させることで、ｎ−形半導体層１０ａを形成する。
次に、ｎ−形半導体層１０ａの上にマスクＭ１を形成する。マスクＭ１は、例えば、フォトレジストまたは酸化シリコンを含む。続いて、図１４（ｂ）に表すように、マスクＭ１を用いて、ｎ−形半導体層１０ａの表面の一部を除去する。この工程により、ｎ−形半導体層１０ａの上面に、Ｚ方向に突出した突出部ＰＰが形成される。突出部ＰＰは、例えば、Ｘ方向において複数形成され、それぞれの突出部ＰＰは、Ｙ方向に延びている。
次に、図１５（ａ）に表すように、突出部ＰＰを覆うマスクＭ２を形成する。マスクＭ２は、突出部ＰＰとＹ方向およびＺ方向において重なっている。Ｙ方向において、マスクＭ２の一部と、マスクＭ２の他の一部と、の間に、突出部ＰＰが位置している。
マスクＭ２は、例えば、酸化シリコンを含む。マスクＭ２は、例えば、ｎ−形半導体層１０ａの表面を熱酸化することで酸化シリコン層を形成し、この酸化シリコン層をパターニングすることで形成される。
次に、図１５（ｂ）に表すように、マスクＭ２を用いて、ｎ−形半導体層１０ａに開口ＯＰ１を形成する。開口ＯＰ１は、例えば、ＲＩＥ法を用いて形成される。
次に、図１６（ａ）に表すように、開口ＯＰ１の内壁上に、ｐ形不純物を添加しながらＳｉをエピタキシャル成長させることで、ｐ形半導体層１２２ａを形成する。ｐ形半導体層１２２ａは、開口ＯＰ１の内壁に沿って設けられる。
次に、図１６（ｂ）に表すように、ｐ形半導体層１２２ａの上に、Ｓｉをエピタキシャル成長させることで、半導体層１２１ａを形成する。半導体層１２１ａは、例えば、ｐ形不純物を添加せずに形成される。このとき、半導体層１２１ａ中に空隙２５ａが形成される。空隙２５ａの上端の位置は、例えば、マスクＭ２の下端の位置とほぼ等しい。
次に、半導体層１２１ａの表面を、例えばＣＭＰ法を用いて平坦化する。この工程により、マスクＭ２が露出する。また、半導体層１２１ａの上面の位置が、例えば、マスクＭ２の上面の位置と等しくなる。続いて、図１７（ａ）に表すように、マスクＭ２を除去する。
次に、ｎ−形半導体層１０ａ、半導体層１２１ａ、およびｐ形半導体層１２２ａに加熱処理を行う。この結果、図１７（ｂ）に表すように、ｎ−形半導体層１０ａの上面と、半導体層１２１ａの上面と、の間の段差が低減され、表面が平坦化される。また、同時に、Ｓｉのマイグレーションにより、空隙２５ａの形状が変化し、空隙２５が得られる。
その後は、図７（ｂ）〜図１１に表す工程と同様の工程を行うことで、半導体装置２００が得られる。
本実施形態に係る製造方法では、ｎ−形半導体層１０ａに突出部ＰＰを形成し、この突出部ＰＰに重なるマスクＭ２を形成し、このマスクＭ２を用いてｎ−形半導体層１０ａに開口ＯＰ１を形成している。このため、開口ＯＰ１内に半導体層１２１ａが埋め込まれ、半導体層１２１ａの平坦化が行われた後の、当該半導体層１２１ａの高さを、突出部ＰＰの高さの分だけ、高くすることができる。
このような方法を採用することで、半導体層１２１ａの上面と、空隙２５ａの上端と、の間の距離を長くすることができ、半導体層１２１ａの平坦化後に空隙２５ａが露出する可能性を低減することができる。従って、本実施形態によれば、半導体装置の製造における歩留まりを向上させることが可能となる。
また、開口ＯＰ１の側壁の面方位が（１００）である場合、Ｓｉは、側壁に対して垂直方向に成長する。このため、空隙２５ａの上端の位置は、マスクＭ２の下端の位置とほぼ等しくなる。従って、開口ＯＰ１の側壁の面方位が（１００）である場合、開口ＯＰ１の側壁の面方位が（１００）以外である場合に比べて、半導体層１２１ａの上面と、空隙２５ａの上端と、の間の距離が短くなる場合がある。
本実施形態によれば、半導体層１２１ａの上面と、空隙２５ａの上端と、の間の距離を長くすることができるため、本実施形態は、開口ＯＰ１の側壁の面方位が（１００）である場合に特に有効である。
また、加熱処理によって各半導体層の表面を平坦化する場合、加熱処理後のｐ−形半導体層１２ｂの表面と、空隙２５と、の間のＺ方向における距離は、マスクＭ２の下端の位置より上方に形成されている半導体層の体積に依存する。突出部ＰＰを形成し、Ｙ方向においてこの突出部ＰＰに重なるマスクＭ２を形成することで、マスクＭ２の下端の位置より上方に形成されている半導体層の体積を増加させることができる。
従って、本実施形態によれば、加熱処理後のｐ−形半導体層１２ｂの表面と、空隙２５と、の間のＺ方向における距離を長くすることができ、半導体装置の製造における歩留まりを向上させることが可能となる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００、２００…半導体装置 １０…ｎ−形半導体層 １１…ｎ−形半導体領域 １２…ｐ−形半導体領域 １３…ｐ形ベース領域 １４…ｐ＋形ソース領域 １５…ｎ＋形ドレイン領域 １６…ｐ＋形コンタクト領域 ２０…ゲート電極 ２１…ゲート絶縁層 ２５…空隙 ３０…ドレイン電極 ３１…ソース電極

Claims (10)

  1. 第１方向に延び、前記第１方向と交差する第２方向において複数設けられた第１導電形の第１半導体領域と、
    前記第１方向に延び、前記第２方向において前記第１半導体領域と交互に設けられ、少なくとも１つが空隙を有し、前記空隙を形成する面のうち少なくとも１つの面の面方位は（１００）である、第２導電形の複数の第２半導体領域と、
    前記第２半導体領域の上に設けられた第２導電形の第３半導体領域と、
    前記第３半導体領域の上に選択的に設けられた第１導電形の第４半導体領域と、
    ゲート電極と、
    前記第３半導体領域と前記ゲート電極との間に設けられたゲート絶縁層と、
    を備えた半導体装置。
  2. 前記少なくとも１つの前記第２半導体領域は、
    前記第１方向に交差する第１面と、
    前記第１方向および前記第２方向に対して垂直な第３方向に交差する第２面と、
    を有し、
    前記第１面の面方位および前記第２面の面方位は、（１００）であり、
    前記空隙は、前記第１面および前記第２面を含む複数の面により形成された請求項１記載の半導体装置。
  3. 前記少なくとも１つの前記第２半導体領域は、
    第１部分と、
    第１部分と第１半導体領域との間に設けられ、第１部分の第２導電形のキャリア濃度よりも高い第２導電形のキャリア濃度を有する第２部分と、
    を有し、
    前記空隙は、前記第１部分に設けられた請求項１または２に記載の半導体装置。
  4. 前記空隙は、前記第１方向に延びる請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第３半導体領域の上に選択的に設けられた第２導電形の第５半導体領域をさらに備え、
    前記第５半導体領域における第２導電形のキャリア濃度は、前記第３半導体領域における第２導電形のキャリア濃度よりも高く、
    前記第５半導体領域の少なくとも一部は、前記第１方向および前記第２方向に対して垂直な第３方向において、前記空隙の少なくとも一部と並んだ請求項１〜４のいずれか１つに記載の半導体装置。
  6. 第１方向に並べられ、それぞれが前記第１方向と交差する第２方向に延びる複数の突出部を第１導電形の第１半導体層の上部に形成する工程と、
    前記第１方向と、前記第１方向および前記第２方向に直交する第３方向と、において、それぞれが前記突出部のそれぞれに重なる複数のマスクを形成する工程と、
    前記複数のマスクを用いて前記第１半導体層に開口を形成する工程と、
    前記開口の内部に、空隙を有する第２半導体層を形成する工程と、
    を備えた半導体装置の製造方法。
  7. 前記開口の内壁に沿って、第２導電形の第３半導体層を形成する工程をさらに備え、
    前記第２半導体層は、前記第３半導体層の上に形成され、
    前記第２半導体層における第２導電形のキャリア濃度は、前記第３半導体層における第２導電形のキャリア濃度よりも低い請求項６記載の半導体装置の製造方法。
  8. 前記第２半導体層を形成した後に前記マスクを除去する工程と、
    前記マスクを除去した後に、第１半導体層、前記第２半導体層、および前記第３半導体層を加熱する工程と、
    をさらに備えた請求項７記載の半導体装置の製造方法。
  9. 前記加熱工程によって、前記第１半導体層の上面の前記第３方向における位置と、前記第２半導体層の上面の前記第３方向における位置と、を変化させる請求項８記載の半導体装置の製造方法。
  10. 前記第１半導体層の一部および前記第２半導体層の一部に第２導電形の第３半導体領域を形成する工程と、
    前記第３半導体領域の上に選択的に第１導電形の第４半導体領域を形成する工程と、
    前記第３半導体領域と、ゲート絶縁層を介して対向するゲート電極を形成する工程と、
    をさらに備えた請求項６〜９のいずれか１つに記載の半導体装置の製造方法。
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