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JP2016039170A - 半導体装置 - Google Patents

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周次 鎌田
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周次 鎌田
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Abstract

【課題】スイッチングスピードの低下を抑制する半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第２の面を有する半導体基板と、第１の面側に設けられる第１導電型の第１の半導体層と、第１の半導体層の第２の面側に設けられる第２導電型の第２の半導体層と、第２の半導体層の第２の面側に設けられる第１導電型の第３の半導体層と、半導体基板内部に設けられる複数のゲート層と、複数のゲート層のうちの隣接する第１のゲート層と第２のゲート層との間の第３の半導体層に設けられる複数の第２導電型の第１の半導体領域と、第１の半導体領域の間に設けられる第１導電型の第２の半導体領域と、第１のゲート層と、第２の半導体層、第３の半導体層、第１の半導体領域及び第２の半導体領域との間に設けられ、第２の半導体領域との間の膜厚が第１の半導体領域との間の膜厚よりも厚いゲート絶縁膜と、エミッタ電極と、コレクタ電極と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
電力用の半導体装置の一例として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）がある。そして、オン電圧の低減を図るため、トレンチゲートを採用したトレンチゲート型ＩＧＢＴが実用化されている。
トレンチゲート型ＩＧＢＴでは、微細化によりトレンチゲート間隔を狭くすることでエミッタからの電子注入が促進され、オン電圧を低くできる。もっとも、微細化によりゲート容量が増大し、スイッチングスピードが低下することが懸念される。
特開２０１２−２０４３９５号公報
本発明が解決しようとする課題は、スイッチングスピードの低下を抑制する半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体基板と、前記半導体基板の前記第１の面側に設けられる第１導電型の第１の半導体層と、前記第１の半導体層の前記第２の面側に設けられる第２導電型の第２の半導体層と、前記第２の半導体層の前記第２の面側に設けられる第１導電型の第３の半導体層と、前記半導体基板内部に設けられ、第１の方向に延伸し、前記第１の方向と直交する第２の方向に並んで配置され、前記第１の面側の端部が前記第３の半導体層よりも前記第１の面側にある複数のゲート層と、前記複数のゲート層のうちの隣接する第１のゲート層と第２のゲート層との間の前記第３の半導体層に設けられる複数の第２導電型の第１の半導体領域と、前記第１の方向において隣接する前記第１の半導体領域の間に設けられる第１導電型の第２の半導体領域と、前記第１のゲート層と、前記第２の半導体層、前記第３の半導体層、前記第１の半導体領域及び前記第２の半導体領域との間に設けられ、前記第２の半導体領域との間の膜厚が前記第１の半導体領域との間の膜厚よりも厚いゲート絶縁膜と、前記第１及び前記第２の半導体領域に電気的に接続されたエミッタ電極と、前記第１の半導体層に電気的に接続されたコレクタ電極と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式図。 第２の実施形態の半導体装置の模式平面図。 第３の実施形態の半導体装置の模式平面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式平面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式平面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式平面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。なお、以下の実施形態では、第１導電型がｐ型、第２導電型がｎ型である場合を例に説明する。
また、本明細書中、ｎ＋型、ｎ型、ｎ−型の表記は、この順で、ｎ型の不純物濃度が低くなっていることを意味する。同様に、ｐ＋型、ｐ型、ｐ−型の表記は、この順で、ｐ型の不純物濃度が低くなっていることを意味する。
ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。また、ｐ型不純物は、例えば、ボロン（Ｂ）である。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体基板と、半導体基板の第１の面側に設けられる第１導電型の第１の半導体層と、第１の半導体層の第２の面側に設けられる第２導電型の第２の半導体層と、第２の半導体層の第２の面側に設けられる第１導電型の第３の半導体層と、半導体基板内部に設けられ、第１の方向に延伸し、第１の方向と直交する第２の方向に並んで配置され、第１の面側の端部が第３の半導体層よりも第１の面側にある複数のゲート層と、複数のゲート層のうちの隣接する第１のゲート層と第２のゲート層との間の第３の半導体層に設けられる複数の第２導電型の第１の半導体領域と、第１の方向において隣接する第１の半導体領域の間に設けられる第１導電型の第２の半導体領域と、第１のゲート層と、第２の半導体層、第３の半導体層、第１の半導体領域及び第２の半導体領域との間に設けられ、第２の半導体領域との間の膜厚が第１の半導体領域との間の膜厚よりも厚いゲート絶縁膜と、第１及び第２の半導体領域に電気的に接続されたエミッタ電極と、第１の半導体層に電気的に接続されたコレクタ電極と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。図２は本実施形態の半導体装置の模式平面図である。図１（ａ）は、図２のＡＡ’断面である。図１（ｂ）は、図２のＢＢ’断面である。なお、図２は、半導体基板上の層間絶縁膜やエミッタ電極等を除いた状態での平面図である。
本実施形態の半導体装置は、半導体基板を挟んでエミッタ電極とコレクタ電極が設けられ、ゲート電極が半導体基板のトレンチ内に埋め込まれたトレンチ型ＩＧＢＴである。
本実施形態のＩＧＢＴは、図１に示すように、第１の面と、第１の面に対向する第２の面とを有する半導体基板１０を備える。半導体基板１０は、例えば、単結晶シリコンである。
半導体基板１０の第１の面側には、ｐ＋型のコレクタ層（第１の半導体層）１２が設けられる。そして、ｐ＋型のコレクタ層１２の第２の面側には、ｎ−型のドリフト層（第２の半導体層）１４が設けられる。さらに、ドリフト層１４の第２の面側には、ｐ型のベース層（第３の半導体層）１６が設けられる。
半導体基板１０の内部に複数のゲート層２０ａ、２０ｂが設けられる。複数のゲート層２０ａ、２０ｂは、半導体基板１０内に設けられたトレンチ１８内に埋め込まれる。
ゲート層２０ａ、２０ｂは、第１の方向に延伸し、第１の方向と直交する第２の方向に並んで配置される。第１の方向及び第２の方向は、第１の面に対して平行である。
ゲート層２０ａ、２０ｂは、例えば、ｎ型不純物がドープされた多結晶シリコンである。なお、図１、図２ではゲート層が２本である場合を例示しているが、ゲート層は３本以上であってもかまわない。
トレンチ１８の深さは、ドリフト層１４とベース層１６との境界よりも深い。そして、ゲート層２０ａ、２０ｂの第１の面側の端部がドリフト層１４とベース層１６との境界よりも第１の面側にある。ゲート層２０ａ、２０ｂと対向するベース層１６がＩＧＢＴのチャネル領域として機能する。
第１のゲート層２０ａと第２のゲート層２０ｂとの間のベース層１６表面に、複数のｎ＋型のエミッタ領域（第１の半導体領域）２２が設けられる。また、第１の方向において隣接するエミッタ領域２２の間のベース層１６表面に、ｐ＋型のベースコンタクト領域（第２の半導体領域）２４が設けられる。ベースコンタクト領域２４は、ＩＧＢＴのターンオフ時における正孔排出を促進する機能を備える。
第１及び第２のゲート層２０ａ、２０ｂと、ドリフト層１４、ベース層１６、エミッタ領域２２、ベースコンタクト領域２４との間に、ゲート絶縁膜２６が設けられる。ゲート絶縁膜２６は、トレンチ１８の内面上に設けられる。ゲート絶縁膜２６は、例えば、シリコンの熱酸化膜である。ゲート絶縁膜２６上にゲート層２０ａ、２０ｂが設けられる。
第１及び第２のゲート層２０ａ、２０ｂと、ベースコンタクト領域２４との間のゲート絶縁膜２６の膜厚が、第１及び第２のゲート層２０ａ、２０ｂと、エミッタ領域２２との間のゲート絶縁膜２６の膜厚よりも厚い。また、図１に示すように、第１及び第２のゲート層２０ａ、２０ｂと、ドリフト層１４及びベース層１６との間のゲート絶縁膜２６の膜厚が、ベースコンタクト領域２４の第１の面側において、エミッタ領域２２の第１の面側よりも厚いことが望ましい。言い換えれば、ゲート絶縁膜２６の膜厚の厚い領域が、ドリフト層１４とベース層１６の境界よりも深いことが望ましい。
また、本実施形態のＩＧＢＴは、エミッタ領域２２、ベースコンタクト領域２４に電気的に接続されたエミッタ電極２８を備えている。また、コレクタ層１２に電気的に接続されたコレクタ電極３０を備えている。エミッタ電極２８及びコレクタ電極３０は、例えば、アルミニウムを含有する金属である。
エミッタ電極２８とゲート層２０ａ、２０ｂとの間には、層間絶縁膜３２が設けられる。層間絶縁膜３２は、例えば、シリコン酸化膜である。
次に、本実施形態の半導体装置の製造方法の一例を示す。図３〜１０は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式図である。図３、図５、図７、図９は平面図、図４、図６、図８、図１０は断面図である。
最初に、ｎ＋型の基板（コレクタ層）１２上に、ｎ−型のドリフト層１４、ｐ型のべース層１６が形成された半導体基板１０を準備する。ドリフト層１４は、例えば、基板（コレクタ層）１２上にエピタキシャル成長法により形成される。また、べース層１６は、例えば、ｐ型不純物をドリフト層１４にイオン注入し、熱拡散することにより形成される。
次に、半導体基板１０表面から、第１のトレンチ４０を形成する（図３、図４）。第１のトレンチ４０は、ベース層１６とドリフト層１４の境界よりも深くすることが望ましい。
次に、第１のトレンチ４０内に第１の絶縁膜４２を埋め込む（図５、図６）。第１の絶縁膜４２は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるシリコン酸化膜である。
次に、半導体基板１０表面から、第２のトレンチ４４を形成する（図７、図８）。第２のトレンチ４４は、第１のトレンチ４０内に埋め込まれた絶縁膜４２を跨ぐように形成する。
第２のトレンチ４４は、ベース層１６とドリフト層１４の境界よりも深くする。
次に、第２のトレンチ４４内面に第２の絶縁膜４６を形成する。第２の絶縁膜４６は、例えば、シリコン酸化膜である。第２の絶縁膜４６は、例えば、熱酸化による熱酸化膜である。熱酸化膜にかえて、ＣＶＤ法により形成される堆積膜とすることも可能である。
第２の絶縁膜４６は、第１の絶縁膜４２よりも膜厚が薄くなるよう形成する。第１の絶縁膜４２と、第２の絶得膜４６がゲート絶縁膜２６となる。
さらに、第２のトレンチ４４が埋め込まれるように、第２の絶縁膜４６上に導電性材料を形成する。導電性材料は、例えば、ｎ型不純物がドープされた多結晶シリコンである。導電性材料の表面を、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研磨し、ゲート層２０ａ、２０ｂを形成する（図９、図１０）。
その後、公知の方法により、エミッタ領域２２、ベースコンタクト領域２４、層間絶縁膜３２、エミッタ電極２８、及び、コレクタ電極を形成し、図１、図２に示すＩＧＢＴが製造される。
次に、本実施形態の半導体装置の作用・効果について説明する。
ＩＧＢＴでは、ゲート層と半導体基板間の容量であるゲート容量が大きくなると、デバイスのターンオフやターンオン時のスイッチング速度が低下する。このため、デバイスの動作速度が遅くなったり、消費電力が増大したりするという問題がある。
本実施形態のＩＧＢＴでは、第１及び第２のゲート層２０ａ、２０ｂと、ベースコンタクト領域２４との間のゲート絶縁膜２６の膜厚が、第１及び第２のゲート層２０ａ、２０ｂと、エミッタ領域２２との間のゲート絶縁膜２６の膜厚よりも厚い。言い換えれば、トラジスタのゲート絶縁膜として寄与する領域のゲート絶縁膜２６は薄く、寄与しない領域は厚くする。
トラジスタのゲート絶縁膜として寄与しない領域のゲート絶縁膜２６を厚くすることでゲート容量が低減される。したがって、ＩＧＢＴのスイッチングスピードの低下が抑制される。
なお、トラジスタのゲート絶縁膜として寄与しない領域のゲート絶縁膜２６は、ゲート容量低減の観点から、出来るだけ広い範囲で膜厚が厚いことが望ましい。したがって、第１及び第２のゲート層２０ａ、２０ｂと、ドリフト層１４及びベース層１６との間のゲート絶縁膜２６の膜厚が、ベースコンタクト領域２４の第１の面側において、エミッタ領域２２の第１の面側よりも厚いことが望ましい。言い換えれば、ゲート絶縁膜２６の膜厚の厚い領域が、ドリフト層１４とベース層１６の境界よりも深いことが望ましい。
（第２の実施形態）
本実施形態の半導体装置は、ゲート絶縁膜とゲート層の形状が異なる以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１１は、本実施形態の半導体装置の模式平面図である。本実施形態の半導体装置は、ゲート絶縁膜２６と半導体基板１０との界面に凹凸があり、ゲート層２０ａ、２０ｂとゲート絶縁膜２６との界面が直線的になっている。
本実施形態のＩＧＢＴにおいても、第１の実施形態同様、ゲート容量が低減され、スイッチングスピードの低下が抑制される。
（第３の実施形態）
本実施形態の半導体装置は、第１のゲート層と第２の半導体領域との間のゲート絶縁膜において、第１の方向に沿って膜厚の厚い領域と膜厚の薄い領域が繰り返す以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１２は、本実施形態の半導体装置の模式平面図である。本実施形態の半導体装置は、第１及び第２のゲート層２０ａ、２０ｂと、ベースコンタクト領域２４との間のゲート絶縁膜２６が、第１の方向に沿って膜厚の厚い領域と膜厚の薄い領域が繰り返す形状となっている。言い換えれば、第１及び第２のゲート層２０ａ、２０ｂと、ベースコンタクト領域２４との間のゲート絶縁膜２６と半導体基板１０との界面が、第１の方向に沿って凹凸形状となっている。
次に、本実施形態の半導体装置の製造方法の一例を示す。図１３、図１４は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式平面図である。
ｎ＋型の基板（コレクタ層）１２上に、ｎ−型のドリフト層１４、ｐ型のべース層１６が形成された半導体基板１０を準備するまでは、第１の実施形態に示した製造方法と同様である。
次に、半導体基板１０表面から、トレンチ５０を形成する（図１３）。後にベースコンタクト領域２４が形成される領域の、トレンチ５０の側面に凹凸が設けられる。
次に、トレンチ５０内面にゲート絶縁膜２６を形成する。ゲート絶縁膜２６は、例えば、シリコン酸化膜である。ゲート絶縁膜２６は、例えば、熱酸化による熱酸化膜である。熱酸化の際に、トレンチ５０側面の凸部の空間が、熱酸化膜で埋まるように、トレンチの凹凸形状と熱酸化条件を設定する。
熱酸化膜にかえて、ＣＶＤ法により形成される堆積膜とすることも可能である。堆積膜の場合、トレンチ５０側面の凸部の空間が、堆積膜で埋まるように、トレンチの凹凸形状と堆積条件を設定する。
さらに、トレンチ５０が埋め込まれるように、ゲート絶縁膜２６上に導電性材料を形成する。導電性材料は、例えば、ｎ型不純物がドープされた多結晶シリコンである。導電性材料の表面を、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研磨し、ゲート層２０ａ、２０ｂを形成する（図１４）。
その後、公知の方法により、エミッタ領域２２、ベースコンタクト領域２４、層間絶縁膜３２、エミッタ電極２８、及び、コレクタ電極を形成し、図１２に示すＩＧＢＴが製造される。
本実施形態のＩＧＢＴにおいても、第１の実施形態同様、ゲート容量が低減され、スイッチングスピードの低下が抑制される。また、第１の実施形態と比較して、容易に製造することが可能である。
（第４の実施形態）
本実施形態の半導体装置は、複数のゲート層のうちの１つである第３のゲート層と、第１又は第２のゲート層の間に設けられ、エミッタ電極と絶縁される第１導電型の第４の半導体層を、さらに備える以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１５は、本実施形態の半導体装置の模式断面図である。図１６は本実施形態の半導体装置の模式平面図である。図１５（ａ）は、図１６のＣＣ’断面である。図１５（ｂ）は、図１６のＤＤ’断面である。なお、図１６は、半導体基板上の層間絶縁膜やエミッタ電極等を除いた状態での平面図である。
本実施形態の半導体装置は、半導体基板を挟んでエミッタ電極とコレクタ電極が設けられ、オン時のキャリア排出を抑制するダミー領域を備えるトレンチ型ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅｄ Ｔｒａｎｓｉｓｔｏｒ）である。
本実施形態のＩＥＧＴは、第１のゲート層２０ａの第２のゲート層２０ｂとの反対側に、第３のゲート層２０ｃが設けられる。そして、第３のゲート層２０ｃと第１のゲート層２０ａとの間に、ｐ型のダミー領域（第４の半導体層）５２が設けられる。
ｐ型のダミー領域５２は、エミッタ電極２８と電気的に絶縁される。ｐ型のダミー領域５２は、いわゆる、フローティング状態にある。ダミー領域５２はＩＥＧＴのオン時に、正孔が排出されることを抑制し、実効的に電子の注入を促進する機能を備える。
本実施形態のＩＧＢＴにおいても、第１の実施形態同様、ゲート容量が低減され、スイッチングスピードの低下が抑制される。
以上、実施形態では、第１導電型がｐ型、第２導電型がｎ型の場合を例に説明したが、第１導電型がｎ型、第２導電型がｐ型の構成とすることも可能である。
また、実施形態では、半導体基板、半導体層の材料として単結晶シリコンを例に説明したが、その他の半導体材料、例えば、炭化珪素、窒化ガリウム等を本発明に適用することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体基板
１２ コレクタ層（第１の半導体層）
１４ ドリフト層（第２の半導体層）
１６ ベース層（第３の半導体層）
２０ａ 第１のゲート層
２０ｂ 第２のゲート層
２０ｃ 第３のゲート層
２２ エミッタ領域（第１の半導体領域）
２４ ベースコンタクト領域（第２の半導体領域）
２８ エミッタ電極
３０ コレクタ電極
５２ ダミー領域（第４の半導体層）

Claims (5)

  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体基板と、
    前記半導体基板の前記第１の面側に設けられる第１導電型の第１の半導体層と、
    前記第１の半導体層の前記第２の面側に設けられる第２導電型の第２の半導体層と、
    前記第２の半導体層の前記第２の面側に設けられる第１導電型の第３の半導体層と、
    前記半導体基板内部に設けられ、第１の方向に延伸し、前記第１の方向と直交する第２の方向に並んで配置され、前記第１の面側の端部が前記第３の半導体層よりも前記第１の面側にある複数のゲート層と、
    前記複数のゲート層のうちの隣接する第１のゲート層と第２のゲート層との間の前記第３の半導体層に設けられる複数の第２導電型の第１の半導体領域と、
    前記第１の方向において隣接する前記第１の半導体領域の間に設けられる第１導電型の第２の半導体領域と、
    前記第１のゲート層と、前記第２の半導体層、前記第３の半導体層、前記第１の半導体領域及び前記第２の半導体領域との間に設けられ、前記第２の半導体領域との間の膜厚が前記第１の半導体領域との間の膜厚よりも厚いゲート絶縁膜と、
    前記第１及び前記第２の半導体領域に電気的に接続されたエミッタ電極と、
    前記第１の半導体層に電気的に接続されたコレクタ電極と、
    を備える半導体装置。
  2. 前記第１のゲート層と前記第２の半導体領域との間の前記ゲート絶縁膜において、前記第１の方向に沿って膜厚の厚い領域と膜厚の薄い領域が繰り返す請求項１記載の半導体装置。
  3. 前記第１のゲート層と、前記第２及び前記第３の半導体層との間の前記ゲート絶縁膜の膜厚が、前記第２の半導体領域の前記第１の面側において、前記第１の半導体領域の前記第１の面側よりも厚い請求項１又は請求項２記載の半導体装置
  4. 前記複数のゲート層のうちの１つである第３のゲート層と、前記第１又は前記第２のゲート層の間に設けられ、前記エミッタ電極と絶縁される第１導電型の第４の半導体層を、さらに備える請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記第１導電型がｐ型であり、前記第２導電型がｎ型である請求項１乃至請求項４いずれか一項記載の半導体装置。
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