JP2016034068A - 撮像装置及び撮像システム - Google Patents

Abstract

【課題】電荷転送の際のｋＴＣノイズが低減された撮像装置を提供する。
【解決手段】基板と、光電変換により画像信号を生成する光電変換部と、光電変換部に電気的に接続された導電体のコンタクト配線と、制御電極、コンタクト配線と電気的に接続された第１の主電極、及び、第２の主電極を備えたトランジスタと、基板に設けられ、トランジスタの第２の主電極が電気的に接続された電荷蓄積部と、トランジスタの制御電極と、第１の主電極との間を接続及び非接続に切り替える第１の切り替え部と、を有することを特徴とする。
【選択図】図３Ａ

Description

本発明は、撮像装置及び撮像システムに関する。

特許文献１に記載される積層型撮像装置は、電荷蓄積部等の画素回路が形成された半導体基板の上方に、絶縁層を介して光電変換層が形成された構成となっている。光電変換層の下部電極と、半導体基板に形成された画素回路とはコンタクト配線等により電気的に接続されている。

特許文献１には、露光開始時に接続部（光電変換層の下部電極に接続された拡散領域３）の電位と電位障壁部（電荷を転送するトランジスタのゲート７ａの下の領域）の電位とを同電位に調整する構成が開示されている。これにより、光電変換層で発生した電荷の一部が接続部に残留するという問題が解消されている。電位障壁部の電位は、電位決定モードによってあらかじめ決定された電位に調整される。電位決定モードは、ゲート電位を変えながら暗電流の出力の有無を繰り返し確認するというものであり、撮像装置の製造現場における調整工程時等に実行されるとの旨が特許文献１に記載されている。

特開２０１０−１６５９４号公報

基板内に形成された埋め込みフォトダイオードを用いた撮像装置において、埋め込みフォトダイオードは、光電変換により内部に蓄積された電荷を完全に排出する完全空乏化が実現可能である。そのため、埋め込みフォトダイオードから電荷検出部に信号を転送する際に、電荷の完全転送が実現可能である。このため、電荷転送に伴うｋＴＣノイズが発生しない。しかしながら、特許文献１のような積層型撮像装置の構造では電荷が完全転送されず、電荷転送後に電位障壁部のトランジスタをＯＦＦにする際にｋＴＣノイズが発生しうる。

このｋＴＣノイズを低減するためには、各画素の光電変換層で発生した信号量に応じて電位障壁部の電位を調整する必要がある。しかしながら、特許文献１に記載された電位決定モードによる電位調整方法では、信号を読み出す際に、発生した信号量に応じて電位を調整することが困難である。したがって、特許文献１に記載された構成及び読み出し方法では電荷転送時のｋＴＣノイズなどにより画質が低下するという課題がある。

本発明は、上述した課題に鑑みてなされたものであって、電荷転送の際のｋＴＣノイズが低減された撮像装置を提供することを目的とする。

本発明の一実施形態に係る撮像装置は、基板と、光電変換により画像信号を生成する光電変換部と、光電変換部に電気的に接続された導電体のコンタクト配線と、制御電極、コンタクト配線と電気的に接続された第１の主電極、及び、第２の主電極を備えたトランジスタと、基板に設けられ、トランジスタの第２の主電極が電気的に接続された電荷蓄積部と、トランジスタの制御電極と、第１の主電極との間を接続及び非接続に切り替える第１の切り替え部と、を有することを特徴とする。

本発明によれば、電荷転送の際のｋＴＣノイズが低減された撮像装置を提供することができる。

第１の実施形態に係る撮像装置のブロック図である。 第１の実施形態に係る画素の断面図である。 第１の実施形態に係る画素の回路図である。 第１の実施形態に係るカラムＣＤＳ回路の回路図である。 第１の実施形態に係る撮像装置の駆動タイミング図である。 第１の実施形態の変形例に係る撮像装置の駆動タイミング図である。 第２の実施形態に係る画素の断面図である。 第２の実施形態に係るグローバルシャッタの駆動タイミング図である。 第２の実施形態に係るローリングシャッタの駆動タイミング図である。 第２の実施形態の変形例に係る画素の断面図である。 第３の実施形態に係る画素の回路図である。 第３の実施形態に係る撮像装置の駆動タイミング図である。 第４の実施形態に係る撮像システムのブロック図である。

図面を参照しつつ本発明の実施形態を説明する。各実施形態の図面において、同様な機能を有する要素には同一の符号を付し、重複した説明を省略することもある。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る撮像装置のブロック図である。撮像装置は、画素部１００、２つの垂直走査回路１０１及び２つのカラム相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路１０２を備える。画素部１００は、複数の画素を行列状に配置して構成される。各画素は、２つの垂直走査回路より与えられる制御信号に応じて、各画素に入射された光量に基づく信号を画素部１００の上下に設けられた２つのカラムＣＤＳ回路１０２に出力する。カラムＣＤＳ回路１０２は、画素部１００の各画素から出力された信号を処理し、入射光に基づく画像信号と、ノイズに相当する信号とをサンプリングする。

撮像装置は、２つのＡ／Ｄ（Analog/digital）変換部１０３、デジタルフロントエンド（ＤＦＥ）１０４及び２つの信号出力部１０５をさらに備える。２つのカラムＣＤＳ回路１０２の出力信号は、２つのＡ／Ｄ変換部１０３にそれぞれ出力され、アナログ信号からデジタル信号に変換される。各Ａ／Ｄ変換部１０３から出力されるデジタル信号は、ＤＦＥ１０４において信号の補正、並び替え等の所定の信号処理が行われ、信号出力部１０５から出力される。

上述のように、本実施形態の撮像装置は、垂直走査回路１０１、カラムＣＤＳ回路１０２、Ａ／Ｄ変換部１０３及び信号出力部１０５をそれぞれ２個ずつ備えている。これにより、画素部１００を挟んで上下又は左右の両方から同時に信号の入出力を行うことが可能となり、読み出し速度を向上させることができる。しかしながら、上記の各ブロックは２個に限定されるものではなく、１個であってもよく、３個以上であってもよい。

また、本実施形態において、各ブロックは、同一のチップ上に構成されていてもよく、複数のチップで構成されていてもよい。例えば、カラムＣＤＳ回路１０２以降のブロックが別チップであってもよい。

図２は、図１に示した画素部１００に行列状に配列された複数の画素の断面図のうち、１画素分を示したものである。画素は、基板２００上に層間絶縁層２０１を介し、基板と離間して配された光電変換部２２０を備える。光電変換部２２０の上には、カラーフィルタ２１２及びマイクロレンズ２１３が配される。基板２００は表面付近にｐウェルが形成されたｎ型のシリコン基板である。なお、本明細書において記載される半導体の導電型（ｐ型、ｎ型）は一例であり、導電型を適宜変えることが可能である。例えば全ての導電型を逆にしてもよい。

層間絶縁層２０１は基板２００と配線との間又は配線と配線との間等を絶縁する膜であり、例えばＢＰＳＧ（Boron Phosphorus Silicon Glass）等の絶縁体材料を用いて構成することができる。カラーフィルタ２１２は入射光の透過率に対し波長選択性（色）を有する材料により構成される。例えば赤、緑、青の３色のカラーフィルタ２１２を所定の規則で配列することによりカラー撮像に対応した撮像装置を提供することができる。なお、撮像装置がモノクロの光センサである場合は、カラーフィルタ２１２を省略することもできる。マイクロレンズ２１３は入射光を光電変換部２２０に集光するためのレンズである。

光電変換部２２０は、下部電極２０３よりも上層に形成された光電変換層２０２と、光電変換層２０２よりも上層に形成された上部電極２０４とを含む。換言すると、上部電極２０４は基板２００と重なるように配置され、上部電極２０４と基板２００との間に下部電極２０３が配されている。そして、上部電極２０４と下部電極２０３との間に光電変換層２０２が配される。光電変換層２０２は入射光の光量に応じた電荷を生成する光電変換材料で構成された層である。光電変換層２０２には、例えば量子ドット膜を用いることができる。光電変換層２０２に入射光を入射させる必要があるため、上部電極２０４は、入射光（例えば可視光）に対して透明なＩＴＯ（Indium Tin Oxide）等の導電性材料で構成される。上部電極２０４は、画素部１００内の複数の画素に対して共通に設けられていてもよく、画素行ごとに設けられていてもよく、画素ごとに個別に設けられていてもよい。下部電極２０３は、画素ごとに個別に設けられており、不透明（例えばアルミニウム）、又は透明（例えばＩＴＯ）の導電性材料で形成される。

画素は基板内に形成された第１の電荷蓄積部２０５及び第２の電荷蓄積部２０７を有する。第１の電荷蓄積部２０５と第２の電荷蓄積部２０７は、ｎ型不純物層を含み、光電変換部２２０で生成された電荷を一時的に保持する。

光電変換部２２０の下部電極２０３は、金属等の導電体のコンタクト配線２１０を介して、基板２００内に設けたｎ型不純物層２１１と電気的に接続されている。ｎ型不純物層２１１は、第１の転送ゲート電極２０６を介して、第１の電荷蓄積部２０５と接続されている。第１の電荷蓄積部２０５は第２の転送ゲート電極２０８を介して第２の電荷蓄積部２０７に接続されている。各トランジスタは制御電極（ゲート）及び第１、第２の主電極（ソース又はドレイン）を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。具体的に、第１の転送ゲート電極２０６とｎ型不純物層２１１と第１の電荷蓄積部２０５が第１のトランジスタを構成する。第２の転送ゲート電極２０８と第１の電荷蓄積部２０５と第２の電荷蓄積部２０７とが第２のトランジスタを構成する。トランジスタは、ゲートの電圧によりＯＮ（接続）又はＯＦＦ（非接続）に制御される。

上記構成では、光電変換部２２０とｎ型不純物層２１１が導電体のコンタクト配線２１０を介して接続されている。そのため、光電変換部２２０の電荷をｎ型不純物層２１１から第１の電荷蓄積部２０５に完全には転送することができない。そのため、第１の転送ゲート電極２０６をＯＦＦにするときにｋＴＣノイズが発生しうる。

ここで、第１の電荷蓄積部２０５は、ｎ型不純物層の表面にｐ型不純物層が設けられた埋め込み型の電荷蓄積部となっている。この構成により、第１の電荷蓄積部２０５において、基板表面で発生する暗電流によるノイズが混入することが抑制されているので、埋め込み型でない場合と比べてＳ／Ｎ（Signal/Noise）比が向上する。また、第１の電荷蓄積部２０５は不純物濃度を調整して完全空乏化することができる。このようにすることで、第１の電荷蓄積部２０５から第２の電荷蓄積部２０７に電荷を完全転送することが可能である。

第２の電荷蓄積部２０７には、リセットトランジスタ２０９がさらに接続されている。リセットトランジスタ２０９がＯＮになると、第２の電荷蓄積部２０７にリセット電圧ＶＲＥＳが入力され、第２の電荷蓄積部２０７に蓄積された電荷がリセットされる。また、第２の電荷蓄積部２０７には、蓄積された電荷に応じた信号を出力する、不図示の増幅トランジスタが設けられている。増幅トランジスタは増幅部に含まれる。

図３Ａは、２行×２列分の画素の回路図である。以下、上段、下段の行をそれぞれｎ行目、（ｎ＋１）行目とし、左側、右側の列をそれぞれｍ列目、（ｍ＋１）列目とする。また、図３Ａには、画素行ごとに共通接続された複数の信号線が示されている。以下、符号が付されているｎ行ｍ列の画素を参照して回路構成を説明する。

図３Ａには、上述した、光電変換層３０２、下部電極３０３、上部電極３０４、第１の電荷蓄積部３０５、転送トランジスタ３０６、第２の電荷蓄積部３０７、電荷転送トランジスタ３０８及びリセットトランジスタ３０９の回路構成が示されている。光電変換層３０２は、図２の光電変換層２０２に対応する。下部電極３０３は、図２の下部電極２０３に対応する。上部電極３０４は、図２の上部電極２０４に対応する。第１の電荷蓄積部３０５は、図２の第１の電荷蓄積部２０５に対応する。転送トランジスタ３０６は、上述の第１のトランジスタに対応し、図２の第１の転送ゲート電極２０６、第１の電荷蓄積部２０５、及び、第２の電荷蓄積部２０７を含んで構成される。第２の電荷蓄積部３０７は、図２の第２の電荷蓄積部２０７に対応する。電荷転送トランジスタ３０８は、上述の第２のトランジスタに対応し、図２の第２の転送ゲート電極２０８、第１の電荷蓄積部２０５、及び、第２の電荷蓄積部２０７を含んで構成される。リセットトランジスタ３０９は、図２のリセットトランジスタ２０９に対応する。これらの要素の接続関係は図２の説明と同様であるため省略する。電荷転送トランジスタ３０８のゲートには制御信号ＰＴＸ（ｎ）が入力され、リセットトランジスタ３０９のゲートには制御信号ＰＲＥＳ（ｎ）が入力される。なお、添字はｎ行目の画素に対応する制御信号であることを示している。上部電極３０４には光電変換による電荷の発生に必要なバイアス電圧を制御信号ｂｉａｓとして供給する配線が接続される。

各画素は、さらに増幅トランジスタ３１４、行選択トランジスタ３１５、第１の制御トランジスタ３１６、第２の制御トランジスタ３１７及び第３の制御トランジスタ３１８を含む。増幅トランジスタ３１４のゲートは、第２の電荷蓄積部３０７に接続される。増幅トランジスタ３１４のドレインには電源電圧が入力され、増幅トランジスタ３１４のソースは行選択トランジスタ３１５のドレインに接続される。行選択トランジスタ３１５のゲートには制御信号ＳＥＬ（ｎ）が入力される。行選択トランジスタ３１５のソースは垂直出力線３１９を介して後段のカラムＣＤＳ回路１０２に接続される。よって、行選択トランジスタ３１５がＯＮのとき、第２の電荷蓄積部３０７に蓄積された電荷量に応じた電圧信号が垂直出力線３１９に出力される。

転送トランジスタ３０６には、そのゲート電圧を制御するための切り替え手段として、第１の制御トランジスタ３１６、第２の制御トランジスタ３１７、及び第３の制御トランジスタ３１８が接続されている。

第１の制御トランジスタ３１６のドレインには電源電圧が入力され、第１の制御トランジスタ３１６のソースは転送トランジスタ３０６のゲートと接続されている。第１の制御トランジスタ３１６のゲートには制御信号ＳＷ１（ｎ）が入力される。第１の制御トランジスタ３１６がＯＮになると、転送トランジスタ３０６のゲートには電源電圧が供給され、転送トランジスタ３０６はＯＮになる。換言すると、第１の制御トランジスタ３１６は、転送トランジスタ３０６の制御電極と電源電圧が供給されたノードとの間を接続と非接続とに切り替えている。

第２の制御トランジスタ３１７のドレインは転送トランジスタ３０６のゲートに接続されており、第２の制御トランジスタ３１７のソースはグラウンド（ＧＮＤ）電位に接続されている。第２の制御トランジスタ３１７のゲートには制御信号ＳＷ２（ｎ）が入力される。第２の制御トランジスタ３１７がＯＮになると、転送トランジスタ３０６のゲートにはＧＮＤ電位が供給され、転送トランジスタ３０６はＯＦＦになる。換言すると、第２の制御トランジスタ３１７は、転送トランジスタ３０６の制御電極とグラウンド電圧が供給されたノードとの間を接続と非接続とに切り替えている。

第３の制御トランジスタ３１８のドレインは転送トランジスタ３０６のドレインと接続され、第３の制御トランジスタ３１８のソースは転送トランジスタ３０６のゲートと接続されている。すなわち、第３の制御トランジスタ３１８は、転送トランジスタ３０６のドレインとゲートとの間を接続と非接続とに切り替えている。また別の観点では、第３の制御トランジスタ３１８（スイッチ部）は、転送トランジスタ３０６のドレインとゲートとの間の電気経路に配されている。第３の制御トランジスタ３１８のゲートには制御信号ＳＷ３（ｎ）が入力される。第３の制御トランジスタ３１８がＯＮになると、転送トランジスタ３０６のゲートとドレインが接続され、転送トランジスタ３０６はサブスレッショルド領域で動作する。

なお、本実施形態では、転送トランジスタ３０６をＯＮ又はＯＦＦにする際に、ゲートがそれぞれ電源、ＧＮＤと接続される構成としているがこれ以外の電位を供給してもよい。転送トランジスタ３０６のＯＮ又はＯＦＦの切り替え動作が実現できる電位であれば、これと電源、ＧＮＤ以外の電位であってもよい。

図３Ｂは、ｍ列目のカラムＣＤＳ回路１０２の回路図である。カラムＣＤＳ回路１０２は、列アンプ３２０、サンプルホールドトランジスタ３２５ｓ、３２５ｎ、サンプルホールド容量素子３２６ｓ、３２６ｎ及び列選択トランジスタ３２７ｓ、３２７ｎを有する。列アンプ３２０は、入力容量素子３２１、アンプリセットトランジスタ３２２、フィードバック容量素子３２３及び差動増幅器３２４を含む。

画素からの出力信号は、垂直出力線３１９を介して差動増幅器３２４の反転入力端子に入力される。差動増幅器３２４の反転入力端子と出力端子の間にはフィードバック容量素子３２３が接続されており、入力容量素子３２１とフィードバック容量素子３２３の容量比により列アンプ３２０のゲインが決定される。フィードバック容量素子３２３を複数備えて、ゲインを切り替えることが可能な構成としてもよい。差動増幅器３２４の反転入力端子と出力端子には、さらにアンプリセットトランジスタ３２２のソース、ドレインが接続されている。アンプリセットトランジスタ３２２のゲートには、ＯＮ又はＯＦＦを制御するための制御信号ｐＣ０Ｒが入力される。アンプリセットトランジスタ３２２をＯＮにすることにより、各容量素子に蓄積された電荷をリセットすることができ、ＯＦＦにすることにより、各容量素子に印加されている電圧をクランプすることができる。差動増幅器３２４の非反転入力端子には基準電圧ＶＣ０Ｒが入力される。

差動増幅器３２４の出力端子は、サンプルホールドトランジスタ３２５ｓ、３２５ｎのソース及びドレインの一方に接続され、他方はサンプルホールド容量素子３２６ｓ、３２６ｎにそれぞれ接続されている。サンプルホールドトランジスタ３２５ｓ、３２５ｎのゲートにはそれぞれ制御信号ｐＴＳ、ｐＴＮが入力される。これにより、列アンプ３２０の出力信号をサンプルホールド容量素子３２６ｓ、３２６ｎにサンプルホールドさせることができる。列アンプ３２０の出力信号のうち、信号成分（以下、画像信号と呼ぶ）がサンプルホールド容量素子３２６ｓに保持され、ノイズ成分（以下、ノイズ信号と呼ぶ）がサンプルホールド容量素子３２６ｎに保持される。サンプルホールド容量素子３２６ｓ、３２６ｎには列選択トランジスタ３２７ｓ、３２７ｎのソース及びドレインの一方がそれぞれ接続されており、他方は次段のＡ／Ｄ変換部１０３に接続される。列選択トランジスタ３２７ｓ、３２７ｎのゲートには制御信号Ｃｌｍｓｅｌ（ｍ）が入力される。このような回路構成により、カラムＣＤＳ回路１０２は、画素部１００から入力された信号から画像信号とノイズ信号をサンプリングして、Ａ／Ｄ変換部１０３に出力する。

画像信号とノイズ信号の差分を取得することによりノイズを除去した信号を生成することが可能である。差分を取得する処理は、Ａ／Ｄ変換部１０３内に設けられたＡ／Ｄ変換器の前段に演算回路を追加してＡ／Ｄ変換前に行ってもよく、Ａ／Ｄ変換後のデジタルデータに対する演算処理により行ってもよい。また、カラムＣＤＳ回路１０２内に差分を取得するための回路をさらに追加することにより、カラムＣＤＳ回路１０２内で画像信号とノイズ信号の差分を取得してから、Ａ／Ｄ変換部１０３に出力してもよい。

図４は本実施形態の撮像装置の駆動タイミング図である。図４のタイミング図には、行列状に配置された画素のうちのｎ行目、（ｎ＋１）行目の画素に対する、ｋフレーム目と（ｋ＋１）フレーム目の動作が示されている。以下、（ｋ＋１）フレーム目の信号を取得するための蓄積開始から信号読み出しまでのｎ行目の画素の動作を説明する。なお、各トランジスタは、入力される各制御信号がｈｉｇｈレベルのときにＯＮになり、ｌｏｗレベルのときにＯＦＦになるものとする。

時刻ｔ１以前において、制御信号ＳＥＬ（ｎ）はｈｉｇｈレベルであり、ｎ行目の画素行が選択された状態となっている。時刻ｔ１において、制御信号ＳＷ１（ｎ）、ＰＲＥＳ（ｎ）がｈｉｇｈレベルとなり、第１の制御トランジスタ３１６及びリセットトランジスタ３０９がＯＮになる。これにより、ｈｉｇｈレベルの電圧が転送トランジスタ３０６のゲートに入力され、転送トランジスタ３０６もＯＮになる。

時刻ｔ２において、制御信号ＰＴＸ（ｎ）がｈｉｇｈレベルとなり、電荷転送トランジスタ３０８がＯＮになる。これにより、第１の電荷蓄積部３０５、第２の電荷蓄積部３０７及び、光電変換層３０２がリセットされる。

時刻ｔ３において、制御信号ＰＴＸ（ｎ）がｌｏｗレベルとなり、電荷転送トランジスタ３０８がＯＦＦになると、このタイミングから光電変換層３０２への入射光により生成される電荷の蓄積が開始される。光電変換層３０２で生成された電荷は、ＯＮになっている転送トランジスタ３０６を介して第１の電荷蓄積部３０５に蓄積される。

時刻ｔ４において、制御信号ＳＷ１（ｎ）がｌｏｗレベルとなり、制御信号ＳＷ３（ｎ）がｈｉｇｈレベルとなることで、第１の制御トランジスタ３１６がＯＦＦになり、第３の制御トランジスタ３１８がＯＮになる。これにより、転送トランジスタ３０６はゲートとドレインが同電位となる。この状態においては、転送トランジスタ３０６は、サブスレッショルド領域で動作することになる。

その後、時刻ｔ５において、制御信号ＳＷ２（ｎ）がｈｉｇｈレベルとなり、制御信号ＳＷ３（ｎ）がｌｏｗレベルとなることで、第２の制御トランジスタ３１７がＯＮになり、第３の制御トランジスタ３１８がＯＦＦになる。これにより、転送トランジスタ３０６はＯＦＦになり、光電変換層３０２から第１の電荷蓄積部３０５への電荷の流入が停止し、電荷の蓄積が終了する。

転送トランジスタ３０６のゲート電位がｈｉｇｈからｌｏｗに短時間で変化した場合、通常はＯＮからＯＦＦに切り替わるタイミングでソース電位とドレイン電位が一致しないので、上述のようにｋＴＣノイズが発生しうる。しかしながら、本実施形態では、時刻ｔ４から時刻ｔ５の期間において、転送トランジスタ３０６をサブスレッショルド領域で動作させるため、転送トランジスタ３０６は、ＯＮからゲートとドレインが同電位の状態を維持したサブスレッショルド領域の状態を経由してＯＦＦに切り替わる。これにより、転送トランジスタ３０６をＯＮからＯＦＦにする際に発生するｋＴＣノイズを低減することができる。

時刻ｔ６以降は、信号を行ごとに順次カラムＣＤＳ回路１０２へと読み出す期間となる。時刻ｔ６において、ノイズ信号が、カラムＣＤＳ回路１０２へと読み出され、サンプルホールド容量素子３２６ｎに保持される。

時刻ｔ７において、制御信号ＰＴＸ（ｎ）がｈｉｇｈレベルになり、電荷転送トランジスタ３０８がＯＮになる。これにより、第１の電荷蓄積部３０５に蓄積された信号電荷が第２の電荷蓄積部３０７へ転送される。

時刻ｔ８において、画像信号が、カラムＣＤＳ回路１０２へと読み出され、サンプルホールド容量素子３２６ｓに保持される。その後、カラムＣＤＳ回路１０２はノイズ信号と画像信号を後段のＡ／Ｄ変換部１０３へと出力する。ノイズ信号と画像信号は、Ａ／Ｄ変換部１０３でデジタル信号に変換され、ＤＦＥ１０４で処理された後、信号出力部１０５より順次出力される。

画像信号の読み出しが終了した後の時刻ｔ９において、制御信号ＳＷ１（ｎ）、ＰＲＥＳ（ｎ）がｈｉｇｈレベルとなり、転送トランジスタ３０６及びリセットトランジスタ３０９がＯＮになる。その後、時刻ｔ１０にて制御信号ＰＴＸ（ｎ）がｈｉｇｈレベルとなり、電荷転送トランジスタ３０８がＯＮになる。これらにより、第１の電荷蓄積部３０５、第２の電荷蓄積部３０７及び、光電変換層３０２がリセットされる。

時刻ｔ１１において、制御信号ＰＴＸ（ｎ）がｌｏｗレベルとなり、電荷転送トランジスタ３０８がＯＦＦになると、このタイミングから（ｋ＋２）フレーム目の信号の蓄積が始まる。（ｎ＋１）行目以降についても、ｎ行目と所定の時間差を持って同様の動作が繰り返される。このようにして、画素部１００を構成する各画素から信号が読み出される。

上述の通り、本実施形態においては、光電変換層３０２から第１の電荷蓄積部３０５へ信号を転送する際に、転送トランジスタ３０６のゲート電圧とドレイン電圧を同電位に保つ期間が設けられている。これにより、転送トランジスタ３０６をＯＦＦにする際に発生するｋＴＣノイズを低減させることができ、出力される信号のＳ／Ｎ比が向上する。

本実施形態の変形例に係る駆動タイミング図を図５に示す。本変形例では、ｔ５からｔ７の期間において、制御信号ＳＷ２（ｎ）の電圧がｌｏｗレベルからｈｉｇｈレベルに徐々に変化している点が図４の駆動タイミングと異なる。これにより、第２の制御トランジスタ３１７が徐々にＯＦＦからＯＮに変化するため、転送トランジスタ３０６のゲート電圧の変化がより緩やかになる。これにより、ｋＴＣノイズの低減効果が向上し得る。また、図５ではＳＷ２（ｎ）の電圧変化は時間に対し線形であるように図示されているが、線形でなくてもよく、ｌｏｗレベルからｈｉｇｈレベルに徐々に近づくような波形であればよい。

（第２の実施形態）
第２の実施形態は、光電変換部２２０の構成が第１の実施形態と異なる。第２の実施形態によれば、グローバルシャッタ及びローリングシャッタのいずれかによる電子シャッタ動作が可能となる。

図６は、第２の実施形態における画素の断面図である。光電変換層２０２と下部電極２０３の間に、下部電極と光電変換層の間を電気的に絶縁するための絶縁層２１４が設けられている点が、第１の実施形態と異なる点である。絶縁層２１４は例えば酸化シリコンで形成される。その他の構成は第１の実施形態と同様である。

第１の実施形態では、光電変換層２０２と金属等の導電体からなる下部電極２０３とが接続されているので、光電変換層２０２の電位を変化させたとしても下部電極２０３のキャリアが流入し得るため、光電変換層２０２は空乏化されない。これに対し、本実施形態では光電変換層２０２と下部電極２０３の間に絶縁層２１４が設けられており、下部電極２０３のキャリアは光電変換層２０２に移動しない。よって、光電変換層２０２は電荷を完全に排出することにより完全空乏化が実現可能である。また、光電変換部２２０は等価的に容量として機能するので、光電変換により生成された電荷を内部に蓄積することができる。

本実施形態では、上部電極２０４には第１の電圧又は第２の電圧が入力される。上部電極２０４に第１の電圧が与えられている場合、光電変換層２０２に発生した電荷はその内部に保持される。一方、上部電極２０４に第２の電圧が与えられている場合は、光電変換層２０２が保持している電荷が上部電極２０４側に完全に排出される。ずなわち、電荷が完全排出された完全空乏状態と、入射光に応じた電荷を内部で蓄積する蓄積状態との２つの状態を、上部電極に与える電圧によって切り替えることが可能である。

本実施形態においては、第１の電圧をｈｉｇｈレベルの信号、第２の電圧をｌｏｗレベルの信号とする。この信号を制御信号ｂｉａｓとする。なお、第１の電圧がｌｏｗレベル、第２の電圧がｈｉｇｈレベルとしてもよい。

このように、光電変換層２０２は完全空乏化が可能な構成となっている。しかしながら、第１の実施形態と同様に、光電変換部２２０とｎ型不純物層２１１がコンタクト配線２１０を介して接続されている。そのため、ｎ型不純物層２１１から光電変換部２２０に存在する電荷を第１の電荷蓄積部２０５に完全に転送することはできない。そのため、第１の転送ゲート電極２０６をＯＦＦにするタイミングでｋＴＣノイズが発生しうる。

本実施形態の光電変換部２２０は、光電変換層２０２の内部に電荷を保持することが可能である。そのため、グローバルシャッタ動作が可能となる。また、動作タイミングを変更することにより、ローリングシャッタ動作も可能である。以下、グローバルシャッタ及びローリングシャッタについて、それぞれ図７及び図８のタイミング図を参照して説明する。

図７に第２の実施形態におけるグローバルシャッタの駆動タイミング図を示す。本実施形態の回路図は図３Ａと同様であり、これを参照しながらグローバルシャッタの動作を説明する。図７の駆動パターンは第ｋフレーム目のｎ行目と（ｎ＋１）行目の駆動を示している。

時刻ｔ１以前の初期状態において、制御信号ｂｉａｓはｈｉｇｈレベルであり、その他の制御信号はｌｏｗレベルとする。時刻ｔ１において、制御信号ＳＷ１（ｎ）、ＳＷ１（ｎ＋１）がｈｉｇｈレベルになり、転送トランジスタ３０６がＯＮになる。また、制御信号ＰＲＥＳ（ｎ）、ＰＲＥＳ（ｎ＋１）がｈｉｇｈレベルになり、リセットトランジスタ３０９がＯＮになることにより、第２の電荷蓄積部３０７の電位がリセットされる。

時刻ｔ２において、制御信号ｂｉａｓがｌｏｗレベルになり、光電変換層３０２の内部に蓄積されていた電荷が上部電極３０４へと排出される。このとき、光電変換層３０２は完全空乏状態となり、排出された電荷の量に応じて下部電極３０３の電位が変動する。

時刻ｔ３において、制御信号ＳＷ１（ｎ）、ＳＷ１（ｎ＋１）がｌｏｗレベルになり、かつ制御信号ＳＷ３（ｎ）、ＳＷ３（ｎ＋１）がｈｉｇｈレベルになる。これにより、転送トランジスタ３０６のゲートとドレインが同電位となる。

時刻ｔ４において、制御信号ＳＷ３（ｎ）、ＳＷ３（ｎ＋１）がｌｏｗレベルになり、かつ制御信号ＳＷ２（ｎ）、ＳＷ２（ｎ＋１）がｈｉｇｈレベルになる。これにより、転送トランジスタ３０６がＯＦＦになり、光電変換層３０２から第１の電荷蓄積部３０５への信号転送が完了する。第１の電荷蓄積部３０５には光電変換層３０２に蓄積された電荷に応じた信号が蓄積される。第１の実施形態と同様に、時刻ｔ３から時刻ｔ４の期間において、転送トランジスタ３０６をサブスレッショルド領域で動作させることにより、信号転送時に発生するｋＴＣノイズを低減させることができる。

同時刻ｔ４において、制御信号ｂｉａｓがｈｉｇｈレベルになり、光電変換層３０２は再び入射光に応じた電荷を蓄積する蓄積状態となり、第（ｋ＋１）フレーム目のための信号蓄積を開始する。

図７では、ｎ行目、（ｎ＋１）行目の動作が例示されているが、これらは全ての行において同時に動作が行われるものとする。すなわち、時刻ｔ２から時刻ｔ４において、全行一斉に第１の電荷蓄積部３０５への信号転送が行われる。また、時刻ｔ４以降、全行一斉に光電変換層３０２での電荷蓄積が開始される。よって、本構成により、グローバルシャッタの動作が可能となる。

時刻ｔ５からは、第１の電荷蓄積部３０５に保持された信号を行ごとに順次読み出す期間となる。時刻ｔ５において、ＳＥＬ（ｎ）がｈｉｇｈレベルになり、ｎ行目が選択される。また、同時刻ｔ５において、ＰＲＥＳ（ｎ）がｌｏｗレベルになり、第２の電荷蓄積部３０７のリセットが解除される。時刻ｔ６において、ノイズ信号がカラムＣＤＳ回路１０２へと読み出される。時刻ｔ７においてＰＴＸ（ｎ）がｈｉｇｈレベルになり、電荷転送トランジスタ３０８がＯＮになる。これにより、第１の電荷蓄積部３０５から第２の電荷蓄積部３０７へ信号電荷が転送される。時刻ｔ８において、画像信号がカラムＣＤＳ回路１０２へと読み出される。その後、カラムＣＤＳ回路１０２から、画像信号とノイズ信号が後段のＡ／Ｄ変換部１０３へと出力される。デジタル信号に変換された画像信号とノイズ信号は、ＤＦＥ１０４で処理された後、信号出力部１０５より順次出力される。

第１の電荷蓄積部３０５からの信号読み出しが完了した後、時刻ｔ９において、制御信号ＳＷ１（ｎ）、ＰＴＸ（ｎ）、ＰＲＥＳ（ｎ）がｈｉｇｈレベルになり、下部電極３０３、第１の電荷蓄積部３０５及び第２の電荷蓄積部３０７がリセットされる。リセットが解除される前の時刻ｔ１０から時刻ｔ１１の期間では、転送トランジスタのゲートとドレインを同電位に保つことにより、リセット時に発生するｋＴＣノイズが低減される。

上述の時刻ｔ５以降の信号読み出し動作は、ｎ行目の画素列に対するものである。（ｎ＋１）行目以降の画素列に対しても順次、同様の動作が繰り返し実施され、画素部１００からの画像信号の読み出しが行われる。

なお、信号ＳＷ２（ｎ）は、第１の実施形態の変形例と同様に、ｌｏｗレベルからｈｉｇｈレベルに徐々に変化させてもよい。

次にローリングシャッタによる動作を説明する。図８に第２の実施形態におけるローリングシャッタの駆動タイミング図を示す。なお、回路構成はグローバルシャッタの場合と共通であるが、ローリングシャッタでの動作を実現するためには、上部電極３０４を画素ごとに個別に設けるか又は行ごとに共通化することで、行ごとに別々の電位を供給できるようにする必要がある。

図８はｋフレーム目及び（ｋ＋１）フレーム目におけるｎ行目及び（ｎ＋１）行目の動作を示した図である。ローリングシャッタ駆動の場合には転送トランジスタ３０６は常に接続状態とする。すなわち、制御信号ＳＷ１（ｎ）は常にｈｉｇｈであり、制御信号ＳＷ２（ｎ）、ＳＷ３（ｎ）は常にｌｏｗである。また、制御信号ＰＴＸ（ｎ）は常にｈｉｇｈとして、電荷転送トランジスタ３０８も同様に接続状態とする。

時刻ｔ１において、制御信号ＰＲＥＳ（ｎ）がｈｉｇｈレベルになり、第１の電荷蓄積部３０５、第２の電荷蓄積部３０７及び下部電極３０３の電位がリセットされる。

時刻ｔ２において、制御信号ＰＲＥＳ（ｎ）がｌｏｗレベルとなり、リセットトランジスタ３０９がＯＦＦになる。このとき、第２の電荷蓄積部３０７にはリセットトランジスタ３０９がＯＦＦになることによるｋＴＣノイズが発生する。一方で、光電変換層３０２は蓄積状態であり、ｎ行目の信号電荷を保持したままとなっている。

時刻ｔ３において、ｋＴＣノイズを含むノイズ信号がカラムＣＤＳ回路１０２に読み出される。

時刻ｔ４において、制御信号ｂｉａｓがｌｏｗレベルになり、光電変換層３０２に蓄積していた電荷は上部電極３０４に排出される。これにより、光電変換層３０２は完全空乏状態となる。このとき、排出された電荷の量に応じた電圧信号が第１の電荷蓄積部３０５、第２の電荷蓄積部３０７に誘起される。時刻ｔ５において、制御信号ｂｉａｓがｈｉｇｈレベルになる。光電変換層３０２は蓄積状態に戻り、（ｋ＋１）フレーム目の蓄積が開始される。

時刻ｔ６において、画像信号がカラムＣＤＳ回路１０２へと読み出される。その後、カラムＣＤＳ回路１０２から、画像信号とノイズ信号が後段のＡ／Ｄ変換部１０３へと出力される。デジタル信号に変換された画像信号とノイズ信号は、ＤＦＥ１０４で処理された後、信号出力部１０５より順次出力される。（ｎ＋１）行目以降についても、同様の動作を繰り返し、画素部１００を構成する各行の信号が読みだされる。

このようにして得られた画像信号とノイズ信号の差分を取得することにより、リセットトランジスタ３０９をＯＦＦしたことにより発生したｋＴＣノイズは除去又は低減される。

以上述べたように、本実施形態の撮像装置では、第１の実施形態と同様の効果が得られることに加え、駆動タイミングを異ならせることでグローバルシャッタ及びローリングシャッタの両方による動作が実現できる。すなわち、本実施形態によれば、グローバルシャッタとローリングシャッタの切り替えが可能である。

本実施形態の変形例に係る画素の断面図を図９に示す。変形例の画素は、光電変換層２０２と上部電極２０４の間にブロッキング層２１５をさらに備えている。ブロッキング層２１５は、蓄積期間中に上部電極３０４側と光電変換層３０２の間の電荷の移動を阻止するための層である。一例として、光電変換層３０２の内部に正の電荷が蓄積される場合には、ブロッキング層２１５はｎ型の半導体層とすることができる。

（第３の実施形態）
本発明の第３の実施形態に係る画素の回路図を図１０に示す。本実施形態が第１の実施形態と異なる点は、第１の制御トランジスタ３１６が省略されている点である。図１０に示す回路の動作を示す駆動タイミングを図１１に示す。図１１には、ｎ行目、（ｎ＋１）行目の画素に対する、ｋフレーム目と（ｋ＋１）フレーム目の動作が図示されている。以下、（ｋ＋１）フレーム目の信号を取得するための蓄積開始から信号読み出しまでの、ｎ行目の画素の動作を説明する。なお、第１の実施形態の説明と重複する動作タイミングについては説明を省略する。

時刻ｔ１において、制御信号ＳＷ３（ｎ）、ＰＲＥＳ（ｎ）がｈｉｇｈレベルとなり、第３の制御トランジスタ３１８及びリセットトランジスタ３０９がＯＮになる。これにより、ｈｉｇｈレベルの電圧が転送トランジスタ３０６のゲートに入力され、転送トランジスタ３０６もＯＮになる。

時刻ｔ４において、ＳＷ２（ｎ）がｈｉｇｈレベルとなり、ＳＷ３（ｎ）がｌｏｗレベルとなることで、第２の制御トランジスタ３１７がＯＮになり、第３の制御トランジスタ３１８がＯＦＦになる。これにより、転送トランジスタ３０６はＯＦＦになり、光電変換層３０２から第１の電荷蓄積部３０５への電荷の流入が停止し、蓄積が終了する。第１の実施形態について述べたように、蓄積期間中は転送トランジスタ３０６をサブスレッショルド領域で動作させることにより、転送トランジスタ３０６をＯＦＦする際に発生するｋＴＣノイズを低減することができる。

本実施形態によれば、第１の制御トランジスタ３１６が省略されているため、画素部のトランジスタの個数及び制御線の本数を削減できる。よって、第１の実施形態の効果に加えて、素子面積の縮小及び画素ピッチの低減が可能となる。

（第４の実施形態）
本発明の第４の実施形態として、第１乃至第３の実施形態の撮像装置を用いた撮像システムについて説明する。撮像システムとしては、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。本実施形態の撮像システムの構成の一例を説明するためのデジタルスチルカメラのブロック図を図１２に示す。

図１２において、撮像システムは、レンズの保護のためのバリア１００１、被写体の光学像を撮像装置１００４に結像させるレンズ１００２、レンズ１００２を通った光量を調整するための絞り１００３を有する。ここで、撮像装置１００４は上述の第１乃至第３の実施形態の撮像装置であって、レンズ１００２により結像された光学像を画像データとして変換する。

撮像システムは、さらに信号処理部１００７、タイミング発生部１００８、全体制御・演算部１００９、メモリ部１０１０、記憶媒体制御インターフェース（Ｉ／Ｆ）部１０１１、記録媒体１０１２、外部Ｉ／Ｆ部１０１３を有する。信号処理部１００７は、撮像装置１００４より出力された撮像データに対し各種のノイズ補正、データ圧縮等の処理を行う。タイミング発生部１００８は、撮像装置１００４及び信号処理部１００７に、各種タイミング信号を出力する。全体制御・演算部１００９はデジタルスチルカメラ全体を制御する。メモリ部１０１０は画像データを一時的に記憶する。記憶媒体制御Ｉ／Ｆ部１０１１は記録媒体１０１２に記録又は読み出しを行うためのＩ／Ｆ部である。記録媒体１０１２は、撮像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体又は撮像システムに内蔵された記録媒体である。外部Ｉ／Ｆ部１０１３は外部コンピュータ等と通信するためのインターフェース部である。

タイミング信号は撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された撮像信号を処理する信号処理部（信号処理装置）１００７とを有すればよい。

撮像装置１００４において、画素部１００とＡＤ変換部１０３は、別の半導体基板に設けられていてもよく、同一の半導体基板に形成されていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の半導体基板に形成されていてもよい。

また、それぞれの画素が第１の光電変換部２２０Ａと、第２の光電変換部２２０Ｂを含むように構成されてもよい。信号処理部１００７は、第１の光電変換部２２０Ａで生じた電荷に基づく信号と、第２の光電変換部２２０Ｂで生じた電荷に基づく信号とを処理し、撮像装置１００４から被写体までの距離情報を取得するように構成されてもよい。

第４の実施形態に係る撮像システムは、電荷転送の際のｋＴＣノイズが低減された第１乃至第３の実施形態の撮像装置を含む。したがって、本実施形態によれば、ノイズの低減された画像を取得することが可能な撮像システムを提供することができる。

２００ 基板
２０１ 層間絶縁層
２０２、３０２ 光電変換層
２０３、３０３ 下部電極
２０４、３０４ 上部電極
２１０ コンタクト配線
２１４ 絶縁層
２１５ ブロッキング層
２２０ 光電変換部
３０５ 第１の電荷蓄積部
３０６ 転送トランジスタ
３１６ 第１の制御トランジスタ
３１７ 第２の制御トランジスタ
３１８ 第３の制御トランジスタ

Claims (14)

1. 基板と、
   光電変換により画像信号を生成する光電変換部と、
   前記光電変換部に電気的に接続された導電体のコンタクト配線と、
   制御電極、前記コンタクト配線と電気的に接続された第１の主電極、及び、第２の主電極を備えたトランジスタと、
   前記基板に設けられ、前記トランジスタの前記第２の主電極が電気的に接続された電荷蓄積部と、
   前記トランジスタの前記制御電極と、前記第１の主電極との間を接続及び非接続に切り替える第１の切り替え部と、を有する
   ことを特徴とする撮像装置。
2. 前記トランジスタの前記制御電極とグラウンド電圧が供給されたノードとの間を接続及び非接続に切り替える第２の切り替え部を有することを特徴とする請求項１に記載の撮像装置。
3. 前記トランジスタの前記制御電極と電源電圧が供給されたノードとの間を接続及び非接続に切り替える第３の切り替え部を有することを特徴とする請求項２に記載の撮像装置。
4. 前記光電変換部は、層間絶縁層を間に介して前記基板に対して離間して設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記光電変換部は、第１の電極と、前記第１の電極と前記基板との間に形成された第２の電極と、前記第１の電極と前記第２の電極との間に形成された光電変換層と、を備え、
   前記第２の電極は前記コンタクト配線と電気的に接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
6. 前記光電変換部は、前記第２の電極と前記光電変換層の間に設けられ、前記第２の電極と前記光電変換層の間を電気的に絶縁する絶縁層をさらに備えることを特徴とする請求項５に記載の撮像装置。
7. 前記光電変換部は前記光電変換層と前記第１の電極との間に設けられたブロッキング層をさらに備えることを特徴とする請求項５又は請求項６に記載の撮像装置。
8. 前記第１の電極から入力される電圧に応じて前記光電変換部に蓄積された電荷を排出することにより、グローバルシャッタ動作が可能であることを特徴とする請求項５乃至請求項７のいずれか１項に記載の撮像装置。
9. 前記トランジスタを接続状態にすることにより、さらにローリングシャッタ動作が可能であることを特徴とする請求項８に記載の撮像装置。
10. 前記光電変換層は量子ドットを含む
    ことを特徴とする請求項５乃至９のいずれか１項に記載の撮像装置。
11. 増幅部を有し、
    前記トランジスタの前記第２の主電極と前記増幅部との間の電荷の転送を制御する電荷転送トランジスタを有することを特徴とする請求項１乃至請求項１０のいずれか１項に記載の撮像装置。
12. 基板と、
    第１の電極と、前記第１の電極と前記基板との間に形成された第２の電極と、前記第１の電極と前記第２の電極との間に形成された光電変換層と、を備え、光電変換により画像信号を生成する光電変換部と、
    前記光電変換部の前記第２の電極に電気的に接続された導電体のコンタクト配線と、
    制御電極、前記コンタクト配線と電気的に接続された第１の主電極、及び、第２の主電極を備えたトランジスタと、
    前記基板に設けられ、前記トランジスタの前記第２の主電極が電気的に接続された電荷蓄積部と、
    前記トランジスタの前記制御電極と前記第１の主電極との間の電気経路に配されたスイッチ部と、を有する
    ことを特徴とする撮像装置。
13. 請求項１乃至１２のいずれか１項に記載の撮像装置と、
    前記撮像装置から出力された前記画像信号を処理する信号処理装置と
    を有することを特徴とする撮像システム。
14. 前記撮像装置は行列状に配列された複数の画素を有し、
    前記複数の画素のそれぞれが２つの光電変換部を含み、
    前記信号処理装置は、前記２つの光電変換部にて生成された前記画像信号をそれぞれ処理し、前記撮像装置から被写体までの距離情報を取得する
    ことを特徴とする請求項１３に記載の撮像システム。

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