JP2016025261A - 撮像装置、撮像装置の制御方法、画素構造 - Google Patents

Abstract

【課題】高感度撮影を行う場合に、リセット時間を短縮する。
【解決手段】本実施の形態の撮像装置は、画素の受光部に、フォトトランジスタを備える撮像装置であって、画素間を分離する埋め込み電極と、埋め込み電極と隣接して配置される第１のエミッタと、第１のエミッタと埋め込み電極との距離よりも、埋め込み電極から離れて配置される第２のエミッタと、を有することにより上記課題を解決する。
【選択図】図１

Description

本発明は、撮像装置、撮像装置の制御方法、画素構造に関する。

従来より、光電流を増幅して出力するフォトトランジスタを、光電変換素子として採用し、出力後、リセット動作によりベースに残存する電荷（読み出し時に完全に放出されなかった蓄積電荷）を放出することで、感度を高めた固体撮像装置が知られている。

酸化膜で絶縁された埋め込み電極により、画素間を分離し、埋め込み電極への電圧印加により、光電流の増幅率を高めることで、画素の小型化及び光利用効率の改善を図った撮像装置が開示されている（例えば、特許文献１参照）。

しかしながら、従来の固体撮像装置において、埋め込み電極への電圧印加により、読み出し時に光電流を増幅した分、リセット時にベースの残存電荷を放出する時間が長くなるという問題があった。

本発明は、上記の課題に鑑みてなされたものであり、リセット時間を短縮することを目的とする。

本実施の形態の撮像装置は、画素の受光部に、フォトトランジスタを備える撮像装置であって、画素間を分離する埋め込み電極と、埋め込み電極と隣接して配置される第１のエミッタと、第１のエミッタと埋め込み電極との距離よりも、埋め込み電極から離れて配置される第２のエミッタと、を有することを要件とする。

本実施の形態によれば、リセット時間を短縮することができる。

本実施形態に係る撮像装置を例示する図である。 本実施形態に係る撮像装置を例示する図である。 従来の撮像装置を例示する図である。 従来の撮像装置を例示する図である。

以下、図面及び表を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

＜撮像装置の構成＞
図１及び図２に、本実施の形態に係る撮像装置の一例を示す。図１は、図２に示す鎖線Ａ−Ａに対応する断面図である。

撮像装置（固体撮像装置）１００は、受光部２０１及びトランジスタ部２０２を含み、アレイ状に配置される画素２００から構成され、受光部２０１には、フォトトランジスタが備えられる。フォトトランジスタは、埋め込み電極１０１（１０１ａ、１０１ｂ）、第１のエミッタ１０２ａ（出力用エミッタ）、第２のエミッタ１０２ｂ（放電用エミッタ）、コレクタ１０３、ベース１０４、等を含む。撮像装置１００は、埋め込み電極１０１（１０１ａ、１０１ｂ）への電圧印加により、該電極界面に発生するフォトトランジスタの増幅作用を利用して、高感度撮影を行うことができる。

埋め込み電極（Trench）１０１は、各画素間を分離し、画素２００の四方を囲むように、第１のエミッタ１０２ａ及びベース１０４を貫通して形成される。又、埋め込み電極１０１は、受光部２０１とトランジスタ部２０２とを分離し、受光部２０１及びトランジスタ部２０２の四方を囲むように形成される（図２参照）。

コレクタ１０３は、半導体層内の深い領域に形成され、ベース１０４は、半導体層内の浅い領域に形成され、コレクタ１０３とベース１０４とは互いに接して形成される。エミッタ１０２は、ベース１０４内の浅い領域に形成され、ベース１０４とエミッタ１０２とは互いに接して形成される。

第１のエミッタ１０２ａは、埋め込み電極１０１と隣接して形成される。第２のエミッタ１０２ｂは、第１のエミッタ１０２ａに囲まれ、受光部２０１の中央に形成される（図２（Ａ）参照）。なお、第２のエミッタ１０２ｂは、必ずしも第１のエミッタ１０２ａに囲まれるものではない。例えば、第１のエミッタ１０２ａが、受光部２０１を囲む埋め込み電極１０１の１辺のみと隣接して形成され、第２のエミッタ１０２ｂが、受光部２０１の中央に形成されていても良い（図２（Ｂ）参照）。少なくとも、第２のエミッタ１０２ｂは、第１のエミッタ１０２ａと比較して、埋め込み電極１０１から離れた位置に形成されていれば良い。

フォトトランジスタは、コレクタ１０３が、全ての画素で共通であり、エミッタ１０２が、１個の画素内に２個備えられるマルチエミッタ構造を有する。詳細は後述するが、フォトトランジスタは、読み出し時において、第１のエミッタ１０２ａから、埋め込み電極１０１の界面で増幅される光電流を出力し、リセット時において、第２のエミッタ１０２ｂから、ベース１０４に残存する電荷を放出する。つまり、撮像装置１００は、読み出し時に、電流増幅率の高い第１のエミッタ１０２ａを利用し、リセット時に、電流増幅率の変化しない第２のエミッタ１０２ｂを利用することで、読み出し時に光電流を増幅しても、リセット時の放電時間を短縮することができる。

なお、フォトトランジスタの電流増幅率は、コレクタ１０３−ベース１０４間の接合容量から、ベース１０４−エミッタ１０２間の接合容量までの距離（ベース１０４の幅）に依存し、ベース幅が短い程、高くなる。ベース幅の他にも、フォトトランジスタの電流増幅率は、エミッタ１０２の不純物濃度、コレクタ１０３の不純物濃度、ベース１０４の不純物濃度、コレクタ１０３−エミッタ１０２間の電圧、等に依存する。

ここで、埋め込み電極の増幅作用について説明する。埋め込み電極１０１に、電圧（例えば、正電圧）を印加すると、埋め込み電極１０１の界面に電子が集まり（図１に示す矢印参照）、界面付近に存在する電子とベース１０４に存在する正孔とが再結合する。これにより、埋め込み電極１０１の界面には、電気的に中性な領域が形成され、ベース１０４の幅が短くなる。光電流が優先的に埋め込み電極１０１の界面付近を流れることで、界面付近では電流増幅率が高くなり、フォトトランジスタの電流増幅率は、より高まる。

一方、埋め込み電極１０１に、電圧を印加しないと、埋め込み電極１０１の界面では、電流増幅率は変化せず、光電流はフォトトランジスタの全面で、コレクタ１０３からエミッタ１０２へと流れる。

つまり、埋め込み電極１０１に、電圧を印加することで、埋め込み電極１０１に隣接する第１のエミッタ１０２ａの電流増幅率（例えば、数百×ｈＦＥ倍）を、埋め込み電極１０１から離れた第２のエミッタ１０２ｂの電流増幅率（例えば、ｈＦＥ倍）と比較して、高めることができる。従って、撮像装置１００は、埋め込み電極１０１への電圧印加を利用して、高感度撮影を行うことができる。

＜出力用エミッタ（第１のエミッタ）及び放電用エミッタ（第２のエミッタ）＞
次に、出力用エミッタ及び放電用エミッタを利用して、埋め込み電極１０１へ電圧を印加して高感度撮影を行う場合における、読み出し時の光電流の増幅とリセット時の放電時間の短縮について、説明する。フォトトランジスタの電流増幅率を、ｈＦＥとする。

第１のエミッタ１０２ａ、第２のエミッタ１０２ｂは、それぞれ、トランジスタ部２０２の配線（図示せず）と接続される。トランジスタ部２０２に設けられるトランジスタのオンオフにより、第１のエミッタ１０２ａからの光電流の出力／非出力、第２のエミッタ１０２ｂからの残存電荷の放出／非放出、が制御される。

例えば、読み出し時において、第１のエミッタ１０２ａと接続されるトランジスタをオン、第２のエミッタ１０２ｂと接続されるトランジスタをオフとする。つまり、読み出し時において、撮像装置１００は、電流増幅率の高い第１のエミッタ１０２ａのみを利用する。撮像装置１００は、フォトトランジスタの埋め込み電極１０１界面に発生する増幅作用を享受して、（ｈＦＥ）倍から（数百×ｈＦＥ）倍に、光電流を増幅して出力することができる。

又、例えば、リセット時において、第１のエミッタ１０２ａと接続されるトランジスタをオフ、第２のエミッタ１０２ｂと接続されるトランジスタをオンとする。つまり、リセット時において、撮像装置１００は、電流増幅率の変化しない第２のエミッタ１０２ｂのみを利用する。撮像装置１００は、フォトトランジスタの埋め込み電極１０１界面に発生する増幅作用を享受せずに、（１／ｈＦＥ）倍の速さで、ベース１０４に残存する電荷を放出するため、放電時間を短縮することができる。なお、ベース１０４に残存する電荷の量は、回路の電位や抵抗により一義的に定まるが、撮像装置１００は、残存電荷の量に依らずに、放電時間を短縮することが可能である。

本実施の形態に係る撮像装置１００は、フォトトランジスタに、電流増幅率の異なる２個のエミッタを設け、読み出し時とリセット時とで、使用するエミッタを切り換える。これにより、高感度撮影とリセット時間短縮の両立を図ることができる。又、撮像装置１００は、撮像対象に応じて、使用するエミッタを切り換えることで、高感度化を図りつつダイナミックレンジを拡大させることができる。

＜従来のフォトトランジスタ構造＞
図３に、従来構造のフォトトランジスタを備える撮像装置４００を、図４に、従来構造のフォトトランジスタを備える撮像装置５００を示す。

撮像装置４００は、埋め込み電極４０１（４０１ａ、４０１ｂ）、エミッタ４０２、コレクタ４０３、ベース４０４、等を含む。

図３に示すように、撮像装置４００では、エミッタ４０２が、フォトトランジスタの全面に形成される。この場合、読み出し時は、埋め込み電極４０１界面に発生する増幅作用を享受して、（ｈＦＥ）倍から（数百×ｈＦＥ）倍に、光電流を増幅して出力することができる。しかしながら、リセット時は、残存電荷を放出する速さが、（１／数百×ｈＦＥ）倍となり、極めて、放電時間が長くなる。従って、図３に示すような構造の場合、リセット時間の短縮が困難である。

撮像装置５００は、埋め込み電極５０１（５０１ａ、５０１ｂ）、エミッタ５０２、コレクタ５０３、ベース５０４、等を含む。

図４に示すように、撮像装置５００では、エミッタ５０２が、埋め込み電極５０１の界面に形成されない。この場合、リセット時は、残存電荷を放出する速さが、（１／ｈＦＥ）倍となり、放電時間を図３の場合と比較して短縮することができる。しかしながら、読み出し時は、コレクタ５０３−ベース５０４−エミッタ５０２の電流経路が存在しないため、光電流を（ｈＦＥ）倍から（数百×ｈＦＥ）倍へと増幅することはできない。従って、図４に示すような構造の場合、高感度撮影を行うことが困難である。

本実施の形態に係る撮像装置によれば、図３に示すフォトトランジスタ構造と図４に示すフォトトランジスタ構造とを組み合わせることで、高感度撮影を行う場合であっても、リセット時間を短縮することができる。即ち、エミッタの適切な切替により、埋め込み電極への電圧印加で界面に発生する増幅作用を、読み出し時には利用し、リセット時には利用しないことで、メリットのみを享受する画素構造を有する撮像装置を提供できる。

以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の実施形態の要旨の範囲内において、種々の変形、変更が可能である。

１００ 撮像装置
１０１ 埋め込み電極
１０２ａ 第１のエミッタ
１０２ｂ 第２のエミッタ
１０４ ベース
２００ 画素
２０１ 受光部

特開２０１３−１８７５２７号公報

Claims (8)

1. 画素の受光部に、フォトトランジスタを備える撮像装置であって、
   画素間を分離する埋め込み電極と、
   前記埋め込み電極と隣接して配置される第１のエミッタと、
   前記第１のエミッタと前記埋め込み電極との距離よりも、前記埋め込み電極から離れて配置される第２のエミッタと、を有する、撮像装置。
2. 前記第２のエミッタは、前記第１のエミッタに囲まれる、請求項１に記載の撮像装置。
3. 前記第１のエミッタの電流増幅率は、前記第２のエミッタの電流増幅率と比較して高い、請求項１又は請求項２のいずれか一項に記載の撮像装置。
4. 前記埋め込み電極に電圧を印加する場合に、
   読み出し時は、前記第１のエミッタから、前記埋め込み電極の界面で増幅される光電流を出力し、
   リセット時は、前記第２のエミッタから、ベースに残存する電荷を放出する、請求項１乃至請求項３のいずれか一項に記載の撮像装置。
5. 読み出し時は、前記第１のエミッタと配線を介して接続されるトランジスタをオン、且つ、前記第２のエミッタと配線を介して接続されるトランジスタをオフとし、
   リセット時は、前記第１のエミッタと配線を介して接続されるトランジスタをオフ、且つ、前記第２のエミッタと配線を介して接続されるトランジスタをオンとする、請求項４に記載の撮像装置。
6. 画素の受光部に、画素間を分離する埋め込み電極と、前記埋め込み電極と隣接して配置される第１のエミッタと、前記第１のエミッタと前記埋め込み電極との距離よりも、前記埋め込み電極から離れて配置される第２のエミッタと、を含むフォトトランジスタを備える撮像装置の制御方法であって、
   前記埋め込み電極に電圧を印加する場合に、
   読み出し時は、前記第１のエミッタと配線を介して接続されるトランジスタをオン、且つ、前記第２のエミッタと配線を介して接続されるトランジスタをオフとし、
   前記第１のエミッタから、前記埋め込み電極の界面で増幅される光電流を出力し、
   リセット時は、前記第１のエミッタと配線を介して接続されるトランジスタをオフ、且つ、前記第２のエミッタと配線を介して接続されるトランジスタをオンとし、
   前記第２のエミッタから、ベースに残存する電荷を放出する、制御方法。
7. 撮像対象に応じて、使用するエミッタを切り替える、請求項６に記載の制御方法。
8. 受光部にフォトトランジスタを備える撮像装置の画素構造であって、
   画素間を分離する埋め込み電極と、
   前記埋め込み電極と隣接して配置される第１のエミッタと、
   前記第１のエミッタと前記埋め込み電極との距離よりも、前記埋め込み電極から離れて配置される第２のエミッタと、を有する、画素構造。

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