JP2016015461A - 積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板 - Google Patents

Abstract

【課題】ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）による損傷の発生が減少した積層セラミックキャパシタ及びその実装基板を提供する。
【解決手段】積層配置された複数の誘電体層１１１を含み、長さ方向に対向する第１側面１及び第２側面２を有するセラミック本体１１０、誘電体層上に配置され、セラミック本体の第１側面及び第２側面に交互に露出する複数の内部電極１２１、１２２、及びセラミック本体の第１側面及び第２側面に配置され、内部電極と連結される外部電極１３１、１３２を含む。内部電極は、メイン部、及びメイン部より厚さが厚いＥＳＤ保護部を含む。
【選択図】図２

Description

本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板に関するものである。

携帯電話、デジカメ、ＰＤＡのような携帯型製品や高速データ線、ＵＳＢ、ＨＤＭＩなどの使用が増加するにつれ、過酷な環境（高温、多湿、高圧、高ＥＳＤ）における使用頻度が増えている。このような過酷な条件において信頼性を向上させるために、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）に対する対策が重要な問題として浮かび上がっている。

積層セラミックキャパシタは、積層された複数の誘電体層、一誘電体層を介して対向配置される内部電極、及び上記内部電極と電気的に接続された外部電極を含む。

積層セラミックキャパシタは基板に実装されて用いられることができる。基板実装時に、回路基板上の実装パッドと外部電極ははんだによって電気的に連結され、上記実装パッドは基板上の配線パターンまたは導電性ビアによって他の外部回路と連結されることができる。

積層セラミックキャパシタの外部電極を介して短時間で高圧の電流が流れると、ＥＳＤ発生によって積層セラミックキャパシタが損傷する可能性があるため、製品の信頼性を向上させるための静電気対策が非常に重要となる。

韓国公開特許第１０−２０１０−００４３５１８号公報

本発明の目的は、積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板を提供することにある。

本発明の一形態は、積層配置された複数の誘電体層を含み、長さ方向に対向する第１側面及び第２側面を有するセラミック本体と、上記誘電体層上に配置され、上記セラミック本体の第１側面及び第２側面に交互に露出する複数の内部電極と、上記セラミック本体の第１側面及び第２側面に配置され、上記内部電極と連結される外部電極と、を含み、上記内部電極は、メイン部、及び上記メイン部より厚さが厚いＥＳＤ保護部を含む積層セラミックキャパシタを提供する。

本発明の他の形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、積層配置された複数の誘電体層を含み、長さ方向に対向する第１側面及び第２側面を有するセラミック本体、上記誘電体層上に配置され、上記セラミック本体の第１側面及び第２側面に交互に露出する複数の内部電極、及び上記セラミック本体の第１側面及び第２側面に配置され、上記内部電極と連結される外部電極を含み、上記内部電極は、メイン部、及び上記メイン部より厚さが厚いＥＳＤ保護部を含む積層セラミックキャパシタの実装基板を提供する。

本発明の一形態によると、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）による損傷の発生が減少した積層セラミックキャパシタ及びその実装基板を提供することができる。

本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図である。 図１のＡ−Ａ’線に沿った断面図である。 図２のＰ領域の拡大図である。 本発明の一実施形態による積層セラミックキャパシタの内部電極を示すための平面図である。 本発明の一実施形態による積層セラミックキャパシタの実装基板を示した断面図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

積層セラミックキャパシタ１００
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図２は図１のＡ−Ａ’線に沿った断面図である。

図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０及び外部電極１３１、１３２を含む。

本発明の一実施形態によると、図面のＴ方向はセラミック本体１１０の厚さ方向で、内部電極１２１、１２２及び誘電体層１１１が積層される方向、Ｌ方向はセラミック本体１１０の長さ方向、Ｗ方向はセラミック本体１１０の幅方向であることができる。

上記セラミック本体１１０は、複数の誘電体層１１１を含み、長さ方向に相対する第１側面１及び第２側面２、幅方向に相対する第３側面３及び第４側面４、及び厚さ方向に相対する上面５及び下面６を有することができる。上記セラミック本体１１０は、その形状に特に制限はなく、図示されているのように、完全な六面体状ではないが、実質的に六面体に近い形状を有することができる。

上記上面及び下面は、特に言及されない限り、セラミック本体において別途で備えられるものではなく、それぞれ厚さ方向に対向する一面及び他面と同一の意味と理解されることができる。

上記セラミック本体１１０は、複数の誘電体層１１１が積層されて形成されることができる。図１及び図２に示されているように、上記セラミック本体は、誘電体層１１１上に配置された内部電極１２１、１２２を含み、内部電極が配置された複数の誘電体層が積層されて形成されることができる。上記内部電極は、第１内部電極１２１及び第２内部電極１２２を含むことができ、上記第１及び第２内部電極１２１、１２２は少なくとも一誘電体層１１１を介して上記誘電体層上に交互に配置されて上記セラミック本体の厚さ方向（Ｔ方向）に積層されることができる。

上記内部電極１２１、１２２は、上記セラミック本体の第１側面１及び第２側面２に交互に露出することができる。例えば、上記第１内部電極１２１は上記セラミック本体の第１側面１に露出し、上記第２内部電極１２２は上記セラミック本体の第２側面２に露出することができる。

上記セラミック本体１１０の形状、寸法、及び誘電体層１１１の積層数は、本実施形態に示されるものに限定されない。

本発明の一実施形態によると、上記誘電体層１１１の平均厚さは、積層セラミックキャパシタの容量設計に応じて任意に変更されることができる。

また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができるが、本発明はこれに限定されない。

上記第１及び第２内部電極１２１、１２２は、特に制限されないが、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）の合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。

一方、上記第１及び第２内部電極１２１、１２２は、異なる極性を有する一対の電極で、誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷することで形成されることができる。

上記第１及び第２内部電極１２１、１２２の焼成後の平均厚さは、静電容量を形成することができるならば、特に制限されない。

また、上記セラミック本体１１０は、内部電極１２１、１２２を外部衝撃から保護するために、最外側の内部電極の外側に配置されたカバー層（図示せず）を含むことができる。

上記カバー層は、内部電極を含まないことを除いては、誘電体層１１１と同一の材質及び構成を有することができる。上記カバー層は、単一誘電体層または２つ以上の誘電体層を積層して形成されたものと見なすことができ、物理的または化学的ストレスによる内部電極の損傷を防止する役割をすることができる。

上記外部電極１３１、１３２は、上記セラミック本体の第１側面及び第２側面に配置され、上記内部電極１２１、１２２と連結されることができる。上記外部電極１３１、１３２は、第１外部電極１３１及び第２外部電極１３２を含むことができ、上記第１外部電極１３１は第１内部電極１２１と連結され、上記第２外部電極１３２は第２内部電極１２１と連結されることができる。

上記外部電極１３１、１３２は、伝導性ペーストを上記セラミック本体１１０の第１側面及び第２側面に塗布して焼成することで形成されることができる。しかし、外部電極の形状及び形成方法は、特に限定されない。

図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００の内部電極１２１、１２２は、長さ方向において厚さが異なるように形成されることができる。

図３は図２のＰ領域の拡大図であり、図４は本発明の一実施形態による積層セラミックキャパシタの第１内部電極１２１及び第２内部電極１２２を示すための平面図である。

図４を参照すると、上記内部電極１２１、１２２は、メイン部１２１ａ、１２２ａ及びＥＳＤ保護部１２１ｂ、１２２ｂを含む。例えば、上記第１内部電極１２１は第１メイン部１２１ａ及び第１ＥＳＤ保護部１２１ｂを含み、上記第２内部電極１２２は第２メイン部１２２ａ及び第２ＥＳＤ保護部１２２ｂを含むことができる。

本発明の一実施形態によると、上記ＥＳＤ保護部１２１ｂ、１２２ｂは上記メイン部１２１ａ、１２２ａより厚く形成される。

上記メイン部１２１ａ、１２２ａとは、上記外部電極と連結される内部電極の一端から上記内部電極の一定長さまでの部分を意味する。また、上記ＥＳＤ保護部１２１ｂ、１２２ｂとは、内部電極においてメイン部１２１ａ、１２２ａを除いた領域で、上記外部電極と連結されない内部電極の他端から上記内部電極の一定長さまでの部分を意味する。

上記メイン部１２１ａ、１２２ａと上記ＥＳＤ保護部１２１ｂ、１２２ｂは隣接するように配置され、互いに連結されて一体で形成され、厚さ差異によって区分されることができる。

上記メイン部１２１ａ、１２２ａは上記内部電極において上記外部電極と連結される一端に隣接する部分であり、上記ＥＳＤ保護部１２１ｂ、１２２ｂは上記内部電極において外部電極と連結されない他端に隣接する部分である。ただし、メイン部１２１ａ、１２２ａとＥＳＤ保護部１２１ｂ、１２２ｂは、内部電極の一端及び他端からの絶対的な距離によって区分されず、厚さ差異によって区分されることができる。

上記メイン部１２１ａ、１２２ａは、上記内部電極のうち隣接した内部電極と重なり領域を形成せずに外部電極と連結されるリード部（図示せず）を含むことができる。

上記内部電極１２１、１２２は、上記リード部によって外部電極と電気的に連結されることができる。

これにより、外部電極１３１、１３２に電圧が印加されると、対向する内部電極１２１、１２２の間に電荷が蓄積されるようになる。このとき、積層セラミックキャパシタ１００の静電容量は、隣接する第１及び第２内部電極１２１、１２２が重なる領域の面積に比例するようになる。

上記ＥＳＤ保護部１２１ｂ、１２２ｂは隣接する内部電極と重なって容量を形成することができ、上記メイン部１２１ａ、１２２ａにおいてリード部を除いた領域は隣接する内部電極と重なって容量を形成することができる。

ただし、外部電極を介して瞬間的に高電流が積層セラミックキャパシタの内部に流れる場合、表面電荷密度が高い内部電極の先端に（−）電荷が集中し、（＋）に帯電された隣接する内部電極の間に配置された誘電体層の内部双極子（ｄｉｐｏｌｅ）が膨張及び収縮したり、誘電体層の絶縁性が低下して静電気放電（ＥＳＤ、Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）が発生するため、積層セラミックキャパシタの一部が破壊する可能性がある。

これに対し、本発明の一実施形態による積層セラミックキャパシタは、内部電極において外部電極と連結されない一端、及びそれと隣接する領域を厚くすることにより、表面積増大による電荷分散効果で電荷集中を解消して積層セラミックキャパシタのＥＳＤ電圧を増加させることができる。

ＥＳＤ電圧とは、静電気（Ｅｌｅｃｔｒｏ ｓｔａｔｉｃ）の印加時に積層セラミックキャパシタが耐えられる限界電圧のことで、ＥＳＤ耐量を意味することができる。

本発明の一実施形態によると、上記セラミック本体の長さ−厚さ方向の断面において、上記メイン部１２１ａ、１２２ａの面積をＳａ、上記ＥＳＤ保護部１２１ｂ、１２２ｂの面積をＳｂと規定するとき、０．６５≦Ｓｂ／Ｓａ≦１．８０を満たすことができる。

上記メイン部１２１ａ、１２２ａの面積Ｓａは、上記メイン部１２１ａ、１２２ａの長さと厚さを掛け算して求めることができ、上記ＥＳＤ保護部１２１ｂ、１２２ｂの面積Ｓｂは、上記ＥＳＤ保護部１２１ｂ、１２２ｂの長さと厚さを掛け算して求めることができる。

上記Ｓｂ／Ｓａが０．６５未満の場合は、積層セラミックキャパシタのＥＳＤ電圧の向上効果が大きくなく、Ｓｂ／Ｓａが１．８０を超過すると、メイン部とＥＳＤ保護部の段差によるマージン部のデラミネーション及びセラミック本体のクラック発生率が高い可能性がある。

本発明の一実施形態によると、電荷分散効果を向上させるとともに、メイン部とＥＳＤ保護部の段差によるセラミック本体内のデラミネーション及びクラック発生を抑制させるために、上記内部電極の長さをＬ１、上記ＥＳＤ保護部の長さをＬｂと規定するとき、０．３５≦Ｌｂ／Ｌ１≦０．５を満たすことができ、上記メイン部の厚さをＴ１、上記ＥＳＤ保護部の厚さをＴ２と規定するとき、１．１≦Ｔ２／Ｔ１≦１．８を満たすことができる。

図３を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、上記内部電極１２１、１２２の平面上において、上記外部電極と連結されずに離れた内部電極一端の角部がラウンドした形状を有する。内部電極の角部をラウンド形状を有するように形成すると、角張ったり、突出した部分を最小化して電荷集中を解消することにより、積層セラミックキャパシタのＥＳＤ電圧を増加させることができる。

上記内部電極１２１、１２２の角部の曲率半径をＲ、上記内部電極１２１、１２２の幅をＷ１と規定するとき、上記内部電極は、０．２５≦Ｒ／Ｗ１≦０．５０を満たすことができる。

上記Ｒ／Ｗ１が０．２５未満の場合、積層セラミックキャパシタのＥＳＤ電圧の向上効果が大きくない可能性がある。

また、これに制限されないが、内部電極において角張ったり、突出した部分を最小化するために、内部電極一端の角部を幅方向の両側において実質的に対称に形成する場合、Ｒ／Ｗ１は０．５０を超過することができない。

上記内部電極１２１、１２２の上面及び下面のうち少なくとも一面は、上記メイン部１２１ａ、１２２ａと上記ＥＳＤ保護部１２１ｂ、１２２ｂの厚さ差異による段差を有する。

また、メイン部１２１、１２２ａとＥＳＤ保護部１２１ｂ、１２２ｂの厚さ差異により、上記内部電極１２１、１２２の上面及び下面は、ともに段差を有することができる。

上記内部電極１２１、１２２の上面及び下面のうち少なくとも一面の段差は、高さが緩やかに増加する形状を有することができる。

本発明の一実施形態によると、上記内部電極１２１、１２２の上面及び下面は同一水準の段差を有するように形成されることができ、内部電極の上面及び下面の段差の高さは上記メイン部と上記ＥＳＤ保護部の厚さ差異の１／２であることができる。上記のように、内部電極の上面及び下面において段差が実質的に同一水準に形成される場合、段差が内部電極の上面または下面のみに形成される場合に比べて内部電極間の短絡（ショート）発生率を減少させることができる。

本発明の一実施形態によると、積層セラミックキャパシタの内部電極は、先端に隣接した一部領域の厚さが増加したり、内部電極先端がラウンドした形状を有することにより、内部電極の厚さが均一に形成されたり、内部電極先端がラウンドした形状を有さない場合に比べてＥＳＤ電圧が向上することができる。

また、内部電極の厚さが増加した部分の面積が内部電極の残り部分の面積の６５％以上になるようにする場合、及び内部電極先端の角部の曲率半径が内部電極の幅の２５％以上になるようにする場合、ＥＳＤ電圧がさらに向上することができる。

積層セラミックキャパシタの実装基板
図５は本発明の一実施形態による積層セラミックキャパシタの実装基板２００を示した断面図である。

図５を参照すると、本発明の一実施形態による積層セラミックキャパシタの実装基板２００は、本発明の一実施形態による積層セラミックキャパシタ１００、上記積層セラミックキャパシタ１００が実装される印刷回路基板２１０、及び印刷回路基板２１０の上面に離れるように形成された第１及び第２電極パッド２２１、２２２を含む。

このとき、積層セラミックキャパシタ１００は、第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態において、はんだ２３０によって印刷回路基板２１０と電気的に連結されることができる。

即ち、本実施形態によると、上部に第１及び第２電極パッド２２１、２２２を有する印刷回路基板２１０、及び上記印刷回路基板上に設置された積層セラミックキャパシタ１００を含み、上記積層セラミックキャパシタ１００は、積層配置された複数の誘電体層を含み、長さ方向に対向する第１側面及び第２側面を有するセラミック本体、上記誘電体層上に配置され、上記セラミック本体の第１側面及び第２側面に交互に露出する複数の内部電極、及び上記セラミック本体の第１側面及び第２側面に配置され、上記内部電極と連結される外部電極を含み、上記内部電極は、メイン部、及び上記メイン部より厚さが厚いＥＳＤ保護部を含む積層セラミックキャパシタの実装基板２００を提供する。

上記積層セラミックキャパシタの実装基板に関する内容のうち、上述した積層セラミックキャパシタと同一事項は説明の重複を避けるために省略する。

実験例
本実験例は、長さ×幅×厚さ（Ｌ×Ｗ×Ｔ）が約０．４ｍｍ×０．２ｍｍ×０．２ｍｍである０４０２サイズ、温度変化による容量変化が±３０ｐｐｍ以内のＣＯＧ機種の積層セラミックキャパシタを用いて行われた。上記積層セラミックキャパシタに含まれた誘電体層の厚さは約５．５μｍ、内部電極の厚さは約１．６μｍであり、内部電極の積層数は約１８層であった。本実験例において、上記内部電極の厚さ及び誘電体層の厚さは、それぞれメイン部及びメイン部に対応する領域の厚さのことである。

メイン部の面積ＳａとＥＳＤ保護部の面積Ｓｂの比Ｓｂ／Ｓａ、及び外部電極と離れた内部電極一端の角部の曲率半径Ｒと内部電極の幅Ｗ１の比Ｒ／Ｗ１は、下記表１に示されているように、多様に形成された。

上記内部電極はセラミック本体の長さ方向の第１側面及び第２側面に交互に露出し、外部電極はセラミック本体の第１側面及び第２側面に形成される。

下記表１は、上記のように製造された積層セラミックキャパシタにおいて、メイン部の面積ＳａとＥＳＤ保護部の面積Ｓｂの比Ｓｂ／Ｓａ、及び外部電極と離れた内部電極一端の角部の曲率半径Ｒと内部電極の幅Ｗ１の比Ｒ／Ｗ１によるＥＳＤ電圧を示したデータである。

表１のＥＳＤ電圧は、ＥＳＤ印加試験装備の（＋）極及び（−）極先端に基板実装された積層セラミックキャパシタを連結し、それぞれの（＋）極及び（−）極に１回ずつ５００Ｖの単位で電圧を上昇させながら印加した後、ＩＲ実側によって積層セラミックキャパシタが破壊しない限界電圧を測定して示した。積層セラミックキャパシタの破壊は、静電気が印加された後、ＩＲ実測によってショートが発生するか否かを確認して判定した。

表１の第１行目は内部電極一端の角部の曲率半径Ｒと内部電極の幅Ｗ１の比Ｒ／Ｗ１値を示し、表１の第１行目はメイン部の面積ＳａとＥＳＤ保護部の面積Ｓｂの比Ｓｂ／Ｓａ値を示し、第２行目〜第１１行目の第２列〜第１０列はＲ／Ｗ１及びＳｂ／ＳａによるＥＳＤ電圧を示す。

上記表１を参照すると、Ｓｂ／Ｓａが０．６５以上の場合（表１の第５行目〜第１１行目に該当）は、Ｓｂ／Ｓａが０．６５未満の場合に比べてＥＳＤ電圧が大幅増加することが確認できた。また、Ｒ／Ｗ１が０．２５以上の場合（表１の第７列目〜第１０列目に該当）は、Ｒ／Ｗ１が０．２５未満の場合に比べてＥＳＤ電圧が増加することが確認できた。

下記表２は、Ｓｂ／Ｓａの値によるセラミック本体のマージン部のデラミネーション発生率を示したデータである。セラミック本体のマージン部のデラミネーションは、各実験群当たりに１０００個のチップに対してセラミック本体の長さ−厚さ方向の断面を観察して、層間にデラミネーションが発生したか否かを確認して示した。

上記表２を参照すると、Ｓｂ／Ｓａが１．８０を超過すると、デラミネーション発生率が急激に増加することが確認できた。

上記表１を参照すると、Ｓｂ／Ｓａが０．６５以上になることが好ましく、上記表２を参照すると、Ｓｂ／Ｓａが１．８０以下に形成されることが好ましい。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ はんだ

Claims (14)

1. 積層配置された複数の誘電体層を含み、長さ方向に対向する第１側面及び第２側面を有するセラミック本体と、
   前記誘電体層上に配置され、前記セラミック本体の第１側面及び第２側面に交互に露出する複数の内部電極と、
   前記セラミック本体の第１側面及び第２側面に配置され、前記内部電極と連結される外部電極と、を含み、
   前記内部電極は、メイン部、及び前記メイン部より厚さが厚いＥＳＤ保護部を含む、積層セラミックキャパシタ。
2. 前記メイン部は前記外部電極と連結されるリード部を含む、請求項１に記載の積層セラミックキャパシタ。
3. 前記セラミック本体の長さ−厚さ方向の断面において、前記メイン部の面積をＳａ、前記ＥＳＤ保護部の面積をＳｂと規定するとき、０．６５≦Ｓｂ／Ｓａ≦１．８０を満たす、請求項１に記載の積層セラミックキャパシタ。
4. 前記内部電極の長さをＬ１、前記ＥＳＤ保護部の長さをＬｂと規定するとき、０．３５≦Ｌｂ／Ｌ１≦０．５を満たす、請求項１に記載の積層セラミックキャパシタ。
5. 前記メイン部の厚さをＴ１、前記ＥＳＤ保護部の厚さをＴ２と規定するとき、１．１≦Ｔ２／Ｔ１≦１．８を満たす、請求項１に記載の積層セラミックキャパシタ。
6. 前記内部電極の平面上において、前記外部電極と離れて配置された前記内部電極一端の角部はラウンドした形状を有し、前記角部の曲率半径をＲ、前記内部電極の幅をＷ１と規定するとき、０．２５≦Ｒ／Ｗ１≦０．５０を満たす、請求項１に記載の積層セラミックキャパシタ。
7. 前記内部電極の上面及び下面は前記メイン部と前記ＥＳＤ保護部の厚さ差異によって段差を有する、請求項１に記載の積層セラミックキャパシタ。
8. 前記段差の高さは前記メイン部と前記ＥＳＤ保護部の厚さ差異の１／２である、請求項７に記載の積層セラミックキャパシタ。
9. 上部に第１及び第２電極パッドを有する印刷回路基板と、
   前記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、
   前記積層セラミックキャパシタは、積層配置された複数の誘電体層を含み、長さ方向に対向する第１側面及び第２側面を有するセラミック本体、前記誘電体層上に配置され、前記セラミック本体の第１側面及び第２側面に交互に露出する複数の内部電極、及び前記セラミック本体の第１側面及び第２側面に配置され、前記内部電極と連結される外部電極を含み、前記内部電極は、メイン部、及び前記メイン部より厚さが厚いＥＳＤ保護部を含む、積層セラミックキャパシタの実装基板。
10. 前記メイン部は前記外部電極と連結されるリード部を含む、請求項９に記載の積層セラミックキャパシタの実装基板。
11. 前記セラミック本体の長さ−厚さ方向の断面において、前記メイン部の面積をＳａ、前記ＥＳＤ保護部の面積をＳｂと規定するとき、０．６５≦Ｓｂ／Ｓａ≦１．８０を満たす、請求項９に記載の積層セラミックキャパシタの実装基板。
12. 前記内部電極の長さをＬ１、前記ＥＳＤ保護部の長さをＬｂと規定するとき、０．３５≦Ｌｂ／Ｌ１≦０．５を満たす、請求項９に記載の積層セラミックキャパシタの実装基板。
13. 前記メイン部の厚さをＴ１、前記ＥＳＤ保護部の厚さをＴ２と規定するとき、１．１≦Ｔ２／Ｔ１≦１．８を満たす、請求項９に記載の積層セラミックキャパシタの実装基板。
14. 前記内部電極の平面上において、前記外部電極と離れて配置された前記内部電極一端の角部はラウンドした形状を有し、前記角部の曲率半径をＲ、前記内部電極の幅をＷ１と規定するとき、０．２５≦Ｒ／Ｗ１≦０．５０を満たす、請求項９に記載の積層セラミックキャパシタの実装基板。

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