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JP2016009777A - 固体撮像素子およびその製造方法、並びに電子機器 - Google Patents

固体撮像素子およびその製造方法、並びに電子機器 Download PDF

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Abstract

【課題】暗電流を抑制することができるようにする。【解決手段】固体撮像素子は、半導体基板の外に形成された光電変換部と、半導体基板内に形成され、光電変換部で生成された電荷を保持する電荷保持部とを備える。電荷保持部を構成する面のうち、半導体基板に形成されたトランジスタのゲート側の面とは反対側の底面は絶縁膜で覆われている。本開示は、例えば、固体撮像素子等に適用できる。【選択図】図３

Description

本開示は、固体撮像素子およびその製造方法、並びに電子機器に関し、特に、暗電流を抑制することができるようにする固体撮像素子およびその製造方法、並びに電子機器に関する。
半導体基板外に設置された光電変換部で光電変換された信号電荷を半導体基板に蓄積する構造の固体撮像素子が提案されている（例えば、特許文献１乃至３参照）。
特許第４４９１３２３号公報 特開２０１３−８５１６４号公報 特開２０１３−９３３５３号公報
光電変換部を半導体基板外に設置した構造の固体撮像素子では、光電変換部により光電変換された信号電荷を半導体基板に取り込むためのコンタクト部を半導体基板に形成する必要がある。この場合、コンタクト部と、コンタクト部と反対の導電型の周囲の半導体基板との間に空乏層が形成される。この空乏層は暗電流の発生源となるため、暗電流を抑制する構造が望まれる。
本開示は、このような状況に鑑みてなされたものであり、暗電流を抑制することができるようにするものである。
本開示の第１の側面の固体撮像素子は、半導体基板の外に形成された光電変換部と、前記半導体基板内に形成され、前記光電変換部で生成された電荷を保持する電荷保持部とを備え、前記電荷保持部を構成する面のうち、前記半導体基板に形成されたトランジスタのゲート側の面とは反対側の底面が、絶縁膜で覆われている。
本開示の第２の側面の固体撮像素子の製造方法は、半導体基板の絶縁膜上に形成された半導体層に前記電荷保持部を形成し、前記半導体基板の外に光電変換部を形成し、前記電荷保持部を構成する面のうち、前記半導体基板に形成されたトランジスタのゲート側の面とは反対側の底面が、前記絶縁膜で覆われている。
本開示の第３の側面の電子機器は、半導体基板の外に形成された光電変換部と、前記半導体基板内に形成され、前記光電変換部で生成された電荷を保持する電荷保持部とを備え、前記電荷保持部を構成する面のうち、前記半導体基板に形成されたトランジスタのゲート側の面とは反対側の底面が、絶縁膜で覆われている固体撮像素子を備える。
本開示の第１乃至第３の側面においては、半導体基板の外に形成された光電変換部と、前記半導体基板内に形成され、前記光電変換部で生成された電荷を保持する電荷保持部とを備え、前記電荷保持部を構成する面のうち、前記半導体基板に形成されたトランジスタのゲート側の面とは反対側の底面が、絶縁膜で覆われている。
固体撮像素子及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本開示の第１乃至第３の側面によれば、暗電流を抑制することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示に係る固体撮像素子の概略構成を示す図である。 画素の等価回路を示す図である。 固体撮像素子の第１の実施の形態に係る画素構造を示す断面図である。 画素の一部の詳細構造を示す図である。 比較画素構造を示す図である。 第１の実施の形態の画素構造と図５の比較画素構造の空乏層領域を比較する図である。 第１の実施の形態の画素構造の製造方法を説明する図である。 第１の実施の形態の画素構造の製造方法を説明する図である。 第１の実施の形態の画素構造の製造方法を説明する図である。 第１の実施の形態の画素構造の製造方法を説明する図である。 第１の実施の形態の画素構造の製造方法を説明する図である。 第１の実施の形態の画素構造の製造方法を説明する図である。 第１の実施の形態の画素構造の製造方法を説明する図である。 第１の実施の形態の画素構造の製造方法を説明する図である。 第１の実施の形態の画素構造の第１の変形例を示す図である。 第１の実施の形態の画素構造の第２の変形例を示す図である。 固体撮像素子の第２の実施の形態に係る画素構造を示す断面図である。 固体撮像素子の第３の実施の形態に係る画素構造を示す断面図である。 固体撮像素子の第４の実施の形態に係る画素構造を示す断面図である。 本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。
以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（電荷保持部の底面が絶縁膜である画素構造例）
２．第２の実施の形態（半導体基板外の光電変換部が複数ある画素構造例）
３．第３の実施の形態（半導体基板内に２つのフォトダイオードがある画素構成例）
４．第４の実施の形態（半導体基板内に２つのフォトダイオードがある画素構成例）
５．電子機器への適用例
＜１．第１の実施の形態＞
＜固体撮像素子の概略構成例＞
図１は、本開示に係る固体撮像素子の概略構成を示している。
図１の固体撮像素子１は、半導体として例えばシリコン（Si）を用いた半導体基板１２に、画素２が２次元アレイ状に配列された画素アレイ部３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、制御回路８などが含まれる。
画素２は、光電変換部と複数の画素トランジスタとを有して成る。複数の画素トランジスタは、例えば、選択トランジスタ、リセットトランジスタ、及び、増幅トランジスタの３つのMOSトランジスタで構成される。
また、画素２は、光電変換部が画素ごとに配置され、フローティングディフージョン（浮遊拡散領域）と複数の画素トランジスタが、複数の画素２で共有される共有画素構造とすることもできる。
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像素子１の内部情報などのデータを出力する。すなわち、制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に出力する。
垂直駆動回路４は、例えばシフトレジスタによって構成され、所定の画素駆動配線１０を選択し、選択された画素駆動配線１０に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。すなわち、垂直駆動回路４は、画素アレイ部３の各画素２を行単位で順次垂直方向に選択走査し、各画素２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、列信号線９を通してカラム信号処理回路５に供給させる。
カラム信号処理回路５は、画素２の列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling：相関２重サンプリング)およびAD変換等の信号処理を行う。
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１１に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１１を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１３は、外部と信号のやりとりをする。
以上のように構成される固体撮像素子１は、CDS処理とAD変換処理を行うカラム信号処理回路５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
＜画素の等価回路＞
図２は、画素２の等価回路を示している。
図２に示される画素２は、光電変換部２１、電荷保持部２２、リセットトランジスタ２３、増幅トランジスタ２４、および選択トランジスタ２５を有する。
光電変換部２１は、受光した光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。光電変換部２１の一方は所定の電圧に設定されるとともに、他方は電荷保持部２２、リセットトランジスタ２３のソース、及び、増幅トランジスタ２４のゲートに接続されている。
電荷保持部２２は、例えば、フローティングディフージョン（浮遊拡散領域）で構成され、光電変換部２１で生成された電荷を保持する。電荷保持部２２は、図３でも後述するが、光電変換部２１の一端、リセットトランジスタ２３のソース、及び、増幅トランジスタ２４のゲートと接続されているため、実際には、これら全体で電荷が保持される。
リセットトランジスタ２３は、ゲートに供給されるリセット信号RSTによりオンされたとき、電荷保持部２２に蓄積されている電荷がドレイン（電源電圧VDD）に排出されることで、電荷保持部２２の電位をリセットする。
増幅トランジスタ２４のゲートは電荷保持部２２と接続され、ドレインは電源電圧VDDに、ソースは選択トランジスタ２５のドレインに接続されている。増幅トランジスタ２４は、電荷保持部２２の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ２４は、列信号線９を介して接続されている定電流源としての負荷MOS（不図示）とソースフォロア回路を構成し、電荷保持部２２に蓄積されている電荷に応じたレベルの画素信号が、増幅トランジスタ２４から選択トランジスタ２５を介して、カラム信号処理回路５（図１）に出力される。負荷MOSは、例えば、カラム信号処理回路５内に設けられている。
選択トランジスタ２５のドレインは、増幅トランジスタ２４のソースと接続され、ソースは、列方向（垂直方向）に並ぶ各画素２の画素信号を伝送する列信号線９と接続されている。選択トランジスタ２５は、ゲートに供給される選択信号SELにより画素２が選択されたときオンされ、画素２の画素信号を、列信号線９を介してカラム信号処理回路５に出力する。
＜画素の断面構造＞
図３は、画素２の断面構造を示す図である。
図３に示される画素構造では、半導体基板１２としてSOI（Silicon On Insulator）基板が用いられている。半導体基板１２としてのSOI基板の絶縁膜（SiO2）３１の上側に、P型（第１導電型）の半導体領域３２及び３３などからなるシリコン層３０（不図示）が積層されている。
画素２では、SOI基板を用いた半導体基板１２の絶縁膜３１の図中、上側の面に、リセットトランジスタ２３や増幅トランジスタ２４などの画素トランジスタが形成されている。
具体的には、リセットトランジスタ２３は、P型の半導体領域３２上にゲート絶縁膜３４を介して形成されたゲート電極３５と、N型（第２導電型）の半導体領域３６および３７で構成されている。N型の半導体領域３６は、リセットトランジスタ２３のソースであり、N型の半導体領域３７は、リセットトランジスタ２３のドレインである。
増幅トランジスタ２４は、P型の半導体領域３２の上にゲート絶縁膜３８を介して形成されたゲート電極３９と、N型の半導体領域４０及び４１で構成されている。N型の半導体領域４０は、増幅トランジスタ２４のソースであり、N型の半導体領域４１は、増幅トランジスタ２４のドレインである。
なお、図３では、選択トランジスタ２５の図示は省略されている。また、図３において、「N+」は、高濃度のN型の半導体領域であることを表し、「P+」は、高濃度のP型の半導体領域であることを表す。「P」は、「P+」よりも低濃度であることを表す。
リセットトランジスタ２３のソースであるN型の半導体領域３６は、電荷保持部２２を兼用する。電荷保持部２２としてのN型の半導体領域３６は、後述する光電変換部２１の下部電極５２Bと増幅トランジスタ２４のゲート電極３９に、コンタクト用電極４２と配線層４３を介して接続されている。従って、実際には、電荷保持部２２としてのN型の半導体領域３６、光電変換部２１の下部電極５２B、及び増幅トランジスタ２４のゲート電極３９の全体で、電荷が保持される。コンタクト用電極４２及び配線層４３は、アルミニウム、タングステン、チタン、コバルト、ハフニウム、タンタル等の金属材料で形成されている。ゲート電極３５及び３９は、例えば、ポリシリコンで形成されている。
P型の半導体領域３３は、P型の半導体領域３２をGND電位に固定するための固定電位が供給されるコンタクト部である。P型の半導体領域３３には、コンタクト用電極４２が接続されており、配線層４３からコンタクト用電極４２を介してGND電位が供給される。
リセットトランジスタ２３のソースであるN型の半導体領域３６と、増幅トランジスタ２４のドレインであるN型の半導体領域４１との間には、絶縁膜３１とは別工程で形成された絶縁膜４４が設けられている。また、増幅トランジスタ２４のソースであるN型の半導体領域４０の隣にも絶縁膜４４が設けられ、固定電位が供給されるコンタクト部であるP型の半導体領域３３の隣にも絶縁膜４４が設けられている。これにより、各画素２の画素トランジスタは、絶縁膜３１と絶縁膜４４により、互いに電気的に分離されている。絶縁膜４４は、例えば、STI（Shallow Trench Isolation）で形成される。また、絶縁膜４４は、LOCOS（Local Oxidation of Silicon）法により形成することもできる。
半導体基板１２上側に形成された複数の配線層４３は、絶縁膜４５を介して積層されている。なお、図３では、２層の配線層４３で構成されているが、配線層４３の層数は３層以上でもよい。また、図３では、絶縁膜４５が１層で構成されるように図示されているが、絶縁膜４５は、異なる種類の形成方法を用いて、複数種類の絶縁層の積層構造で形成することができる。そして、複数の配線層４３を含む絶縁膜４５の上に、光電変換部２１が形成されている。
光電変換部２１は、光電変換膜５１を上部電極５２Aと下部電極５２Bで挟み込む構造により形成されている。光電変換膜５１としては、例えば、有機光電変換膜や、CIGS（Cu,In,Ga,Se化合物）、CIS（Cu,In,Se化合物）、カルコパイライト構造半導体、GaAsなどの化合物半導体などを採用することができる。上部電極５２Aは、例えば、酸化インジウム錫（ITO）膜、酸化インジウム亜鉛膜等の透明性の電極膜で形成される。下部電極５２Bは、例えば、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）などの電極膜で形成される。また、下部電極５２Bは、上部電極５２Aと同様の透明性の電極膜で形成することもできる。上部電極５２Aは全画素共通に全面に形成されているのに対して、下部電極５２Bは、画素単位に形成されている。上部電極５２Aには、所定の電圧が印加されている。
上部電極５２Aの上側には、保護膜（絶縁膜）５３を介して、カラーフィルタ５４とオンチップレンズ５５が形成されている。カラーフィルタ５４は、例えば、赤色（Red）、緑色（Green）、または、青色（Blue）が画素単位にベイヤ配列で配列されている。したがって、光電変換膜５１は、カラーフィルタ５４を透過してきた赤色、緑色、または、青色のいずれかの光を光電変換する。
以上のように、固体撮像素子１の画素２は、半導体基板１２の外側に光電変換部２１を設置した構造を有している。光電変換部２１で光電変換された信号電荷は、電荷保持部２２としてのN型の半導体領域３６、光電変換部２１の下部電極５２B、及び増幅トランジスタ２４のゲート電極３９の全体で保持される。
ここで、電荷保持部２２としてのN型の半導体領域３６は、反対の導電型であるP型の半導体領域３２と接しているため、空乏層が形成される。この空乏層は、暗電流の発生源となり得る。
そのため、本開示の第１の実施の形態では、N型の半導体領域３６の周辺部が、暗電流の発生を抑制するようにした構造が採用されている。以下、N型の半導体領域３６周辺の構造について詳しく説明する。
＜N型の半導体領域３６周辺の詳細構造＞
図４Aは、電荷保持部２２としてのN型の半導体領域３６周辺の断面図であり、図４Bは、N型の半導体領域３６周辺の上面図を示している。
なお、図４Bに示される上面図において、N型の半導体領域３６及び３７とP型の半導体領域３２及び３３の上面の絶縁膜４５の図示は、図４Aとの対応を分かり易くするため省略されている。
第１の実施の形態では、図４Aに示されるように、N型の半導体領域３６の底面（ゲート電極３５側の面と反対側の面）は、半導体基板（SOI基板）１２の絶縁膜３１と接している。また、N型の半導体領域３６の上面（ゲート電極３５側の面）は、光電変換部２１の下部電極５２Bと電気的に接続されるコンタクト用電極４２を除いて、絶縁膜４５で覆われている。さらに、N型の半導体領域３６の側面については、四面のうちの一面（図中、右側面）がP型の半導体領域３２に接しており、P型の半導体領域３２に接する面と対向する面（図中、左側面）は、絶縁膜４４と接している。そして、残りの二面は、図４Bに示されるように、絶縁膜４５と接している。従って、N型の半導体領域３６の４つの側面のうちの３つが、絶縁膜４４または４５に接している。
図４A及び図４Bでは、第１の実施の形態の画素構造において形成される空乏層が、N型の半導体領域３６内に破線で示されている。
＜比較画素構造＞
図５は、第１の実施の形態の画素構造と比較するための比較画素構造であって、暗電流抑制のための空乏層対策が施されていない画素構造を示している。図５Aは、N型の半導体領域３６周辺の断面図であり、図５Bは、N型の半導体領域３６周辺の上面図である。図５Bの上面図において絶縁膜４５の一部の図示が省略されている点は図４Bと同様である。
暗電流抑制のための空乏層対策が施されていない画素構造では、図５Aに示されるように、P-WellとしてのP型の半導体領域７１の一部に、N型の半導体領域３６が形成される。そのため、比較画素構造は、N型の半導体領域３６の１つの側面に加えて、N型の半導体領域３６の底面も、P型の半導体領域７１と接する構造となる。
図５A及び図５Bでは、比較画素構造において形成される空乏層が、N型の半導体領域３６内に破線で示されている。
＜空乏層領域の比較＞
図６を参照して、図４に示した第１の実施の形態の画素構造と、図５に示した比較画素構造の空乏層領域を比較する。
図６Aは、図４に示した第１の実施の形態の画素構造における空乏層の領域を示す模式図であり、図６Bは、図５に示した比較画素構造における空乏層の領域を示す模式図である。なお、実際の空乏層の領域は、イオン注入や熱拡散の影響により丸みを帯びるため、これらのように直線的な形状ではない。
図６Aと図６Bを比較して明らかなように、図５の比較画素構造と比べて、第１の実施の形態の画素構造の方が、P型の半導体領域３２または７１に接する面積が少なくなるため、空乏層領域が縮小されている。これにより、暗電流の発生を抑制することができる。
また、図６A及び図６Bにおいては、空乏層が絶縁膜３１、４４、または４５と接している領域が、斜線で示されている。
空乏層領域のうち、絶縁膜と接している領域と、それ以外の領域とでは、空乏層内で暗電流が発生する割合は、絶縁膜と接している領域の方が大きい。そのため、空乏層が絶縁膜３１、４４、または４５と接している領域を減少させることが重要である。
斜線で示された領域の面積を比較すると、第１の実施の形態の画素構造は、N型の半導体領域３６の底面が絶縁膜３１で覆われていることにより、図５の比較画素構造と比べて、空乏層が絶縁膜３１、４４、または４５と接している面の領域が大きく減少していることが分かる。したがって、絶縁膜３１、４４、または４５と接している面の領域の観点からも、第１の実施の形態の画素構造は、図５の比較画素構造と比べて、暗電流の発生を抑制することができる。
図６C及び図６Dにおいては、図４に示した第１の実施の形態の画素構造と図５に示した比較画素構造の空乏層の領域の表面のうち、ドライエッチング等で加工して形成される加工表面が、斜線で示されている。
図６Eは、図６Cと図６Dの斜線部分の面積の差分、すなわち、第１の実施の形態の画素構造とすることにより、図５の比較画素構造と比べて、減少する加工表面を、斜線で示した図である。
ドライエッチング等で加工した半導体領域表面（加工表面）は、それ以外の表面と比較すると半導体領域の面方位がそろっておらず、ミクロにみると表面荒れも比較的多い。このような表面にシリコンを熱酸化処理して熱酸化膜を形成すると、SiO2/Si間の界面準位が増加してしまう。したがって、暗電流低下のためには、加工表面の面積を減らした方がよい。
第１の実施の形態の画素構造とすることにより、図６Eに示されるように、図５の比較画素構造と比べて、加工表面の面積を減少させることができるので、その結果として、暗電流を減少させることが可能となる。即ち、固体撮像素子１の第１の実施の形態の画素構造によれば、暗電流を抑制することができる。
＜製造方法＞
図７乃至図１４を参照して、第１の実施の形態の画素構造の図４に示した部分の製造方法について説明する。
初めに、図７に示されるように、半導体基板１２として、絶縁膜３１の上側にシリコン層（半導体層）３０が積層されたSOI基板が形成または用意される。なお、分離SOI構造の半導体基板１２を用いることもできる。
続いて、図８に示されるように、例えば、STIにより、絶縁膜４４が形成される。なお、絶縁膜４４は、シリコン層３０を熱処理して酸化膜を形成する熱酸化法により形成してもよい。
次に、図９に示されるように、シリコン層３０に対して、例えばB（ボロン）またはBF2（フッ化ボロン）などのP型のイオンが注入されることにより、P型の半導体領域３２が形成される。
次に、図１０に示されるように、P型の半導体領域３２の上面にゲート絶縁膜３４Aが形成され、さらに、図１１に示されるように、ゲート電極膜３５Aの上にゲート電極膜３５Aが形成される。
全面に形成されたゲート絶縁膜３４A及びゲート電極膜３５Aのうち、リセットトランジスタ２３が形成される領域以外の領域がエッチングされ、図１２に示されるように、ゲート絶縁膜３４及びゲート電極３５が形成される。
そして、図１３に示されるように、ゲート絶縁膜３４A及びゲート電極膜３５Aが除去されることにより露出されたP型の半導体領域３２上面に、絶縁膜４５が、例えば、熱酸化法、原子層堆積（ALD：Atomic Layer Deposition）法、または、プラズマCVD（Chemical Vapor Deposition）法などにより形成される。
また、P型の半導体領域３２の所定の領域に、例えば、リン（P）やヒ素（As）などのN型のイオンが注入されることにより、リセットトランジスタ２３のソースと電荷保持部２２を兼用するN型の半導体領域３６、及び、リセットトランジスタ２３のドレインとなるN型の半導体領域３７が形成される。
また、P型の半導体領域３２の所定の領域に、例えばB（ボロン）またはBF2（フッ化ボロン）などのP型のイオンが注入されることにより、GND電位に固定するためのコンタクト部となるP型の半導体領域３３が形成される。
そして、図１４に示されるように、絶縁膜４５とコンタクト用電極４２をさらに形成することにより、図４Aに示した状態が完成する。コンタクト用電極４２は、絶縁膜４５を所定の厚みで形成した後、コンタクトをとる半導体領域の上面の絶縁膜４５をドライエッチングにより開口してコンタクト孔を形成し、形成されたコンタクト孔に、アルミニウム、タングステン、チタン、コバルト、ハフニウム、タンタル等の金属材料を埋め込むことで、形成することができる。
半導体基板１２上面の絶縁膜４５は、熱酸化法、原子層堆積法、プラズマCVD法など、異なる種類の形成方法を用いて、複数の形成工程に分けて形成することができる。また、絶縁膜４５は、複数の種類の絶縁層の積層構造で形成することができる。絶縁膜４５は、例えば、シリコン酸化膜、TEOS、HDP、シリコン窒化膜、シリコン酸窒化膜などを用いることができる。
以上の形成方法により、図４に示した電荷保持部２２とリセットトランジスタ２３の構造を形成することができる。すなわち、N型の半導体領域３６の底面と、P型の半導体領域３２と接する面を除く３方の側面が絶縁膜３１、４４、または４５で覆われた構造のN型の半導体領域３６を形成することができる。これにより、N型の半導体領域３６の空乏層の領域は、図６Aに示したように、P型の半導体領域３２と接する面のみとなる。したがって、暗電流を抑制することができる。
＜第１の変形例＞
図１５は、上述した第１の実施の形態の第１の変形例を示す図であり、図４と同様、N型の半導体領域３６周辺の断面図と上面図を示している。
図１５において、図４と対応する部分については同一の符号を付してあり、その部分の説明は省略する。
図４に示した画素２の構造では、リセットトランジスタ２３のソースとなるN型の半導体領域３６に、光電変換部２１の下部電極５２Bと接続されているコンタクト用電極４２が、直接、接続されていた。
これに対して、図１５に示される第１の変形例の画素２の構造では、N型の半導体領域３６の上面に、接続用導体９１が形成されており、光電変換部２１の下部電極５２Bと接続されているコンタクト用電極４２は、接続用導体９１に接続されている。したがって、光電変換部２１の下部電極５２Bと接続されているコンタクト用電極４２は、接続用導体９１を介して、N型の半導体領域３６と接続されている。
絶縁膜４５をドライエッチングにより開口して形成されたコンタクト孔に金属材料を埋め込む形成方法により、コンタクト用電極４２をN型の半導体領域３６と直接接続した場合には、コンタクト部であるN型の半導体領域３６の欠陥準位を増大させることがある。
そこで、図１５に示すように、N型の半導体領域３６の上面に、例えば、シリコン材料を用いた接続用導体９１を形成し、接続用導体９１を介して、コンタクト用電極４２とN型の半導体領域３６とを接続することができる。これにより、N型の半導体領域３６の欠陥準位の増大を抑制することができる。
接続用導体９１は、例えば、PDAS（Phosphorus Doped Amorphous Silicon）等の不純物がドープされたシリコン材料や、堆積後にイオン注入されたシリコン材料で形成することができる。また、接続用導体９１をリセットトランジスタ２３のゲート電極３５と同一材料とすれば、接続用導体９１とゲート電極３５を同一工程で形成することができる。
第１の変形例においても、N型の半導体領域３６の底面と、P型の半導体領域３２と接する面を除く３方の側面が、絶縁膜３１、４４、または４５で覆われている。これにより、N型の半導体領域３６の空乏層の領域は、図６Aと同様、P型の半導体領域３２と接する面のみとなる。したがって、第１の変形例においても、暗電流を抑制することができる。
＜第２の変形例＞
図１６は、上述した第１の実施の形態の第２の変形例を示す図であり、図４と同様、N型の半導体領域３６周辺の断面図と上面図を示している。
図１６において、図４と対応する部分については同一の符号を付してあり、その部分の説明は省略する。
図４に示した画素２の構造では、P型の半導体領域３２をGND電位に固定するためのコンタクト部であるP型の半導体領域３３が、リセットトランジスタ２３のソースまたはドレインであるN型の半導体領域３６と３７とを結ぶ直線上に配置されていた。
これに対して、図１６に示される第２の変形例の画素２の構造では、P型の半導体領域３３が、リセットトランジスタ２３のソースまたはドレインであるN型の半導体領域３６及び３７とＴ字形状となるような、N型の半導体領域３６及び３７を結ぶ直線と垂直な方向に配置されている。
このように、P型の半導体領域３３の配置場所や領域サイズは任意に決定することができる。また、N型の半導体領域３６及び３７の配置場所及び領域サイズも、N型の半導体領域３６の空乏層の領域が、図６Aと同様、P型の半導体領域３２と接する面のみとなるようにすれば、任意に決定することができる。
従って、N型の半導体領域３６の空乏層の領域が、図６Aと同様、P型の半導体領域３２と接する面のみとなるようにすることで、第２の変形例においても、暗電流を抑制することができる。
＜２．第２の実施の形態＞
図１７は、固体撮像素子１の第２の実施の形態に係る画素構造を示す断面図である。
図１７において、上述した第１の実施の形態の画素構造と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
上述した第１の実施の形態では、画素２は、図３を参照して説明したように、光電変換部２１の上面に、赤色、緑色、または、青色のカラーフィルタ５４が、例えば、ベイヤ配列で形成される構成とされていた。したがって、第１の実施の形態の固体撮像素子１は、各画素２が、赤色、緑色、または、青色のいずれかの波長の光のみを受光する構造である。
これに対して、第２の実施の形態の固体撮像素子１は、各画素２が、赤色、緑色、及び、青色の全ての波長の光を受光する構造である。
具体的には、第２の実施の形態の画素２では、図１７に示されるように、第１の光電変換部としての光電変換部２１の上側に、第２の光電変換部としての光電変換部１０１と、第３の光電変換部としての光電変換部１０２が形成されている。
最下層の光電変換部２１は、例えば、赤色の光を光電変換し、中間層の光電変換部１０１は、緑色の光を光電変換し、最上層の光電変換部１０２は、青色の光を光電変換する。
中間層の光電変換部１０１は、光電変換膜１１２を上部電極１１１Aと下部電極１１１Bで挟み込む構造により形成されている。最上層の光電変換部１０２も、光電変換膜１１４を上部電極１１３Aと下部電極１１３Bで挟み込む構造により形成されている。
上部電極５２A,１１１A、及び１１３Aと下部電極５２B，１１１B、及び１１３Bのそれぞれは、透明電極であって、光が透過するように構成されている。例えば、ITOなどの金属酸化物を、スパッタリング法などの成膜法で成膜することで形成されている。なお、最下層の下部電極５２Bは、第１の実施の形態と同様、例えば、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）などの電極膜で形成してもよい。
赤色の光を光電変換する光電変換膜５１の材料には、例えば、ＺｎＰｃが用いられる。緑色の光を光電変換する光電変換膜１１２の材料には、例えば、キナクドリンが用いられる。青色の光を光電変換する光電変換膜１１４の材料には、例えば、ＢＣｚＶＢｉが用いられる。また上述したように、光電変換膜５１、１１２、及び１１４のそれぞれの材料には、有機光電変換膜の他、カルコパイライト構造半導体などの化合物半導体などを採用することができる。
最下層の光電変換部２１の上部電極５２Aと、中間層の光電変換部１０１の下部電極１１１Bは、絶縁膜１０４により絶縁され、中間層の光電変換部１０１の上部電極１１１Aと、最上層の光電変換部１０２の下部電極１１３Bは、絶縁膜１０５により絶縁されている。
中間層の光電変換部１０１の下部電極１１１Bは、最下層の光電変換部２１の下部電極５２Bと接続されているN型の半導体領域３６と同様に、図示されていない領域で、半導体基板１２とのコンタクト部としてのN型の半導体領域と接続されており、光電変換部１０１で生成された信号電荷が、半導体基板１２内に取り込まれる。
また、最上層の光電変換部１０２の下部電極１１３Bも、最下層の光電変換部２１の下部電極５２Bと接続されているN型の半導体領域３６と同様に、図示されていない領域で、半導体基板１２とのコンタクト部としてのN型の半導体領域と接続されており、光電変換部１０２で生成された信号電荷が、半導体基板１２内に取り込まれる。
そして、光電変換部１０１と１０２のコンタクト部としてのN型の半導体領域は、第１の実施の形態で説明したN型の半導体領域３６と同様に、空乏層の領域がP型の半導体領域３２と接する面のみとなるように形成されている。したがって、第２の実施の形態の画素構造においても、暗電流を抑制することができる。
＜３．第３の実施の形態＞
図１８は、固体撮像素子１の第３の実施の形態に係る画素構造を示す断面図である。
図１８において、上述した第１の実施の形態の画素構造と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
上述した第１及び第２の実施の形態の固体撮像素子１は、半導体基板１２に対して配線層４３が形成されている表面側に、カラーフィルタ５４やオンチップレンズ５５、光電変換部２１が形成され、表面側から光が入射される表面照射型の構造である。
一方、図１８に示される第３の実施の形態の固体撮像素子１は、裏面照射型の構造を有している。すなわち、図１８の画素構造では、半導体基板１２に対して配線層４３が形成されている表面側とは反対の裏面側に、カラーフィルタ５４やオンチップレンズ５５、光電変換部２１等が形成され、半導体基板１２の裏面側から光が入射される。
半導体基板１２は、例えば、P型の半導体領域（P-Well）２０１で形成されている。P型の半導体領域２０１の内部には、２つのN型の半導体領域２０２及び２０３が深さ方向に積層されて形成されており、２つのPN接合によるフォトダイオードPD１及びPD２が構成されている。光吸収係数の違いにより、フォトダイオードPD１は、青色の光を光電変換し、フォトダイオードPD２は、赤色の光を光電変換する。
青色の光を受光して得られる信号電荷を転送する転送トランジスタ２１１が、N型の半導体領域２０２及び２０４と、半導体基板１２の深さ方向に形成されたゲート電極２０５により構成されている。転送トランジスタ２１１は、N型の半導体領域２０２に蓄積された、受光した青色光に対応する信号電荷を、FD(フローティングディフュージョン)としてのN型の半導体領域２０４に転送する。
赤色の光を受光して得られる信号電荷を転送する転送トランジスタ２１２が、N型の半導体領域２０３及び２０６と、半導体基板１２の表面側に形成されたゲート電極２０７により構成されている。転送トランジスタ２１２は、N型の半導体領域２０３に蓄積された、受光した赤色光に対応する信号電荷を、FDとしてのN型の半導体領域２０６に転送する。
半導体基板１２の裏面側に形成された光電変換部２１は、緑色の光を受光し、受光量に応じた信号電荷を生成する。
リセットトランジスタ２３と増幅トランジスタ２４は、上述した第１の実施の形態と同様に、複数の配線層４３が形成されている半導体基板１２の表面側に形成されている。
リセットトランジスタ２３のソースと電荷保持部２２を兼用するN型の半導体領域３６は、半導体基板１２を貫通する貫通電極２２１と配線層４３とを介して、光電変換部２１の下部電極５２Bと接続されている。また、N型の半導体領域３６は、配線層４３を介して、増幅トランジスタ２４のゲート電極３９とも接続されている。
電荷保持部２２として機能するN型の半導体領域３６の底面（ゲート電極３５側の面と反対側の面）と、P型の半導体領域３２と接する面を除く３方の側面は、絶縁膜２２２で覆われている。これにより、N型の半導体領域３６の空乏層の領域は、図６Aに示したように、P型の半導体領域３２と接する面のみとなる。したがって、第３の実施の形態においても、暗電流を抑制することができる。
なお、図１８に示した第３の実施の形態では、半導体基板１２内に２つのフォトダイオードPD１及びPD２が形成されていたが、フォトダイオードPD１またはPD２のいずれか１つだけが形成される構成とすることもできる。
＜４．第４の実施の形態＞
図１９は、固体撮像素子１の第４の実施の形態に係る画素構造を示す断面図である。
図１９において、図１８に示した第３の実施の形態の画素構造と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
第４の実施の形態の画素構造では、リセットトランジスタ２３を構成するN型の半導体領域３６及び３７と、その間のP型の半導体領域３２が形成されている領域の底面側（ゲート電極３５側と反対側）において、絶縁膜２２２が所定の厚みで形成されている。そして、絶縁膜２２２よりも基板裏面側は、フォトダイオードPD１及びPD２が形成されている領域と同様、P型の半導体領域２０１が形成されている。
すなわち、図１８に示した第３の実施の形態では、リセットトランジスタ２３を構成するN型の半導体領域３６及び３７と、その間のP型の半導体領域３２が形成されている領域の底面側は、絶縁膜２２２のみによって、P型の半導体領域２０１と同一の厚みとされていた。これに対し、第４の実施の形態では、P型の半導体領域２０１の上に所定の厚みで絶縁膜２２２を形成し、その絶縁膜２２２上にN型の半導体領域３６及び３７等を形成する構造となっている。
このような所定厚みの絶縁膜２２２上にN型の半導体領域３６及び３７等を形成する構造は、分離SOI構造を用いたり、絶縁膜２２２を形成後、エピタキシャル成長により半導体領域を形成する方法を採用することができる。
第４の実施の形態の画素構造においても、電荷保持部２２として機能するN型の半導体領域３６の底面と、P型の半導体領域３２と接する面を除く３方の側面は、絶縁膜２２２で覆われている。これにより、N型の半導体領域３６の空乏層の領域は、図６Aに示したように、P型の半導体領域３２と接する面のみとなる。したがって、第３の実施の形態においても、暗電流を抑制することができる。
以上のように、本開示の固体撮像素子１は、電荷保持部２２として機能するN型の半導体領域３６の底面と、P型の半導体領域３２と接する面を除く３方の側面が、絶縁膜２２２で覆われた構造を有する。これにより、N型の半導体領域３６の空乏層の領域が、図６Aに示したように、P型の半導体領域３２と接する面のみとなり、最小化される。即ち、絶縁膜２２２とP型の半導体領域３２の界面に露出する空乏層面積を最小化することで、電荷保持部２２として機能するN型の半導体領域３６からの暗電流の発生を抑制することができる。
また、本開示の固体撮像素子１においては、リセットトランジスタ２３のソースまたはドレインとなるN型の半導体領域３６及び３７と、P型の半導体領域３２及び３３とが、絶縁膜４４により、増幅トランジスタ２４などの他の素子と分離されている。これにより、P型の半導体領域３２を所定の電位に固定するための固定電位を、他の素子と違う値に設定することができる。
＜５．電子機器への適用例＞
上述した固体撮像素子１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えたオーディオプレーヤといった各種の電子機器に適用することができる。
図２０は、本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。
図２０に示される撮像装置３０１は、光学系３０２、シャッタ装置３０３、固体撮像素子３０４、制御回路３０５、信号処理回路３０６、モニタ３０７、およびメモリ３０８を備えて構成され、静止画像および動画像を撮像可能である。
光学系３０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子３０４に導き、固体撮像素子３０４の受光面に結像させる。
シャッタ装置３０３は、光学系３０２および固体撮像素子３０４の間に配置され、制御回路３０５の制御に従って、固体撮像素子３０４への光照射期間および遮光期間を制御する。
固体撮像素子３０４は、上述した固体撮像素子１により構成される。固体撮像素子３０４は、光学系３０２およびシャッタ装置３０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子３０４に蓄積された信号電荷は、制御回路３０５から供給される駆動信号（タイミング信号）に従って転送される。固体撮像素子３０４は、それ単体でワンチップとして構成されてもよいし、光学系３０２ないし信号処理回路３０６などと一緒にパッケージングされたカメラモジュールの一部として構成されてもよい。
制御回路３０５は、固体撮像素子３０４の転送動作、および、シャッタ装置３０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子３０４およびシャッタ装置３０３を駆動する。
信号処理回路３０６は、固体撮像素子３０４から出力された画素信号に対して各種の信号処理を施す。信号処理回路３０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０７に供給されて表示されたり、メモリ３０８に供給されて記憶（記録）されたりする。
上述したように、固体撮像素子３０４として、上述した各実施の形態に係る固体撮像素子１を用いることで、暗電流が抑制された画像（信号）が生成される。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３０１においても、撮像画像の高画質化を図ることができる。
本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
上述した例では、第１導電型をP型、第２導電型をN型として、電子を信号電荷とした固体撮像素子について説明したが、本開示は正孔を信号電荷とする固体撮像素子にも適用することができる。すなわち、第１導電型をN型とし、第２導電型をP型として、前述の各半導体領域を逆の導電型の半導体領域で構成することができる。
また、本開示は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本開示は以下のような構成も取ることができる。
（１）
半導体基板の外に形成された光電変換部と、
前記半導体基板内に形成され、前記光電変換部で生成された電荷を保持する電荷保持部と
を備え、
前記電荷保持部を構成する面のうち、前記半導体基板に形成されたトランジスタのゲート側の面とは反対側の底面が、絶縁膜で覆われている
固体撮像素子。
（２）
前記電荷保持部は、前記電荷保持部に保持された電荷をリセットするリセットトランジスタのソースでもある
前記（１）に記載の固体撮像素子。
（３）
前記電荷保持部を構成する側面の一つは、前記リセットトランジスタのゲート下に形成された、前記電荷保持部と反対の導電型の半導体領域と接する
前記（２）に記載の固体撮像素子。
（４）
前記電荷保持部を構成する側面のうち、前記リセットトランジスタのゲート下に形成された前記半導体領域と接する面以外の側面は、絶縁膜と接する
前記（３）に記載の固体撮像素子。
（５）
前記電荷保持部を構成する面のうち、前記リセットトランジスタのゲート側の面は、前記光電変換部と電気的に接続されるコンタクト部を除いて、絶縁膜で覆われている
前記（４）に記載の固体撮像素子。
（６）
前記電荷保持部を構成する側面に接する前記絶縁膜は、STIにより形成される
前記（４）に記載の固体撮像素子。
（７）
前記電荷保持部を構成する側面に接する前記絶縁膜は、熱酸化法により形成される
前記（４）に記載の固体撮像素子。
（８）
前記リセットトランジスタのゲート下に形成された前記半導体領域に固定電位を供給するコンタクト部が、前記リセットトランジスタのソースとドレインとを結ぶ直線上に配置されている
前記（３）に記載の固体撮像素子。
（９）
前記リセットトランジスタのゲート下に形成された前記半導体領域に固定電位を供給するコンタクト部が、前記リセットトランジスタのソースとドレインとを結ぶ直線と垂直な方向に配置されている
前記（３）に記載の固体撮像素子。
（１０）
前記リセットトランジスタの周りには絶縁膜が形成されることにより、前記リセットトランジスタは他の画素トランジスタと電気的に分離されている
前記（２）乃至（９）のいずれかに記載の固体撮像素子。
（１１）
前記電荷保持部の上側に、不純物がドープされたシリコン材料で形成された接続用導体が形成され、
前記光電変換部で生成された電荷は、金属材料で形成されたコンタクト用電極と前記接続用導体を介して、前記電荷保持部に保持される
前記（１）乃至（１０）のいずれかに記載の固体撮像素子。
（１２）
前記光電変換部と前記電荷保持部を複数備える
前記（１）乃至（１１）のいずれかに記載の固体撮像素子。
（１３）
前記半導体基板内に１つ以上のフォトダイオードをさらに備える
前記（１）乃至（１１）のいずれかに記載の固体撮像素子。
（１４）
表面照射型である
前記（１）乃至（１２）のいずれかに記載の固体撮像素子。
（１５）
裏面照射型である
前記（１）乃至（１１）、または（１３）のいずれかに記載の固体撮像素子。
（１６）
半導体基板の絶縁膜上に形成された半導体層に前記電荷保持部を形成し、
前記半導体基板の外に光電変換部を形成し、
前記電荷保持部を構成する面のうち、前記半導体基板に形成されたトランジスタのゲート側の面とは反対側の底面が、前記絶縁膜で覆われている
固体撮像素子の製造方法。
（１７）
半導体基板の外に形成された光電変換部と、
前記半導体基板内に形成され、前記光電変換部で生成された電荷を保持する電荷保持部と
を備え、
前記電荷保持部を構成する面のうち、前記半導体基板に形成されたトランジスタのゲート側の面とは反対側の底面が、絶縁膜で覆われている
固体撮像素子
を備える電子機器。
１ 固体撮像素子， ２ 画素， ２１ 光電変換部， ２２ 電荷保持部， ２３ リセットトランジスタ， ３１ 絶縁膜， ３２ P型の半導体領域， ４４ 絶縁膜， １０１,１０２ 光電変換部， PD１,PD２ フォトダイオード， ３０１ 撮像装置， ３０４ 固体撮像素子

Claims (17)

  1. 半導体基板の外に形成された光電変換部と、
    前記半導体基板内に形成され、前記光電変換部で生成された電荷を保持する電荷保持部と
    を備え、
    前記電荷保持部を構成する面のうち、前記半導体基板に形成されたトランジスタのゲート側の面とは反対側の底面が、絶縁膜で覆われている
    固体撮像素子。
  2. 前記電荷保持部は、前記電荷保持部に保持された電荷をリセットするリセットトランジスタのソースでもある
    請求項１に記載の固体撮像素子。
  3. 前記電荷保持部を構成する側面の一つは、前記リセットトランジスタのゲート下に形成された、前記電荷保持部と反対の導電型の半導体領域と接する
    請求項２に記載の固体撮像素子。
  4. 前記電荷保持部を構成する側面のうち、前記リセットトランジスタのゲート下に形成された前記半導体領域と接する面以外の側面は、絶縁膜と接する
    請求項３に記載の固体撮像素子。
  5. 前記電荷保持部を構成する面のうち、前記リセットトランジスタのゲート側の面は、前記光電変換部と電気的に接続されるコンタクト部を除いて、絶縁膜で覆われている
    請求項４に記載の固体撮像素子。
  6. 前記電荷保持部を構成する側面に接する前記絶縁膜は、STIにより形成される
    請求項４に記載の固体撮像素子。
  7. 前記電荷保持部を構成する側面に接する前記絶縁膜は、熱酸化法により形成される
    請求項４に記載の固体撮像素子。
  8. 前記リセットトランジスタのゲート下に形成された前記半導体領域に固定電位を供給するコンタクト部が、前記リセットトランジスタのソースとドレインとを結ぶ直線上に配置されている
    請求項３に記載の固体撮像素子。
  9. 前記リセットトランジスタのゲート下に形成された前記半導体領域に固定電位を供給するコンタクト部が、前記リセットトランジスタのソースとドレインとを結ぶ直線と垂直な方向に配置されている
    請求項３に記載の固体撮像素子。
  10. 前記リセットトランジスタの周りには絶縁膜が形成されることにより、前記リセットトランジスタは他の画素トランジスタと電気的に分離されている
    請求項２に記載の固体撮像素子。
  11. 前記電荷保持部の上側に、不純物がドープされたシリコン材料で形成された接続用導体が形成され、
    前記光電変換部で生成された電荷は、金属材料で形成されたコンタクト用電極と前記接続用導体を介して、前記電荷保持部に保持される
    請求項１に記載の固体撮像素子。
  12. 前記光電変換部と前記電荷保持部を複数備える
    請求項１に記載の固体撮像素子。
  13. 前記半導体基板内に１つ以上のフォトダイオードをさらに備える
    請求項１に記載の固体撮像素子。
  14. 表面照射型である
    請求項１に記載の固体撮像素子。
  15. 裏面照射型である
    請求項１に記載の固体撮像素子。
  16. 半導体基板の絶縁膜上に形成された半導体層に前記電荷保持部を形成し、
    前記半導体基板の外に光電変換部を形成し、
    前記電荷保持部を構成する面のうち、前記半導体基板に形成されたトランジスタのゲート側の面とは反対側の底面が、前記絶縁膜で覆われている
    固体撮像素子の製造方法。
  17. 半導体基板の外に形成された光電変換部と、
    前記半導体基板内に形成され、前記光電変換部で生成された電荷を保持する電荷保持部と
    を備え、
    前記電荷保持部を構成する面のうち、前記半導体基板に形成されたトランジスタのゲート側の面とは反対側の底面が、絶縁膜で覆われている
    固体撮像素子
    を備える電子機器。
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