JP2016005005A - 半導体装置の製造方法、及び、半導体装置 - Google Patents

Abstract

【課題】２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、拡散層がゲートとの自己整合で形成されるＳＧＴの製造方法を提供する。
【解決手段】半導体基板上にフィン状半導体層を形成し、フィン状半導体層の周囲に第１の絶縁膜を形成する。柱状半導体層と第１のポリシリコンによる第１のダミーゲートを形成する。第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する。第２のダミーゲートの周囲に、第５の絶縁膜と第６の絶縁膜を形成する。第１の層間絶縁膜を堆積し化学機械研磨し、第２のダミーゲートと第１のダミーゲートの上部を露出し、第２のダミーゲートと第１のダミーゲートを除去し、第２の絶縁膜と第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲に形成し、金属を堆積しエッチバックを行いゲート電極及びゲート配線を形成する。柱状半導体層上部に第１の拡散層を形成する。
【選択図】図１

Description

本発明は半導体装置の製造方法、及び、半導体装置に関する。

半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。

従来のＳＧＴの製造方法では、シリコン柱を描画するためのマスクを用いて窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、平面状シリコン層を描画するためのマスクを用いてシリコン柱底部に平面状シリコン層を形成し、ゲート配線を描画するためのマスクを用いてゲート配線を形成している（例えば特許文献４を参照）。
すなわち、３つのマスクを用いてシリコン柱、平面状シリコン層、ゲート配線を形成している。

また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献１）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。

また、ゲートと拡散層とがアンダーラップとなると、トランジスタの電流が減少し、ゲートと拡散層とのオーバーラップが大きいとオーバーラップ容量が増大するため、拡散層を、ゲートとの自己整合で形成することが望ましい。

特開平２−７１５５６号公報 特開平２−１８８９６６号公報 特開平３−１４５７６１号公報 特開２００９−１８２３１７号公報

IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.

そこで、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、拡散層がゲートとの自己整合で形成されるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを目的とする。

本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程と、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程と、前記第３工程の後、前記第２のダミーゲートの周囲に、第５の絶縁膜と第６の絶縁膜を形成する第４工程と、前記第４工程の後、第１の層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程と、前記第５工程の後、前記柱状半導体層上部に第１の拡散層を形成する第６工程を有することを特徴とする。

また、前記第３工程の後、前記フィン状半導体層上部に第２の拡散層を形成する工程を含むことを特徴とする。

また、前記第６工程の後、第７の絶縁膜を前記ゲート電極及び前記ゲート配線上に形成する第７工程を有することを特徴とする。

また、前記第７工程の後、前記第１の層間絶縁膜を除去し、前記第５の絶縁膜と前記第６の絶縁膜をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第８工程を有することを特徴とする。

また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、前記柱状半導体層の上部に形成された第１の拡散層と、前記フィン状半導体層の上部に形成された第２の拡散層と、前記第２の拡散層上に形成された半導体と金属の化合物層と、前記第１の拡散層と直接接続されたコンタクトと、を有し、前記ゲート電極と前記ゲート配線とは９００度以上の温度で熱処理されたことを特徴とする。

また、前記柱状半導体層の下部に形成された前記第２の拡散層と、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、前記柱状半導体層の幅は前記フィン状半導体層の幅と同じであり、前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであることを特徴とする。

本発明によれば、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、拡散層がゲートとの自己整合で形成されるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。

半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程と、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程を有することにより、２個のマスクで、フィン状半導体層、柱状半導体層、後にゲート電極とゲート配線となる第１のダミーゲート及び第２のダミーゲートを形成することができ、工程数を削減することができる。

柱状半導体層と、ゲート配線との合わせずれをなくすことができる。

また、前記第４工程の後、第１の層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程と、前記第５工程の後、前記柱状半導体層上部に第１の拡散層を形成する第６工程を有することにより、柱状半導体層上部の拡散層をゲートとの自己整合で形成することができる。また、金属ゲートが９００度以上で熱処理されるため、熱処理されることにより仕事関数がシリコンのミッドギャップである４．６ｅＶ近傍となる金属を用いることができる。

また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜により、ゲート電極とゲート配線とは、柱状半導体層とフィン状半導体層とから絶縁をすることができる。

（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。

以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２〜図４５を参照して説明する。

まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であれば、シリコン以外のものであってもよい。

図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。

図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。また、この後、砒素やリン、ボロンを導入し、ウエル形成を行ってもよい。

図４に示すように、第１のレジスト１０２を除去する。

図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。

図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。ここまでは、非特許文献１のフィン状シリコン層の製法と同じである。

以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。

次に、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程を示す。

図７に示すように、前記フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、シリコンに対し選択比が少ない窒化膜が好ましい。また、酸化膜を用いてもよい。

図８に示すように、前記第２の絶縁膜１０５の上に第１のポリシリコン１０６を堆積し平坦化する。

図９に示すように、ゲート配線と柱状シリコン層を形成するための第２のレジスト１０７を、前記フィン状シリコン層１０３の方向に対して垂直の方向に形成する。窒化膜、酸化膜といったハードマスクを用いてもよい。

図１０に示すように、前記第１のポリシリコン１０６と前記第２の絶縁膜１０５と前記フィン状シリコン層１０３をエッチングすることにより、柱状シリコン層１０８と前記第１のポリシリコンによる第１のダミーゲート１０６ａを形成する。

図１１に示すように、第２のレジスト１０７を除去する。

以上により、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程が示された。

次に、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程を示す。

図１２に示すように、前記柱状シリコン層１０８と前記第１のダミーゲート１０６ａの周囲に第４の絶縁膜１０９を形成する。第４の絶縁膜１０９は、窒化膜が好ましい。また、酸化膜を用いてもよい。

図１３に示すように、前記第４の絶縁膜１０９の周囲に第２のポリシリコン１１０を堆積する。

図１４に示すように、第２のポリシリコン１１０をエッチングすることにより、前記第１のダミーゲート１０６ａと前記柱状シリコン層１０８の側壁に残存させ、第２のダミーゲート１１０ａを形成する。このとき、第４の絶縁膜１０９は、エッチングされ、第４の絶縁膜１０９ａとなる。

以上により、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程が示された。

次に、前記第３工程の後、前記第２のダミーゲートの周囲に、第５の絶縁膜と第６の絶縁膜を形成する第４工程を示す。

図１５に示すように、前記フィン状シリコン層１０３上部に不純物を導入し、第２の拡散層１１１を形成する。また、前記柱状シリコン層１０８下部に第２の拡散層１１１を形成してもよい。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。また、第２の拡散層１１１は、後述の第８工程の金属と半導体の化合物を形成する前に形成してもよい。

図１６に示すように、前記第２のダミーゲートの周囲に、第５の絶縁膜１１２と第６の絶縁膜１１３を形成する。第５の絶縁膜１１２は酸化膜が好ましい。また、第６の絶縁膜１１３は窒化膜が好ましい。また、第５の絶縁膜１１２と第６の絶縁膜１１３は、同じ絶縁膜でもよい。第５の絶縁膜１１２と第６の絶縁膜１１３は、前記第２の拡散層１１１形成前に形成し、エッチングを行い、サイドウォール状に残存させてもよい。

以上により、前記第３工程の後、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２のダミーゲートの周囲に、第５の絶縁膜と第６の絶縁膜を形成する第４工程が示された。

次に、前記第４の工程の後、第１の層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程を示す。

図１７に示すように、第１の層間絶縁膜１１４を堆積する。

図１８に示すように、化学機械研磨し、前記第２のダミーゲート１１０ａと前記第１のダミーゲート１０６ａの上部を露出する。

図１９に示すように、前記第２のダミーゲート１１０ａと前記第１のダミーゲート１０６ａを除去する。

図２０に示すように、前記第２の絶縁膜１０５と前記第４の絶縁膜１０９ａを除去する。

図２１に示すように、ゲート絶縁膜１１５を前記柱状シリコン層１０８の周囲に形成する。このとき、高誘電体膜といった堆積膜を用いた場合、ゲート絶縁膜１１５は、前記第５の絶縁膜１１２の内側にも形成される。ゲート絶縁膜１１５は、高誘電体膜が好ましい。また、ゲート絶縁膜は、酸化膜、酸窒化膜、窒化膜でもよい。

図２２に示すように、金属１１６を堆積する。金属ゲートが９００度以上で熱処理されるため、金属１１６は、熱処理されることにより仕事関数がシリコンのミッドギャップである４．６ｅＶ近傍となる金属であることが好ましい。例えば、金属１１６は、窒化チタンが好ましい。

図２２に示すように、金属１１６のエッチバックを行い、柱状シリコン層１０８上部を露出する。柱状シリコン層１０８の周囲にゲート電極１１６ａが形成される。また、ゲート配線１１６ｂが形成される。ゲート絶縁膜１１５に堆積膜を用いた場合、前記ゲート電極１１６ａと前記ゲート配線１１６ｂの周囲と底部に形成された前記ゲート絶縁膜１１５により、ゲート電極１１６ａとゲート配線１１６ｂとは、柱状シリコン層１０８とフィン状シリコン層１０３とから絶縁をすることができる。

以上により、前記第４工程の後、第１の層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程が示された。

次に、前記第５工程の後、前記柱状半導体層上部に第１の拡散層を形成する第６工程を示す。

図２４に示すように、柱状シリコン層１０８上部に不純物を導入し、第１の拡散層１１７を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。９００度以上の熱処理を行うことが好ましい。熱処理は、後述の第８工程の金属と半導体の化合物を形成する前に行ってもよい。

以上により、前記第５工程の後、前記柱状半導体層上部に第１の拡散層を形成する第６工程が示された。

次に、前記第６工程の後、第７の絶縁膜を前記ゲート電極及び前記ゲート配線上に形成する第７工程を示す。

図２５に示すように、第７の絶縁膜１１８を前記ゲート電極１１６ａ及び前記ゲート配線１１６ｂ上に堆積する。第７の絶縁膜１１８は窒化膜が好ましい。また、第７の絶縁膜１１８は酸化膜であってもよい。また、第７の絶縁膜１１８は、酸化膜、窒化膜の積層構造でもよい。

図２６に示すように、第７の絶縁膜１１８をエッチバックし、前記ゲート電極１１６ａ及び前記ゲート配線１１６ｂ上に第７の絶縁膜１１８を形成する。

以上から、前記第６工程の後、第７の絶縁膜を前記ゲート電極及び前記ゲート配線上に形成する第７工程が示された。

次に、前記第７工程の後、前記第１の層間絶縁膜を除去し、前記第５の絶縁膜と前記第６の絶縁膜をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第８工程を示す。

図２７に示すように、露出したゲート絶縁膜１１５を除去する。

図２８に示すように、前記第１の層間絶縁膜１１４を除去する。

図２９に示すように、前記第５の絶縁膜１１２と前記第６の絶縁膜１１３をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォール１１２ａ、１１３ａを形成する。

図３０に示すように、前記第２の拡散層上に金属と半導体の化合物１１９を形成する。

以上から、前記第７工程の後、前記第１の層間絶縁膜を除去し、前記第５の絶縁膜と前記第６の絶縁膜をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第８工程が示された。

次に、コンタクト形成、金属配線形成を示す。

図３１に示すように、コンタクトストッパ１２０を形成し、第２の層間絶縁膜１２１を形成する。コンタクトストッパ１２０は形成しなくてもよい。

図３２に示すように、コンタクトを形成するための第３のレジスト１２２を形成する。

図３３に示すように、第２の層間絶縁膜１２１をエッチングし、コンタクト孔１２３を形成する。

図３４に示すように、第３のレジスト１２２を除去する。

図３５に示すように、コンタクトを形成するための第４のレジスト１２４を形成する。

図３６に示すように、第２の層間絶縁膜１２１とコンタクトストッパ１２０と第７の絶縁膜１１８をエッチングし、コンタクト孔１２５を形成する。

図３７に示すように、第４のレジスト１２４を除去する。

図３８に示すように、コンタクトを形成するための第５のレジスト１２６を形成する。

図３９に示すように、第２の層間絶縁膜１２１とコンタクトストッパ１２０と第７の絶縁膜１１８をエッチングし、コンタクト孔１２７を形成する。

図４０に示すように、第５のレジスト１２６を除去する。

図４１に示すように、コンタクト孔１２３下のコンタクトストッパ１２０を除去する。

図４２に示すように、金属１３１を堆積し、コンタクト１２８、１２９、１３０を形成する。

図４３に示すように、金属配線を形成するため第６のレジスト１３２、１３３、１３４を形成する。

図４４に示すように、金属１３１をエッチングし、金属配線１３１ａ、１３１ｂ、１３１ｃを形成する。

図４５に示すように、第６のレジスト１３２、１３３、１３４を除去する。

以上により、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、拡散層がゲートとの自己整合で形成されるＳＧＴの製造方法が示された。

上記製造方法によって得られる半導体装置の構造を図１に示す。
シリコン基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、前記フィン状シリコン層１０３上に形成された柱状シリコン層１０８と、前記柱状シリコン層１０８の周囲に形成されたゲート絶縁膜１１５と、前記ゲート絶縁膜１１５の周囲に形成された金属からなるゲート電極１１６ａと、前記ゲート電極１１６ａに接続された前記フィン状シリコン層１０３に直交する方向に延在する金属からなるゲート配線１１６ｂと、前記柱状シリコン層１０８の上部に形成された第１の拡散層１１７と、前記フィン状シリコン層１０３の上部に形成された第２の拡散層１１１と、前記第２の拡散層１１１上に形成されたシリコンと金属の化合物層１１９と、前記第１の拡散層１１７と直接接続されたコンタクト１２９と、を有する。前記ゲート電極１１６ａと前記ゲート配線１１６ｂとは９００度以上の熱処理がなされる。

また、前記柱状シリコン層１０８の下部に形成された前記第２の拡散層１１１と、前記柱状シリコン層１０８の幅は前記フィン状シリコン層１０３の幅と同じでり、前記ゲート電極１１６ａと前記ゲート配線１１６ｂの周囲と底部に形成された前記ゲート絶縁膜１１５と、前記ゲート電極１１６ａの外側の幅と前記ゲート配線１１６ｂの幅は同じである。

セルフアラインで形成されるので、柱状シリコン層１０８と、ゲート配線１１６ｂとの合わせずれをなくすことができる。

また、前記ゲート電極１１６ａと前記ゲート配線１１６ｂの周囲と底部に形成された前記ゲート絶縁膜１１５により、ゲート電極１１６ａとゲート配線１１６ｂとは、柱状シリコン層１０８とフィン状シリコン層１０３とから絶縁をすることができる。

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。

例えば、上記実施例において、ｐ型（ｐ⁺型を含む。）とｎ型（ｎ⁺型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。

１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０６．第１のポリシリコン
１０６ａ．第１のダミーゲート
１０７．第２のレジスト
１０８．柱状シリコン層
１０９．第４の絶縁膜
１０９ａ．第４の絶縁膜
１１０．第２のポリシリコン
１１０ａ．第２のダミーゲート
１１１．第２の拡散層
１１２．第５の絶縁膜
１１２ａ．絶縁膜サイドウォール
１１３．第６の絶縁膜
１１３ａ．絶縁膜サイドウォール
１１４．第１の層間絶縁膜
１１５．ゲート絶縁膜
１１６．金属
１１６ａ．ゲート電極
１１６ｂ．ゲート配線
１１７．第１の拡散層
１１８．第７の絶縁膜
１１９．金属と半導体の化合物
１２０．コンタクトストッパ
１２１．第２の層間絶縁膜
１２２．第３のレジスト
１２３．コンタクト孔
１２４．第４のレジスト
１２５．コンタクト孔
１２６．第５のレジスト
１２７．コンタクト孔
１２８．コンタクト
１２９．コンタクト
１３０．コンタクト
１３１．金属
１３１ａ．金属配線
１３１ｂ．金属配線
１３１ｃ．金属配線
１３２．第６のレジスト
１３３．第６のレジスト
１３４．第６のレジスト

Claims (2)

1. 半導体基板上に形成されたフィン状半導体層と、
   前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
   前記フィン状半導体層上に形成された柱状半導体層と、
   前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
   前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、
   前記柱状半導体層の上部に形成された第１の拡散層と、
   前記フィン状半導体層の上部に形成された第２の拡散層と、
   を有し、
   前記ゲート電極と前記ゲート配線は、周囲を前記ゲート絶縁膜と酸化膜である第５の絶縁膜と第６の絶縁膜により覆われていることを特徴とする半導体装置。
2. 前記柱状半導体層の下部に形成された前記第２の拡散層と、
   前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、
   を備え、前記柱状半導体層の幅は前記フィン状半導体層の幅と同じであり、前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであることを特徴とする請求項１に記載の半導体装置。

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