JP2016082211A - コンタクト開口部のエッチングウインドウのためのｌｃモジュールレイアウト構成 - Google Patents

Abstract

【課題】３Ｄ半導体メモリにおいて、不連続部分による大きな段差を回避し、コンタクトパターニングのオーバーレイマージンを減少させないＬＣモジュールを提供する。
【解決手段】ＬＣモジュールのレイアウト構成は、絶縁層１２０と導電層１２５の対１３０を、その隣接する対の高さが２個の絶縁層／導電層対の厚さ以下だけ異なるように生成する。
【選択図】図９

Description

本発明は、包括的には半導体デバイスに関し、より詳細には３次元メモリモジュールの形成に関する。

半導体メモリの密度の増大にともない、２次元構造体ではもはや特定の要件を満たすことができなくなっている。それゆえ３次元メモリが知られてきているが、３次元メモリを作製する製造プロセスは特別な問題を提示している。メモリ構造体を３次元で生成する１つの手法は、階段状構造体の水平層内に配置されたメモリ素子を形成し、次に、その層をコンタクト開口部内に配置された垂直導電性素子を用いて制御層と接続することによって、その層の導電性表面レベルへアクセスを提供することを含む。例えば、米国内で登録されている先行文献（特許文献１）は、メモリセルアレイ領域を備える半導体メモリデバイスを開示しており、このメモリセルアレイ領域は、直列に接続されたメモリセルと、メモリセルアレイ領域の下方に配置された制御回路領域と、制御回路領域とメモリセルアレイ領域とを電気的に接続する相互接続部とを有し、このメモリセルアレイ領域のメモリセル領域は、メモリセルアレイ領域及び制御回路領域の積層方向に直交する方向に第１のピッチをもって設けられている。階段状構造体は、まず、絶縁材料と導電材料との交互層を敷くことから形成することができる。次に、各工程間で剥ぎ取られるフォトレジストを徐々に増加させながら一連のマスク／フォト／エッチング工程を実行することができる。深さが単調増加するようにエッチングを実行することによって、複数段の階段状構造体を生成する。この手法では、エッチング工程数が多いと半導体構造体内の隣接する表面のレベル間の不連続部分が大きくなる。これらの大きな不連続部分により、限界寸法に関して妥協しなければならなくなり、それによってコンタクトパターニングのオーバーレイマージンが減少し、好ましくないエッチングスルー（etch-through）の問題が生じ得る。

米国特許第８，０４４，４４８号

したがって、従来技術においては、隣接する導電性表面レベル間に大きな不連続部分が生じない多層の半導体構造体に対する必要性がある。こうした多層の半導体構造体を形成する方法に対する更なる必要性が存在する。

本発明は、これらの必要性及び他の必要性に対処すべく、コンタクトパッドと、そのコンタクトパッドのための層ごとの開口部とを備える複数のＬＣモジュールを備える３次元半導体メモリ構造体を提供する。ＬＣモジュールは複数のレベル上に配置され、各レベルは導電材料及び絶縁材料の交互層の対（ＯＰ層対）の１つ又は複数の対から形成され、隣接するレベル間の高さの差は２個のＯＰ層対の厚さを超えない。

本明細書において開示する本発明の特定の実施態様は８個以下のＬＣモジュールを備える。本発明の他の例は、８個より多くのＬＣモジュールを備える。ＬＣモジュールは、奇数番号が付けられているもの又は偶数番号が付けられているものとして指定することができ、ゼロ番号が付けられているＬＣモジュールは偶数番号が付けられているものとして指定される。

一例によれば、連続する番号が付けされているＬＣモジュールの表面間の高さの差は１個のＯＰ層対の厚さである。

一例によれば、ゼロ番号が付けられたＬＣモジュールの表面は最も背丈の高い、又は最も高い表面又は表面レベルであり、最も大きな番号が付けられたＬＣモジュールの表面は最も背丈の低い（最も低い）表面又は表面レベルである。１つの例では、最も大きな奇数番号を有する表面又は表面レベルが最も大きな偶数番号を有する表面又は表面レベルと隣接するように、奇数番号が付けられた表面又は表面レベルが隣り合わせにグルーピングされるとともに偶数番号が付けられた表面又は表面レベルが隣り合わせにグルーピングされる。

本発明の一態様は、３次元半導体メモリのためのＬＣモジュールの集合を形成する方法を含む。本方法の１つの実施態様は、基板の上に半導体積層体を準備することを含む。この積層体は厚い絶縁層を備え、この絶縁層の上に交互の導電層／絶縁層（ＯＰ層対）が形成される。１つの実施態様において、本方法は複数のエッチング位置を規定する。半導体積層体に対して一連のエッチングが実行されて、いずれの隣接する表面又は表面レベル高さの差も２個のＯＰ層対の厚さを超えないように、（エッチング位置に）複数の別々の表面又は表面レベルが生成される。

１つの例において、本方法は２の累乗に等しいエッチング位置の数に対応するＬＣモジュールを生成するように構成される。本方法の実施態様は、任意の偶数値のエッチング位置、又は任意の奇数値のエッチング位置を生成することができる。

本装置及び本方法は、文法上の流動性のために、機能的な説明を用いて説明しており、又は以下で説明するが、特許請求の範囲は、別段の指摘がない限り、「手段」又は「工程」の限定によって、いかようにも限定されると解釈されるべきではなく、均等物の法制定上の原則（judicial doctrine of equivalents）の下で特許請求の範囲によって与えられる定義の趣旨及び均等物の全範囲を認められることを明確に理解されたい。

本明細書において説明される又は参照される任意の特徴及び特徴の組合せは、こうした任意の組合せに含まれる特徴が相互に相反していないことが文脈、本明細書及び当業者の知見から明白である限り本発明の範囲内に含まれる。加えて、説明される又は参照される任意の特徴及び特徴の組合せは、本発明の任意の実施形態から特に除外することができる。本明を要約する目的で、本発明の或る特定の態様、利点及び新規の特徴が説明されるか、又は参照される。当然のことながら、全てのこうした態様、利点、又は特徴が本発明の任意の特定の実施形態において実施されることを理解されたい。本発明の追加の利点及び態様は、以下の詳細な説明及びそれに続く特許請求の範囲において明白である。

絶縁材料と導電材料との交互層（ＯＰ層対）から形成された、従来技術の３次元半導体メモリデバイスの一部分の断面図である。 隣接するＯＰ層対のレベル間の大きな差を示す、図１の従来技術の構造体の一部分の詳細図である。 従来技術によるコンタクト開口部の形成の準備のために処理した後の、図２の構造体の概念を表す見取り図である。 コンタクト開口部を形成した後の、図２Ａの従来技術の構造体を示す図である。 コンタクトパッドとそのコンタクトパッドのための層ごとの開口部とを示す、ＬＣモジュールの詳細見取り図である。 未処理の８個のＯＰ層対の半導体積層体の断面図と、第１のエッチング工程の仕様とを示す図である。 図３の構造体に適用された第１のエッチング工程の結果を示し、第２のエッチング工程の仕様を含む図である。 第３のエッチングを更に規定する、図４の構造体に適用された第２のエッチング工程の結果の視覚表現の図である。 未処理の８個のＯＰ層対の半導体積層体の断面図と、図３に規定されている仕様とは異なる、第１のエッチング工程の仕様とを示す図である。 図６の構造体に適用された第１のエッチング工程の効果（effect：結果）を示し、第２のエッチング工程を規定する図である。 第２のエッチング工程の結果を示し、図７の構造体に適用される第３のエッチング工程を規定する図である。 第３のエッチング工程を適用された後の、隣接するレベル間の最大差が２個のＯＰ層対の厚さであることを示す、図８の構造体の外観図である。 ８個のＯＰ層対を有する図９の構造体を形成するためのマスク／フォト／エッチングプロセスの実施態様を説明するフローチャートである。 任意の数のＯＰ層対を有する３次元メモリ構造体を形成するための全体的なマスク／フォト／エッチングプロセスの実施態様を説明するフローチャートである。 図の実施態様における工程の詳細を示すフローチャートである。 図１１及び図１１Ａの実施態様による、未処理の１０個のＯＰ層対の半導体積層体の断面図と、第１のエッチング工程の仕様とを示す図である。 第１のエッチング工程の結果を示し、図１２の構造体に適用される第２のエッチング工程を規定する図である。 第２のエッチング工程の結果の断面図と、図１３の構造体に適用される第３のエッチング工程の規定とを示す図である。 図１４の構造体に適用された第３のエッチング工程の効果を表し、規定された第４のエッチング工程を示す図である。 図１５の構造体に第４のエッチング工程を適用した結果を示し、隣接するレベル間の最大レベル差が２個のＯＰレベル対の厚さであることを示す図である。 １１個のＯＰ層対を有する半導体積層体を示し、第１のエッチング工程を規定する図である。 第１のエッチング工程の結果と、図１７の構造体に適用される第２のエッチング工程とを示す図である。 図１７の構造体に適用された最初の２つのエッチング工程の効果を示し、第３のエッチング工程を規定する図である。 第３のエッチング工程の結果を示し、図１９の構造体に適用される第４のエッチング工程を規定する図である。 図２０の構造体に対し実行された第４のエッチング工程の最終結果を示し、隣接するレベル間の最大差が２個のＯＰ層対の厚さであることを示す図である。

ここで、本発明の例を説明するとともに、添付の図面において図示する。これらの事例は、いくつかの実施態様では一定の縮尺であると解釈されるべきである一方、他の実施態様では、各事例に関しては一定の縮尺でないと解釈されるべきである。或る特定の態様では、図面及び説明の中で同様の又は同一の参照符号を用いて同一の、同様の又は類似の構成要素及び／又は素子を参照するが、他の実施態様によれば同様に使用される訳ではない。或る特定の態様によれば、上部、底部、左、右、上方、下方、覆って、上方に、下方に、下に、背面及び前面等の方向を示す用語を用いたとき、文字のとおりに解釈される一方、他の実施態様では同様に使用される訳ではない。本発明は、この技術分野において従来から用いられている様々な集積回路の製造及び他の技法とともに実施することができるので、一般に実施されている処理工程のうちの、本発明への理解を与えるのに必要なもののみを本明細書に含んでいる。本発明は一般の半導体デバイス及びプロセスの分野での適用可能性を有しているが、説明のために、以下の記載は３次元半導体メモリデバイス及び関連する製造方法に関する。

より詳細に図面を参照すると、図１は従来技術による３次元半導体メモリデバイス、特にコンタクトパッドの集合体とそのコンタクトパッドのための層ごとの開口部（ＬＣモジュール）とを備える構造体１００の一部分を、断面図で示している。

図示される構造体１００の一部分の詳細を図２に示しており、ここで、基板１０２が、例えば、元素の周期表のＩＶＡ族からの材料の原子で形成されたものであることを確認する。ゲルマニウム及びシリコンが通常の例である。絶縁材料（例えば、酸化物）の比較的厚い層１１５は基板１０２上に堆積させることができ、これにより基層を形成することができる。そして導電材料１２５と絶縁材料１２０とが交互になっている層の階段を酸化物層１１５上に形成することができる。導電層１２５は任意の適切な導電材料、例えば、多結晶シリコンで形成することができ、本明細書ではこの多結晶シリコンをポリシリコンと呼ぶ。絶縁層１２０は任意の適切な絶縁材料、例えば酸化物、例えば、ＳｉＯ２、ＳｉＯＣ又はＳｉＯＦ等のシリコン酸化物で形成することができる。導電材料と絶縁材料との交互層対は、本明細書においてＯＰ層対１３０と呼ぶことができる。こうしたＯＰ層対１３０の８対が図２に示されているが、幾つかの実施態様では、層対の数は、例えば、２、４、１６、３２又はそれ以上のように、８より大きい場合もあるし、小さい場合もある。導電（ポリシリコン）層１２５は約１５ｎｍ〜約３０ｎｍの間の厚さの範囲とすることができ、通常は約２０ｎｍである。絶縁（酸化物）層１２０は約２０ｎｍ〜約５０ｎｍの間の厚さの範囲で、通常は約４０ｎｍとすることができる。最上位の絶縁層１２１は、製造プロセスの懸案事項に対処するために、基層１１５と同様に酸化物層１２０より厚くすることができる。

図１及び図２の構造体は、マスキングの工程、フォトレジストの塗布の工程、エッチングの工程、フォトレジストの除去の工程、及びこれらの工程の繰り返しによって生成することができ、ＯＰ層対の必要な数（例えば、８個）の別個の表面レベル又は表面を形成することができる。これらの表面レベル又は表面はコンタクトパッド又はランディングパッド１３５と呼ぶことができる。なぜならば、例えば、図２Ａ及び図２Ｂを参照して以下で説明するように、ＯＰ層対の上方に開口部を形成するエッチング工程はコンタクトパッド上に「ランディング」しなければならないからである。ＯＰ層対の表面は、単に「レベル」又は「表面」と呼んでも混乱が生じないとき、本明細書ではそのように呼ぶ場合がある。

ＯＰ層対は、上部層と下部層とを備えることができ、上部層は絶縁層であり、下部層はいずれの他の導電層への電気的接続も実質的に有しない導電層である。後の製造工程（図２Ａを参照して以下に概説している）が垂直の導電性構造体を形成して、個々の導電層との接続（すなわち、ランディングパッド１３５）を３次元メモリ構造体の一部分として生成することができる。ランディングパッド１３５（最下部のランディングパッド１４５を除く）は、約１００ｎｍ〜約２５０ｎｍの範囲をとることができ、約１５０ｎｍの標準値を有することができる幅１４０を有している。

便宜的に、エッチング位置（ランディングパッドに対応することができる）は、図２及びその後の図において、Ｐ（０）、Ｐ（ｌ）、．．．、Ｐ（７）として識別することができる。各位置におけるエッチングの深さによって、それぞれのランディングパッドのレベルが決まる。レベルは、本例（図２）においてＬ（０），Ｌ（ｌ）、．．．、Ｌ（７）として識別することができ、ここで、Ｌ（ｉ）は、ｉ番目のレベルを形成するエッチングプロセスによって除去されるＯＰ層対の数を指す。

図１及び図２に示されるように、構造体１００は、レベルＬ（０）において、ＯＰ層対１３０の比較的大きな（すなわち、比較的背丈の高い）積層体１６０を含んでいる。すなわち、レベルＬ（０）は特定のランディングパッド１４５に隣接する位置Ｐ(０)に位置する最も高いレベルであり、この特定のランディングパッド１４５は、レベルＬ（７）、すなわち階段のエッチング位置Ｐ（７）である最も低いレベルに配置されている。本例では、このＬ（０）及びＬ（７）の並列配置によって、結果として最大のレベル差、すなわち、７個のＯＰ層対の厚さに等しい高さの差となる。より包括的には、Ｎ個のＯＰ層対が用いられるとき、Ｌ（０）〜Ｌ（Ｎ−１）間のこの最大レベル差は、Ｌ（Ｎ−１）×（ＯＰ厚）である。

この背丈の高い積層体１６０には、約０度（テーパー無し）と約１度〜約３度との間の範囲の、垂直に対する角度を有するテーパー１５０が関連付けられる場合がある。テーパー角度の値を制御することは困難であり、テーパー角度の任意の正の値は寄生的なものであるとみなされる場合がある。必然的に、正のテーパー角度によって、最下ランディングパッド１４５のエッチング後限界寸法（ＥＣＤ）１５５がおよそ（Ｎ−１）×（テーパー角度）×（ＯＰ厚）の量だけ減少する。すなわち、最下ランディングパッド１４５の幅１５５は、それ以外のランディングパッド１３５の幅１４０よりより狭い（例えば、著しく狭い）場合がある。幅１５５が減少されることにより、当然のことながら、最下ランディングパッド１４５と接続する垂直接続構造体を正確に配置することの困難性が増す。こうした配置を達成することに失敗することによって、望ましくない結果としてメモリデバイスの製造において欠陥が生じる場合がある。

階段状構造体１００を生成するための従来技術の１つのエッチング方法は、ＯＰ層対１３０の集合のそれぞれが別々にエッチングされる、７つの連続したエッチング工程を採用している。例えば、図２を参照すると、７つのエッチングの位置はＰ（０）〜Ｐ（７）によって番号が付されており、こうした方法の実施態様は、位置Ｐ（７）において１個のＯＰ層対１３０を除去することができ、フォトレジストを引き剥がすことができ、位置Ｐ（６）〜Ｐ（７）において１個のＯＰ層対１３０を除去することができる。Ｐ（５）〜Ｐ（７）において追加のＯＰ層対１３０を除去し、以下同様にすることによってこれらの手順を繰り返すことができる。最終的には７つのこうしたエッチング工程によって、それぞれのエッチング工程ごとに、位置Ｐ（７）において７個のＯＰ層対１３０を除去し、位置Ｐ（６）において６個のＯＰ層対１３０を除去し、以下同様に、７番目のエッチング工程において、位置Ｐ（１）において１個のＯＰ層対１３０が除去される。この例では、位置Ｐ（０）におけるレベルはエッチングされない。

図２Ａ及び図２Ｂは、図２の従来技術の構造体に適用されて、ランディングパッド１３５との電気的接続を容易にするコンタクト開口部を生成する処理工程の結果を示している。図２Ａに示すように、この処理工程は図２の構造体を、例えば、窒化ケイ素（ＳｉＮ）１６５で覆うことを含むことができる。ＳｉＮは、ランディングパッドの上部表面で停止層１６６として機能することができ、ランディングパッドの側面でスペーサー１６７として機能することができる。その後、（ＬＣ酸化膜１７０と呼ぶことができる）酸化物層でＳｉＮ層１６５の上を覆うことができる。化学機械平坦化（ＣＭＰ）工程によって、ＬＣ酸化膜１７０に別のＳｉＮ層を堆積させるための準備をすることができる。本明細書では、このＳｉＮ層をコンタクト開口部（ＣＯ）ＳｉＮ膜１７５と呼ぶ。更なる酸化物層、例えば、ＣＯ酸化膜１８０をＣＯ ＳｉＮ膜１７５上に堆積させることができ、その結果をＣＭＰによって平坦化することができる。

図２Ｂは、図２Ａの構造体にコンタクト開口部ＣＯ（０）、ＣＯ（ｌ）、．．．、ＣＯ（７）を形成した結果を示している。これらの開口部の形成は、コンタクト開口部の上部部分を形成する第１のエッチング工程を含むいくつかのエッチング工程をともなうフォトリソグラフィー法によって達成することができる。この第１のエッチング工程は、ＣＯ ＳｉＮ膜１７５を停止層として用いることができ、図２Ｂに示すように、実質的に垂直で直線的な側面を有するコンタクト開口部を形成することができる。続いて、第２のエッチング工程によって第１のエッチング工程により既に露出しているＣＯ ＳｉＮ膜１７５を除去することができ、第３のエッチング工程が、ＣＯ ＳｉＮ膜１７５の下部のＬＣ酸化膜１７０の材料を除去することができ、この第３のエッチング工程はＳｉＮ停止層１６６で終端する。第４のエッチング工程は、ＳｉＮ停止層１６６と基礎をなす各酸化物層１２０とをパンチスルーして、層ごとのランディングパッドのためのコンタクト開口部を生成することができる。

ランディングパッド（すなわち、コンタクトパッド）及びそのパッドのためのコンタクト開口部はＬＣモジュールＬＣ（０）、ＬＣ（１）、．．．、ＬＣ（７）として識別することができる。図２Ｂの構造体はこうしたＬＣモジュールを８個備えている。

図２Ｃにおいて、代表的なＬＣモジュールＬＣ（３）の詳細が図示され、ＬＣモジュール（例えば、ＬＣ（３））が導電層１２５で形成されているコンタクトパッドを備えていることを示している。導電層１２５は絶縁層１２０も備えるＯＰ対１３０の一部分である。通常、絶縁層１２０の上部境界１２２は、本明細書において、ＬＣモジュールの表面、レベル又は表面レベルと呼ぶことができる。ＳｉＮ材料は、ＳｉＮスペーサー材料１６７及びＳｉＮ停止層１６６として表現されて図示されている。コンタクト開口部ＣＯ（３）（すなわち、層ごとの開口部の一例）は、導電材料で満たされるとき、コンタクトパッド（すなわち、ランディングパッド）への電気的な接続を提供する。

図２Ｂに示される例では、第４のエッチング工程によって導電層１２５に到達してＬＣモジュールＬＣ（０）を形成することに成功している。この例では、同じ第４のエッチング工程によってＬＣモジュールＬＣ（１）、ＬＣ（２）、．．．、ＬＣ（６）を形成することに成功している。しかしながら、ＬＣ（７）の形成は、背丈の高い積層体１６０（図２）の、ＳｉＮ材料１６５によって覆われている側面のテーパー面１５１によって妨げられている。その結果として、第４のエッチング工程は、（図２Ｂに示されているように）ＬＣ（７）に対応する導電層１２５に到達することに失敗している。他の例では、第４のエッチング工程によってＬＣ（７）上への部分的なランディングだけが形成される場合もある。いずれの場合においても、続けてコンタクト開口部ＣＯ（０）〜ＣＯ（７）へ導電材料を充填したとき、７番のランディングパッドとの電気的な接続を生成することに失敗して、高抵抗接続となる可能性又は空隙が形成される可能性さえあり、結果として、ＣＯ（７）の底部において、いわゆるブラインドホール（blind hole）となる。本開示の目的は、今ここで説明した難点を排除する方法を説明することである。

図２に戻ると、図示されている階段状構造体は、図３〜図５に示すように、７つではなくたった３つのエッチング工程を用いて構築される。これらの図に示されている３工程プロセスは、図３に示すＯＰ層対１３０の未処理の積層体から開始する。図において、位置Ｐ（０）〜Ｐ（７）が識別され、各位置は、いずれのエッチング工程も実行されていないときのレベルＬ（０）に関連付けられている。開口部２０５及びエッチング深度ＥＤ（１）によって特徴付けられるマスク２００を用いて、第１のマスク／フォト／エッチング手順が図３の構造体に対して実行され、ここで、表記ＥＤ（ｉ）は、ｉ個のＯＰレベルがそのエッチング手順で除去されることを示す。第１の手順（エッチング深度ＥＤ（１）を有している）によって、積層体の交互の位置（例えば、位置Ｐ（１）、Ｐ（３）、Ｐ（５）、Ｐ（７））からＯＰ層対１３０のうちの１対（すなわち、最上部）を除去する。この第１の手順の結果が図４に示されている。図示されているように、位置Ｐ（１）、Ｐ（３）、Ｐ（５）及びＰ（７）は１個のＯＰ層が除去されており（Ｌ（１）によって表記されている）、残りの位置はＯＰ層が除去されていない（Ｌ（０）によって表記されている）。

第２のマスク／フォト／エッチング手順は、２つのエッチング位置をカバーする開口部２１５とエッチング深度ＥＤ（２）とを有する第２のマスク２１０を用いる。この手順によって、位置Ｐ（２）〜Ｐ（３）及びＰ（６）〜Ｐ（７）におけるＯＰ層対の２つのレベルから材料を除去する。この第２のエッチングの結果が図５に示されている。位置Ｐ（１）及びＰ（５）はレベルＬ（１）までエッチングされ、位置Ｐ（２）及びＰ（６）はレベルＬ（２）までエッチングされ、Ｐ（３）及びＰ（７）はレベルＬ（３）までエッチングされている。位置Ｐ（０）及びＰ（４）はエッチングされていない。

開口部２２５及びエッチング深度ＥＤ（４）を有する第３のマスク２２０を用いて、最後のマスク／フォト／エッチング工程によって、連続した４つの位置（Ｐ（４）〜Ｐ（７））から材料を除去する。

今ここで説明した３つのエッチング工程の結果は、図２に示す構造体と実質的に同一の構造体になる。

今ここで説明した、８個のＯＰ層対に適用された３工程プロトコルは１６個のＯＰ層対に対する４工程手順に簡単な方法で一般化される。同様に、例えば、３２個、６４個、及び１２８個のＯＰ層対を有する構造対しては、それぞれ、５工程、６工程及び７工程を要する場合がある。包括的に、Ｎレベルに対して要するエッチング工程の数は、Ｎが２の累乗であるときｌｏｇ２（Ｎ）である。

このプロトコルはＬＣモジュールを形成するのに要するエッチング工程数を削減することができるが、これを用いても隣接するランディングパッド位置間の大きな最大レベル差は削減されない。すなわち、この手順は上記で概説した最大レベル差問題を解決しない。

本開示は、結果として隣接する導電性表面又はレベルの間の最大の差が２個のＯＰ層対分であるＬＣモジュールを備えた変更された構造体となる、新規のレイアウト構成及びエッチング手順を利用するデザインを説明する。この構成は、ＥＣＤ１５５（図２）における減少を実質的に排除することができる。その結果として、図２ＢのＣＯ（７）/ＬＣ（７）を参照して上記で説明したような、エッチング工程の早期（premature）停止を排除することができる。変更された構造体は、図１及び図２に示す構造体と実質的に同一の機能性を維持しながら、従来技術の構造体に優る１つ又は複数の利点を提供する。

本発明に係るエッチング手順の１つの例の実施態様は、８個のランディングパッドの事例について図１０にフローチャート形式で要約されている。この実施態様は、工程４００において、上記のように構築された、基板と、基層と、複数のＯＰ層対とを備える半導体積層体を準備することから開始する。工程４０５において、ランディングパッドＰ（０）〜Ｐ（７）の位置が識別される。

こうした積層体の例が図６に示されており、ラベル付けされているエッチング位置Ｐ（０）〜Ｐ（７）が形成されるランディングパッドに対応している。エッチングの開始前の各位置Ｐ（０）〜Ｐ（７）において、ゼロのレベル（Ｌ（０））が示されている。

工程４１０において、マスク／フォト／エッチング手順が実行されて、Ｐ（４）〜Ｐ（７）の位置における１個のＯＰ層が除去される。図６に示すように、マスク／フォト／エッチング工程は、開口部３０５と表示されたエッチング深度ＥＤ（１）とを有する構成３００に従って、材料の１個のＯＰ層を除去するように構成される。この図は、開口部３０５の直下の領域において材料が除去されることを示している。この除去を行った後、構造体は図７に示すようになり、位置Ｐ（０）〜Ｐ（３）がレベルＬ（０）までエッチングされ（すなわち、エッチングされず）、位置Ｐ（４）〜Ｐ（７）がレベルＬ（１）までエッチングされた（すなわち、１個のＯＰ層対が除去された）ことが示される。

工程４１５において、構成３１０（図７）に従って、２個のＯＰ層を除去する第２のマスク／フォト／エッチング作業が実行される。構成３１０は、エッチング深度ＥＤ（２）を有する開口部３１５に従って材料が除去されることを示す。すなわち、位置Ｐ（１）、Ｐ（３）、Ｐ（４）及びＰ(６)から２個のＯＰ層対が除去される。この除去の結果が図８に示されており、位置Ｐ（２）及びＰ（０）はエッチングされず（レベルがＬ（０）)、位置Ｐ（５）及びＰ（７）はレベルＬ（１）までエッチングされ、位置Ｐ（１）及びＰ（３）はレベルＬ（２）までエッチングされ、位置Ｐ（４）及びＰ（６）はレベルＬ（３）までエッチングされている。

工程４２０において、エッチング深度ＥＤ（４）を有する開口部３２５を備える構成３２０（図８）に従って、４個のＯＰ層対を除去する最後のマスク／フォト／エッチング手順が実行される。すなわち、材料が位置Ｐ（２）〜Ｐ（５）から除去される。この除去によって、図９に示す結果を生成し、位置Ｐ（０）〜Ｐ（７）は、それぞれのレベルＬ（０）、Ｌ（２）、Ｌ（４）、Ｌ（６）、Ｌ（７）、Ｌ（５）、Ｌ（３）及びＬ（１）にエッチングされる。隣接する任意の２つの位置間の高さの差は、１個のＯＰ層厚又は２個のＯＰ層厚である。

図９の例は、連続する数字が付けられているレベル（すなわち、位置Ｐ（３）及びＰ（４）における、それぞれＬ（６）及びＬ（７））の間のレベル差が１個のＯＰ層対の厚さに対応する１に等しいことも実証している。さらに、Ｌ（０）は、最も背丈の高い（すなわち、最高の）レベル又は表面であるとともに最も大きい数字が付されているレベル又は表面であることを表しており、Ｌ（７）は、最も背丈の低い（すなわち、最低の）レベル又は表面であることを表している。図９において、奇数の数字が付けられているレベル又は表面は隣り合わせにグルーピングされ、偶数の数字が付けられているレベル又は表面も同様である。最も大きい奇数の数字が付けられているレベル又は表面（すなわち、Ｌ（７））と最も大きい偶数の数字が付けられているレベル又は表面（すなわち、Ｌ（６））とは隣り合わせに配置される。また、最も低い奇数番号が付けられたレベル又は表面（すなわち、Ｌ（１））と前記ゼロ番号が付けられたレベル又は表面（すなわち、Ｌ（０））とは互いから最も遠く離れて配置される。

今ここで与えた例は８対のＬＣモジュールを有する構造体に適用しているが、本明細書で開示する方法は任意の数の対のＯＰ層対を有する構造体に利用することができる。

任意の数の層対を有する積層体を処理するのに用いることができる方法の１つの実施態様の概要が図１１のフローチャートに提示されている。図示される実施態様によれば、工程５００において、基板と、基層と、交互の導電性／絶縁層（例えば、ＯＰ層対）とを備える半導体積層体を準備する。工程５０５において、ランディングパッド（表面又はレベル）の数Ｎが求められ、ランディングパッド（表面又はレベル）の位置が規定され、エッチング工程の数Ｍが以下のように計算される。
Ｍ＝［ｌｏｇ２Ｎ］
ここで、表記［．．．］は「より大きいか等しい最小の整数」を表す。工程５１０において、ランディングパッド位置をＰ（０）、Ｐ（１）、．．．、Ｐ（Ｎ−１）として表記してこれらの数値を表の第１行に配列することは都合が良い。

工程５１５において、Ｎが奇数か又は偶数かの判定が行われる。Ｎが偶数であるとき、工程５２０において、配列内にエッチング深度の整数のリスト３，．．．，Ｎ−１，Ｎ−２，．．．，４，２，０が形成される。ここで、Ｎ−１は奇数でありＮ−２は偶数であることに留意されたい。エッチング深度の整数は、各ランディングパッド位置 Ｐ（０）、Ｐ（１）、．．．、 Ｐ（Ｎ−１）において実行されるエッチングのレベルＥＤ（’）（ＯＰ層対の数で計数される）を表す。表形式のレベル数を、工程５１０において構築された表の第２の行として挿入することによって、表形式のレベル数を配列することが便利である。表は、構築されると、ランディングパッド位置を第１の行に列挙し、第２の行は各位置において実行されるエッチング深度を表記する。

Ｎが奇数のとき、工程５２２において、整数のリストが、同様（ではあるが異なる）配列で１，３，．．．，Ｎ−２，Ｎ−１，．．．，４，２，０で形成される。ここで、Ｎ−２は奇数でありＮ−１は偶数であることに留意されたい。上記と同様に、エッチング深度の整数は、ランディングパッドの数が奇数のときのランディングパッド位置のレベルを表す。

Ｎ＝１０（偶数）及びＮ＝１１（奇数）の場合の例が、それぞれ表１及び表２に示されており、表中の第１の行は、工程５１０に従って各エッチング位置（すなわち、ランディングパッド位置）を識別し、表中の第２の行は、示された位置に対するレベルを規定する（工程５２０及び５２２を参照）。

工程５２５において、エッチング深度の整数は、工程５２０又は工程５２２において提起された表中にエッチング深度行ＥＤ（’）として挿入される、Ｍ桁の２進数として表現される。

Ｍ桁の２進整数ｑは、０〜Ｍ−１の値をとることができ、例えば、Ｍ＝５の場合、各「ｂ」桁がゼロか１である２進数形式でｂ４ｂ３ｂ２ｂ１ｂ０として表現することができる。こうした表現は以下のようなことを意味すると解される（正：is interpreted）。
ｑ＝ｂ０×２⁰＋ｂ１×２¹＋ｂ２×２²＋．．．＋ｂ４×２⁴

すなわち、ｑの２進数表現において、２進数の各桁が２の累乗（１、２、４、８、．．．）に関連付けられる。Ｍ＝５のとき、ｂ４が２進数の最上位桁であり、ｂ０が最下位桁である。例えば、ｑ＝２１のとき、その２進数表現は１００１１（すなわち、１６＋２＋１）である。

表１に表されている例では、Ｎ＝１０及びＭ＝４である。各エッチング深度の整数に対する２進数表現が、表の最下段の４行を形成する各エッチング深度（ＥＤ）行を有する列の中に表現されている。最上位桁は第３行に配置され、最下位桁は表の最後の列に配置されている。エッチング深度行は、表の第１列内に、各エッチング深度の整数の表記の桁と関連付けられた２の累乗に従って、ＥＤ（８）、ＥＤ（４）、ＥＤ（２）、ＥＤ（１）とラベル付けされている。

同様に、表２の例では、Ｎ＝１１であり、ここでもまた、Ｍ＝４である。エッチング深度の整数の２進数表現が表に加えられ、表１の構築に用いられた方法と同様の方法で、４つのエッチング深度行が形成される。

次に、続いて工程５３０において、２進数の桁の行に従ってエッチングすることによって、マスク／フォト／エッチング手順が実行される。Ｍ回のエッチング工程が実行され（表１及び表２では、Ｍ＝４）、各エッチング工程は表中のエッチング深度行に対応する。各工程においてエッチングされる位置はエッチング深度行内の「１」によって示される。ＯＰ厚の単位で計数されるエッチング深度行のラベル（すなわち、２の累乗）に従って、或る深度のエッチングが各工程において実行される。

工程５３０の詳細が、１つの例に従って図１１Ａにフローチャートとして示されている。工程５３２において、表中のエッチング深度行のうちの１つが選択され、工程５３４において、エッチング深度行内の「１」を有する位置において、エッチング深度行のラベル（すなわち、２の累乗）によって示される深さまでエッチングが実行される。工程５３６におけるチェックごとに、全てのエッチング深度行が選択済であるわけではない場合、工程５３８において、異なるエッチング深度行（すなわち、まだ選択されていないエッチング深度行）が選択される。工程５３４において、全てのエッチング深度行に対応するエッチングが実行されるまで、このプロセスが繰り返される。

偶数値のＮ（例えば、Ｎ＝１０）が用いられる１つの例が、エッチングのシーケンスを規定する表１及び図１２〜図１６を用いて本方法の実施態様を示している。この例において、１０個のＯＰ層を備える半導体積層体が図１２に示されている。エッチング位置Ｐ（０）〜Ｐ（９）が識別される。最初に、エッチング深度が、いかなるエッチングもまだ実行されていないことに対応して、Ｌ（０）であると記されている。

図１１Ａのフローチャートに従って、工程５３２において、表１内のＥＤ（１）とラベル付けされたエッチング深度行が選択され、エッチング深度行ＥＤ（１）において出現するそれぞれの「１」に合わせて、マスク６００（図１２）が準備される。図１２において、エッチングされるランディングパッド位置が破線の四角６０５によって示されている。エッチングは工程５３４において完了する。

図１３に示すように、第１のエッチングによって、１つの材料の層が位置Ｐ（５）〜Ｐ（９）から除去される。

工程５３６において、全てのエッチング深度行が選択済であるわけではないと認められる場合、プロセスは工程５３８において、例えば、ＥＤ（２）とラベル付けされているエッチング深度行を選択することによって継続する。このエッチング深度行は位置Ｐ（１）、Ｐ（３）、Ｐ（６）及びＰ（８）において１を有すると表記されている。したがって、工程５３４において、マスク構成６１０（図１３）が構築され、破線の四角６１５に基づいて深度２のエッチングが実行されて、これによって、２個のＯＰ層対が位置Ｐ（１）、Ｐ（３）、Ｐ（６）及びＰ（８）から除去される。第２のエッチングの結果が図１４に示されており、位置Ｐ（０）、Ｐ（２）及びＰ（４）がエッチングされていない（すなわち、レベルＬ（０））であることと、位置Ｐ（５）、Ｐ（７）及びＰ（９）がレベルＬ（１）にエッチングされていることと、位置Ｐ（１）及びＰ（３）がレベルＬ（２）にエッチングされていることと、位置Ｐ（６）及びＰ（８）がレベルＬ（３）にエッチングされていることとを示している。

同様の方法を続けて、表１内のＥＤ（４）とラベル付けされたエッチング深度行を用いて、図１４内の破線の四角６２５によって示されているマスク構成６２０に従って第３のエッチング（すなわち、４レベルエッチング）が実行される。第３のエッチング工程の結果が図１５に示されている。

最後に、表１内のＥＤ（８）（すなわち、エッチング深度が８）とラベル付けされたエッチング深度行内の１を用いて、破線の四角６３５を含むマスク構成６３０に従って第４のエッチング工程が実行される。最終エッチングの結果が図１６に示されている。

上記のように、いずれのレベルの高さも、隣接するレベルの高さと比べて２対のＯＰ厚を超えて異なることはない。

図１７〜図２１は、表２を参照して本明細書において説明する、１１個のＯＰ層対を備える半導体積層体に対して実行された一連のエッチングの結果を示している。この実施態様は、奇数値のＮ（Ｎ＝１１）を用い、図１１Ａ及び図１２〜図１６を参照して上記で示した実施態様と同様の工程に従う。

たった今与えた例は、特定の順序でエッチングを実行する（すなわち、深度１、２、４、８のエッチングを順番に実行する）が、エッチングの順序は重要ではなく、変更することができる。また、本明細書において提供する例は、連続する番号が付けられたレベル（例えば、表１及び表２内のレベル行）間のレベル差は１個のＯＰ層対の厚さであることを実証している。さらに、全ての場合において、Ｌ（０）は、最も背丈の高い（すなわち、最高の）レベル又は表面であるとともに最も高い数字が付けられているレベル又は表面であることを表しており、Ｌ（Ｎ−１）は、最も背丈の低い（すなわち、最低の）レベル又は表面であることを表している。奇数の数字が付されているレベルは隣り合わせにグルーピングされ、偶数の数字が付されているレベルも同様である。最も大きい奇数の数字が付されているレベルと最も大きい偶数の数字が付されているレベルとは、同様に隣り合わせに配置される。加えて、最も低い奇数番号が付けられたレベル（すなわち、Ｌ（１））と前記ゼロ番号が付けられたレベル（すなわち、Ｌ（０））とは互いから最も遠く離れて配置される。

方法の実施態様の例、及びその実施態様によって生成される結果としての３次元半導体メモリ構造体が、上記で確認された最大隣接レベル差が大きい問題は現存の製造プロセスにおいて僅かな変更を加えるだけで解決することができることを実証している。

本方法の実施態様は、３次元メモリ構造体のランディングパッドと、上位層における対応する接続点（図示せず）とを効果的に再配列する。この再配列によって、その機能性に対して不利益な効果を有することなく、又は実質的に不利益な効果を有することなく、ＬＣモジュールの信頼性が改善される。すなわち、Ｎ個のＬＣモジュール位置を有する構造体に対して、ＥＣＤの減少は
（Ｎ−１）×（テーパー角）×（ＯＰ厚）
から
２×（テーパー角）×（ＯＰ厚）
へ（Ｎ−１）／２の割合で削減される。

達成される相対的な改善は、隣接するランディングパッドレベル間の高さの最大差が常に２×（ＯＰ厚）であるので、使用される層の数とともに増加する。したがって、図２において確認されるＥＣＤの減少は、コンタクトパターンのオーバーレイマージンにおける減少及び好ましくないエッチングスルーの問題と同様に、これにより、事実上排除される。

本明細書における開示は、或る特定の例示された実施形態を参照しているが、これらの実施形態は限定ではなく例示の目的で提供されていることを理解されたい。この開示に伴う意図は、当業者の知見に照らして、こうした実施形態が、相互に独立したものではない限り、実施形態の全ての変更形態、変形形態、組合せ形態、入替え形態、省略形態、置換形態、代替形態及び均等物を包含し、添付の特許請求の範囲によってのみ限定される本発明の趣旨及び範囲内に含まれ得るものとして解釈されることである。

Claims (15)

1. コンタクトパッドと、前記コンタクトパッドとの接続を可能にする層ごとの開口部とを備える複数のＬＣモジュール
   を備える３次元半導体メモリ構造体であって、
   前記ＬＣモジュールは複数のレベル上に配置され、各レベルは１対以上の導電材料及び絶縁材料の交互の層の対（ＯＰ層対）から形成され、隣接するレベルの表面間の高さの差が２個のＯＰ層対の厚さを超えない、３次元半導体メモリ構造体。
2. 各ＬＣモジュールは、奇数番号が付けられているもの又は偶数番号が付けられているものとして指定され、ゼロによって識別される前記ＬＣモジュールは偶数番号が付けられているものとして指定される、請求項１に記載の装置。
3. 連続する番号が付けられたＬＣモジュールの表面間の高さの差が１個のＯＰ層対の厚さである、請求項２に記載の装置。
4. ゼロ番号が付けられた前記ＬＣモジュールの表面は最も高い表面であり、最も大きな番号が付けられた前記ＬＣモジュールの表面は、最も低い表面である、請求項２に記載の装置。
5. 最も大きな奇数番号を有する前記ＬＣモジュールの表面が最も大きな偶数番号を有する前記ＬＣモジュールの表面と隣接するように、奇数番号が付けられた前記ＬＣモジュールが隣り合わせにグルーピングされるとともに偶数番号が付けられた前記ＬＣモジュールが隣り合わせにグルーピングされる、請求項４に記載の装置。
6. 最も小さい奇数番号を有する前記ＬＣモジュールと前記ゼロ番号が付けられた前記ＬＣモジュールとは互いから最も遠く離れて配置される、請求項４に記載の装置。
7. 前記構造体は８個以下のＬＣモジュールを備えるか、又は８を越える個数のＬＣモジュールを備える、請求項１に記載の装置。
8. ３次元半導体メモリのための複数のＬＣモジュールを形成する方法であって、
   基板の上に形成され、基層と、交互の導電層／絶縁層（ＯＰ層対）とを含む半導体積層体を準備することと、
   複数のエッチング位置を規定することと、
   前記半導体積層体に対して一連のエッチングを実行することにより、ＯＰ層対表面を前記エッチング位置において露出させて、いずれの隣接する表面の高さの差も２個のＯＰ層対の厚さを超えないようにすることと、
   を含む方法。
9. 前記導電層表面を、奇数の整数及び偶数の整数に従って番号付けすることと、
   奇数の番号が付けられた導電層表面を一緒にグルーピングすることと、
   偶数の番号が付けられた導電層表面を一緒にグルーピングすることと、
   を更に含み、
   前記実行することは、２を底とする、前記複数のエッチング位置の数の大きさの対数を超えない回数のエッチングを実行することを含む、請求項８に記載の方法。
10. 前記規定することはランディングパッドの位置を特定することを含む、請求項８に記載の方法。
11. 前記規定することはエッチング位置のうちの偶数番号を特定することを含み、該エッチング位置は２の正の整数乗である、請求項８に記載の方法。
12. 前記規定することはエッチング位置のうちの奇数番号を特定することを含む、請求項８に記載の方法。
13. ３次元半導体メモリアレイの複数のＬＣモジュールを形成するように構成される絶縁材料と導電材料との交互の層対を備える装置であって、
    前記交互の層は別々の表面を形成し、
    いずれの隣接する２つの表面も、導電層／絶縁層の２対の厚さを超える量の高さの差がない、装置。
14. 対の数が２の正の整数乗である、請求項１３に記載の装置。
15. 前記導電材料はポリシリコンを含み、前記絶縁材料はＳｉＯ₂、ＳｉＯＣ、ＳｉＯＦ、及びそれらの組合せから選択される、請求項１３に記載の装置。