JP2016063490A - 再構成可能な半導体集積回路および電子機器 - Google Patents

Abstract

【課題】より面積効率の良い再構成可能な半導体集積回路および電子機器を提供する。
【解決手段】実施形態の再構成可能な半導体集積回路は、第１のブロックと第２のブロックとを含む。第１のブロックは、並列に接続された第１の複数のメモリと、並列に接続された第２の複数のメモリと、第１の複数のメモリからのうち選択されたメモリから読み出したデータに応じて論理が決定される第１のロジック回路と、第２の複数のメモリのうち選択されたメモリから読み出したデータに応じて第１のロジック回路に対してデータが入出力される経路を切り替える第１のスイッチ回路とを備える。第２のブロックは、第３のメモリから読み出したデータに応じて論理が決定される第２のロジック回路と、第４のメモリから読み出したデータに応じて第２のロジック回路に対してデータが入出力される経路を切り替える第２のスイッチ回路とを備える。
【選択図】図１４

Description

本発明は、再構成可能な半導体集積回路および電子機器に関する。

ＦＰＧＡ(Field-Programmable Gate Array)は、任意の論理機能を、再構成可能に実現することができる集積回路（ＩＣ：Integrated Circuit）である。一般的には、ＦＰＧＡは、基本的な論理情報を出力するロジックブロック（ＬＢ）と、各ＬＢを任意に接続するスイッチブロック（ＳＢ）とを含む基本タイルが配置されて構成される。また、ＬＢおよびＳＢの各ブロックを構成する回路は、コンフィギュレーションメモリが含まれており、このコンフィギュレーションメモリの内容を書き換えることで、ＦＰＧＡ全体で所望の論理を実現することができる。

ここで、このコンフィギュレーションメモリの書き換えをＦＰＧＡの動作周波数よりも高速に行うダイナミックリコンフィグができれば、本来複数のＦＰＧＡを用いて計算される大きな論理を、１つのＦＰＧＡにより計算することが可能となる。実際には、メモリ素子に対する書き込み速度やメモリ素子の消費電力の制約から、上述のようなコンフィギュレーションメモリの高速な書き換えは困難である。

既存のダイナミックリコンフィギャラブルＦＰＧＡは、予め書き込みがなされた複数のコンフィギュレーションメモリ（マルチコンテキストメモリ）を実装し、このマルチコンテキストメモリの読み出しＦＰＧＡの動作周波数よりも高速に切り替えることで、ダイナミックリコンフィグと同等の機能を実現している。以下、コンフィギュレーションメモリの数をコンテキスト数、切り替えるコンフィギュレーションメモリの番号をコンテキストと呼ぶ。また、予め書き込みがなされた複数のコンフィギュレーションメモリを実装したダイナミックリコンフィギャラブルＦＰＧＡを、マルチコンテキスト型ダイナミックリコンフィギャラブルＦＰＧＡ（ＭＣ−ＤＰＧＡ）と呼ぶ。

米国特許第７１９３４３７号明細書 米国特許第７３１７３３１号明細書

ＭＣ−ＤＰＧＡは、機能の実装に関して、通常のＦＰＧＡとは異なる制約が生じる。順序回路を実装する場合、各回路の計算の順序が適切になるように、ＦＰＧＡにおける各ブロックを実装する必要がある。しかしながら、各ブロックを計算順序が適切になるように実装した場合に、各ブロックの使用頻度にばらつきが生じ、ＭＣ−ＤＰＧＡの効果が十分に得られないおそれがある。また、リング発振器などのように各回路間でフィードバックが発生し非同期回路になっている回路は、ダイナミックリコンフィグに適用できない。

このような回路が複数存在する論理回路では、ＭＣ−ＤＰＧＡのメリットを得ることが難しい。一方、マルチコンテキストメモリのみで構成された基本タイルは、追加メモリや制御回路の増加によって通常のメモリのみで構成された基本タイルに対して面積が大きくなっている。そのため、ダイナミックリコンフィグのメリットが得られなければ、逆に面積が大きくなってしまう可能性もある。

本発明が解決しようとする課題は、より面積効率の良い再構成可能な半導体集積回路および電子機器を提供することにある。

実施形態の再構成可能な半導体集積回路は、第１のブロックと第２のブロックとを含む。第１のブロックは、並列に接続された第１の複数のメモリと、並列に接続された第２の複数のメモリと、第１の複数のメモリのうち選択されたメモリから読み出したデータに応じて論理が決定される第１のロジック回路と、第２の複数のメモリのうち選択されたメモリから読み出したデータに応じて第１のロジック回路に対してデータが入出力される経路を切り替える第１のスイッチ回路とを備える。第２のブロックは、第３のメモリから読み出したデータに応じて論理が決定される第２のロジック回路と、第４のメモリから読み出したデータに応じて第２のロジック回路に対してデータが入出力される経路を切り替える第２のスイッチ回路とを備える。

図１は、ＦＰＧＡの構成例を概略的に示す図である。 図２は、各基本タイルの一例の構成を示すブロック図である。 図３は、スイッチブロックの一例の構成を示す回路図である。 図４は、ロジックブロックの一例の構成を示す回路図である。 図５は、マルチコンフィギュレーションメモリの一例の構成を示す回路図である。 図６は、マルチコンフィギュレーションメモリを用いた基本タイルの例を示すブロック図である。 図７は、基本タイルが選択信号を生成するコントロール回路を含む例を示すブロック図である。 図８は、コントロール回路の一例の構成を示す回路図である。 図９は、マルチコンフィギュレーションメモリの一例の構成を示す図である。 図１０は、マルチコンテキスト型ダイナミックリコンフィグのＦＰＧＡに機能を実装する際の制約について説明するための図である。 図１１は、マルチコンテキスト型ダイナミックリコンフィグのＦＰＧＡに関する動作シミュレートの一例の結果を示す図である。 図１２は、回路間にフィードバック経路を有する場合の例を示す図である。 図１３は、第１の実施形態に係るＦＰＧＡの一例の構成を示すブロック図である。 図１４は、第１の実施形態に係る基本タイルの一例の構成をより詳細に示すブロック図である。 図１５は、第１の実施形態に係る、使用ブロック数の多いコンテキストをシングルコンテキストブロックによる基本ブロックに割り当てることを説明するための図である。 図１６は、第１の実施形態に係るＦＰＧＡにおけるマルチコンテキストブロックとシングルコンテキストブロックとの接続について説明するための図である。 図１７は、シミュレートに用いたベンチマーク回路に対して第１の実施形態による構成を適用した結果の例を示す図である。 図１８は、既存技術による配置と第１の実施形態に係る配置の例を示す図である。 図１９は、第１の実施形態に係る、第１および第２の領域を市松模様状に配置したＦＰＧＡの例を示す図である。 図２０は、第１の実施形態に係る、第１および第２の領域を帯状に交互に配置したＦＰＧＡの例を示す図である。 図２１は、第２の実施形態に係るＦＰＧＡの一例の構成を示す図である。 図２２は、第２の実施形態に係るＦＰＧＡのメモリ配列をより詳細に示す図である。 図２３は、第３の実施形態に係る電子機器の一例の構成を示すブロック図である。

以下、実施形態に係る、再構成可能な半導体集積回路および電子機器について説明する。図１は、再構成可能な半導体集積回路としてのＦＰＧＡ(Field-Programmable Gate Array)の構成例を概略的に示す。図１において、ＦＰＧＡ１は、１以上の基本タイル１０、１０、…と、各基本タイル１０、１０、…とＦＰＧＡ１外部とを接続するためのＩ／Ｏ(Input/Output)１１、１１、…とを含む。

図２は、各基本タイル１０の一例の構成を示す。各基本タイル１０、１０、…は、スイッチブロック２０（以下、ＳＢ２０と記述する）と、ロジックブロック２１（以下、ＬＢ２１と記述する）とを含む。ＬＢ２１は、メモリＭ３０₂₁、３０₂₂、…、３０_2nに記憶される値に応じて決定される、基本的な論理回路を実現する。ＳＢ２０は、メモリＭ３０₁₁、３０₁₂、…、３０_1nに記憶される値に応じて、各ＬＢ２１、２１、…に対する入出力の経路を接続する。すなわち、ＳＢ２０は、それぞれ隣接するタイル１０に対する配線束４０および４１、４２および４３、４４および４５、ならびに、４６および４７間の接続と、ＳＢ２０およびＬＢ２１間の配線束４８および４９との間の接続を、メモリＭ３０₁₁、３０₁₂、…、３０_1nの値に応じて切り替える。

ここで、ＳＢ２０の動作を決定する値が記憶されるメモリＭ３０₁₁、３０₁₂、…、３０_1n、および、ＬＢ２１の論理回路を決定する値が記憶されるメモリＭ３０₂₁、３０₂₂、…、３０_2nは、それぞれコンフィギュレーションメモリと呼ばれる。以下では、特に記載のない限り、コンフィギュレーションメモリを単にメモリとして記述する。

図３は、ＳＢ２０の一例の構成を示す。ＳＢ２０は、入力された信号を通過させるか否かを決定する。図３の例では、ＳＢ２０は、スイッチ素子２００と、マルチプレクサ２０１ａ〜２０１ｃを用い、メモリＭ３０₁₁、３０₁₂、…、３０_1nからそれぞれのメモリ入力線を介して入力された各値２０２に応じて、配線束２０３から入力された各信号を通過させるか否か、通過させる場合、配線束２０４の何れに出力するかを決定する。なお、図３では、ＳＢ２０がスイッチ素子２００とマルチプレクサ２０１ａ〜２０１ｃとを混在して用いているが、これはこの例に限定されない。すなわち、ＳＢ２０は、信号の通過、接続の決定をスイッチ素子のみを用いて行ってもよいし、マルチプレクサのみを用いて行ってもよいし、さらに別の切り替え手段を用いてもよい。

図４は、ＬＢ２１の一例の構成を示す。図４の例では、ＬＢ２１は、マルチプレクサ２１０および２１２と、フリップフロップ（ＦＦ）回路２１１とを有している。ＬＢ２１は、配線束２１５から入力された信号に従い、メモリＭ３０₂₁、３０₂₂、…、３０_2nから入力された各値２１３のうち１つを選択して出力するという方法により、入力に応じて任意の出力を行う。なお、ＬＢ２１の構成は、この例に限定されない。

ここで、各メモリＭ３０₁₁、３０₁₂、…、３０_1n、および、メモリＭ３０₂₁、３０₂₂、…、３０_2nを、ＦＰＧＡ１の動作周波数より速く書き換えるダイナミックリコンフィグに対応可能な構成とすることで、通常は複数のＦＰＧＡ１を使用して計算するような大きな論理を、１つのＦＰＧＡ１により計算することができるようになる。このダイナミックリコンフィグは、例え書き換えが高速なＳＲＡＭ(Static Random Access Memory)を用いても、書き込み速度や電力を考えると困難である。

このため、図５に例示されるように、それぞれ上述のメモリＭ３０₁₁、３０₁₂、…、３０_1nやメモリＭ３０₂₁、３０₂₂、…、３０_2nに対応する、並列に接続された複数のメモリＭ５１₁、５１₂、…を含むマルチコンテキストメモリ５０（以下、ＭＣＭ５０）を構成し、ＭＣＭ５０に含まれる複数のメモリＭ５１₁、５１₂、…を選択信号Ｑ_nによりＦＰＧＡ１の動作周波数より高速に切り替える手法が知られている。

図６は、ＭＣＭ５０を用いた基本タイル１０’の例を示す。なお、図６および以下の同様の図において、上述した図２と共通する部分には同一の符号を付して、詳細な説明を省略する。図６において、ＳＢ２０に対して、上述のメモリＭ３０₁₁、３０₁₂、…、３０_1nの代わりにＭＣＭ５０₁₁、５０₁₂、…、５０_1nが接続されている。また、ＬＢ２１に対して、上述のメモリＭ３０₂₁、３０₂₂、…、３０_2nの代わりにＭＣＭ５０₂₁、５０₂₂、…、５０_2nが接続されている。ＭＣＭ５０₁₁、５０₁₂、…、５０_1n、および、ＭＣＭ５０₂₁、５０₂₂、…、５０_2nに対して選択信号Ｑ_nが供給される。ＭＣＭ５０₁₁、５０₁₂、…、５０_1n、および、ＭＣＭ５０₂₁、５０₂₂、…、５０_2nは、それぞれ選択信号Ｑ_nに従い内部のメモリＭ５１₁、５１₂、…のうち１つが選択される。ＳＢ２０およびＬＢ２１は、それぞれＭＣＭ５０₁₁、５０₁₂、…、５０_1n、および、ＭＣＭ５０₂₁、５０₂₂、…、５０_2nにおいて選択されたメモリＭ５１から読み出した値に従い、上述したような経路の切り替え、出力などを行う。

このように、ＭＣＭ５０を用いることで、ダイナミックリコンフィグと同じ機能を実現する、マルチコンテキスト型ダイナミックリコンフィギャラブル集積回路が実現可能である。

以下では、ＭＣＭ５０に含まれるメモリＭ５１₁、５１₂、…の数をコンテキスト数と呼ぶ。また、ＭＣＭ５０内の各メモリＭ５１₁、５１₁、…に順次番号を割り当てた時、切り替えるメモリＭ５１₁、５１₂、…の番号をコンテキストと呼ぶ。

さらに、図２に示した、ＳＢ２０およびＬＢ２１に、それぞれ１つのメモリからなるメモリＭ３０₁₁、３０₁₂、…、３０_1nおよびメモリＭ３０₂₁、３０₂₂、…、３０_2nが接続される基本タイル１０をシングルコンテキストブロックと呼び、シングルコンテキストブロックにより構成されるＦＰＧＡをシングルコンテキスト型ＦＰＧＡと呼ぶ。また、図６に示した。ＳＢ２０およびＬＢ２１にそれぞれ複数のメモリを含むＭＣＭ５０₁₁、５０₁₂、…、５０_1n、および、ＭＣＭ５０₂₁、５０₂₂、…、５０_2nが接続される基本タイル１０’をマルチコンテキストブロックと呼び、マルチコンテキストブロックにより構成されるＦＰＧＡをマルチコンテキスト型ダイナミックリコンフィギャラブルＦＰＧＡ（ＭＣ−ＤＰＧＡ）と呼ぶ。

図７は、基本タイル１０’が選択信号Ｑ_nを生成するコントロール回路６０を含む例である。コントロール回路６０は、入力されたクロックＣＬＫに基づき、選択信号Ｑ_nを生成する。このクロックＣＬＫがＦＰＧＡ１の動作に使用するユーザクロックであれば、コントロール回路６０は、周波数逓倍回路を持つ。選択信号Ｑ_nは、ＭＣＭ５０₁₁、５０₁₂、…、５０_1n、および、ＭＣＭ５０₂₁、５０₂₂、…、５０_2n内のコンフィグレーションメモリ（メモリＭ５１₁、５１₂、…）を選択するために用いられる。選択信号Ｑ_nは、ＭＣＭ５０₁₁、５０₁₂、…、５０_1nを含むＭＣＭブロック５００₁と、ＭＣＭ５０₂₁、５０₂₂、…、５０_2nを含むＭＣＭブロック５００₂とに入力され、ＭＣＭ５０₁₁、５０₁₂、…、５０_1n、および、ＭＣＭ５０₂₁、５０₂₂、…、５０_2nにそれぞれ供給される。

図８は、コントロール回路６０の一例の構成を示す。図８の例では、コントロール回路６０は、周波数逓倍回路６１と、複数のフリップフロップ回路６２₁、６２₂、…からなるシフトレジスタとを備える。この例では、コントロール回路６０が４個のフリップフロップ回路６２₁〜６２₄を備えているものとして示している。周波数逓倍回路６１は、供給されたクロックＣＬＫから、クロックＣＬＫよりも高速のクロックＱ_CLKを生成する。クロックＱ_CLKは、シフトレジスタを構成する各フリップフロップ回路６２₁〜６２₄に供給される。各フリップフロップ回路６２₁〜６２₄のうちフリップフロップ回路６２_２〜６２₄、…は、リセット信号Ｒｓｔによりリセットされ、フリップフロップ回路６２_１のみリセット信号Ｒｓｔにより値「１」にセットされる。このセットされた値「１」が信号Ｑ_CLKに従い、選択信号Ｑ₁〜Ｑ₄として巡回的に出力される。

図９は、ＳＢ２０に接続されるＭＣＭブロック５００₁を例として、各ＭＣＭ５０₁₁、５０₁₂、…、５０_1nの構成について説明する。なお、ＭＣＭブロック５００₂は、ＭＣＭブロック５００₁と同様の構成となるため、ここでの説明を省略する。この例では、説明のため、例えばＭＣＭ５０₁₁は、それぞれ選択信号Ｑ₁〜Ｑ₄により選択される４個の記憶部Ｍ５３₁₁、５３₂₁、５３₃₁および５３₄₁を備える。さらに、各記憶部Ｍ５３₁₁、５３₂₁、５３₃₁および５３₄₁は、選択信号Ｑ_nに従い開閉が制御されるスイッチ５２₁₁、５２₂₁、５２₃₁および５２₄₁が接続される。例ではスイッチ５２₁₁、５２₂₁、５２₃₁および５２₄₁はｎ型ＭＯＳトランジスタとしているが、ｐ型ＭＯＳトランジスタでも良いし、どちらも用いたトランスファーゲートでも良い。

ここで、選択信号Ｑ₁〜Ｑ₄は、各ＭＣＭ５０₁₁、５０₁₂、…、５０_1nに共通して入力される。すなわち、各記憶部Ｍ５３₁₁、５３₁₂、…、５３_1nに対して、それぞれ選択信号Ｑ₁に従い開閉が共通に制御されるスイッチ５２₁₁、５２₁₂、…、５２_1nが接続される。同様に、各記憶部Ｍ５３₂₁、５３₂₂、…、５３_2nに対して、それぞれ選択信号Ｑ₂に従い開閉が共通に制御されるスイッチ５２₂₁、５２₂₂、…、５２_2nが接続され、各記憶部Ｍ５３₃₁、５３₃₂、…、５３_3nに対して、それぞれ選択信号Ｑ₃に従い開閉が共通に制御されるスイッチ５２₃₁、５２₃₂、…、５２_3nが接続される。さらに、各記憶部Ｍ５３₄₁、５３₄₂、…、５３_4nに対して、それぞれ選択信号Ｑ₄に従い開閉が共通に制御されるスイッチ５２₄₁、５２₄₂、…、５２_4nが接続される。

なお、上述した図５における例えばメモリＭ５１₁は、例えば記憶部Ｍ５３₁₁とスイッチ５２₁₁とを含む構成と考えることができる。

ＭＣＭ５０₁₁の各スイッチ５２₁₁、５２₂₁、５２₃₁および５２₄₁の各出力は、例えば１番目のメモリ入力線を介してＳＢ２０に共通に入力される。また、ＭＣＭ５０₁₂の各スイッチ５２₁₂、５２₂₂、５２₃₂および５２₄₂の各出力は、例えば２番目のメモリ入力線を介してＳＢ２０に共通に入力される。同様に、ＭＣＭ５０_1nの各スイッチ５２_1n、５２_2n、５２_3nおよび５２_4nの各出力は、例えばｎ番目のメモリ入力線を介してＳＢ２０に共通に入力される。

このような構成において、図８のコントロール回路６０から出力された例えば選択信号Ｑ₄がＭＣＭブロック５００₁に入力されると、ＭＣＭ５０₁₁、５０₁₂、…、５０_1nに含まれる各スイッチ５２₄₁、５２₄₂、…、５２_4nがオンすなわち閉状態になり、各記憶部Ｍ５３₄₁、５３₄₂、…、５３_4nに記憶される各データが、１番目、２番目、…、ｎ番目のメモリ入力線をそれぞれ介してＳＢ２０に供給される。次に選択信号Ｑ₁がＭＣＭブロック５００₁に入力されると、ＭＣＭ５０₁₁、５０₁₂、…、５０_1nに含まれる各スイッチ５２₁₁、５２₁₂、…、５２_1nがオン状態になり、各記憶部Ｍ５３₁₁、５３₁₂、…、５３_1nに記憶される各データが、１番目、２番目、…、ｎ番目のメモリ入力線をそれぞれ介してＳＢ２０に供給される。

このように、各ＭＣＭ５０₁₁〜５０_1nに対して図８のコントロール回路６０から出力される各選択信号Ｑ₁〜Ｑ₄を入力することで、例えばＭＣＭ５０₁₁の場合、各記憶部Ｍ５３₁₁、５３₂₁、５３₃₁および５３₄₁に記憶される各データを、ＳＢ２０に対して順次巡回的に供給することができる。

以上のようなマルチコンテキスト型ダイナミックリコンフィギャラブルＦＰＧＡに機能を実装する際は、図２に例示した基本タイル１０により構成される通常のＦＰＧＡとは異なる制約が生じる。この制約について、図１０を用いて説明する。図１０は、マルチコンテキスト型ダイナミックリコンフィギャラブルＦＰＧＡ１ｘにおいて構成される組合せ論理回路の例を概念的に示す。図１０の例では、ある回路Ａの出力を回路Ｂが入力し、その回路Ｂの出力と回路Ａの出力とが回路Ｃに入力されている。これら回路Ａ、ＢおよびＣは、１つの基本タイル１０’において、各ＭＣＭ５０₁₁、５０₁₂、…、５０_1n、および、ＭＣＭ５０₂₁、５０₂₂、…、５０_2nのコンテキストが切り替えられることにより形成される回路であるものとする。

ここで、ＦＰＧＡ１ｘは、クロックＣＬＫに従いデータの入出力が行われる。一方、各組み合わせ回路Ａ、ＢおよびＣは、クロックＣＬＫより高速のクロックＱ_CLKに従い切り替えられる。したがって、例えばあるクロックＣＬＫのタイミングの入力に対して回路Ａ、ＢおよびＣによる演算が順次実行された後、クロックＣＬＫの次のタイミングの入力よりも先にコンテキストが切り替えられ、回路Ｃが構成されてしまう可能性がある。このように、回路Ｂの計算の前に回路Ｃの計算が行われる可能性があると、回路Ｃにとっては入力である回路Ｂの出力結果が不明であるため、正しい答えにならない場合が発生する。したがって、正しい答えを得るためには論理回路の計算の順番が正しくなるように実装する必要がある。

図１１は、マルチコンテキスト型ダイナミックリコンフィギャラブルＦＰＧＡに関し、複数の論理回路のある組み合わせからなるベンチマーク回路に対して配置配線を行った結果を示す。この配置配線は、上述した論理回路の計算の順序を十分考慮し、計算順序に矛盾が発生しないように構成されている。また、図１１の例では、当該ＦＰＧＡの各基本タイル１０’に含まれる各ＭＣＭ５０₁₁、５０₁₂、…、５０_1n、および、ＭＣＭ５０₂₁、５０₂₂、…、５０_2nのコンテキスト数がそれぞれ８であるものとしている。図１１において、縦軸は、コンテキストを示し、横軸は、通常のＦＰＧＡ（シングルコンテキスト型ＦＰＧＡ）の使用ブロック数を１００とした場合の使用ブロック数の比率を示す。

図１１に示されるように、マルチコンテキスト型ダイナミックリコンフィギャラブルＦＰＧＡにおいては、各コンテキストで使用ブロック数にバラツキが発生する場合があることが分かる。図１１の例では、コンテキスト「８」が突出して使用ブロック数が多く、各コンテキストで使用ブロック数に偏りが生じている。これは、例えば８コンテキスト分切り替えられるマルチコンテキストブロックであっても、１つのコンテキストしか使用されないブロックが発生する可能性があることを示している。図１１の例でいえば、コンテキスト「８」しか使用されないブロックが多数、存在している可能性がある。この場合、マルチコンテキスト化の効果が十分に得られないおそれがある。

さらに、図１２に例示するように、回路間にフィードバック経路７００が発生する場合も、マルチコンテキスト化の効果が小さくなる。例えば、リング発振器がこのような構成となる。リング発振器は、いわば非同期回路であり、クロックＣＬＫに関わらず動作していなければならない。

上述のマルチコンテキストブロックでは、コンテキストすなわちＭＣＭ５０内の各メモリＭ５１₁、５１₂、…の切り替えは、外部から入力されたクロックＣＬＫに対応して行う。そのため、フィードバック経路７００により非同期回路となっている回路Ａ、ＢおよびＣは、マルチコンテキスト化できない。具体的には、この回路Ａ、ＢおよびＣには、各ＭＣＭ５０の全てのメモリＭ５１₁、５１₂、…に同一のデータを書き込み、コンテキスト切り替えとは独立して動作させる必要がある。

このような回路が複数存在する論理回路は、マルチコンテキスト化のメリットを得ることが難しい。一方で、図５〜図７を用いて説明したように、マルチコンテキストブロックである基本タイル１０’は、シングルコンテキストブロックによる基本タイル１０に対して、追加メモリ（ＭＣＭ５０の各メモリ５１₁、５１₂、…）や制御回路（コントロール回路６０）の増加によって面積が大きくなっている。そのため、マルチコンテキスト化のメリットが得られなければ、面積が大きくなってしまうデメリットの方が強調されてしまう可能性もある。

（第１の実施形態）
次に、図１３および図１４を用いて第１の実施形態について説明する。なお、図１３および図１４において、上述した図１、図２および図７に対応する部分には共通する符号を付して、詳細な説明を省略する。

図１３は、第１の実施形態に係るＦＰＧＡ１ａの一例の構成を示す。図１３において、第１の実施形態に係るＦＰＧＡ１ａは、１以上のマルチコンテキストブロック１００と１以上のシングルコンテキストブロック１０１とを含む基本タイル１０ａ、１０ａ、…を備える。以下、マルチコンテキストブロック１００をＭＣ１００、シングルコンテキストブロック１０１をＳＣ１０１とそれぞれ略称する。

図１４は、第１の実施形態に係る基本タイル１０ａの一例の構成をより詳細に示す。ＳＣ１０１は、図２に示した基本タイル１０と同一の構成を備え、ＳＢ２０およびＬＢ２１と、これらＳＢ２０およびＬＢ２１にそれぞれ接続されるメモリＭ３０₁₁、３０₁₂、…、３０_1n、および、メモリＭ３０₂₁、３０₂₂、…、３０_2nとを含む。なお、図１４では、メモリＭ３０₁₁、３０₁₂、…、３０_1n、および、メモリＭ３０₂₁、３０₂₂、…、３０_2nを、それぞれシングルコンテキストメモリブロック（ＳＣＭＢ）３００₁および３００₂として纏めて示している。

ＭＣ１００は、上述の図７に示した基本タイル１０’の構成に対応し、ＳＢ２０およびＬＢ２１と、これらＳＢ２０およびＬＢ２１にそれぞれ接続されるＭＣＭ５０₁₁、５０₁₂、…、５０_1n、および、ＭＣＭ５０₁₂、５０₂₂、…、５０_2nと、外部から入力されるクロックＣＬＫに基づきこれらＭＣＭ５０₁₁、５０₁₂、…、５０_1n、および、ＭＣＭ５０₁₂、５０₂₂、…、５０_2nに供給するクロックＱ_CLKを生成するコントロール回路６０とを含む。なお、図１４では、ＭＣＭ５０₁₁、５０₁₂、…、５０_1n、および、ＭＣＭ５０₁₂、５０₂₂、…、５０_2nを、それぞれマルチコンテキストメモリブロック（ＭＣＭＢ）５００₁および５００₂として纏めて示している。

なお、図１３では、ＦＰＧＡ１ａの備える全ての基本タイルが、ＭＣ１００およびＳＣ１０１を含む基本タイル１０ａであるように示しているが、これはこの例に限定されない。第１の実施形態に係るＦＰＧＡ１ａは、基本タイル１０ａと、ＳＣ１０１による基本タイル１０と、マルチコンテキストブロックによる基本タイル１０’とを混在させて構成することができる。

例えば、図１１を用いて説明した、コンテキストの使用ブロック数の偏りに従い、より使用ブロック数の多いコンテキストをシングルコンテキストブロックによる基本タイル１０に割り当てることが考えられる。例えば、図１１を再掲する図１５に例示されるように、各コンテキストにおける使用ブロック数が所定数（図中に線Ａで示す）以上の部分を、それぞれシングルコンテキストブロックによる基本タイル１０に割り当てる。

すなわち、図１５において、線Ａよりも左側の部分は、複数のコンテキストで使用されるブロックを示している。一方、線Ａよりも右の部分は、コンテキスト「８」でしか使用されないブロックを示している。このコンテキスト「８」でしか使用されないブロックは、ＳＣ１０１のみを含む基本タイル１０を用いて構成することが可能である。

実際には、ＦＰＧＡの全ての基本タイルをマルチコンテキストブロックによる基本タイル１０’で構成した際に、全基本タイル１０ａにおける各コンテキストの使用ブロック数がどれ程になるかは、そのＦＰＧＡで実現させたい回路構成によって異なる。そのため、実際の製品としては、第１の実施形態に係る基本タイル１０ａと、シングルコンテキストブロックによる基本タイル１０との割合が異なる数種類のＦＰＧＡを用意しておくことが考えられる。

図１６を用いて、第１の実施形態に係るＦＰＧＡ１ａにおけるＭＣ１００とＳＣ１０１との接続について、概略的に説明する。ここでは、ＭＣ１００₁および１００₂と、ＳＣ１０１₁とを用い、ＭＣ１００₁からＳＣ１０１₁を介してＭＣ１００₂に接続可能とした例について説明する。

既に説明したように、ＳＢ２０に関し、ＳＣ１０１₁は、メモリ３０₁に一度書き込みを行った後、動作中は、メモリ３０₁および３０₂の値が固定されＳＢ２０による接続も固定される。一方、マルチコンテキストブロック１００₁および１００₂は、ＭＣＭ５０₁₁〜５０_1n内においてメモリＭ５１₁、５１₂、…の切り替えを行うことで、各ＳＢ２０による接続を変更することができる。

ここで、例えば、あるコンテキスト＃ｎにおいてＭＣ１００₁からＳＣ１０１₁に接続し、ＳＣ１０１₁からさらにＭＣ１００₂に接続する場合について考える。この場合、ＳＣ１０１₁は、コンテキスト＃ｎでＭＣ１００₁および１００₂と接続されるように、予めメモリ３０₁₁〜３０_1nの値を設定しておく。

さらに、ＭＣ１００₁および１００₂は、コンテキスト＃ｎにおいてその配線の位置にマルチコンテキストブロック側が接続されるよう、各ＭＣＭ５０₁₁〜５０_1n内のコンテキスト＃ｎのメモリＭ５１_nの値を設定しておく。こうすることで、図１６（ａ）に示されるように、コンテキスト＃ｎ以外、例えばコンテキスト＃１では、ＭＣ１００₁および１００₂側により、ＳＣ１０１₁への接続が行われず、ＳＣ１０１₁が使用されない。また、コンテキスト＃ｎでは、図１６（ｂ）に示されるように、ＭＣ１００₁および１００₂側からＳＣ１０１₁に対する接続がなされ、ＳＣ１０１₁が使用される。

より具体的には、図１６（ａ）の例において、コンテキスト＃１では、ＭＣ１００₁内のＳＢ２０_M1は、同ＬＢ２１_M1の例えば出力をＳＣ１０１₁のＳＢ２０_S1に接続しない。同様に、コンテキスト＃１では、ＭＣ１００₂内のＳＢ２０_M2は、同ＬＢ２１_M2の例えば入力をＳＣ１０１₁のＳＢ２０_S1に接続しない。したがって、ＳＣ１０１₁は、データの入出力がなされず、使用されない。

一方、図１６（ｂ）の例において、コンテキスト＃ｎでは、ＭＣ１００₁内のＳＢ２０_M1は、ＬＢ２１_M1の出力を、ＳＣ１０１₁内のＳＢ２０_S1に接続する。ＳＢ２０_S1は、このＬＢ２１_M1の出力をＬＢ２１_S1に接続する。また、ＭＣ１００₂内のＳＢ２０_M2は、同ＬＢ２１_M2の入力を、ＳＣ１０１₁内のＳＢ２０_S1の出力に接続する。したがって、ＳＣ１０１₁は、ＭＣ１００₁からの出力に対してＬＢ２１_S1での論理演算を行い、論理演算結果をＭＣ１００₂に出力することができる。

図１７は、図１１および図１５のシミュレートに用いたベンチマーク回路に対して、第１の実施形態による構成を適用した結果の例を示す。図１７において、縦軸は、棒線Ａを１００としたときの実装面積比を示す。棒線Ａは、通常のＦＰＧＡによる面積を示す。棒線Ｂは、ＭＣ１００による基本タイル１０’のみから構成されたＦＰＧＡにおける面積を示す。この場合、基本タイル１０’は、８コンテキストとされ、各ＭＣＭ５０₁および５０₂は、それぞれ８個のメモリ５１、５１、…を含む。また、棒線Ｃは、第１の実施形態を適用し、ＭＣ１００とＳＣ１０１とを含む基本タイル１０ａから構成されたＦＰＧＡ１ａによる面積を示す。ここでも、ＭＣ１００は、８コンテキストとされ、各ＭＣＭ５０₁₁〜５０_1nおよびＭＣＭ５０₂₁〜５０_2nがそれぞれ８個のメモリ５１₁、５１₂、…を含む。

なお、図１７の結果に関連し、ＭＣ１００は、ＳＣ１０１に対して２倍以上の面積を有する見積となっている。したがって、図１１に示したように、ＭＣ１００の使用ブロック数がＳＣ１０１の使用ブロック数の半分程度であると、図１７の棒線Ｂに示されるように、マルチコンテキスト化により、通常のＦＰＧＡに対して実装面積が増加してしまうことになる。一方、上述もしたように、各コンテキストにおける使用ブロック数の偏りをＳＣ１０１部に配置することで、図１７の棒線Ｃに示されるように、通常のＦＰＧＡに対して実装面積を縮小することが可能である。

このように、第１の実施形態を適用することで、通常のシングルコンテキストブロックのみで構成されたＦＰＧＡや、従来のマルチコンテキストブロックのみで構成されたＦＰＧＡに対してより省面積なＦＰＧＡを構成することが可能である。

次に、第１の実施形態に係る、ＭＣ１００の配置について説明する。図１８は、既存技術による配置と第１の実施形態に係る配置の例を示す。図１８（ａ）は、上述した図１に対応し、既存技術による、ＳＣ１０１を含む基本タイル１０、１０、…が配置されたＦＰＧＡ１の例を示す。ここでは、ＦＰＧＡ１は、それぞれ１個のＳＣ１０１（図では「Ｓ」と表示）を含む１６個の基本タイル１０が配置されている。

図１８（ｂ）は、図１３で示したＦＰＧＡ１ａに対応し、第１の実施形態に係る、ＭＣ１００とＳＣ１０１とを含む基本タイル１０ａが４個配置された例である。ここでは、ＦＰＧＡ１ａは、ＭＣ１００が備えるＭＣＭ５０₁₁、５０₁₂、…、５０_1n、および、ＭＣＭ５０₂₁、５０₂₂、…、５０_2nがそれぞれ４個のメモリＭ５１₁、５１₂、…を含む、４コンテキスト型のマルチコンテキストブロックであるものとする。したがって、図１８（ｂ）のＦＰＧＡ１ａは、ＭＣ１００をＭＣＭ５０₁₁、５０₁₂、…、５０_1n、および、ＭＣＭ５０₂₁、５０₂₂、…、５０_2n内のメモリ数により単純な加算でＳＣ１０１に換算すると、２０個分のＳＣ１０１が含まれることになる。

図１８（ｂ）では、それぞれ１以上のＭＣ１００とＳＣ１０１とを含む基本タイル１０ａを基本構成として説明したが、これはこの例に限定されない。例えば、図１８（ｃ）に示されるように、ＳＣ１０１を含む４個の基本タイル１０と、ＭＣ１００を含む４個の基本タイル１０’とを混在して配置してＦＰＧＡ１ｂを構成してもよい。この場合でも、図１８（ｂ）と同様に、単純な換算では２０個分のＳＣ１０１が含まれることになる。また、１つのＦＰＧＡに含まれるＭＣ１００の数とＳＣ１０１の数は、必ずしも同一である必要はない。さらに、上述では、１つの基本タイル１０ａがＭＣ１００およびＳＣ１０１を１つずつ含むように説明したが、これはこの例に限定されず、基本タイルが含むＭＣ１００の数とＳＣ１０１の数は、必ずしも同一である必要はない。

また例えば、複数のＭＣ１００を含む第１の領域と、複数のＳＣ１０１を含む第２の領域とを形成してもよい。図１９は、第１の実施形態に係る、第１の領域および第２の領域を市松模様状に配置したＦＰＧＡ１ｃの例を示す。すなわち、図１９の例では、ＦＰＧＡ１ｃは、第１の領域１１０および第２の領域１１１が、水平方向および垂直方向それぞれに対して交互に繰り返して配置されて構成される。

この図１９に例示される市松模様状の構成の場合、例えば全ての回路をマルチコンテキスト化可能である場合、もしくは全てをシングルコンテキストとして使用しなければならない場合に、ＭＣ１００とＳＣ１０１とを混載する場合に比べてブロック間の距離が短いため、クリティカルパス遅延が小さくなるというメリットがある。

また、図２０は、第１の領域１１０と第２の領域１１１とを帯状に交互に配置したＦＰＧＡ１ｄの例を示す。すなわち、図２０の例では、ＦＰＧＡ１ｄは、複数の第１の領域１１０のそれぞれ、ならびに、複数の第２の領域１１１のそれぞれが互いに隣接しないように、第１の領域１１０のそれぞれ、および、第２の領域１１１のそれぞれが帯状に配置されて構成される。

この図２０に例示される帯状の配置の場合、例えば図において水平方向は、メモリ３０およびＭＣＭ５０のうち同じタイプのメモリが配置されるため、メモリを書き込むためのデコーダ回路が構築しやすい、ＭＣＭ５０の制御が容易であるなどのメリットがある。

勿論、図１９および図２０において、第１の領域１１０および第２の領域がそれぞれＦＰＧＡ１ｃおよび１ｄに占める割合は固定ではない。

（第２の実施形態）
次に、第２の実施形態について説明する、第２の実施形態では、１つのマルチコンテキスト型ダイナミックリコンフィギャラブルＦＰＧＡ上にＭＣ１００およびＳＣ１０１を混在させた場合の、各メモリＭ３０₁₁〜３０_1n、および、メモリＭ３０₂₁〜３０_2n（図２参照）、ならびに、各ＭＣＭ５０₁₁〜５０_1n、および、ＭＣＭ５０₂₁〜５０_2n（図６等参照）の適切な配置を提供する。

図２１において、垂直方向をカラム(Column)、水平方向をロー(Row)とする。例えば、ＦＰＧＡ１ａ’は、それぞれ１つのＭＣ１００およびＳＣ１０１を含む基本タイル１０ａにおいて、それぞれのＳＢ２０に接続されるＭＣＭ５０₁₁、５０₁₂、…、５０_1n、および、メモリＭ３０₁₁、３０₁₂、…、３０_1n、ならびに、それぞれのＬＢ２１に接続されるＭＣＭ５０₂₁、５０₂₂、…、５０_2n、および、メモリＭ３０₂₁、３０₂₂、…、３０_2nを、カラム方向に沿って並列に配置する。

図２２は、第２の実施形態に係るＦＰＧＡ１ａ’のメモリ配置のより具体的な例を示す。なお、以下では、各ＭＣＭ５０₁₁〜５０_1nに含まれる各記憶部Ｍ５３₁₁〜５３_4n、および、各ＭＣＭ₂₁〜５０_2nなどに含まれる同様の構成を、適宜、記憶部Ｍとして説明する。同様に、各メモリＭ３０₁₁〜３０_1n、および、メモリＭ３０₂₁〜３０_2nなど同様の構成を、適宜、メモリＭとして説明する。また、図２２において、各記憶部Ｍに接続されるスイッチは、省略されている。

図２２に示されるように、ＭＣＭＢ５００₁においてＭＣＭ５０₁₁に含まれる、それぞれ選択信号Ｑ₁〜Ｑ₄の配線が各スイッチを介して接続される各記憶部Ｍ５３₁₁、５３₂₁、５３₃₁および５３₄₁と、ＳＣＭＢ３００₁に含まれるメモリＭ３０₁₁とを、カラム方向に整列して配置する。ＭＣＭＢ５００₂およびＳＣＭＢ３００₂においても、同様に、ＭＣＭＢ５００₂において、１つのＭＣＭ（例えばＭＣＭ５０₂₁）に含まれる、それぞれ選択信号Ｑ₁〜Ｑ₄の配線が各スイッチを介して接続される各記憶部Ｍと、ＳＣＭＢ３００₂に含まれるメモリ３０₂₁とを、カラム方向に整列して配置する。同一のカラム上に整列して配置された各記憶部Ｍおよび各メモリＭにより、メモリ列が形成される。

ＭＣＭＢ５００₁に含まれる他のＭＣＭ５０₁₂〜５０_1n、および、ＳＣＭＢ３００₁に含まれる他のメモリＭ３０₁₂〜３０_1n、ならびに、ＭＣＭＢ５００₂に含まれる他のＭＣＭ５０₂₂〜５０_2n、および、ＳＣＭＢ３００₂に含まれる他のメモリＭ３０₂₂〜３０_2nについても同様に、ＭＣＭに含まれる、異なる選択信号Ｑ_nの配線が各スイッチを介して接続される各記憶部Ｍと、シングルコンテキストメモリを構成するメモリＭとを、カラム方向に整列して配置する。

このように、第２の実施形態では、ある基本タイル１０ａ内のＭＣ１００において例えばＳＢ２０に接続される複数のＭＣＭ５０₁₁、５０₁₂、…、５０_1nにおいて、異なる選択信号Ｑ_nの配線が各スイッチを介して接続される各記憶部Ｍ（図９を参照し、ＭＣＭ５０₁₁の場合、記憶部Ｍ５３₁₁、５３₂₁、５３₃₁および５３₄₁）を、同一カラム上に整列して配置する。このカラム上に、さらに、ＬＢ２１に接続される複数のＭＣＭ５０₂₁、５０₂₂、…、５０_2nにおいても同様に、異なる選択信号Ｑ_nの配線が各スイッチを介して接続される各記憶部Ｍを、整列して配置する。

さらにまた、上述と同一のカラム上に、当該基本タイル１０ａ内のＳＣ１０１において例えばＳＢ２０に接続される複数のメモリＭ３０₁₁、３０₁₂、…、３０_1nのうち１つを配置し、ＬＢ２１に接続される複数のメモリＭ３０₂₁、３０₂₂、…、３０_2nのうち１つをそれぞれ配置する。

また、例えばＳＢ２０に接続される複数のＭＣＭ５０₁₁、５０₁₂、…、５０_1nにおいて、同一の選択信号Ｑ_nの配線が各スイッチを介して接続される各記憶部Ｍを、同一のロー上に整列して配置する。図９の例では、選択信号Ｑ₁の配線が各スイッチを介して接続される各記憶部Ｍ５３₁₁、５３₁₂、…、５３_1nを同一のロー上に配置する。なお、メモリＭ３０₁₁、３０₁₂、…、３０_1n、および、メモリＭ３０₂₁、３０₂₂、…、３０_2nは、それぞれ同一のロー上に配置する。同一のロー上に整列して配置された各記憶部Ｍおよび各メモリＭにより、メモリ行が形成される。

このように、各記憶部Ｍおよび各メモリＭによるメモリ行およびメモリ列が形成される。他の基本タイル１０ａ内のＭＣ１００についても同様にして、各記憶部Ｍおよび各メモリＭをカラムおよびロー上に整列して配置し、各記憶部Ｍおよび各メモリＭによるメモリ行およびメモリ列を形成する。

このように、各記憶部Ｍおよび各メモリＭを、選択信号Ｑ_nの配線に応じてカラムおよびロー上に整列して配置することで、ＦＰＧＡの面積効率を向上できる。

説明は図２１に戻り、ＦＰＧＡは、各コンフィギュレーションメモリに対してデータを書き込むためのライトデコーダを備えることが一般的である。図２１の例では、ＦＰＧＡ１ａ’は、ロー側ライトデコーダ７０と、カラム側ライトデコーダ７１とを備える。ロー側ライトデコーダ７０およびカラム側ライトデコーダ７１は、ＦＰＧＡ１ａ’の外部からの指示に従い、各記憶部Ｍおよび各メモリＭが整列して配置された各カラムおよび各ローから、データを書き込む対象のローおよびカラムをそれぞれ選択する。

カラム側ライトデコーダ７１は、カラム側ライトデコーダ７１とロー側ライトデコーダ７０とで共通して選択された記憶部ＭまたはメモリＭにデータを書き込む。例えば、カラム側ライトデコーダ７１は、選択したロー上に配置された各記憶部Ｍまたは各メモリＭのうち、ロー側ライトデコーダ７０により選択されたカラム上の記憶部ＭまたはメモリＭにデータを書き込む。

図２２を例としてより具体的に説明すると、ロー側ライトデコーダ７０が、例えば記憶部Ｍ５３₄₁が含まれるローを選択したものとする。図２２の例では、選択されたロー上には、記憶部Ｍ５３₄₁、５３₄₂、…、５３_4nが配置されている。この状態において、カラム側ライトデコーダ７１が、例えば記憶部Ｍ５３₁₁が含まれるカラムと、記憶部Ｍ５３₁₂が含まれるカラムとを選択したものとする。この場合、記憶部Ｍ５３₄₁および５３₄₂がロー側ライトデコーダ７０およびカラム側ライトデコーダ７１に共通して選択されており、カラム側ライトデコーダ７１は、これら記憶部Ｍ５３₄₁および５３₄₂にデータを書き込むことができる。

このように、第２の実施形態によれば、基本タイル１０ａの各記憶部Ｍおよび各メモリＭを、カラムおよびロー上に整列させて配置しているため、各記憶部Ｍおよび各メモリＭに対するロー側ライトデコーダ７０およびカラム側ライトデコーダ７１によるデータの書き込み処理を容易に実行することが可能となる。

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、上述した第１および第２の実施形態によるＦＰＧＡ１’、ＦＰＧＡ１ａ、ＦＰＧＡ１ａ’、ＦＰＧＡ１ｂ、ＦＰＧＡ１ｃ、ＦＰＧＡ１ｄを電子機器に適用した例である。

図２３は、第３の実施形態に係る電子機器の一例の構成を示す。図２３において、電子機器６００は、バス６１０に対してＩＣ(Integrated Circuit)６２０と、ＭＰＵ(Micro-Processing Unit)５２１と、メモリ５２２と、インターフェイス（Ｉ／Ｆ）５２３とを含む。

ＩＣ６２０は、上述した第１および第２の実施形態による各ＦＰＧＡである。ここでは、ＩＣ６２０は、ＦＰＧＡ１ａ’であるものとする。ＦＰＧＡ１ａ’は、図１３および図１４を用いて説明したように、それぞれＭＣ１００およびＳＣ１０１を含む複数の基本タイル１０ａ、１０ａ、…を備えると共に、外部とのデータの受け渡しを行う複数のＩ／Ｏ１１、１１、…を備える。また、ＦＰＧＡ１ａ’は、図２１で示したように、ロー側ライトデコーダ７０とカラム側ライトデコーダ７１とを備える。

ＭＰＵ６２１は、プログラムに従い動作する。メモリ６２２は、ＭＰＵ６２１が動作するためのプログラムが予め記憶される。また、メモリ６２２は、ＭＰＵ６２１が動作する際のワークメモリとしても用いられる。インターフェイス６２３は、ＭＰＵ６２１の制御に従い外部の機器と通信を行う。

ＩＣ６２０は、例えば製品出荷時やユーザ使用時に、各基本タイル１０ａ内のＭＣ１００およびＳＣ１０１にそれぞれ含まれる各メモリ、すなわち、メモリＭ３０₁₁〜３０_1n、および、メモリＭ３０₂₁〜３０_2n、ならびに、各ＭＣＭ５０₁₁〜５０_1n、および、ＭＣＭ５０₂₁〜５０_2nの各記憶部Ｍ５３₁₁〜５３_4nにデータが書き込まれる。例えば、外部の機器からＦＰＧＡ１ａ’に対して、書き込みデータと書き込み指示とが供給される。ＦＰＧＡ１ａ’において、ロー側ライトデコーダ７０およびカラム側ライトデコーダ７１は、書き込み指示に従い、書き込みデータを上述の各基本タイル１０ａ内の各メモリに順次書き込む。

ＭＰＵ６２１は、例えば、実行されるプログラムにおいてＩＣ６２０における演算処理が必要な場合、ＩＣ６２０に対してバス６１０を介してコマンドおよびデータを転送し、ＩＣ６２０に当該演算処理を実行させる。ＩＣ６２０による演算結果は、バス６１０を介してＭＰＵ６２１に転送される。ＭＰＵ６２１は、プログラムの実行結果などを、例えばインターフェイス６２３を介して外部に出力する。

第３の実施形態に係る電子機器６００は、上述したように、ＦＰＧＡが省面積化され、ＩＣ６２０が小型化可能であるため、筐体の小型化や配線の容易化などが可能である。

なお、本発明は上述した各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、各実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１，１’，１ａ，１ａ’，１ｂ，１ｃ，１ｄ，１ｘ ＦＰＧＡ
１０，１０’，１０ａ 基本タイル
２０，２０_M1，２０_M2，２０_S1 スイッチブロック
２１，２１_M1，２１_M2，２１_S1 ロジックブロック
３０₁₁〜３０_1n，３０₂₁〜３０_2n メモリＭ
５０，５０₁₁〜５０_1n，５０₂₁〜５０_2n マルチコンフィギュレーションメモリ
５３₁₁〜５３₄₁，５３₁₂〜５３₄₂，５３_1n〜５３_4n 記憶部Ｍ
６０ コントロール回路
７０ ロー側ライトデコーダ
７１ カラム側ライトデコーダ
１００，１００₁，１００₂ マルチコンテキストブロック
１０１，１０１₁ シングルコンテキストブロック
１１０ 第１の領域
１１１ 第２の領域

Claims (9)

1. 第１のブロックと第２のブロックとを含む再構成可能な半導体集積回路であって、
   前記第１のブロックは、
   並列に接続された第１の複数のメモリと、
   並列に接続された第２の複数のメモリと、
   前記第１の複数のメモリおよび前記第２の複数のメモリからそれぞれ１のメモリを選択する選択部と、
   前記第１の複数のメモリのうち前記選択部により選択されたメモリから読み出したデータに応じて論理が決定される第１のロジック回路と、
   前記第２の複数のメモリのうち前記選択部により選択されたメモリから読み出したデータに応じて前記第１のロジック回路に対してデータが入出力される経路を切り替える第１のスイッチ回路と
   を備え、
   前記第２のブロックは、
   第３のメモリから読み出したデータに応じて論理が決定される第２のロジック回路と、
   第４のメモリから読み出したデータに応じて前記第２のロジック回路に対してデータが入出力される経路を切り替える第２のスイッチ回路と
   を備える再構成可能な半導体集積回路。
2. 前記第１のブロックおよび前記第２のブロックは、
   １以上の前記第１のブロックと１以上の前記第２のブロックとを含むタイル毎に配置される請求項１に記載の再構成可能な半導体集積回路。
3. 前記タイルと、前記第１のブロックおよび前記第２のブロックのうち少なくとも一方とが混在して配置される請求項２に記載の再構成可能な半導体集積回路。
4. 複数の前記第１のブロックを含む第１の領域と、複数の前記第２のブロックを含む第２の領域とを備える請求項１に記載の再構成可能な半導体集積回路。
5. 前記第１の領域および前記第２の領域は、水平方向および垂直方向それぞれに対して交互に繰り返して配置される請求項４に記載の再構成可能な半導体集積回路。
6. 前記第１の領域および前記第２の領域は、それぞれ帯状に配置される請求項４に記載の再構成可能な半導体集積回路。
7. 第１のブロックと第２のブロックとを含む再構成可能な半導体集積回路であって、
   前記第１のブロックは、
   並列に接続された第１の複数のメモリと、
   並列に接続された第２の複数のメモリと、
   前記第１の複数のメモリから読み出した値に応じて論理が決定される第１のロジック回路と、
   前記第２の複数のメモリから読み出した値に応じて前記第１のロジック回路に対してデータが入出力される経路を切り替える第１のスイッチ回路と
   を備え、
   前記第２のブロックは、
   第３のメモリから読み出した値に応じて論理が決定される第２のロジック回路と、
   第４のメモリから読み出した値に応じて前記第２のロジック回路に対してデータが入出力される経路を切り替える第２のスイッチ回路と
   を備え、
   前記第１の複数のメモリ、前記第２の複数のメモリ、前記第３のメモリおよび前記第４のメモリは、カラム方向に整列して配置され、
   前記カラム方向に整列して配置された前記第１の複数のメモリ、前記第２の複数のメモリ、前記第３のメモリおよび前記第４のメモリを含む複数のメモリ列が、前記カラム方向に対するロー方向に各メモリを整列させて配置される再構成可能な半導体集積回路。
8. 前記第１の複数のメモリ、前記第２の複数のメモリ、前記第３のメモリおよび前記第４のメモリそれぞれにデータを書き込む書き込み部をさらに備え、
   前記書き込み部は、
   前記複数のメモリ列における各メモリが前記ロー方向に整列して配置された複数のメモリ行のうち所定のメモリ行を選択するとともに、前記複数のメモリ列のうち所定のメモリ列を選択し、
   それぞれ選択した前記メモリ行および前記メモリ列に共通して含まれるメモリにデータを書き込む請求項７に記載の再構成可能な半導体集積回路。
9. 請求項１乃至請求項８の何れか１項に記載の再構成可能な半導体集積回路と、
   プログラムを記憶する記憶部と、
   前記記憶部に記憶される前記プログラムに従い、前記再構成可能な半導体集積回路に対して予め定められた処理を実行させるプロセッサと
   を有する
   ことを特徴とする電子機器。

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