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JP2015139081A - イメージセンサ、駆動方法、及び、電子機器 - Google Patents

イメージセンサ、駆動方法、及び、電子機器 Download PDF

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JP2015139081A JP2014009179A JP2014009179A JP2015139081A JP 2015139081 A JP2015139081 A JP 2015139081A JP 2014009179 A JP2014009179 A JP 2014009179A JP 2014009179 A JP2014009179 A JP 2014009179A JP 2015139081 A JP2015139081 A JP 2015139081A
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Abstract

【課題】実装面積の増加を抑制しつつ、イメージセンサの高速化を図る。
【解決手段】コンデンサの一端は、垂直信号線に接続され、他端は、コンデンサに流れる電流を検出する低インピーダンスの仮想電池に接続される。ブースト電流源は、コンデンサに流れる電流に対応する電流であるブースト電流を、垂直信号線に流す。本技術は、例えば、画像を撮像するイメージセンサ、さらには、ディジタルカメラ、PC、携帯電話機、タブレット端末、スマートフォン、ウェアラブルカメラ、その他のイメージセンサを搭載することができるあらゆる電子機器に適用することができる。
【選択図】図８

Description

本技術は、イメージセンサ、駆動方法、及び、電子機器に関し、特に、例えば、イメージセンサの高速化を図ることができるようにするイメージセンサ、駆動方法、及び、電子機器に関する。
イメージセンサには、多画素化と高速化とが要請されているが、多画素化と高速化とは、トレードオフの関係にある。
すなわち、イメージセンサを高速化するには、例えば、画素から読み出された信号に応じて変動するVSL(Vertical Signal Line)（垂直信号線）の電圧（以下、VSL電圧ともいう）の整定時間を短くする必要がある。
一方、イメージセンサを多画素化する場合には、列方向に並ぶ画素から読み出された信号を転送するためのVSLの寄生容量が増加するが、この寄生容量の増加は、VSL電圧の整定時間の短縮を妨げる。
VSL電圧の整定時間の短縮には、画素を構成する増幅トランジスタ（アンプトランジスタ）とともにソースフォロアを構成する電流源が流す電流を増加させることが有効である。
しかしながら、VSLには、寄生容量が存在するため、ソースフォロアを構成する電流源が流す電流は、寄生容量からVSLに流れ込む電流の分だけ減少し、その結果、VSL電圧の整定時間の短縮が妨げられる。
そこで、本件出願人は、寄生容量からVSLに流れ込む電流だけ、VSLに流れる電流を増加する回路（負荷素子部）を追加することにより、VSL電圧の整定時間の短縮、すなわち、イメージセンサ（固体撮像素子）の高速化を図る技術を先に提案している（特許文献１）。
特開2011-234243号公報
イメージセンサの高速化、すなわち、VSL電圧の整定時間の短縮にあたり、イメージセンサに追加する回路の実装面積は、なるべく小さくすることが望ましい。
本技術は、このような状況に鑑みてなされたものであり、実装面積の増加を抑制しつつ、イメージセンサの高速化を図ることができるようにするものである。
本技術のイメージセンサは、一端が、垂直信号線に接続されるコンデンサと、前記コンデンサの他端に接続され、前記コンデンサに流れる電流を検出する低インピーダンスの仮想電池と、前記コンデンサに流れる電流に対応する電流であるブースト電流を、前記垂直信号線に流すブースト電流源とを備えるイメージセンサである。
本技術の駆動方法は、一端が、垂直信号線に接続されるコンデンサと、前記コンデンサの他端に接続され、前記コンデンサに流れる電流を検出する低インピーダンスの仮想電池とを備えるイメージセンサにおける前記コンデンサに流れる電流に対応する電流であるブースト電流を、前記垂直信号線に流すイメージセンサの駆動方法である。
本技術の電子機器は、光を集光する光学系と、光を受光し、画像を撮像するイメージセンサとを備え、前記イメージセンサは、一端が、垂直信号線に接続されるコンデンサと、前記コンデンサの他端に接続され、前記コンデンサに流れる電流を検出する低インピーダンスの仮想電池と、前記コンデンサに流れる電流に対応する電流であるブースト電流を、前記垂直信号線に流すブースト電流源とを有する電子機器である。
本技術においては、一端が垂直信号線に接続されるコンデンサの他端に接続された低インピーダンスの仮想電池において、前記コンデンサに流れる電流が検出される。そして、そのコンデンサに流れる電流に対応する電流であるブースト電流が、前記垂直信号線に流される。
本技術によれば、イメージセンサの高速化を図ることができる。特に、例えば、実装面積の増加を抑制しつつ、イメージセンサの高速化を図ることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。 イメージセンサ２の構成例を示すブロック図である。 イメージセンサ２の構成例を示す斜視図である。 画素アレイ部２１、及び、カラム処理部２３の構成例を示すブロック図である。 画素ユニット４１の構成例を示す回路図である。 VSL４２の寄生容量を説明する図である。 電流制御機構５４の第１の構成例を示す回路図である。 電流制御機構５４の第２の構成例の概要を示す回路図である。 VSL電圧が変化した場合の電流制御機構５４の動作を説明するフローチャートである。 電流制御機構５４の第２の構成例の詳細を示す回路図である。 VSL電圧が変化した場合の電流制御機構５４の動作を説明するフローチャートである。 電流制御機構５４の第３の構成例の詳細を示す回路図である。 VSL整定時間を優先するシミュレーション条件でのシミュレーション結果を示す図である。 VSL電圧を優先するシミュレーション条件でのシミュレーション結果を示す図である。 電流制御機構５４の第４の構成例の詳細を示す回路図である。
＜本技術を適用したディジタルカメラの一実施の形態＞
図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。
図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
出力部５は、信号処理部４からの画像データを出力する。
すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データが、出力部５に供給されて出力される。
＜イメージセンサ２の構成例＞
図２は、図１のイメージセンサ２の構成例を示すブロック図である。
図２において、イメージセンサ２は、画素アクセス部１１、カラムI/F(Interface)部１２、信号処理部１３、及び、タイミング制御部１４を有する。
画素アクセス部１１は、光電変換を行う画素を内蔵し、その画素にアクセスして、画像データとなる画素値を取得して出力する。
すなわち、画素アクセス部１１は、画素アレイ部２１、行制御部２２、カラム処理部２３、並びに、列制御部２４を有する。
画素アレイ部２１は、光電変換によって電気信号を出力する複数の画素が２次元に規則的に配列されて構成される。
画素アレイ部２１は、行制御部２２の制御にしたがって、画素アレイ部２１を構成する画素から、例えば、１行単位で、電気信号を読み出し、カラム処理部２３に供給する。
行制御部２２は、画素アレイ部２１の画素から電気信号の読み出すためのアクセス制御を行う。
カラム処理部２３は、画素アレイ部２１から供給される電気信号（電圧）のAD変換等の処理を、例えば、１行単位で行い、その結果得られるディジタル信号を、画素値として、カラムI/F部１２に供給する。
列制御部２４は、カラム処理部２３の処理によって得られた画素値を、カラムI/F部１２に供給（出力）するための制御である列制御を行う。
カラムI/F部１２は、画素アクセス部１１（のカラム処理部２３）からの画素値を一時記憶することで、その画素値を受け取るインターフェースとして機能する。
信号処理部１３は、画素アクセス部１１から読み出され、カラムI/F部１２に記憶された画素値に対して、所定の信号処理を行って、イメージセンサ２の外部（例えば、メモリ３（図１））に出力する。
タイミング制御部１４は、イメージセンサ２を構成する各ブロックの動作のタイミングを制御するタイミング信号を生成し、必要なブロックに供給する。
図３は、図１のイメージセンサ２の構成例を示す斜視図である。
イメージセンサ２は、１つの基板（ダイ）で構成することもできるし、上下に積層される２つの基板で構成することもできる。
図３は、イメージセンサ２を、上下に積層される２つの基板により構成する場合の、その２つの基板の概要の構成例を示す斜視図である。
図３では、上下に積層される２つの基板のうちの上側に積層される上基板３１に、画素アレイ部２１、及び、行制御部２２が形成されている。
さらに、図３では、２つの基板のうちの下側に積層される下基板３２に、カラムI/F部１２、信号処理部１３、タイミング制御部１４、カラム処理部２３、及び、列制御部２４が形成されている。
イメージセンサ２は、以上のような上基板３１と下基板３２とを積層することにより、１チップの積層型イメージセンサとして構成することができる。
＜画素アレイ部２１、及び、カラム処理部２３の構成例＞
図４は、図２の画素アレイ部２１、及び、カラム処理部２３の構成例を示すブロック図である。
画素アレイ部２１は、２個以上の画素ユニット４１が２次元に規則的に、すなわち、例えば、行列状等に配列されて構成される。
画素ユニット４１は、光電変換によって電気信号を出力する画素で構成されるが、詳細については、後述する。
画素アレイ部２１では、画素ユニット４１の１列に対して、１本のVSL４２が、列方向（上下方向）に配線されている。
各列のVSL４２は、その列の各行の画素ユニット４１に接続されるとともに、カラム処理部２３に接続されており、画素ユニット４１から読み出された電気信号は、VSL４２を介して、カラム処理部２３に供給（転送）される。
また、画素アレイ部２１では、画素ユニット４１の各行に対して、行信号線４３が、行方向（左右方向）に配線されており、行制御部２２、及び、画素ユニット４１に接続されている。
行制御部２２は、行信号線４３を駆動することで、すなわち、行信号線４３に制御信号を供給する（流す）ことで、その行信号線４３に接続されている画素ユニット４１を制御する。行制御部２２による画素ユニット４１の制御により、画素ユニット４１から、１行単位で、画素値となる電気信号が読み出される。
カラム処理部２３は、DAC(Digital Analog Converter)５１、並びに、画素アレイ部２１を構成する画素ユニット４１の列数(VSL４２の本数)Xと同一の数XのADC(AD Converter)５２、電流源５３、及び、電流制御機構５４を有する。
DAC５１は、DA変換を行うことにより、例えば、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベルが変化する期間を有するアナログの参照信号を生成し、ADC５２に供給する。
X個のADC５２のx番目(x=1,2,...,X)のADC５２は、x列目のVSL４２に接続されており、x番目のADC５２には、x列目の各行の画素ユニット４１から読み出された電気信号が、x列目のVSL４２を介して、順次供給される。
ADC５２は、画素ユニット４１からVSL４２を介して供給される電気信号と、DAC５１から供給される参照信号とを比較し、それらの電気信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間をカウントすることで、画素ユニット４１からの電気信号のAD変換等を行う。
そして、ADC５２は、列制御部２４の制御に従い、AD変換等の結果得られるディジタルの電気信号である画素値を、カラムI/F部１２（図２）に出力する。
なお、ADC５２としては、画素ユニット４１の列数Xよりも少ない数である、例えば、X/2個のADCを設けることができる。この場合、x番目のADC５２には、2x-1列目の画素ユニット４１が、2x-1列目のVSL４２を介して接続されるととともに、2x列目の画素ユニット４１が、2x列目のVSL４２を介して接続される。
そして、x番目のADC５２は、奇数列である2x-1列目の画素ユニット４１と、偶数列である2x列目の画素ユニット４１とについて、電気信号のAD変換等を担当する。したがって、ADC５２として、X/2個のADCを設けた場合には、１行の画素ユニット４１のAD変換は、奇数列の画素ユニット４１と、偶数列の画素ユニット４１とに分けて、時分割で行われる。
電流源５３は、一端が接地され、他端がVSL４２に接続されており、グランド側に向かって一定電流を流す。電流源５３は、画素ユニット４１の後述する増幅トランジスタとしてのソースフォロアのFET(Field Effect Transistor)（増幅Tr）６４（図５）の負荷となる電流源である。
ここで、電流源５３は、例えば、MOS FET(Metal Oxide Semiconductor FET)で構成することができ、MOS FETで構成される電流源５３は、負荷MOSとも呼ばれる。
電流制御機構５４は、VSL４２に接続されており、VSL４２に流れる電流を動的に制御する。
画素アレイ部２１、及び、カラム処理部２３が、以上のように構成される画素アクセス部１１では、例えば、１行目の各列の画素ユニット４１から電気信号が読み出される。
画素ユニット４１から読み出された電気信号に対応する電圧は、VSL４２を介して、カラム処理部２３に供給され、AD変換等される。
以下、２行目以降の画素ユニット４１についても、１行単位で、同様の処理が行われる。
＜画素ユニット４１の構成例＞
図５は、画素ユニット４１の構成例を示す回路図である。
図５の画素ユニット４１は、例えば、１個の画素と、nMOS(negative channel MOS)のFET６３，６４、及び、６５とを有する。
画素は、PD(Photo Diode)６１とnMOSのFET６２とを有し、光電変換によって電気信号を出力する。
PD６１は、光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷を蓄積することにより、光電変換を行う。
PD６１のアノードはグランド(ground)に接続され（接地され）、PD６１のカソードは、FET６２のソースに接続されている。
FET６２は、PD６１に蓄積された電荷を、PD６１からFD(Floating Diffusion)に転送するためのトランジスタ(Tr)であり、以下、転送Tr６２ともいう。
転送Tr６２のソースは、PD６１のカソードに接続され、転送Tr６２のドレインは、FDを介して、FET６４のゲートに接続されている。
また、転送Tr６２のゲートは、行信号線４３に接続されており、転送Tr６２のゲートには、行信号線４３を介して、転送パルスTRGが供給される。
ここで、行制御部２２（図４）が、行信号線４３を介して、画素ユニット４１を制御するために、行信号線４３に流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
したがって、行信号線４３としては、転送パルスTRG、リセットパルスRST、及び、選択パルスSELが流れる制御線が存在する。
また、FDは、FET６３のソースとFET６４のゲートとの接続点に形成された領域であり、FDでは、そこに供給された電荷が、コンデンサの如く電圧に変換される。
FET６３は、FDに蓄積された電荷（電圧（電位））をリセットするためのトランジスタであり、以下、リセットTr６３ともいう。
リセットTr６３のドレインは、電源Vddに接続され、ソースは、FDに接続されている。
また、リセットTr６３のゲートは、行信号線４３に接続されており、リセットTr６３のゲートには、行信号線４３を介して、リセットパルスRSTが供給される。
FET６４は、FDの電圧をバッファするためのトランジスタであり、以下、増幅Tr６４ともいう。
増幅Tr６４のゲートは、FDに接続され、増幅Tr６４のドレインは、電源Vddに接続されている。また、増幅Tr６４のソースは、FET６５のドレインに接続されている。
FET６５は、VSL４２への電気信号（電圧）の出力を選択するためのFETであり、以下、選択Tr６５ともいう。
選択Tr６５のソースは、VSL４２に接続されている。
また、選択Tr６５のゲートは、行信号線４３に接続されており、選択Tr６５のゲートには、行信号線４３を介して、選択パルスSELが供給される。
ここで、選択Tr６５は、画素ユニット４１を、１行ずつ、順次、VSL４２に電気的に接続するための単なるスイッチである。そして、増幅Tr６４のソースは、単なるスイッチである選択Tr６５とVSL４２を介して、電流源５３に接続されているので、増幅Tr６４は、SF(Source Follower)になっている。
したがって、画素ユニット４１において、FDに蓄積された電荷に対応する電圧は、ソースフォロアの増幅Tr６４を介して、ADC５２に供給される。
なお、増幅Tr６４と選択Tr６５とは、それぞれの位置を入れ替えることができる。
また、画素ユニット４１は、選択Tr６５なしで構成することができる。
以上のように構成される画素ユニット４１では、PD６１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷の蓄積を開始する。なお、ここでは、説明を簡単にするために、スイッチである選択パルスSELはHレベルになっており、選択Tr６５はオン状態であることとする。
PD６１での電荷の蓄積が開始されてから、所定の時間（露光時間）が経過すると、行制御部２２（図４）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
転送パルスTRGが一時的にHレベルになることにより、転送Tr６２は、一時的に、オン状態になる。
転送Tr６２がオン状態になると、PD６１に蓄積された電荷は、転送Tr６２を介して、FDに転送されて蓄積される。
行制御部２２は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr６３を、一時的に、オン状態にする。
リセットTr６３がオン状態になることにより、FDは、リセットTr６３を介して、電源Vddに接続され、FDにある電荷は、リセットTr６３を介して、電源Vddに掃き出されてリセットされる。
ここで、以上のように、FDが、電源Vddに接続され、FDにある電荷がリセットされることを、画素ユニット４１（又は画素）のリセットともいう。
FDの電荷のリセット後、行制御部２２は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr６２は、一時的に、オン状態になる。
転送Tr６２がオン状態になることにより、PD６１に蓄積された電荷は、転送Tr６２を介して、リセット後のFDに転送されて蓄積される。
そして、FDに蓄積された電荷に対応する電圧（電位）が、増幅Tr６４及び選択Tr６５を介して、電気信号として、VSL４２上に出力され、これにより、VSL電圧が変動する。
VSL４２に接続されているADC５２（図４）では、画素ユニット４１のリセットが行われた直後のVSL電圧であるリセットレベルがAD変換される。
さらに、ADC５２では、転送Tr６２が一時的にオン状態になった後のVSL電圧（PD６１に蓄積され、FDに転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
そして、ADC５２では、リセットレベルのAD変換結果と、信号レベルのAD変換結果との差分を、画素値として求めるCDS(Correlated Double Sampling)が行われ、そのCDSの結果得られる電気信号が、画素値として、カラムI/F部１２（図２）に出力される。
以上のようにして、画素ユニット４１の画素から画素値が読み出される。
なお、図５において、リセットTr６３、増幅Tr６４、選択Tr６５、及び、FDが、画素から電気信号を読み出す読み出し部を構成する。
図５の画素ユニット４１は、１個の画素だけからの電気信号の読み出しに、読み出し部を使用する単位画素の構成を採用しているが、画素ユニット４１については、複数の画素を設け、その複数の画素それぞれからの電気信号の読み出しに、読み出し部を共有する共有画素の構成を採用することができる。
複数の画素を有する共有画素の構成を採用する画素ユニット４１については、複数の画素の転送Tr６２を順番にオン状態にすることで、複数の画素から、順番に、電気信号が読み出される。
ここで、以下では、説明を簡単にするため、画素ユニット４１（の画素）からの、画素値となる電気信号である画素信号の読み出しにあたり、CDSについては、説明を省略する。
＜寄生容量＞
図６は、VSL４２の寄生容量を説明する図である。
VSL４２と、グランドや電源、近隣の配線との間には、寄生容量CPが生じ、VSL４２には、寄生容量CPから、電流iPが流れ込む。
いま、増幅Tr６４とともにソースフォロアを構成する電流源を流れる電流を、負荷MOS電流IMOSというとともに、VSL４２に接続された電流源５３が流す電流を、iSと、VSL４２に流れるVSL電流を、iVSLと、増幅Tr６４の動作電流（ドレイン電流）を、iAMPと、それぞれ表すこととする。図６では、負荷MOS電流IMOSは、電流源５３が流す電流iSである。
図６において、理想的には、iAMP=iS(=iVSL)であるが、寄生容量CPがVSL４２上に分散して存在するため、寄生容量CPから、VSL４２に流れ込む電流iPにより、VSL電流iVSLは、VSL４２の位置によって異なる。
そして、電流源５３の電流iSは、増幅Tr６４の動作電流（以下、アンプ電流ともいう）iAMPと寄生容量CPの電流iPとの和iAMP+iP=iSになる。
イメージセンサの高速化、すなわち、ここでは、VSL電圧の整定時間（以下、VSL整定時間ともいう）の短縮には、負荷MOS電流IMOSを大にすることが有効である。
ここで、図６において、負荷MOS電流IMOSを大にするということは、電流源５３の電流iSを大にすることを意味する。
しかしながら、単に、電流源５３の電流iSを大にすると、VSL電流iVSLが常時大になる。
VSL電流iVSLが常時大にであると、VSL４２の配線抵抗等による電圧降下や、アンプ電流iAMPの増加による増幅Tr６４のゲートソース間電圧の増加により、リセットレベルが低下し、イメージセンサ２に要求される画素値のダイナミックレンジを確保することが困難になることがある。
したがって、単に、負荷MOS電流iMOS、すなわち、電流源５３の電流iSを大にすることによって、VSL整定時間の短縮を図る方法には、イメージセンサ２に要求される画素値のダイナミックレンジを確保することとの関係で、限界がある。
イメージセンサ２に要求される画素値のダイナミックレンジを確保しつつ、すなわち、リセットレベルを低下させずに、VSL整定時間の短縮を図るには、単に、電流源５３の電流iSを大にするのではなく、例えば、電流源５３の電流iS等を動的に制御することにより、負荷MOS電流iMOSを、動的に制御する電流制御機構を設ける必要がある。
なお、電流制御機構には、低消費電力であること、すなわち、電流制御機構を設けずに、電流制御機構で消費される電流だけ、電流源５３の電流iS（負荷MOS電流iMOS）を増加した場合よりも、VSL整定時間を短縮することが望ましい。
電流制御機構を設けずに、電流制御機構で消費される電流だけ、電流源５３の電流iSを増加した場合の方が、電流制御機構を設けた場合よりも、VSL整定時間を短縮することができるのであれば、電流制御機構を設けるよりも、電流源５３の電流iSを単に増加する方が、もしその分の電圧降下が許容されるなら、低消費電力で、イメージセンサ２の高速化を図ることができるからである。
イメージセンサ２の高速化のために、電流制御機構において、負荷MOS電流iMOS（電流源５３の電流iS）を、動的に制御する方法としては、例えば、アンプ電流（画素ユニット４１の増幅Tr６４のドレイン電流）iAMPを検出し、そのアンプ電流iAMPに応じて、電流源５３の電流iS（負荷MOS電流iMOS）を制御する方法がある。
しかしながら、アンプ電流iAMPを検出するには、例えば、広い範囲に分散している（配置されている）画素ユニット４１の各列に、アンプ電流iAMPを検出するための、増幅Tr６４のドレインと接続される配線を、別途設ける必要があり、その場合、画素アレイ部２１の配線を圧迫するおそれがある。
したがって、電流制御機構では、VSL４２から獲得することができる情報（のみ）に基づいて、負荷MOS電流iMOS（電流源５３の電流iS）を、動的に制御することができることが望ましい。
そこで、イメージセンサ２に設けられている電流制御機構５４（図４、図５）では、VSL４２から獲得することができる情報である、例えば、VSL電圧（VSL４２の電圧）（の変化）に応じて、負荷MOS電流iMOSを、動的に制御する。
すなわち、電流制御機構５４では、例えば、VSL電圧が定常的なときには、イメージセンサ２に要求される画素値のダイナミックレンジを確保することができる大きさの負荷MOS電流iMOSを流し、VSL電圧が変化したとき（非定常的なとき）には、VSL整定時間を短縮することができるように、負荷MOS電流iMOSを大にする、負荷MOS電流iMOSの制御を行う。これにより、リセットレベルを低下させずに、VSL整定時間を短縮し、イメージセンサ２の高速化を図ることができる。
ここで、イメージセンサ２の高速化にあたっては、画素ユニット４１から読み出された電気信号に応じて、VSL電圧が変化を開始してから、そのVSL電圧が整定するまでのVSL整定時間を短縮する必要がある。
単にVSL電圧のスルーレートを大にするだけでは、アンダーシュートが大きくなって、却ってVSL整定時間が長くなり、イメージセンサ２の高速化を図ることが困難になることがある。
寄生容量CPは比較的大きいため、そのような寄生容量CPが接続しているVSL４２のVSL電圧の変化、すなわち、例えば、特に、VSL電圧の立ち下がりは、それほど速くはない（急峻ではない）ので、電流制御機構５４は、それほど高速な回路でなくてもよいが、遅延が少ない程アンダーシュートが減るので望ましい。
また、電流制御機構５４には、アナログ信号であるVSL電圧が、イメージセンサ２に要求される画素値のダイナミックレンジに対応するVSL電圧のダイナミックレンジ内のどのような値に整定する（落ち着く）場合であっても、VSL整定時間を短縮することができるように、負荷MOS電流iMOSの制御を行うことが要求される。電流制御機構５４の回路定数の選択は、かかる要求を（も）考慮して行われる。
＜電流制御機構５４の第１の構成例＞
図７は、図４の電流制御機構５４の第１の構成例を示す回路図である。なお、図７の第1の構成例については、特開2011-234243号公報に記載されている。
図７において、電流制御機構５４は、レプリカ回路９０、並びに、FET９４及び９５を有する。
レプリカ回路９０は、VSL４２のレプリカとして機能し、アンプ電流iAMPを再現する。
レプリカ回路９０は、アンプ電流iAMPが流れる増幅Tr６４であるnMOSのFETと逆極性のFETであるpMOS(positive channel MOS)のFET９２を用いて実装される。
レプリカ回路９０は、電流源９１、FET９２、及び、コンデンサ９３を有する。
電流源９１は、一端が、所定の電源VDに接続され、他端が、FET９２のソースに接続されており、電源VDから電流を引き込む方向に、例えば、電流源５３が流す電流iS（図６）と同一の電流を流す。
なお、電源VDは、電源Vddと同一の電源であってもよいし、異なる電源であってもよい。
FET９２は、電流源９１とともに、ソースフォロアを構成している。
FET９２のゲートは、VSL４２に接続され、FET９２のソースは、電流源９１の他、ソースフォロアの負荷であるコンデンサ９３に接続されている。
コンデンサ９３は、寄生容量CPに対応するコンデンサであり、一端は、接地され、他端は、上述したように、FET９２のソースに接続されている。
FET９４及び９５は、nMOSのFETであり、カレントミラーを構成している。
すなわち、FET９４のゲートとFET９５のゲートとが接続され、さらに、そのゲートどうしの接続点は、FET９４のドレインに接続されている。
FET９４及び９５のソースは、接地されている。そして、FET９４のドレインは、レプリカ回路９０のFET９２のドレインに接続され、FET９５のドレインは、VSL４２に接続されている。
FET９４及び９５で構成されるカレントミラーのミラー比（FET９４及び９５とのチャネル幅の比（チャネル長は同一であるとする））を、1:Mと表すこととすると、FET９５には、FET９４に流れる電流の（ほぼ）M倍の電流が流れる。
なお、図７の電流制御機構５４では、FET９５は、電流源５３（図６）を兼ねている。FET９５を流れる電流（ドレイン電流）を、iS'と表すこととすると、図７では、負荷MOS電流iMOSは、FET９５を流れる電流iS'に等しい。
以上のように構成される電流制御機構５４で、VSL電圧が一定の電圧になっている場合、pMOSのFET９２のドレイン電圧も一定でコンデンサ９３から流れ込む電流ip'は0になるので、FET９２のドレイン電流iRは、電流源９１が流す電流iSに等しくなり、そのような電流iR=iSが、FET９４に流れる。
いま、FET９４及び９５で構成されるカレントミラーのミラー比が1:1であるとすると、FET９５に流れる電流iS'は、FET９４に流れる電流iR=iSと同一になり、FET９５に流れる電流iS'に等しい負荷MOS電流iMOSは、電流源９１が流す電流iSに等しくなる。
したがって、電流源９１が流す電流iSを、電流源５３が流す電流iSと等しくすれば、負荷MOS電流iMOSは、電流制御機構５４が設けられておらず、電流源５３が接続されている場合と同一になる。
VSL電圧が所定の一定電圧である場合には、以上のように、負荷MOS電流iMOSは、電流源９１が流す電流iSに等しく、iP=0になる。また、負荷MOS電流iMOSは、アンプ電流iAMPと、寄生容量CPから流れ込む電流ipとの和であるが、iP=0であるから、アンプ電流iAMPは、電流源９１が流す電流iSと等しくなる。
画素ユニット４１からVSL４２に電気信号が読み出されることにより、VSL電圧が低下すると、そのVSL電圧の変化率に応じて、VSL４２がゲートに接続されているpMOSのFET９２のドレイン電圧が変化し、コンデンサ９３からFET９２に流れ込む電流iP'が増加することにより、FET９２に流れる電流（ドレイン電流）iRが増加する。
すなわち、FET９２に流れる電流iRは、電流源９１が流す電流iSと、コンデンサ９３から流れ込む電流iP'との和iS+iP'になるので、コンデンサ９３からFET９２に流れ込む電流iP'が増加する場合には、FET９２に流れる電流iRが増加する。
上述したように、FET９４及び９５で構成されるカレントミラーのミラー比が1:1であるとすると、FET９５に流れる電流iS'は、FET９４に流れる電流iR=iS+iP'と同一になり、FET９５に流れる電流iS'に等しい負荷MOS電流iMOSは、電流源９１が流す電流iSと、コンデンサ９３から流れ込む電流iP'との和iS+iP'になる。
また、負荷MOS電流iMOSは、アンプ電流iAMPと寄生容量CPから流れ込む電流iPとの和iAMP+iPでもあるから、式iMOS=iS+iP'=iAMP+iPが成り立つ。
したがって、いま、コンデンサ９３の容量（静電容量）を、寄生容量CPと等しくすることにより、コンデンサ９３から流れ込む電流iP'と、寄生容量CPから流れ込む電流iPとを、同一にすると(iP'=iP)、式iMOS=iS+iP'=iAMP+iP'は、式iS=iAMPとなり、アンプ電流iAMPと、電流源９１が流す電流iSとは、等しくなる。
以上のように、図７の電流制御機構５４では、アンプ電流iAMPを検出するための、増幅Tr６４のドレインと接続される配線を、別途設けることなく、手元のレプリカ回路９０において、VSL電圧（の低下）によって、アンプ電流iAMPの情報（アンプ電流iAMPが変化するタイミング（ひいては、負荷MOS電流iMOSを動的に制御すべきタイミング））を得て、寄生容量CPの電流iPに等しい、コンデンサ９３の電流iP'を、FET９４及び９５で構成されるカレントミラーで、負荷MOS電流iMOSとして流すことで、負荷MOS電流iMOSが電流iP'=iPだけ増加される。
したがって、図７の電流制御機構５４によれば、画素ユニット４１からVSL４２に電気信号が読み出されることにより、VSL電圧が低下するときに、負荷MOS電流iMOSが増加されるので、その低下するVSL電圧が整定するVSL整定時間を短縮することができる。
ここで、図７の電流制御機構５４は、ループディレイが小さく、安定が良い特長がある。
但し、実際には、回路遅延等の非理想化要因が存在するため、例えば、コンデンサ９３の容量や、カレントミラーを構成するFET９４及び９５のサイズ等の、電流制御機構５４の回路パラメータについては、調整が必要である。
例えば、電流制御機構５４において、VSL電圧が、FET９２のゲートに印加されてから、そのVSL電圧に応じた負荷MOS電流iMOS=iS'が、FET９５に流れるまでには遅延があり、かかる遅延に起因して、VSL電圧には、アンダーシュートが生じる。そして、コンデンサ９３の容量を、大きな寄生容量CPと同一にすると、VSL電圧のアンダーシュートが大きくなり、VSL整定時間の短縮の妨げとなる。
そのため、コンデンサ９３としては、寄生容量CPよりもある程度小さい容量のコンデンサを採用し、VSL電圧に大きなアンダーシュートが生じないようにすることが望ましい。
ところで、図７の電流制御機構５４において、コンデンサ９３として、寄生容量CPよりもある程度小さい容量のコンデンサを採用する場合であっても、VSL４２の寄生容量CPは大きいので、コンデンサ９３の容量も大きくなる。
容量が大きなコンデンサ９３は、実装面積が大きくなるため、そのようなコンデンサ９３を有する電流制御機構５４の実装面積も大きくなり、イメージセンサ２の実装面積が増加する。
そこで、FET９４及び９５で構成されるカレントミラーのミラー比1:M（M＞1）を大きくすることで、コンデンサ９３の容量を、寄生容量CPの1/Mにすることにより、コンデンサ９３の小型化を図る方法がある。
しかしながら、ミラー比（1:MのM）を大きくしすぎると、カレントミラーの応答が悪化し、遅延が大きくなるため、実用的には、ミラー比(M)としては、数倍程度が限界である。ミラー比を数倍程度とすると、コンデンサ９３の容量を、寄生容量CPの数倍分の１とすることができるものの、それでも、コンデンサ９３の容量は大きく、実装面積も大になる。
また、図７の電流制御機構５４では、レプリカ回路９０のソースフォロアのFET９２が、電源VDを基準として動作するため、すなわち、ソースフォロアのFET９２に接続されている電流源９１が、電源VDに（直接）接続されているため、電源VDの電源揺れ（電源VDの電圧変動）が、イメージセンサ２が出力する画像に現れるおそれがある。
さらに、図７の電流制御機構５４では、レプリカ回路９０のソースフォロアのFET９２のゲートが、VSL４２に接続されるため、そのソースフォロアを構成する電流源９１の動作点の設計については、VSL電圧を考慮する必要があるため、面倒になる。
＜電流制御機構５４の第２の構成例の概要＞
そこで、図８は、図４の電流制御機構５４の第２の構成例の概要を示す回路図である。
図８において、電流制御機構５４は、コンデンサ１０１、低インピーダンス回路１０２、及び、電流源１０３を有する。
コンデンサ１０１は、一端が、VSL４２に接続されており、他端は、低インピーダンス回路１０２の端子１０２Ａに接続されている。
低インピーダンス回路１０２は、例えば、仮想的な電池であり、端子１０２Ａから見たときに、コンデンサ１０１（側）にとって、低インピーダンスに見える回路である。
低インピーダンス回路１０２は、コンデンサ１０１に流れる電流iCを検出し、電流源１０３を制御する。電流源１０３は、VSL４２（とコンデンサ１０１との接続点）に接続されており、低インピーダンス回路１０２の制御に従い、コンデンサ１０１に流れる電流iCに概略比例する電流である電流iBを、VSL４２に流す。
ここで、電流源１０３が流す電流iBは、負荷MOS電流iMOSを増加させる(boost)電流であるため、以下、ブースト電流iBともいう。電流源１０３は、ブースト電流iBを流すブースト電流源であるということができる。
以上のように構成される電流制御機構５４では、VSL電圧が定常的な場合、すなわち、VSL電圧が（ほぼ）一定電圧になっている場合には、コンデンサ１０１に流れる電流iCは0であり、電流源１０３は、その0である電流iCに対応するブースト電流iB=f(iC)=f(0)を流す。
ここで、f()は、単調増加の関数を表し、f(0)は、0以上の値であるとする。f()としては、例えば、f(i)=ai+bを採用することができる(a>1,b>=0)。例えば、f(0)=0である場合、VSL電圧が定常的なときは、iC=iP=0であるから、アンプ電流iAMP=is-ip-iCと電流源５３が流す電流iSとは、iAMP=isとなる。
画素ユニット４１からVSL４２に電気信号が読み出されることにより、VSL電圧が低下（変化）すると、コンデンサ１０１には、VSL電圧の変化率に対応する（0でない）電流iCが流れる。
すなわち、コンデンサ１０１の、VSL４２が接続されていない方（他端）は、低インピーダンス回路１０２（の端子１０２Ａ）に接続されており、VSL電圧が変動しても、コンデンサ１０１の、VSL４２が接続されていない方（他端）の電圧（電位）は、（ほとんど）変動しない。
そのため、コンデンサ１０１には、VSL電圧の変化率に対応する（0でない）電流iCが流れる。したがって、コンデンサ１０１は、VSL電圧の変化率を、電流iCに変換して検出している、ということができる。
コンデンサ１０１に、VSL電圧の変化率に対応する電流iCが流れると、低インピーダンス回路１０２は、その電流iCを検出し、電流源１０３を制御する。これにより、電流源１０３は、コンデンサ１０１の電流iCに対応するブースト電流iB=f(iC)を流す。
ブースト電流iB=f(iC)は、iC=0のときのブースト電流iB=f(0)よりも大であり、したがって、電流源１０３がブースト電流iB=f(iC)を流すことにより、負荷MOS電流iMOS=iS+iBは増加する。
ここで、図８において、負荷MOS電流iMOSは、電流源５３が流す電流iSと、電流源１０３が流すブースト電流iBとの和であり、式iMOS=iS+iBで表すことができる。
また、負荷MOS電流iMOSは、アンプ電流iAMP、寄生容量CPから流れ込む電流iP、及び、コンデンサ１０１に流れる電流iCの和でもあり、式iMOS=iAMP+iP+iCで表すこともできる。
そこで、式iS+iB=iAMP+iP+iC(=iMOS)が成り立つ。
したがって、ブースト電流iBを、式iB=f(iC)=iC+iPで表される、コンデンサ１０１に流れる電流iCに対応する電流とすることにより、式iS+iB=iAMP+iP+iCは、式iAMP=iSに変形することができ、iAMPを一定電流とすることができる。
以上のように、図８の電流制御機構５４では、コンデンサ１０１によって、VSL電圧の変化（低下）が、その変化率に対応した電流iCに変換され、電流源１０３が、電流iCに対応したブースト電流iB=f(iC)を流すことで、負荷MOS電流iMOSを増加させる。
したがって、図８の電流制御機構５４によれば、画素ユニット４１からVSL４２に電気信号が読み出されることにより、VSL電圧が低下するときに、負荷MOS電流iMOSが増加されるので、VSL整定時間を短縮することができる。
図９は、VSL電圧が変化した場合の、図８の電流制御機構５４の動作を説明するフローチャートである。
VSL電圧が変化すると、ステップＳ１１において、コンデンサ１０１には、VSL電圧の変化率に対応する電流iC、すなわち、VSL電圧の微分に比例する電流iCが流れる。
そして、ステップＳ１２において、電流源１０３が、電流iCに対応したブースト電流iB=f(iC)を、VSL４２に流すことで、負荷MOS電流iMOS=iS+iBを増加する。
以上のように、負荷MOS電流iMOSが増加し、その結果、VSL整定時間を短縮することができる。
＜電流制御機構５４の第２の構成例の詳細＞
図１０は、図４の電流制御機構５４の第２の構成例の詳細を示す回路図である。
なお、図中、図８の場合と対応する部分については，同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１０において、電流制御機構５４は、コンデンサ１０１、アンプ１１０、FET１２１、電流源１２２、コンデンサ１３１、FET１４１及び１４２、並びに、FET１５１及び１５２を有する。
アンプ１１０は、差動対で構成され、FET１１１，１１２，１１３、及び、１１４、並びに、電流源１１５を有する。
FET１１１及び１１２は、nMOSのFETであり、差動対を構成している。
すなわち、FET１１１及び１１２のソースどうしは接続され、そのソースどうしの接続点は、一端が接地されている電流源１１５の他端に接続されている。
FET１１１のゲートは、アンプ１１０の非反転入力端子１１０Ａに接続され、FET１１２のゲートは、アンプ１１０の反転入力端子１１０Ｂに接続されている。
FET１１１のドレインは、FET１１３のドレインに接続され、FET１１２のドレインは、FET１１４のドレイン、及び、アンプ１１０の出力端子１１０Ｃに接続されている。
FET１１３及び１１４は、pMOSのFETであり、カレントミラーを構成し、FET１１１及び１１２で構成される差動対の負荷として、その差動対に接続されている。
すなわち、FET１１３及び１１４のゲートどうしは接続され、そのゲートどうしの接続点は、FET１１３のドレインに接続されている。
FET１１３及び１１４のソースは、いずれも、電源VDに接続されている。
電流源１１５は、差動対を構成するFET１１１及び１１２のドレイン電流の和が一定になるように、一定の電流を流す。
FET１２１のゲートは、アンプ１１０の出力端子１１０Ｃに接続され、ソースは、アンプ１１０の反転入力端子１１０Ｂに接続されている。
FET１２１のソースは、さらに、一端が接地された電流源（ソースフォロア用の電流源）１２２の他端にも接続されており、したがって、FET１２１は、ソースフォロアになっている。
FET１２１のドレインは、FET１４１のドレインに接続されている。
以上のアンプ１１０、ソースフォロアのFET１２１、及び、電流源１２２が、図８の低インピーダンス回路１０２としての仮想電池を構成している。
低インピーダンス回路１０２の端子１０２Ａは、アンプ１１０の出力端子と、ソースフォロアのFET１２１のソースとの接続点に接続されており、さらに、図８で説明したように、コンデンサ１０１に接続されている。
ここで、本実施の形態では、アンプ１１０は、低インピーダンス回路１０２の、コンデンサ１０１と接続される端子１０２Ａの電圧（電位）（DC(Direct Current)動作点）を決定する役割を有するだけであり、アンプ１１０には、高周波特性は、それほど要求されない。
以上のように、アンプ１１０のゲインは、それほど要求されないため、差動対を構成するFET１１１及び１１２に、それほど大きな電流を流す必要はなく、電流源１１５が流す電流は、小さい電流に絞ることができる。したがって、アンプ１１０の消費電流を少なくすることができる。
また、アンプ１１０の非反転入力端子１１０Ａには、所定の参照電圧（電位）VREFが印加される。
ここで、アンプ１１０の非反転入力端子１１０Ａに印加される参照電圧VREFは、電流制御機構５４の外部で、適切なドライブ能力を有する電圧源によって生成し、画素ユニット４１の各列の電流制御機構５４に供給することができる。
参照電圧VREFを生成する電圧源（以下、参照用電圧源ともいう）としては、例えば、オペアンプを用いた、駆動能力の高い参照電圧VREFを生成する回路を採用することができる。
但し、参照電圧VREFの生成は、オペアンプを用いずに行うこともできる。
すなわち、参照用電圧源としては、例えば、直列接続した２つの抵抗を採用し、その２つの抵抗によって、所定の（直流）電圧を分圧することにより、参照電圧VREFを生成することができる。
また、参照用電流源としては、例えば、直列接続した２つの抵抗と、その２つの抵抗どうしの接続点にゲートを接続したソースフォロアのnMOSのFETとを採用し、そのソースフォロアのFETのソースの電圧を、参照電圧VREFとして出力することができる。
参照電圧VREFが印加されるアンプ１１０は、コンデンサ１０１によって、VSL４２とは、直流的に分離されているので、参照電圧VREFとしては、VSL電圧とは、独立に、電流制御機構５４の動作に適切な値を設定することができる。
図１０では、参照電圧VREFが非反転入力端子１１０Ａに印加されるアンプ１１０において、反転入力端子１１０Ｂの電圧が、非反転入力端子１１０Ａに印加される参照電圧VREFに等しくなるように、出力端子１１０Ｃの電圧が調整される。
その結果、反転入力端子１１０Ｂに接続されている、低インピーダンス回路１０２の端子１０２Ａ、ひいては、その端子１０２Ａに接続されているコンデンサ１０１の他端の電圧は、（ほぼ）参照電圧VREFとなる。
なお、低インピーダンス回路１０２の端子１０２Ａは、ソースフォロアのFET１２１のソースに接続されているので、端子１０２Ａから見た低インピーダンス回路１０２のインピーダンスは、ソースフォロアのFET１２１の出力インピーダンスを、アンプ１１０のゲインで割った値になり、低インピーダンスである。
また、図１０では、上述したように、FET１２１のソースには、電流源１２２が接続されるとともに、（端子１０２Ａを介して）コンデンサ１０１が接続されている。したがって、図１０のソースフォロアのFET１２１を流れる（ドレイン）電流iDは、電流源１２２が流す電流iD'と、コンデンサ１０１を流れる電流iCとの和になり、式iD=iD'+iCで表される。
したがって、VSL電圧の変化率は、コンデンサ１０１を流れる電流iCに変換され、その後、FET１２１を流れる（ドレイン）電流iD=iD'+iCとして検出することができる。
コンデンサ１３１は、一端が、FET１２１のドレインに接続され、他端が、FET１１４のドレインに接続されている。コンデンサ１３１は、VSL電圧の立ち上がり時の波形整形用のコンデンサであり、設けなくてもよい。
FET１４１及び１４２は、pMOSのFETであり、FET１４１をミラー元とするとともに、FET１４２をミラー先とする、ミラー比が1:m（m＞1）のカレントミラー（第１のカレントミラー）を構成している。
すなわち、FET１４１及び１４２のゲートどうしは接続され、そのゲートどうしの接続点は、FET１４１のドレインに接続されている。
FET１４１及び１４２のソースは、いずれも、電源VDに接続されている。
FET１４１のドレインは、ソースフォロアのFET１２１のドレインに接続され、FET１４２のドレインは、FET１５１のドレインに接続されている。
ここで、FET１４１及び１４２で構成される、ミラー比が1:mのカレントミラーを、以下、m倍カレントミラーともいう。
FET１５１及び１５２は、nMOSのFETであり、FET１５１をミラー元とするとともに、FET１５２をミラー先とする、ミラー比が1:n（n＞1）のカレントミラー（第２のカレントミラー）を構成している。
すなわち、FET１５１及び１５２のゲートどうしは接続され、そのゲートどうしの接続点は、FET１５１のドレインに接続されている。
FET１５１及び１５２のソースは、いずれも、接地されている。
FET１５１のドレインは、上述したように、FET１４２のドレインに接続され、FET１５２のドレインは、コンデンサ１０１の一端、すなわち、VSL４２に接続されている。
ここで、FET１５１及び１５２で構成される、ミラー比が1:nのカレントミラーを、以下、n倍カレントミラーともいう。
n倍カレントミラーのミラー先のFET１５２は、図８の電流源１０３に相当する。
図１１は、VSL電圧が変化した場合の、図１０の電流制御機構５４の動作を説明するフローチャートである。
VSL電圧が変化すると、ステップＳ２１において、コンデンサ１０１には、VSL電圧の変化率に対応する（VSL電圧の微分に比例する）電流iCが流れる。
コンデンサ１０１に電流iCが流れると、ステップＳ２２において、ソースフォロアのFET１２１を流れる（ドレイン）電流iD=iD'+iCが、コンデンサ１０１に流れる電流iCだけ増加する。
そして、ステップＳ２３において、FET１２１を流れる電流iDは、FET１４１及び１４２で構成されるm倍カレントミラーにおいて、m倍され、その結果、FET１４２には、FET１２１を流れる電流iDのm倍の電流iB'=m×iDが流れる。
さらに、ステップＳ２３では、FET１４２を流れる電流iB'=m×iDは、FET１５１及び１５２で構成されるn倍カレントミラーにおいて、n倍され、その結果、FET１５２には、FET１４２を流れる電流iB'=m×iDのm倍のブースト電流iB=n×iB'=n×m×iDが流れる。
n倍カレントミラーのFET１５２において、ブースト電流iBは、VSL４２から引き抜かれるため、VSL４２には、その引き抜かれるブースト電流iBが流れる（負荷MOS電流iMOS=iB+iSに含まれる形で、ブースト電流iBが流れる）。
いま、VSL電圧の変化によって、コンデンサ１０１の電流iCが0からiC（＞0）に変化（増加）したこととすると、FET１２１を流れる電流iD=iD'+iCが電流iCだけ増加するので、ブースト電流iB=n×m×iDは、n×m×iCだけ増加し、ひいては、負荷MOS電流iMOS=iB+iSも、n×m×iCだけ増加する。これにより、VSL整定時間を短縮することができる。
ここで、電流制御機構５４に遅延がないとすると、負荷MOS電流iMOS=iB+iSの増分、すなわち、ブースト電流iBの増分n×m×iCが、コンデンサ１０１に流れる電流iCと寄生容量CPから流れ込む電流iPとの和iC+iPに等しければ、ブースト電流iBの増分n×m×iCによって、コンデンサ１０１に流れる電流iCと寄生容量CPから流れ込む電流iPとが相殺（補償）される。
また、電流制御機構５４は、m倍カレントミラーとn倍カレントミラーとの２つのカレントミラーを有するので、n倍カレントミラーにおいて、電流がn倍にされる他、負荷MOS電流iMOSに電流を流し込む方向の電流から、負荷MOS電流iMOSから電流を引き抜く方向の電流への変換を行うことができる。
さらに、電流制御機構５４が、m倍カレントミラーとn倍カレントミラーとの２つのカレントミラーを有することで、カレントミラーのミラー比（m倍カレントミラーのミラー比1:mとn倍カレントミラーのミラー比1:n）を小さくすることができる。その結果、ミラー比を大きくすることによる、カレントミラーの応答の悪化を抑制することができる。
また、電流制御機構５４が、m倍カレントミラーとn倍カレントミラーとの２つのカレントミラーを有することで、VSL電圧の低下によってコンデンサ１０１に流れる電流iCを、m倍カレントミラーとn倍カレントミラーとで、m×n倍に大きく増幅して、ブースト電流iBとし、そのブースト電流iBだけ、負荷MOS電流iMOS=iB+iSを増加することができる。
以上のように、VSL電圧の低下によってコンデンサ１０１に流れる電流iCは、m倍カレントミラーとn倍カレントミラーとで、m×n倍に大きく増幅されるので、電流iCの大きさを決めるコンデンサ１０１の容量を、小さくすることができる。
なお、コンデンサ１０１の容量は、例えば、画素ユニット４１からVSL４２に電気信号が読み出されることによりVSL電圧が低下するときの、そのVSL電圧の整定に要する時間（VSL整定時間）を最短にするという尺度で最適化する。
電流制御機構５４において、ブースト電流iBが、VSL４２に流される場合、電流制御機構５４で生じる遅延等に起因して、VSL電圧にアンダーシュートが発生しやすいため、VSL整定時間を最短にするという尺度によれば、コンデンサ１０１の容量の最適値は、寄生容量CPを、m倍カレントミラーとn倍カレントミラーとの２つのカレントミラーのミラー比1:n×mで除算した値CP/(n×m)よりも大分小さい値になる。
ここで、図１０の電流制御機構５４において、ソースフォロアのFET１２１は、nMOSのFETであり、そのソースは、一端がVSL４２に接続されたコンデンサ１０１の他端に接続されている。そして、画素ユニット４１からVSL４２に電気信号が読み出されることにより、VSL電圧が低下する場合（VSL電圧の立ち下がり時）には、VSL電圧が定常的な場合に比較して、FET１２１に流れる電流iDは、VSL電圧の低下によってコンデンサ１０１に流れる電流iCだけ増加する。
FET１２１に流れる電流iDは、上述したように、電流源１２２が流す電流iD'と、コンデンサ１０１を流れる電流iCとの和iD'+iCであるため、VSL電圧が定常的で、iC=0である場合には、FET１２１に流れる電流iDは、最小iD=iD'になる。
いま、電流源１２２の電流iD'を0とすると、VSL電圧が定常的で、iC=0である場合には、FET１２１に流れる電流iDは0になる。したがって、VSL電圧の低下によって、コンデンサ１０１に電流iCが流れた場合に、FET１２１はオフからオンに切り替わり、電流iCに等しい電流iD=iCが流れ、それから、m倍カレントミラーのFET１４１及び１４２、並びに、n倍カレントミラーのFET１５１及び１５２がオフからオンになる。
すなわち、電流源１２２の電流iD'が0である場合、VSL電圧の低下によって、コンデンサ１０１に、電流iCが流れ始めてから、FET１２１，１４１、及び、１５１がオンするが、FET１２１，１４１、及び、１５１では、そのオンする分のゲートソース間電圧の変化が必要であり、そのゲートソース間電圧の変化のための充電に要する遅延が生じる。
かかる遅延は、電流源１２２において、0でない電流iD'を流すことにより低減することができる。したがって、遅延の低減の観点からは、電流iD'は大であることが望ましい。
一方、電流iD'は、FET１２１に流れる電流iDとなり、最終的には、m倍カレントミラー、及び、n倍カレントミラーを介してブースト電流iB=n×m×iD=n×m×iD'となって流れるので、消費電流の抑制の観点からは、小さい方が望ましい。
また、m倍カレントミラー、及び、n倍カレントミラーは、ノイズ源となるため、ノイズの低減の観点からも、m倍カレントミラー、及び、n倍カレントミラーで得られるブースト電流iB=n×m×iD=n×m×iD'となる電流iD'は、小さい方が望ましい。
以上のように、遅延の低減の観点からは、電流iD'は、大きい方が望ましいが、消費電流の抑制、及び、ノイズの低減の観点からは、電流iD'は、小さい方が望ましい。したがって、電流源１２２の電流iD'は、遅延の低減と、消費電流の抑制、及び、ノイズの低減とのトレードオフで決定される。
なお、図１０の電流制御機構５４では、電源VDの電源揺れ（電源VDの電圧変動）は、ブースト電流iBに、副次的にしか影響しないため、すなわち、m倍カレントミラーを介して、ブースト電流iBに影響するだけであるため、図７の場合に比較して、PSRR(Power Supply Rejection Ratio)を大幅に改善することができる。
ここで、イメージセンサ２に、図１０の電流制御機構５４を設ける場合には、電流源５３を設けずに、その代わりに、電流制御機構５４の電流源１０３（図８）としてのFET１５２を、電流源５３としての機能をも持たせることができる。
いま、図１０において、VSL電圧が定常的な場合には、コンデンサ１０１に流れる電流iCが0であるため、負荷MOS電流iMOSは、式iMOS=iB+iS=n×m×iD+iS=n×m×(iD'+iC)+iS=n×m×iD'+iSで表される。
電流源５３を設けない場合、電流iSは0になるから、VSL電圧が定常的なときの負荷MOS電流iMOSは、ブースト電流iBに等しく、式iMOS=iB=n×m×iD'+iS=n×m×iD'で表される。したがって、VSL電圧が定常的なときの負荷MOS電流iMOSは、電流源１２２が流す電流iD'によって、一意に決まり、選択肢はない。
しかしながら、電流制御機構５４の消費電流等の、画素ユニット４１からの画素値となる電気信号の読み出しに消費される消費電流との関係で、VSL整定時間を最適化するためには、本来独立に決めるべき電流、すなわち、例えば、VSL電圧が定常的なときの負荷MOS電流iMOSや、電流制御機構５４の各部の電流に選択肢がないことは、望ましくない。
また、上述したように、カレントミラーは、ノイズ源になるため、m倍カレントミラー、及び、n倍カレントミラーで得られるブースト電流iB=n×m×iD=n×m×iD'には、カレントミラーをノイズ源とするノイズ（以下、カレントミラーノイズともいう）が含まれる。
したがって、電流源５３を設けない場合、負荷MOS電流iMOSには、カレントミラーノイズが大きく影響する。
そこで、ノイズの少ない電流源を、電流源５３として設けることで、負荷MOS電流iMOSに対するカレントミラーノイズの影響を低減することができる。
なお、電流源５３を設ける場合、VSL電圧が定常的なときの負荷MOS電流iMOSは、上述したように、式iMOS=n×m×iD'+iSで表されるが、かかる負荷MOS電流iMOSは、消費電力の観点から、大きすぎない方が望ましい。
＜電流制御機構５４の第３の構成例の詳細＞
図１２は、図４の電流制御機構５４の第３の構成例の詳細を示す回路図である。
なお、図中、図１０の場合と対応する部分については，同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１２の電流制御機構５４は、アンプ１１０、FET１２１、電流源１２２、コンデンサ１３１、FET１４１及び１４２、並びに、FET１５１及び１５２を有する点で、図１０の場合と共通する。
但し、図１２の電流制御機構５４は、電流源１６１が新たに設けられている点で、図１０の場合と相違する。
電流源１６１は、m倍カレントミラーのミラー先であるFET１４２の電流iB'=m×iDから、所定の電流i1を引き抜くための引き抜き用電流源であり、一端が接地され、他端が、m倍カレントミラーのミラー先であるFET１４２のドレインに接続されている。
電流源１６１は、電流i1を流すことで、m倍カレントミラーのミラー先であるFET１４２の電流iB'=m×iDから、電流i1を引き抜く。
その結果、m倍カレントミラーの次のn倍カレントミラーのミラー元であるFET１５１の電流は、電流iB'=m×iDから電流i1を差し引くことで得られる電流iB'-i1=m×iD-i1になる。
VSL電圧が定常的な場合、コンデンサ１０１に流れる電流iCが0であるため、電流iD=iD'+iCは、電流源１２２が流す電流iD'に等しくなる。
したがって、n倍カレントミラーのミラー元であるFET１５１の電流は、電流iB'-i1=m×iD-i1=m×iD'-i1になる。
n倍カレントミラーでは、FET１５１の電流iB'-i1=m×iD'-i1がn倍され、ブースト電流iBとして、n倍カレントミラーのミラー先のFET１５２を流れる。
したがって、ブースト電流iBは、式iB=n×(m×iD'-i1)で表される。
負荷MOS電流iMOSは、ブースト電流iBと、電流源５３が流す電流iSとの和であるので、VSL電圧が定常的な場合の負荷MOS電流iMOSは、式iMOS=iB+iS=n×(m×iD'-i1)+iSで表される。
以上から、図１２では、図１０の場合に比較して、VSL電圧が定常的な場合の負荷MOS電流iMOS中のブースト電流iBを、n×(m×iD')からn×(m×iD'-i1)にして、n×i1だけ少なくすることができ、その結果、負荷MOS電流iMOS中のブースト電流iBに起因するノイズの低減を図ることができる。
ここで、電流源１６１が電流i1を引き抜く対象の電流は、m倍カレントミラーにおいて、FET１２１の電流iD=iD'をm倍にした電流iB'=m×iD'であり、ある程度大きな電流であるため、電流i1の精度は、（m倍カレントミラーでm倍にされる前の電流iD=iD'から、電流i1を引き抜く場合と比較して）それほど要求されない。
また、n倍カレントミラーのミラー元のFET１５１には、前段のm倍カレントミラーのミラー先でのFET１４２の電流iB'=m×iD'から、電流i1を引き抜いた後の電流m×iD'-i1が流れる。したがって、仮に、電流i1を、(m-1)iD'としても、n倍カレントミラーのミラー元のFET１５１には、前段のm倍カレントミラーのミラー元のFET１４２に（少なくとも）流れる電流iD'と同様の電流が流れ、FET１５１はオンになる。したがって、FET１５１がオフしていることによるn倍カレントミラーの応答の悪化を防止することができる。
さらに、電流源１６１による電流i1の引き抜きが行われる場合、VSL電圧が定常的なときの負荷MOS電流iMOSは、上述したように、式iMOS=iB+iS=n×(m×iD'-i1)+iSで表されるので、電流源５３の電流iSや、電流源１６１の電流i1を調整し、負荷MOS電流iMOSが、ブースト電流iB=n×(m×iD'-i1)よりも、電流源５３の電流iSに支配的になるようにすることにより、負荷MOS電流iMOSに対する、電流制御機構５４のノイズ、すなわち、ブースト電流iBに含まれるノイズの影響を抑制することができる。
なお、電流i1を引き抜くための電流源１６１は、グランドを基準として動作するため、すなわち、電流源１６１が、グランドに（直接）接続されているため、電流源１６１は、電源揺れ等のノイズが少ない安定な電流を流す電流源として構成することができる。この点、グランドを基準として動作する電流源５３や、電流源１１５及び１２２についても同様である。
＜シミュレーション＞
図１３は、イメージセンサ２に、図１０又は図１２の電流制御機構５４を設けた場合と設けていない場合とのVSL整定時間を計測するシミュレーションのシミュレーション結果を示す図である。
図１３において、横軸は時間を表し、縦軸はVSL電圧を表す。
また、図１３において、実線は、図１０又は図１２の電流制御機構５４を設けた場合（以下、電流制御機構５４ありの場合ともいう）のVSL電圧を表し、点線は、電流制御機構５４を設けていない場合（以下、電流制御機構５４なしの場合ともいう）のVSL電圧を表す。
VSL整定時間を計測するシミュレーションでは、電流制御機構５４ありの場合となしの場合とのそれぞれのVSL電圧の整定後の最終的な電圧（以下、最終整定電圧ともいう）を一致させるため、電流制御機構５４ありの場合のVSL電圧の整定後の負荷MOS電流iMOS=n×m×iD'+iS（又は、n×(m×iD'-i1)+iS）と、電流制御機構５４なしの場合のVSL電圧の整定後の負荷MOS電流iMOS=iSとが一致するようにした。
したがって、電流制御機構５４ありの場合、電流制御機構５４のFET１５２以外で消費される電流分だけ、電流制御機構５４なしの場合よりも、消費電流が多い。
シミュレーションにおいて、VSL電圧の整定の判定にあたっては、最終整定電圧を中心とする微小な範囲を、VSL電圧の整定の判定のための整定範囲に設定し、VSL電圧が、整定範囲からはみ出さなくなった期間の開始点を、VSL電圧が整定したタイミングに判定することとした。
したがって、シミュレーションでは、VSL電圧が、整定範囲の上限値になったときが、VSL電圧が整定したタイミングに判定される。
なお、電流制御機構５４ありの場合、原理的に、VSL電圧には、アンダーシュートが生じるため、VSL電圧のアンダーシュートのボトム（アンダーシュートが生じたVSL電圧の最小値）が、整定範囲に収まるように、コンデンサ１０１の容量を調整した。
電流制御機構５４ありの場合、VSL電圧のアンダーシュートのボトムのタイミングの前に、VSL電圧が整定範囲の上限値になるが、VSL電圧が整定範囲の上限値になったタイミングが、VSL電圧が整定したタイミングに判定される。
シミュレーションでは、電流制御機構５４なしの場合のVSL電圧の整定のタイミング（時刻）TBよりも早いタイミングTAで、電流制御機構５４ありの場合のVSL電圧が整定することを確認することができた。
すなわち、シミュレーションでは、電流制御機構５４ありの場合のVSL整定時間について、電流制御機構５４なしの場合のVSL整定時間に対して２割程度の短縮を図ることができた。
図１４は、電流制御機構５４あり場合となし場合とのそれぞれのVSL整定時間を（ほぼ）一致させたときのVSL電圧を計測するシミュレーションのシミュレーション結果を示す図である。
図１４において、横軸は時間を表し、縦軸はVSL電圧を表す。
また、図１４において、実線は、電流制御機構５４ありの場合のVSL電圧を表し、点線は、電流制御機構５４なしの場合のVSL電圧を表す。
VSL電圧を計測するシミュレーションでは、電流制御機構５４ありの場合となしの場合とのそれぞれのVSL整定時間を一致させるように、電流制御機構５４ありの場合のVSL電圧の整定後の負荷MOS電流iMOS=n×m×iD'+iS（又は、n×(m×iD'-i1)+iS）と、電流制御機構５４なしの場合のVSL電圧の整定後の負荷MOS電流iMOS=iSとを調整した。
負荷MOS電流iMOSの調整の結果、電流制御機構５４ありの場合の消費電流については、電流制御機構５４のFET１５２以外に流れる電流を含めても、電流制御機構５４なしの場合の消費電流に対して２割程度の削減を図ることができた。
したがって、イメージセンサ２に要求されるVSL整定時間が同一であれば、電流制御機構５４ありの場合には、電流制御機構５４なしの場合に比較して、消費電力を低減することができる。
さらに、シミュレーションでは、電流制御機構５４なしの場合のVSL電圧が整定した電圧VBよりも高い電圧VAで、電流制御機構５４ありの場合のVSL電圧が整定することを確認することができた。
したがって、電流制御機構５４ありの場合には、電流制御機構５４なしの場合よりも、リセットレベルが高くなり、VSL電圧のダイナミックレンジを広くすることができる。
＜電流制御機構５４の第４の構成例の詳細＞
図１５は、図４の電流制御機構５４の第４の構成例の詳細を示す回路図である。
なお、図中、図１０又は図１２の場合と対応する部分については，同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１５の電流制御機構５４は、FET１２１、電流源１２２、FET１４１及び１４２、並びに、FET１５１及び１５２を有する点で、図１０の場合と共通する。
但し、図１５の電流制御機構５４は、アンプ１１０、及び、コンデンサ１３１が設けられていない点で、図１０の場合と相違する。
図１０では、画素ユニット４１の各列の電流制御機構５４が、アンプ１１０を有し、電流制御機構５４が有するアンプ１１０の出力によって、その電流制御機構５４が有するソースフォロアのFET１２１が駆動される。これに対し、図１５では、電流制御機構５４の外部に設けられたアンプ２０１を、画素ユニット４１の各列の電流制御機構５４で共用し、そのアンプ２０１の出力によって、各列の電流制御機構５４が有するソースフォロアのFET１２１が駆動される。
図１５の電流制御機構５４は、アンプ１１０を有しておらず、したがって、ソースフォロアのFET１２１と電流源１２２とが、低インピーダンス回路１０２を構成する。
また、図１５では、電流制御機構５４の外部に、各列の電流制御機構５４のすべてで共用されるアンプ２０１及び電池２０２が設けられている。
アンプ２０１の非反転入力端子(+)は、-端子が接地された電池２０２の+端子に接続され、アンプ２０１の反転入力端子(-)は、アンプ２０１の出力端子に接続されている。さらに、アンプ２０１の出力端子は、（各列の）電流制御機構５４のFET１２１のゲートに接続されている。
アンプ２０１は、その非反転入力端子(+)に入力される電池２０２の電圧に応じた電圧を、参照電圧VREFとして、アンプ２０１の出力端子から出力し、これにより、FET１２１のゲートには、参照電圧VREFが印加される。
ここで、図１０（及び図１２）では、参照電圧VREFが入力されるアンプ１１０の出力が、FET１２１のゲートに印加されるのに対して、図１５では、電池２０２の電圧が入力されるアンプ２０１が出力する参照電圧VREFが、アンプ１１０を経由せずに、FET１２１のゲートに印加される。
以上のように、図１５では、参照電圧VREFが、アンプ１１０を経由せずに、FET１２１のゲートに、直接印加されるので、参照電圧VREFが、アンプ１１０を経由して、FET１２１のゲートに印加される図１０の場合に比較して、参照電圧VREFの変動の影響を、直接的に受ける。
但し、負荷MOS電流iMOS=iB+iS=n×m×iD+iSにおいて、電流源５３が流す電流iSの比率を、ブースト電流iB=n×m×iDより大にすることで、参照電圧VREFの変動の影響を無視することができるオーダまで低減することができる。
また、図１５では、コンデンサ１０１の、VSL４２と接続されていない方（他端）の電圧、すなわち、低インピーダンス回路１０２の出力端子１０２Ａの電圧が、参照電圧VREFよりも、FET１２１のゲートとソースとの間の電圧VGSだけ低い電圧になる。
したがって、図１５において、コンデンサ１０１の、VSL４２と接続されていない方の電圧（低インピーダンス回路１０２の出力端子１０２Ａの電圧）を、図１０の場合と同一にするためには、参照電圧VREFを調整する必要がある。
但し、図１５において、コンデンサ１０１の、VSL４２と接続されていない方の電圧については、図１０の場合と同一にする必要はなく、大雑把に設定することができる。
図１５の電流制御機構５４は、図１０の電流制御機構５４とほぼ同等の性能を有する。そして、図１５の電流制御機構５４によれば、アンプ１１０が設けられていない分だけ、図１０の電流制御機構５４よりも消費電流を低減するとともに、実装面積を小さくすることができる。
なお、図１５の電流制御機構５４には、図１２の場合と同様に、m倍カレントミラーのミラー先であるFET１４２の電流iB'=m×iDから、所定の電流i1を引き抜く電流源１６１を設けることができる。
以上のように、電流制御機構５４においては、一端が、VSL４２に接続されたコンデンサ１０１の他端に接続された低インピーダンス回路１０２において、コンデンサ１０１に流れる電流iCに検出し、そのコンデンサ１０１に流れる電流iCに対応する電流であるブースト電流iBを、VSL４２に流すので、VSL電圧の変化率が、コンデンサ１０１に流れる電流iCとして検出され、その電流iCに対応するブースト電流iBだけ、負荷MOS電流iMOSが増加する。その結果、VSL整定時間を短縮し、イメージセンサ２の高速化を図ることができる。
さらに、コンデンサ１０１に流れる電流iCに対応するブースト電流iBを、m倍カレントミラーとn倍カレントミラーとの２つのカレントミラーで生成するので、必要なブースト電流iBを得るのに必要なコンデンサ１０１の容量を、小さくすることができる。
その結果、電流制御機構５４によれば、実装面積の増加を抑制しつつ、イメージセンサ２の高速化を図ることができる
そして、イメージセンサ２の画素数、ひいては、画角が大きいほど、VSL４２の寄生容量CPは大になる一方、イメージセンサ２の実装面積に占める電流制御機構５４の実装面積の割合は小さくなる（電流制御機構５４の面積ペナルティが小さくなる）ので、電流制御機構５４を設けることの有効性は大になる。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、本技術は、ディジタルカメラの他、PC(Personal Computer)や、携帯電話機、タブレット端末、スマートフォン、ウェアラブルカメラ、その他の画像を撮像する機能を搭載することができるあらゆる電子機器に適用することができる。
さらに、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
なお、本技術は、以下のような構成をとることができる。
＜１＞
一端が、垂直信号線に接続されるコンデンサと、
前記コンデンサの他端に接続され、前記コンデンサに流れる電流を検出する低インピーダンスの仮想電池と、
前記コンデンサに流れる電流に対応する電流であるブースト電流を、前記垂直信号線に流すブースト電流源と
を備えるイメージセンサ。
＜２＞
前記仮想電池は、ソースフォロアのFET(Field Effect Transistor)を有し、
前記コンデンサの他端は、前記ソースフォロアのFETのソースに接続され、
前記ソースフォロアのFETのソースは、ソースフォロア用の電流源に接続される
＜１＞に記載のイメージセンサ。
＜３＞
前記ソースフォロアのFETのドレイン電流がミラー元に流れる第１のカレントミラーと、
前記第１のカレントミラーのミラー先の電流がミラー元に流れる第２のカレントミラーと
をさらに備え、
前記ブースト電流源は、前記第２のカレントミラーのミラー先のトランジスタである
＜２＞に記載のイメージセンサ。
＜４＞
前記第１のカレントミラーのミラー先の電流から、所定の電流を引き抜くための引き抜き用電流源をさらに備える
＜３＞に記載のイメージセンサ。
＜５＞
前記コンデンサに、前記垂直信号線の電圧の変化率に対応する電流が流れ、
前記ソースフォロアのFETのドレイン電流として、前記コンデンサに流れる電流に対応する電流が流れ、
前記第１のカレントミラーのミラー先に、前記ソースフォロアのFETのドレイン電流のm倍の電流が流れ、
前記ブースト電流源である前記第２のカレントミラーのミラー先に、前記第１のカレントミラーのミラー先に流れる電流のn倍の電流が流れる
ように構成された＜３＞又は＜４＞に記載のイメージセンサ。
＜６＞
前記ソースフォロアのFETのゲートに、所定の電圧が入力されるアンプの出力が印加されるように構成された
＜２＞ないし＜５＞のいずれかに記載のイメージセンサ。
＜７＞
前記アンプは、前記イメージセンサの画素のすべての列で共用されるように構成された
＜６＞に記載のイメージセンサ。
＜８＞
前記仮想電池は、前記アンプをさらに有する
＜６＞に記載のイメージセンサ。
＜９＞
前記アンプは、
差動対と、
前記差動対に接続されたカレントミラーと、
前記差動対に流れる電流を一定電流にする定電流源と
を有し、
前記アンプの出力端子は、前記ソースフォロアのFETのゲートに接続され、
前記アンプの反転入力端子は、前記ソースフォロアのFETのソースに接続され、
前記アンプの非反転入力端子に、前記所定の電圧が印加されるように構成された
＜８＞に記載のイメージセンサ。
＜１０＞
一端が、垂直信号線に接続されるコンデンサと、
前記コンデンサの他端に接続され、前記コンデンサに流れる電流を検出する低インピーダンスの仮想電池と
を備えるイメージセンサにおける前記コンデンサに流れる電流に対応する電流であるブースト電流を、前記垂直信号線に流す
イメージセンサの駆動方法。
＜１１＞
光を集光する光学系と、
光を受光し、画像を撮像するイメージセンサと
を備え、
前記イメージセンサは、
一端が、垂直信号線に接続されるコンデンサと、
前記コンデンサの他端に接続され、前記コンデンサに流れる電流を検出する低インピーダンスの仮想電池と、
前記コンデンサに流れる電流に対応する電流であるブースト電流を、前記垂直信号線に流すブースト電流源と
を有する
電子機器。
１ 光学系， ２ イメージセンサ， ３ メモリ， ４ 信号処理部， ５ 出力部， ６制御部， １１ 画素アクセス部， １２ カラムI/F部， １３ 信号処理部，
１４ タイミング制御部， ２１ 画素アレイ部， ２２ 行制御部， ２３ カラム処理部， ２４ 列制御部， ３１ 上基板， ３２ 下基板， ４１ 画素ユニット， ４２ VSL（垂直信号線）， ４３ 行信号線， ５１ DAC， ５２ ADC， ５３ 電流源， ５４ 電流制御機構， ６１ PD， ６２ないし６５ FET， ９０ レプリカ回路， ９１ 電流源， ９２ FET， ９３ コンデンサ， ９４，９５ FET， １０１ コンデンサ， １０２ 低インピーダンス回路， １０２Ａ 端子， １０３ 電流源， １１０ アンプ， １１０Ａ 非反転入力端子， １１０Ｂ 反転入力端子， １１０Ｃ 出力端子， １１１ないし１１４ FET， １１５ 電流源， １２１ FET， １２２ 電流源， １３１ コンデンサ， １４１，１４２，１５１，１５２ FET， １６１ 電流源， ２０１ アンプ， ２０２ 電池

Claims (11)

  1. 一端が、垂直信号線に接続されるコンデンサと、
    前記コンデンサの他端に接続され、前記コンデンサに流れる電流を検出する低インピーダンスの仮想電池と、
    前記コンデンサに流れる電流に対応する電流であるブースト電流を、前記垂直信号線に流すブースト電流源と
    を備えるイメージセンサ。
  2. 前記仮想電池は、ソースフォロアのFET(Field Effect Transistor)を有し、
    前記コンデンサの他端は、前記ソースフォロアのFETのソースに接続され、
    前記ソースフォロアのFETのソースは、ソースフォロア用の電流源に接続される
    請求項１に記載のイメージセンサ。
  3. 前記ソースフォロアのFETのドレイン電流がミラー元に流れる第１のカレントミラーと、
    前記第１のカレントミラーのミラー先の電流がミラー元に流れる第２のカレントミラーと
    をさらに備え、
    前記ブースト電流源は、前記第２のカレントミラーのミラー先のトランジスタである
    請求項２に記載のイメージセンサ。
  4. 前記第１のカレントミラーのミラー先の電流から、所定の電流を引き抜くための引き抜き用電流源をさらに備える
    請求項３に記載のイメージセンサ。
  5. 前記コンデンサに、前記垂直信号線の電圧の変化率に対応する電流が流れ、
    前記ソースフォロアのFETのドレイン電流として、前記コンデンサに流れる電流に対応する電流が流れ、
    前記第１のカレントミラーのミラー先に、前記ソースフォロアのFETのドレイン電流のm倍の電流が流れ、
    前記ブースト電流源である前記第２のカレントミラーのミラー先に、前記第１のカレントミラーのミラー先に流れる電流のn倍の電流が流れる
    ように構成された請求項３に記載のイメージセンサ。
  6. 前記ソースフォロアのFETのゲートに、所定の電圧が入力されるアンプの出力が印加されるように構成された
    請求項４に記載のイメージセンサ。
  7. 前記アンプは、前記イメージセンサの画素のすべての列で共用されるように構成された
    請求項６に記載のイメージセンサ。
  8. 前記仮想電池は、前記アンプをさらに有する
    請求項６に記載のイメージセンサ。
  9. 前記アンプは、
    差動対と、
    前記差動対に接続されたカレントミラーと、
    前記差動対に流れる電流を一定電流にする定電流源と
    を有し、
    前記アンプの出力端子は、前記ソースフォロアのFETのゲートに接続され、
    前記アンプの反転入力端子は、前記ソースフォロアのFETのソースに接続され、
    前記アンプの非反転入力端子に、前記所定の電圧が印加されるように構成された
    請求項８に記載のイメージセンサ。
  10. 一端が、垂直信号線に接続されるコンデンサと、
    前記コンデンサの他端に接続され、前記コンデンサに流れる電流を検出する低インピーダンスの仮想電池と
    を備えるイメージセンサにおける前記コンデンサに流れる電流に対応する電流であるブースト電流を、前記垂直信号線に流す
    イメージセンサの駆動方法。
  11. 光を集光する光学系と、
    光を受光し、画像を撮像するイメージセンサと
    を備え、
    前記イメージセンサは、
    一端が、垂直信号線に接続されるコンデンサと、
    前記コンデンサの他端に接続され、前記コンデンサに流れる電流を検出する低インピーダンスの仮想電池と、
    前記コンデンサに流れる電流に対応する電流であるブースト電流を、前記垂直信号線に流すブースト電流源と
    を有する
    電子機器。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017057382A1 (ja) * 2015-09-30 2017-04-06 株式会社ニコン 撮像素子および撮像装置
WO2018037901A1 (ja) * 2016-08-22 2018-03-01 ソニーセミコンダクタソリューションズ株式会社 比較器、ａｄ変換器、固体撮像装置、電子機器、および、比較器の制御方法
WO2018037902A1 (ja) * 2016-08-22 2018-03-01 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその駆動方法、並びに電子機器
WO2021060280A1 (ja) * 2019-09-23 2021-04-01 ソニーセミコンダクタソリューションズ株式会社 電流波形生成回路および発光素子駆動回路
JP2021141451A (ja) * 2020-03-05 2021-09-16 キヤノン株式会社 半導体装置及び機器

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2016147887A1 (ja) * 2015-03-17 2018-01-11 ソニー株式会社 固体撮像装置およびその制御方法、並びに電子機器
KR102307376B1 (ko) * 2015-06-09 2021-10-06 에스케이하이닉스 주식회사 이미지 센싱 장치 및 그의 리드아웃 방법
US10199093B1 (en) 2015-12-30 2019-02-05 Crossbar, Inc. State change detection for two-terminal memory utilizing current mirroring circuitry
US10580809B2 (en) * 2016-12-07 2020-03-03 Stmicroelectronics (Grenoble 2) Sas Image sensor with improved settling time
JP7227709B2 (ja) * 2017-08-02 2023-02-22 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置
CN110892711B (zh) * 2017-08-02 2022-05-13 索尼半导体解决方案公司 固体摄像元件和摄像装置
US10270992B1 (en) * 2017-11-30 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Sampling device and method for reducing noise
US10171765B1 (en) 2017-12-22 2019-01-01 Omnivision Technologies, Inc. Bit line boost for fast settling with current source of adjustable size
US10116892B1 (en) 2017-12-22 2018-10-30 Omnivision Technologies, Inc. Bitline boost for fast settling with current source of adjustable bias
EP3598740B1 (en) 2018-02-27 2022-09-14 Shenzhen Goodix Technology Co., Ltd. Image sensor and output compensation circuit of image sensor
WO2019167551A1 (ja) * 2018-02-28 2019-09-06 パナソニックＩｐマネジメント株式会社 撮像装置
US10863122B2 (en) * 2018-06-04 2020-12-08 Apple Inc. Clock feedthrough compensation in image sensor systems
JP7405653B2 (ja) * 2020-03-11 2023-12-26 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 イメージセンサ
US11140343B1 (en) * 2020-03-31 2021-10-05 Semiconductor Components Industries, Llc Image sensors having an adjustable current source for column settling speedup
KR20220109863A (ko) * 2021-01-29 2022-08-05 에스케이하이닉스 주식회사 이미지 센서 및 이미지 센서의 동작 방법
WO2022200348A1 (en) 2021-03-26 2022-09-29 Sony Semiconductor Solutions Corporation Image sensor array with capacitive current source and solid-state imaging device comprising the same
WO2023150949A1 (en) * 2022-02-10 2023-08-17 Huawei Technologies Co., Ltd. High speed, low power pixel bias circuit
US12231792B1 (en) * 2022-09-21 2025-02-18 Apple Inc. Pixel output settling assist with dynamic bias current
JP2025115141A (ja) * 2024-01-25 2025-08-06 ソニーセミコンダクタソリューションズ株式会社 セトリング加速回路およびそれを用いたイメージセンサ読み出し回路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7659928B2 (en) * 2005-04-21 2010-02-09 Aptina Imaging Corporation Apparatus and method for providing anti-eclipse operation for imaging sensors
JP5521745B2 (ja) 2010-04-28 2014-06-18 ソニー株式会社 固体撮像素子およびその駆動方法、並びにカメラシステム

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017057382A1 (ja) * 2015-09-30 2017-04-06 株式会社ニコン 撮像素子および撮像装置
WO2018037901A1 (ja) * 2016-08-22 2018-03-01 ソニーセミコンダクタソリューションズ株式会社 比較器、ａｄ変換器、固体撮像装置、電子機器、および、比較器の制御方法
WO2018037902A1 (ja) * 2016-08-22 2018-03-01 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその駆動方法、並びに電子機器
JPWO2018037901A1 (ja) * 2016-08-22 2019-06-20 ソニーセミコンダクタソリューションズ株式会社 比較器、ａｄ変換器、固体撮像装置、電子機器、および、比較器の制御方法
JPWO2018037902A1 (ja) * 2016-08-22 2019-06-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその駆動方法、並びに電子機器
US10707852B2 (en) 2016-08-22 2020-07-07 Sony Semiconductor Solutions Corporation Comparator, AD converter, solid-state imaging apparatus, electronic apparatus, and method of controlling comparator
US10887540B2 (en) 2016-08-22 2021-01-05 Sony Semiconductor Solutions Corporation Solid-state imaging apparatus, method for driving solid-state imaging apparatus, and electronic equipment
JP7005501B2 (ja) 2016-08-22 2022-01-21 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその駆動方法、並びに電子機器
WO2021060280A1 (ja) * 2019-09-23 2021-04-01 ソニーセミコンダクタソリューションズ株式会社 電流波形生成回路および発光素子駆動回路
JP2021141451A (ja) * 2020-03-05 2021-09-16 キヤノン株式会社 半導体装置及び機器
JP7551304B2 (ja) 2020-03-05 2024-09-17 キヤノン株式会社 半導体装置及び機器
US12272710B2 (en) 2020-03-05 2025-04-08 Canon Kabushiki Kaisha Semiconductor device and equipment

Also Published As

Publication number Publication date
US9729807B2 (en) 2017-08-08
US20150208008A1 (en) 2015-07-23

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