JP2015130744A - 電源回路 - Google Patents

Abstract

【課題】 回路規模の増大を抑えつつ、起動時の突入電流を抑えることのできる電源回路を提供する。
【解決手段】 実施形態の電源回路は、出力スイッチであるＰＭＯトランジスタＭ１と、ロードスイッチであるＰＭＯトランジスタＭ３と、基準電圧生成部１と、ソフトスタート電圧生成部２と、帰還電圧生成部３と、エラーアンプ４と、エラーアンプ５と、オフセット制御部６と、オフセット制御部７とを備える。エラーアンプ４は、ソフトスタート電圧Ｖｓｓにオフセット電圧Ｖｏｓ１が加えられたソフトスタート電圧Ｖｓ１と基準電圧ＶＲＥＦのうちの低い方の電圧と、帰還電圧ＶＦＢとの差を増幅して、ＰＭＯトランジスタＭ１の導通を制御する。エラーアンプ５は、ソフトスタート電圧Ｖｓｓにオフセット電圧Ｖｏｓ２が加えられたソフトスタート電圧Ｖｓ２と帰還電圧ＶＦＢとの差を増幅して、ＰＭＯトランジスタＭ３の導通を制御する。
【選択図】 図１

Description

本発明の実施形態は、電源回路に関する。

例えば、昇圧型ＤＣ−ＤＣコンバータは、起動時の出力容量への突入電流を抑えるため、出力電圧の変化を緩やかにするソフトスタート回路を有する。ソフトスタート回路は、例えば、コンデンサへの充電を行う回路を有し、コンデンサの充電電圧をソフトスタート電圧として出力する。

しかし、昇圧型ＤＣ−ＤＣコンバータでは、ハイサイド側の出力スイッチのドレイン−ソース間の寄生ダイオードを介して出力電圧Ｖｏｕｔをバイアスしてしまうため、ソフトスタートにならない、といった問題がある。

特開２００９−１６３４８７号公報

本発明が解決しようとする課題は、回路規模の増大を抑えつつ、起動時の突入電流を抑えることのできる電源回路を提供することにある。

実施形態の電源回路は、第１のスイッチと、第２のスイッチと、基準電圧生成部と、ソフトスタート電圧生成部と、帰還電圧生成部と、第１のエラーアンプと、第２のエラーアンプとを備える。第１のスイッチは、入力電源に接続される。第２のスイッチは、前記第１のスイッチに接続される。基準電圧生成部は、基準電圧を生成する。ソフトスタート電圧生成部は、起動信号の入力に応じて、ソフトスタート電圧を生成する。帰還電圧生成部は、出力電圧を分圧した帰還電圧を生成する。第１のエラーアンプは、前記基準電圧、前記ソフトスタート電圧に第１のオフセット電圧を加えてなる第２のソフトスタート電圧および前記帰還電圧が入力され、前記第２のソフトスタート電圧と前記基準電圧のうちの低い方の電圧と、前記帰還電圧との差を増幅して、前記第１のスイッチの導通を制御する。第２のエラーアンプは、前記ソフトスタート電圧に第２のオフセット電圧を加えてなる第３のソフトスタート電圧および前記帰還電圧が入力され、前記第３のソフトスタート電圧と前記帰還電圧との差を増幅して、前記第２のスイッチの導通を制御する。

第１の実施形態の電源回路の構成の例を示す回路図。 ソフトスタート電圧生成部の出力例を示す波形図。 エラーアンプのオフセット制御の例を示す波形図。 第１の実施形態の電源回路の動作の例を示す波形図。 第２の実施形態の電源回路の構成の例を示す回路図。 過電流保護回路の構成の例を示す回路図。 過電流保護回路の動作の例を示す波形図。

以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。

（第１の実施形態）
図１は、第１の実施形態の電源回路の構成の例を示す回路図である。本実施形態の電源回路は、入力電源ＶＩＮに接続されたインダクタＬ１が入力端子ＳＷに接続され、出力端子ＯＵＴに出力コンデンサＣｏｕｔが接続されて、昇圧型ＤＣ−ＤＣコンバータとして動作する。

本実施形態の電源回路は、入力端子ＳＷに接続されたＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２と、ＰＭＯＳトランジスタＭ１と出力端子ＯＵＴとの間に接続されたＰＭＯＳトランジスタＭ３と、基準電圧ＶＲＥＦを生成する基準電圧生成部１と、起動信号ＥＮの入力に応じて、次第に電圧が上昇して基準電圧ＶＲＥＦよりも高い電圧にまで達するソフトスタート電圧Ｖｓｓを生成するソフトスタート電圧生成部２と、出力電圧Ｖｏｕｔを分圧した帰還電圧ＶＦＢを生成する帰還電圧生成部３と、基準電圧ＶＲＥＦ、ソフトスタート電圧Ｖｓｓにオフセット電圧Ｖｏｓ１を加えたソフトスタート電圧Ｖｓ１および帰還電圧ＶＦＢが入力されるエラーアンプ４と、ソフトスタート電圧Ｖｓｓにオフセット電圧Ｖｏｓ２を加えたソフトスタート電圧Ｖｓ２および帰還電圧ＶＦＢが入力されるエラーアンプ５と、オフセット電圧Ｖｏｓ１の出力を制御するオフセット制御部６と、オフセット電圧Ｖｏｓ２の出力を制御するオフセット制御部７と、を備える。

ここで、ＰＭＯＳトランジスタＭ１は、出力スイッチであり、ＮＭＯＳトランジスタＭ２は、入力端子ＳＷと接地端子との間に接続されたローサイドスイッチである。

また、ＰＭＯＳトランジスタＭ３は、負荷短絡時にＰＭＯＳトランジスタＭ１に過電流が流れることを防止するロードスイッチである。

ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３の接続点は、出力端子ＯＴ１に接続される。出力端子ＯＴ１には、コンデンサＣｏｔ１が接続される。

基準電圧生成部１は、例えば、シリコン（Ｓｉ）のバンドギャップをもとに、定電圧の基準電圧ＶＲＥＦを生成する。

ソフトスタート電圧生成部２は、例えば、ソフトスタート設定用コンデンサＣｓｓと、電流源Ｉｓｓとを有する。起動信号ＥＮが入力されると、電流源Ｉｓｓからソフトスタート設定用コンデンサＣｓｓへの充電電流の印加が開始される。これにより、ソフトスタート設定用コンデンサＣｓｓの充電電圧は次第に上昇する。この充電電圧が、ソフトスタート電圧Ｖｓｓとして出力される。

図２に、ソフトスタート電圧生成部２から出力されるソフトスタート電圧Ｖｓｓの変化の様子を示す。

ソフトスタート電圧Ｖｓｓは、起動信号ＥＮが入力されると、次第に電圧が上昇し、ある時点で基準電圧ＶＲＥＦよりも高くなる。

図１に戻って、帰還電圧生成部３は、例えば、直列接続された抵抗Ｒ１、Ｒ２で出力電圧Ｖｏｕｔを分圧し、その分圧電圧を帰還電圧ＶＦＢとして出力する。

このとき、抵抗Ｒ１、Ｒ２の抵抗値をＲ１、Ｒ２とし、出力端子ＯＵＴの出力電圧をＶｏｕｔとすると、帰還電圧ＶＦＢは、
ＶＦＢ＝Ｒ２／（Ｒ１＋Ｒ２）×Ｖｏｕｔ
と表わされる。

エラーアンプ４は、ソフトスタート電圧Ｖｓｓにオフセット電圧Ｖｏｓ１が加えられたソフトスタート電圧Ｖｓ１と基準電圧ＶＲＥＦのうちの低い方の電圧と、帰還電圧ＶＦＢとの差を増幅し、駆動部１０を介して、出力スイッチであるＰＭＯＳトランジスタＭ１の導通、およびＮＭＯＳトランジスタＭ２導通を制御する。

エラーアンプ５は、ソフトスタート電圧Ｖｓｓにオフセット電圧Ｖｏｓ２が加えられたソフトスタート電圧Ｖｓ２と帰還電圧ＶＦＢとの差を増幅して、ロードスイッチであるＰＭＯＳトランジスタＭ３の導通を制御する。

本実施形態では、オフセット制御部６は、ソフトスタート電圧Ｖｓｓが後述の基準電圧Ｖａよりも低いときに、オフセット電圧Ｖｏｓ１を出力する。ここで、このオフセット電圧Ｖｏｓ１は、負電圧とし、基準電圧Ｖａは、Ｖａ≧ＶＲＥＦ＋Ｖｏｓ１に設定される。

また、ソフトスタート電圧Ｖｓｓが基準電圧Ｖａ以上のときは、オフセット制御部６は、オフセット電圧の出力を行わない。

一方、オフセット制御部７は、ソフトスタート電圧Ｖｓｓが後述の基準電圧Ｖｂ以上のときにオフセット電圧Ｖｏｓ２を出力する。ここで、このオフセット電圧Ｖｏｓ２は、正電圧とする。

また、ソフトスタート電圧Ｖｓｓが基準電圧Ｖｂよりも低い間は、オフセット制御部７は、オフセット電圧の出力を行わない。ここで、基準電圧Ｖｂは、Ｖｂ≧ＶＩＮ／（Ｒ１＋Ｒ２）×Ｒ２且つＶａ≧Ｖｂに設定される。

図３に、オフセット制御部６およびオフセット制御部７によるオフセット制御の例を示す。

図３（ａ）は、オフセット制御部６によるエラーアンプ４の入力オフセット制御の例を示す。

オフセット制御部６は、ソフトスタート電圧Ｖｓｓが基準電圧Ｖａよりも低いときは、エラーアンプ４のソフトスタート電圧Ｖｓｓが入力される端子に、オフセット電圧Ｖｏｓ１を出力する。一方、ソフトスタート電圧Ｖｓｓが基準電圧Ｖａ以上のときは、このオフセット電圧Ｖｏｓ１の出力を行わない。

したがって、エラーアンプ４の上述の入力端子のソフトスタート電圧Ｖｓ１は、
ソフトスタート電圧Ｖｓｓが基準電圧Ｖａよりも低い（Ｖｓｓ＜Ｖａ）ときは、
Ｖｓ１＝Ｖｓｓ−Ｖｏｓ１
となり、
ソフトスタート電圧Ｖｓｓが基準電圧Ｖａ以上（Ｖｓｓ≧Ｖａ）のときは、
Ｖｓ１＝Ｖｓｓ
となる。

図３（ｂ）は、オフセット制御部７によるエラーアンプ５の入力オフセット制御の例を示す。

オフセット制御部７は、ソフトスタート電圧Ｖｓｓが基準電圧Ｖｂ以上のときは、エラーアンプ５のソフトスタート電圧Ｖｓｓが入力される端子に、オフセット電圧Ｖｏｓ２を出力する。一方、ソフトスタート電圧Ｖｓｓが基準電圧Ｖｂよりも低いときは、このオフセット電圧Ｖｏｓ２の出力を行わない。

したがって、エラーアンプ５の上述の入力端子のソフトスタート電圧Ｖｓ２は、
ソフトスタート電圧Ｖｓｓが基準電圧Ｖｂよりも低い（Ｖｓｓ＜Ｖｂ）ときは、
Ｖｓ２＝Ｖｓｓ
となり、
ソフトスタート電圧Ｖｓｓが基準電圧Ｖｂ以上（Ｖｓｓ≧Ｖｂ）のときは、
Ｖｓ２＝Ｖｓｓ＋Ｖｏｓ２
となる。

このように、本実施形態では、２つのエラーアンプ、エラーアンプ４とエラーアンプ５が使用され、それぞれに共通のソフトスタート電圧Ｖｓｓが入力されるが、それぞれの入力端子に極性の異なるにオフセット電圧が設定されるため、実際のソフトスタート電圧Ｖｓ１、Ｖｓ２は、
Ｖｓ１＜Ｖｓ２
となる。

次に、本実施形態の電源回路の動作について、図４に示す波形図を用いて説明する。

入力電圧ＶＩＮが印加されて、その電圧が上昇すると、インダクタＬ１、ＰＭＯＳトランジスタＭ１のドレイン−ソース間の寄生ダイオードを介して、コンデンサＣｏｔ１へ電流が流れる。そのため、この寄生ダイオードの順方向電圧をＶＦとすると、ＰＭＯＳトランジスタＭ１の出力電圧Ｖ１は、Ｖ１≒ＶＩＮ−ＶＦまで上昇する。

寄生ダイオードに電流が流れると寄生トランジスタが動作し、半導体基板に電流が流れるため、実際にはＶＩＮ印加後にＰＭＯＳトランジスタＭ１をオンさせ、ＶＩＮ≒Ｖｏｕｔとする。

このとき、ＰＭＯＳトランジスタＭ３はオフしているので、ＰＭＯＳトランジスタＭ１の出力電圧Ｖ１は出力端子ＯＵＴへ伝達されず、出力電圧Ｖｏｕｔは０Ｖのままである。

その後、起動信号ＥＮが入力されると、ソフトスタート電圧生成部２が動作を開始し、ソフトスタート電圧Ｖｓｓが出力されるようになる。これにより、エラーアンプ４およびエラーアンプ５が動作を開始する。

ソフトスタート電圧Ｖｓｓ出力後の動作モードは、ソフトスタート電圧Ｖｓｓと基準電圧ＶＲＥＦの大きさの関係から、Ｖｓｓ＜ＶＲＥＦのときのソフトスタート動作モードと、Ｖｓｓ≧ＶＲＥＦのときの通常動作モードに、大きく分けられる。

本実施形態では、ソフトスタート動作モードが、ソフトスタート電圧Ｖｓｓと帰還電圧ＶＦＢの大きさの関係によりさらに２つに分けられ、全体の動作モードが３つとされる。ここでは、ソフトスタート動作モードが、モード１、モード２の２つに分けられ、通常動作モードがモード３とされる。

次に、この３つの動作モードについて説明する。

（モード１）
モード１は、ソフトスタート電圧Ｖｓｓの出力が開始された直後の期間、すなわち、Ｖｓｓ＜ＶＲＥＦで、かつＶｓｓ≦ＶＦＢである期間の動作である。

この期間、Ｖｓｓ＜ＶＲＥＦであるので、オフセット制御部６からオフセット電圧Ｖｏｓ１が出力されて、エラーアンプ４へ入力されるソフトスタート電圧Ｖｓ１は、Ｖｓ１=Ｖｓｓ−Ｖｏｓ１とされる。このＶｓ１は、基準電圧ＶＲＥＦより低いので、エラーアンプ４は、このＶｓ１と帰還電圧ＶＦＢとの比較を行う。

このとき、帰還電圧ＶＦＢはＶｓ１よりも大きいので、エラーアンプ４は、出力スイッチのＰＭＯＳトランジスタＭ２がオフとなるよう制御する。これにより、ＰＭＯＳトランジスタＭ１の出力電圧Ｖ１は、ＶＩＮのままである。

一方、この期間、オフセット制御部７によるオフセット電圧の設定がないので、エラーアンプ５へ入力されるソフトスタート電圧Ｖｓ２は、Ｖｓ２=Ｖｓｓとされる。

そこで、エラーアンプ５は、このＶｓ２すなわちＶｓｓと帰還電圧ＶＦＢとの比較を行い、帰還電圧ＶＦＢがソフトスタート電圧Ｖｓｓと一致するようにＰＭＯＳトランジスタＭ３の導通を制御する。

これにより、ＰＭＯＳトランジスタＭ３から出力される出力電圧Ｖｏｕｔは、ソフトスタート電圧Ｖｓｓの上昇に応じて上昇する。このときの出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝（Ｒ１＋Ｒ２）／Ｒ２×Ｖｓｓ
と表わされる。

この電圧の上昇は、出力電圧Ｖｏｕｔが、ＰＭＯＳトランジスタＭ３の入力電圧であるＶＩＮに達するまで続く。

このように、モード１では、ソフトスタート電圧Ｖｓｓの出力が開始された直後にＰＭＯＳトランジスタＭ１の出力電圧Ｖ１がＶＩＮまで上昇しても、エラーアンプ５により、出力電圧Ｖｏｕｔが緩やかに上昇するよう制御が行われる。

（モード２）
モード２は、Ｖｓｓ＜ＶＲＥＦで、かつＶｓｓ＞ＶＦＢである期間の動作である。

この期間では、エラーアンプ４による昇圧動作が始まり、エラーアンプ４は、帰還電圧ＶＦＢがソフトスタート電圧Ｖｓ１と一致するよう、ＰＭＯＳトランジスタＭ１の導通を制御する。

また、この期間、エラーアンプ５に昇圧機能がないため、ＰＭＯＳトランジスタＭ３は、ＰＭＯＳトランジスタＭ１の出力電圧Ｖ１をそのまま、出力する。したがって、出力端子ＯＵＴの出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖ１となる。

これにより、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝（Ｒ１＋Ｒ２）／Ｒ２×Ｖｓ１
＝（Ｒ１＋Ｒ２）／Ｒ２×（Ｖｓｓ−Ｖｏｓ１）
となる。

このように、モード２では、エラーアンプ４により、出力電圧が緩やかに上昇するような制御が行われる。

（モード３）
モード３では、Ｖｓｓ＞ＶＲＥＦ＋Ｖｏｓ１となってソフトスタート動作が終了し、通常動作モードが開始される。

モード３では、Ｖｓ１＞ＶＲＥＦとなり、出力電圧Ｖｏｕｔを設定する基準電圧はＶＲＥＦとなる。

エラーアンプ４へ入力されるソフトスタート電圧Ｖｓ１は、ＶＳＳ＜Ｖａでは、Ｖｓ１＝ＶＳＳ−Ｖｏｓ１となり、ＶＳＳ＞Ｖａでは、Ｖｓ１＝ＶＳＳとなる。どちらの場合においても、エラーアンプ４は、Ｖｓ１＞ＶＲＥＦとなり、出力電圧Ｖｏｕｔを設定する基準電圧は、ＶＲＥＦとなる。

よって、エラーアンプ４は、帰還電圧ＶＦＢが基準電圧ＶＲＥＦと一致するよう、ＰＭＯＳトランジスタＭ１の導通を制御する。

したがって、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝（Ｒ１＋Ｒ２）／Ｒ２×ＶＲＥＦ
となり、オフセット電圧Ｖｏｓ１の有無の影響を受けない。

また、エラーアンプ５へはオフセット制御部７からオフセット電圧Ｖｏｓ２が出力され、エラーアンプ５へ入力されるソフトスタート電圧Ｖｓ２は、Ｖｓ２=Ｖｓｓ＋Ｖｏｓ２となる。そのため、ＰＭＯＳトランジスタＭ３は、オン状態を維持する。

このような本実施形態によれば、ロードスイッチであるＰＭＯＳトランジスタＭ３の導通を制御するエラーアンプ５と、出力スイッチであるＰＭＯＳトランジスタＭ１の導通を制御するエラーアンプ４へ、共通のソフトスタート電圧生成部２により共通のソフトスタート電圧Ｖｓｓを供給するので、回路規模の増大を抑えつつ、起動時の突入電流を抑えることができる。

また、ソフトスタート動作を分担するエラーアンプ４、５へ、異なる極性のオフセットを設定することができるので、２つのエラーアンプの特性が同じでなくても、２つのエラーアンプの動作領域が重なることを防止でき、安定したソフトスタート動作を行うことができる。

（第２の実施形態）
図５は、第２の実施形態の電源回路の構成の例を示す回路図である。

本実施形態の電源回路は、第１の実施形態の電源回路に、過電流保護回路８を追加したものである。

過電流保護回路８は、ロードスイッチであるＰＭＯＳトランジスタＭ３に流れる電流を監視し、ＰＭＯＳトランジスタＭ３の導通を制御して、ソフトスター動作時にＰＭＯＳトランジスタＭ３に過電流が流れることを防止する。

図６は、過電流保護回路８の内部構成の例を示す回路図である。

過電流保護回路８は、ＰＭＯＳトランジスタＭ３に流れる電流を検出する電流検出部８１と、電流検出部８１により検出された電流を電流−電圧変換して検出電圧Ｖｓｎｓを出力する電流−電圧変換部８２と、ソフトスタート電圧Ｖｓｓと基準電圧ＶＲＥＦのうちの低い方の電圧と、検出電圧Ｖｓｎｓとの差に応じてＰＭＯＳトランジスタＭ３の導通を制御するエラーアンプ８３と、を備える。

エラーアンプ８３は、Ｖｓｓ＜ＶＲＥＦのときは、ソフトスタート電圧Ｖｓｓと検出電圧Ｖｓｎｓとの差に応じて、ＰＭＯＳトランジスタＭ３の導通を制御する。したがって、ＰＭＯＳトランジスタＭ３に流れる出力電流Ｉｏｕｔは、ソフトスタート電圧Ｖｓｓの上昇に伴って増加する。

一方、Ｖｓｓ≧ＶＲＥＦのときは、エラーアンプ８３は、と基準電圧ＶＲＥＦと検出電圧Ｖｓｎｓとの差に応じて、ＰＭＯＳトランジスタＭ３の導通を制御する。そのため、ＰＭＯＳトランジスタＭ３に流れる出力電流Ｉｏｕｔは、定電流に制御され、制限電流Ｉｏｃとなる。

図７は、過電流保護回路８による出力電流Ｉｏｕｔの制御の例を示す。

出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの関係は、Ｖｓｓ＜ＶＲＥＦの間は出力電圧Ｖｏｕｔの上昇に応じて出力電流Ｉｏｕｔが増加し、Ｖｓｓ≧ＶＲＥＦになると出力電流Ｉｏｕｔが制限電流Ｉｏｃに制限される、いわゆるフの字特性を示す。

このような本実施形態によれば、出力端子ＯＵＴに接続する出力コンデンサＣｏｕｔとして大容量のコンデンサが接続されて、ソフトスタート動作時に、内部回路で設定するソフトスタート時間が不足する場合においても、突入電流を低減させることができる。

以上説明した少なくとも１つの実施形態の電源回路によれば、回路規模の増大を抑えつつ、起動時の突入電流を抑えることができる。

また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 基準電圧生成部
２ ソフトスタート電圧生成部
３ 帰還電圧生成部
４、５ エラーアンプ
６、７ オフセット制御部
８ 過電流保護回路
８１ 電流検出部
８２ 電流−電圧変換部
８３ エラーアンプ
Ｍ１、Ｍ３ ＰＭＯＳトランジスタ
Ｉｓｓ 電流源
Ｃｓｓ ソフトスタート設定用コンデンサ
Ｒ１、Ｒ２ 抵抗

Claims (5)

1. 入力電源に接続される第１のスイッチと、
   前記第１のスイッチに接続された第２のスイッチと、
   基準電圧を生成する基準電圧生成部と、
   起動信号の入力に応じて、ソフトスタート電圧を生成するソフトスタート電圧生成部と、
   出力電圧を分圧した帰還電圧を生成する帰還電圧生成部と、
   前記基準電圧、前記ソフトスタート電圧に第１のオフセット電圧を加えてなる第２のソフトスタート電圧および前記帰還電圧が入力され、前記第２のソフトスタート電圧と前記基準電圧のうちの低い方の電圧と、前記帰還電圧との差を増幅して、前記第１のスイッチの導通を制御する第１のエラーアンプと、
   前記ソフトスタート電圧に第２のオフセット電圧を加えてなる第３のソフトスタート電圧および前記帰還電圧が入力され、前記第３のソフトスタート電圧と前記帰還電圧との差を増幅して、前記第２のスイッチの導通を制御する第２のエラーアンプと
   を備えることを特徴とする電源回路。
2. 前記第１のオフセット電圧の出力を制御する第１のオフセット制御部と、
   前記第２のオフセット電圧の出力を制御する第２のオフセット制御部と
   を備え、
   前記第１のオフセット制御部は、
   前記ソフトスタート電圧が前記基準電圧よりも低いときに前記第１のオフセット電圧を出力し、
   前記第２のオフセット制御部は、
   前記ソフトスタート電圧が前記基準電圧以上のときに前記第２のオフセット電圧を出力する
   ことを特徴とする請求項１に記載の電源回路。
3. 前記第１のオフセット電圧が負電圧であり、前記第２のオフセット電圧が正電圧である
   ことを特徴とする請求項２に記載の電源回路。
4. 前記第２のスイッチに過電流が流れることを防止する過電流保護回路をさらに備え、
   前記過電流保護回路は、
   前記ソフトスタート電圧と前記基準電圧のうちの低い方の電圧と、前記第２のスイッチに流れる電流を検出して電圧に変換した検出電圧との差に応じて前記第２のスイッチの導通を制御する
   ことを特徴とする請求項１乃至３のいずれか１項に記載の電源回路。
5. 前記過電流保護回路は、
   前記ソフトスタート電圧が前記基準電圧よりも低いときは、出力電流が出力電圧に比例するように前記第２のスイッチの導通を制御する
   ことを特徴とする請求項４に記載の電源回路。