JP2015195075A

JP2015195075A - 半導体装置、電子部品、及び電子機器

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Publication number: JP2015195075A
Application number: JP2015051677A
Authority: JP
Inventors: 貴彦石津; Takahiko Ishizu; 加藤　清; Kiyoshi Kato; 清加藤; 達也大貫; tatsuya Onuki; 航上杉; Wataru Uesugi
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2014-03-20
Filing date: 2015-03-16
Publication date: 2015-11-05
Anticipated expiration: 2035-03-16
Also published as: US20170194048A1; US9852787B2; KR20220066240A; KR20150110343A; US20150269977A1; US9627010B2; JP6711939B2; JP2019117683A; JP6495698B2; KR102398965B1; KR102573470B1

Abstract

【課題】低消費電力化に優れたパワーゲーティングができる、新規な構成の半導体装置を提供すること。
【解決手段】記憶したデータを不揮発化できるＳＲＡＭをベースとしたメモリセルと、メモリセルの周辺回路とで、パワーゲーティングする状態を異ならせることができる構成とする。極めて短い第１の期間では、メモリセルへのパワーゲーティングを行い、それより長い第２の期間では、メモリセル及び周辺回路へのパワーゲーティングを行う。さらに長い第３の期間では、メモリセル及び周辺回路に与える電源電圧を生成する回路のパワーゲーティングを行う。
【選択図】図１

Description

本発明の一態様は、半導体装置、電子部品、及び電子機器に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）は、データの書き込み／読み出しを高速に行える点でプロセッサ等のキャッシュメモリに用いられている。

ＳＲＡＭは揮発性メモリのため、電源供給の停止によってデータが消滅してしまう。そのため、ＳＲＡＭの構成に、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタ（ＯＳトランジスタ）と容量素子を追加し、データの消滅を防ぐ構成が提案されている（例えば、特許文献１を参照）。

特開２０１３−９２８５号公報

データの消滅を防ぐ構成において、さらなる低消費電力化が望まれる。

本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。

または、本発明の一態様は、低消費電力化を実現する、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、細粒度でのパワーゲーティングを実現できる、新規な構成の半導体装置等を提供することを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、メモリセルアレイと、駆動制御回路と、データ制御回路と、第１乃至第３のパワースイッチと、電源電圧制御回路と、電源電圧生成回路と、を有する半導体装置であって、メモリセルアレイは複数のメモリセルを有し、メモリセルは、駆動制御回路の制御によって、データの書き込み及び読み出しが制御される機能を有し、かつ、データ制御回路の制御によって、書き込まれたデータを不揮発性の記憶部に退避及び復帰させる機能を有し、電源電圧制御回路は、第１乃至第３のパワースイッチのオンまたはオフを制御することができる機能を有し、電源電圧生成回路は、基準電圧を基に、第１乃至第３の電源電圧を生成することができる機能を有し、第１のパワースイッチは、メモリセルに第１の電源電圧を与えることができる機能を有し、第２のパワースイッチは、駆動制御回路に第２の電源電圧を与えることができる機能を有し、第３のパワースイッチは、データ制御回路に第３の電源電圧を与えることができる機能を有し、電源電圧制御回路は、第１のパワースイッチをオフにする第１の状態と、第１乃至第３のパワースイッチをオフにする第２の状態と、第１乃至第３の電源電圧の生成を停止する第３の状態と、を切り替えることができる機能を有する半導体装置である。

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。

本発明の一態様は、新規な構成の半導体装置等を提供することができる。

または、本発明の一態様は、低消費電力化を実現する、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、細粒度でのパワーゲーティングを実現できる、新規な構成の半導体装置等を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

本発明の一態様を説明するためのブロック図。本発明の一態様を説明するための状態遷移図。本発明の一態様を説明するためのブロック図及びタイミングチャート。本発明の一態様を説明するためのブロック図及びタイミングチャート。本発明の一態様を説明するためのブロック図及びタイミングチャート。本発明の一態様を説明するためのブロック図。本発明の一態様を説明するための回路図及びタイミングチャート。本発明の一態様を説明するための模式図及びレイアウト図。本発明の一態様を説明するための断面図。本発明の一態様を説明するための断面図。酸化物半導体の断面における高分解能ＴＥＭ像および局所的なフーリエ変換像。酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。電子照射による結晶部の変化を示す図。透過電子回折測定による構造解析の一例を示す図、および平面における高分解能ＴＥＭ像。電子部品の作製工程を示すフローチャート及び斜視模式図。電子部品を用いた電子機器。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。

ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。

なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

（実施の形態１）
本実施の形態では、半導体装置のブロック図、及びパワーゲーティング（ＰｏｗｅｒＧａｔｉｎｇ：以下ＰＧと略記する）時における各回路の動作について説明する。

本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタ等の半導体素子で構成されるキャッシュ等のメモリ、メモリを制御する周辺回路、メモリ及び周辺回路と信号を入出力するＣＰＵ、電源電圧供給回路、パワーマネジメントユニット、あるいは該回路を含むシステム全体を半導体装置という。

＜半導体装置のブロック図について＞
図１は、半導体装置の構成の一例を示すブロック図である。

半導体装置１０は、キャッシュ１００（Ｃａｃｈｅと図示）と、パワーマネジメントユニット（あるいは電源電圧制御回路）１５０（ＰＭＵと図示）と、ＣＰＵ１６０と、入出力インターフェース１７０（Ｉ／ＯＩ／Ｆと図示）と、電源電圧供給回路（あるいは電源電圧生成回路）１８０（ＳｕｐｐｌｙＶｏｌｔａｇｅと図示）と、バスインターフェース１９０（ＢｕｓＩ／Ｆと図示）と、を有する。

パワーマネジメントユニット１５０は、パワーゲーティングを行う３つの状態、すなわち第１乃至第３の状態を切り替える機能を有する。

第１の状態（ｍｏｄｅ１と図示）は、５０ｎｓ以上５００μｓ未満の期間でのパワーゲーティングを行う状態である。また第２の状態（ｍｏｄｅ２と図示）は、５００μｓ以上１ｓ未満の期間でのパワーゲーティングを行う状態である。また第３の状態（ｍｏｄｅ３と図示）は、１ｓ以上の期間でのパワーゲーティングを行う状態である。

パワーマネジメントユニット１５０は、キャッシュ１００あるいは電源電圧供給回路１８０に第１乃至第３のパワーゲーティング制御信号（ＰＧＣｏｎｔｒｏｌＳｉｇｎａｌ：ＰＧＣＳ１乃至ＰＧＣＳ３）を与え、第１乃至第３の状態を切り替えることができる。

パワーマネジメントユニット１５０は、ＣＰＵ１６０からの休止信号（Ｓｌｅｅｐｉｎｇと図示）あるいは入出力インターフェース１７０を介した外部のハードウェアからの信号、あるいはバスインターフェース１９０の状態によって、第１乃至第３の状態を切り替えることができる。

なおパワーマネジメントユニット１５０は、単に回路という場合がある。

パワーマネジメントユニット１５０は、第１乃至第３のパワーゲーティング制御信号によって第１乃至第３の状態を切り替えてパワーゲーティングを行うことができる。そのため、キャッシュ１００を構成する回路を細分化し、状況に応じた回路毎のパワーゲーティングを制御することができる。その結果、細粒度でのパワーゲーティングを実現でき、半導体装置の低消費電力化を実現できる。

キャッシュ１００は、メモリセルアレイ１１０（ＭｅｍｏｒｙＣｅｌｌＡｒｒａｙ：ＭＣＡと図示）、周辺回路（あるいは駆動制御回路）１２０（ＰｅｒｉｐｈｅｒａｌＣｉｒｃｕｉｔｓと図示）と、バックアップ／リカバリー駆動回路１３０（あるいはデータ制御回路）（Ｂａｃｋｕｐ＆ＲｅｃｏｖｅｒｙＤｒｉｖｅｒと図示）と、パワースイッチＳＷ１乃至ＳＷ３と、を有する。

なおキャッシュ１００は、ＣＰＵ１６０で用いる命令、又は演算結果等のデータを一時的に記憶する機能を有する装置であり、記憶装置ともいう。

キャッシュ１００が有する各構成について説明する。

メモリセルアレイ１１０は、複数のメモリセルＭＣを有する。メモリセルＭＣは、ＳＲＡＭをベースとした回路であり、ＳＲＡＭ１１１と、不揮発性記憶部１１２（ＮＶＭと図示）と、を有する。

ＳＲＡＭ１１１は、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＢＬＢによって、データの書き込み／読み出しを制御される。ＳＲＡＭ１１１は、通常のＳＲＡＭと同等にデータの書き込み／読み出しを高速で行うことができる。ＳＲＡＭ１１１のデータは、電源電圧の供給がないと、消滅してしまう。

不揮発性記憶部１１２は、データ制御線ＤＥＬによってバックアップ又はリカバリーが制御される。不揮発性記憶部１１２は、ＳＲＡＭ１１１に記憶されたデータをバックアップ（退避ともいう）する機能を有する回路である。また、不揮発性記憶部１１２は、バックアップしたデータをリカバリー（復帰ともいう）する機能を有する回路である。不揮発性記憶部１１２は、不揮発性の記憶回路、又は不揮発性の記憶素子を有する。

本発明の一態様における、ＳＲＡＭ１１１及び不揮発性記憶部１１２を有するメモリセルＭＣは、ＳＲＡＭ１１１に記憶されたデータを不揮発性記憶部１１２にバックアップする動作のみで、電源電圧の供給がなくてもデータを記憶することができる。不揮発性記憶部１１２に記憶したデータは、ＳＲＡＭ１１１にリカバリーするだけで元の状態に復帰させることができる。

メモリセルＭＣを有するメモリセルアレイ１１０は、ＳＲＡＭ１１１から不揮発性記憶部１１２にデータをバックアップし、その後リカバリーさせるだけで元の状態に戻すことができる。この場合、パワーゲーティングできる状態への移行、パワーゲーティングした状態から元の状態への移行が、短い期間で行うことができる。そのためメモリセルアレイ１１０では、一定期間、例えば数十ｎｓの期間、キャッシュ１００へのアクセスがない場合にパワーゲーティングを行うことができる。

周辺回路１２０は、ワード線ＷＬと、ビット線ＢＬと、反転ビット線ＢＬＢとに接続される。周辺回路１２０は、ＳＲＡＭ１１１にデータを書き込むための信号やＳＲＡＭ１１１よりデータを読み出すための信号を与える機能を有する。周辺回路１２０は、一例としてデコーダ、プリチャージ回路等を有する回路である。

バックアップ／リカバリー駆動回路１３０は、データ制御線ＤＥＬに接続される。バックアップ／リカバリー駆動回路１３０は、ＳＲＡＭ１１１と不揮発性記憶部１１２との間でデータをバックアップ、リカバリーするための信号を与える機能を有する。バックアップ／リカバリー駆動回路１３０は、一例としてバッファ、レベルシフタ等を有する回路である。

本発明の一態様における周辺回路１２０及びバックアップ／リカバリー駆動回路１３０のパワーゲーティングは、メモリセルアレイ１１０のパワーゲーティングに比べて時間を要する。周辺回路１２０及びバックアップ／リカバリー駆動回路１３０は、頻度多く行うのではなく、メモリセルアレイ１１０のパワーゲーティングに比べて頻度少なく行う。本実施の形態では、周辺回路１２０及びバックアップ／リカバリー駆動回路１３０のパワーゲーティングは、メモリセルアレイ１１０をパワーゲーティングした後に行う。

周辺回路１２０及びバックアップ／リカバリー駆動回路１３０へのパワーゲーティングは、頻繁に行うとかえって通常の動作に支障をきたし、消費電力の増加につながる。そのため、周辺回路１２０及びバックアップ／リカバリー駆動回路１３０は、メモリセルアレイ１１０のパワーゲーティングした後、一定期間、例えば数ｍｓの期間、キャッシュ１００へのアクセスがない場合にパワーゲーティングすることが好ましい。

キャッシュ１００は、外部から電源電圧が与えられる。電源電圧は、一例としてＶＤＤ／ＶＳＳ、ＶＤＭ／ＶＳＳ、ＶＤＨ／ＶＳＳの３系統が与えられる。

ＶＤＤ／ＶＳＳは、周辺回路１２０に与えられる電源電圧である。ＶＤＤ／ＶＳＳの周辺回路１２０への供給は、パワースイッチＳＷ２によって制御される。パワースイッチＳＷ２は、周辺回路１２０に接続する電源電位線Ｖ−ＶＤＤにＶＤＤを与えるか否かを切り替えることができる。

ＶＤＭ／ＶＳＳは、メモリセルアレイ１１０に与えられる電源電圧である。ＶＤＭ／ＶＳＳのメモリセルアレイ１１０への供給は、パワースイッチＳＷ１によって制御される。パワースイッチＳＷ１は、メモリセルアレイ１１０に接続する電源電位線Ｖ−ＶＤＭにＶＤＭを与えるか否かを切り替えることができる。

ＶＤＨ／ＶＳＳは、バックアップ／リカバリー駆動回路１３０に与えられる電源電圧である。ＶＤＨ／ＶＳＳのバックアップ／リカバリー駆動回路１３０への供給は、パワースイッチＳＷ３によって制御される。パワースイッチＳＷ３は、バックアップ／リカバリー駆動回路１３０に接続する電源電位線Ｖ−ＶＤＨにＶＤＨを与えるか否かを切り替えることができる。

パワースイッチＳＷ１のオン又はオフの制御は、第１のパワーゲーティング制御信号によって制御される。またパワースイッチＳＷ２及びＳＷ３のオン又はオフの制御は、第２のパワーゲーティング制御信号によって制御される。パワースイッチＳＷ１乃至ＳＷ３に与える、第１及び第２のパワーゲーティング制御信号は、パワーマネジメントユニット１５０より与えられる。

なおパワースイッチＳＷ１乃至ＳＷ３は、例えばｐチャネル型のトランジスタで構成することができる。

以上がキャッシュ１００の各構成についての説明である。

本発明の一態様の半導体装置では、キャッシュ１００へのアクセスのない期間の長短に応じて、パワーゲーティングの状態を異ならせる。具体的には、第１及び第２のパワーゲーティング制御信号を用いて、キャッシュ１００内の回路への電源電圧の供給を段階的に停止するよう制御する。

まずは数ｎｓといった期間、キャッシュ１００へのアクセスがない場合、パワーマネジメントユニット１５０は第１の状態と判断して、第１のパワーゲーティング制御信号を出力し、メモリセルアレイ１１０への電源電圧の供給を停止してパワーゲーティングする。

メモリセルアレイ１１０が有するＳＲＡＭ１１１は、アイドル時の消費電力が大きい。そのため、メモリセルアレイ１１０のパワーゲーティングは、損益分岐時間（ＢＥＴ：ｂｒｅａｋ−ｅｖｅｎ−ｔｉｍｅ）が短い。そのため数ｎｓの期間でのパワーゲーティングを行うことで、消費電力の低減ができる。

そして数ｍｓといった期間、キャッシュ１００へのアクセスがない場合、パワーマネジメントユニット１５０は第２の状態と判断して、第２のパワーゲーティング制御信号を出力し、周辺回路１２０及びバックアップ／リカバリー駆動回路１３０への電源電圧の供給を停止してパワーゲーティングする。

メモリセルアレイ１１０に加えて、周辺回路１２０及びバックアップ／リカバリー駆動回路１３０のパワーゲーティングを行う際のＢＥＴは、メモリセルアレイ１１０だけのＢＥＴに比べて長くなる。半導体装置は、ＢＥＴの短い第１の状態でのパワーゲーティングと、ＢＥＴが長い第２の状態のパワーゲーティングとを、アクセスのない期間の長短に応じて切り替えて行うことができる。

従って本発明の一態様は、低消費電力化を実現することができる。また本発明の一態様は、細粒度でのパワーゲーティングを実現できる。

また第２の状態としてメモリセルアレイ１１０、並びに周辺回路１２０及びバックアップ／リカバリー駆動回路１３０へのパワーゲーティングを行った後は、キャッシュ１００に電源電圧を与える電源電圧供給回路１８０を動作させる必要がなくなる。そのため電源電圧供給回路１８０へのパワーゲーティングを行うことができる。

電源電圧供給回路１８０のパワーゲーティングは、数ｓといった期間、キャッシュ１００へのアクセスがない場合、パワーマネジメントユニット１５０は第３の状態と判断して、第３のパワーゲーティング制御信号を出力し、行われる。

なお電源電圧供給回路１８０へのパワーゲーティングは、電源電圧供給回路１８０に与える基準電圧Ｖｓｕｐを停止し、ＶＤＤ、ＶＤＭ、及びＶＤＨの各電源電圧の生成を停止すればよい。

メモリセルアレイ１１０と、周辺回路１２０及びバックアップ／リカバリー駆動回路１３０とに加えて、電源電圧供給回路１８０のパワーゲーティングを行う際のＢＥＴは、メモリセルアレイ１１０と、周辺回路１２０及びバックアップ／リカバリー駆動回路１３０とパワーゲーティングした際のＢＥＴより、さらに長くなる。半導体装置１０は、ＢＥＴの短い第１の状態でのパワーゲーティングと、ＢＥＴが長い第２の状態のパワーゲーティングとを、ＢＥＴがさらに長い第３の状態のパワーゲーティングとを、アクセスのない期間の長短に応じて切り替えて行うことができる。

従って本発明の一態様は、さらなる低消費電力化を実現することができる。また本発明の一態様は、さらなる細粒度でのパワーゲーティングを実現できる。

以上説明した、本発明の一態様の半導体装置では、キャッシュ１００へのアクセスのない期間の長短に応じて、パワーゲーティングの状態を異ならせる。具体的には、第１乃至第３のパワーゲーティング制御信号を用いて、キャッシュ１００内の回路への電源電圧の供給、及び電源電圧供給回路１８０での電源電圧の生成を段階的に停止するよう制御する。

＜パワーゲーティング時における状態の遷移について＞
次いで、第１乃至第３のパワーゲーティング制御信号による第１乃至第３の状態の遷移について、図２を用いて説明する。また、図３乃至５では、第１乃至第３の状態におけるキャッシュ１００の状態、及びバックアップ、及びリカバリー時において第１乃至第３のパワーゲーティング制御信号のシーケンスについて説明する。

図２では、キャッシュ１００が取り得る状態について、通常動作（Ｅｘｅｃｕｔｅと図示）の状態をＣ１、スタンバイ（Ｓｔａｎｄｂｙと図示）の状態をＣ２、メモリセルアレイのみのパワーゲーティングの第１の状態をＣ３、メモリセルアレイ及び周辺回路を含むキャッシュをパワーゲーティングの第２の状態をＣ４、電源電圧供給回路１８０をパワーゲーティングの第３の状態をＣ５として図示している。

通常動作Ｃ１は、キャッシュ１００でのデータの書き込み／読み出しを行う状態である。

スタンバイの状態Ｃ２は、キャッシュ１００でデータの書き込み／読み出しを行わない状態である。

定期的にＣＰＵ１６０からキャッシュ１００へのアクセスがある場合、通常動作Ｃ１とスタンバイの状態Ｃ２を繰り返す。

スタンバイの状態Ｃ２が継続し、キャッシュ１００へのアクセスがない状態が、例えば１００ｎｓを超えると、第１の状態Ｃ３への遷移を行う。スタンバイの状態Ｃ２から第１の状態Ｃ３への遷移で、メモリセルＭＣが有するＳＲＡＭ１１１から不揮発性記憶部１１２へのデータのバックアップは、数ｎｓと短い期間で行うことが好ましい。データのバックアップを、数ｎｓと短い期間で行う場合、データの保持が短くなる場合もあるが、再度アクセスされるまでの間隔も短いため、問題ない。当該構成とすることで、効率的なパワーゲーティングを行うことができる。

なお第１の状態Ｃ３において、キャッシュ１００へのアクセスがあった場合には、スタンバイの状態Ｃ２への遷移を行う。第１の状態Ｃ３からスタンバイの状態Ｃ２への遷移では、メモリセルＭＣが有する不揮発性記憶部１１２からＳＲＡＭ１１１へのデータのリカバリーが行われる。

なお第１の状態Ｃ３では、図３（Ａ）に示すように、電源電圧供給回路１８０での各電源電圧の生成を行い、パワースイッチＳＷ１をオフ、パワースイッチＳＷ２、ＳＷ３をオンにし、メモリセルアレイ１１０へのパワーゲーティングを行う。なお図３（Ａ）にハッチングを付した構成は、パワーゲーティングされた構成を表している。

またスタンバイの状態Ｃ２から第１の状態Ｃ３へのデータのバックアップは、第１乃至第３のパワーゲーティング制御信号及びデータ制御線ＤＥＬの電位を図３（Ｂ）に示すタイミングチャートで制御すればよい。なおデータ制御線ＤＥＬの電位は、Ｈレベルでバックアップ、Ｌレベルで保持が行われる。第１乃至第３のパワーゲーティング制御信号は、Ｈレベルでパワースイッチをオン、Ｌレベルでパワースイッチをオフするよう制御する。

図３（Ｂ）に示すタイミングチャートでは、まずデータ制御線ＤＥＬの電位をＨレベルとし、ＳＲＡＭ１１１から不揮発性記憶部１１２にデータをバックアップする。そして、第１のパワーゲーティング制御信号をＨレベルからＬレベルとし、メモリセルアレイ１１０へのパワーゲーティングを行う。

また第１の状態Ｃ３からスタンバイの状態Ｃ２へのデータのリカバリーは、第１乃至第３のパワーゲーティング制御信号及びデータ制御線ＤＥＬの電位を図３（Ｃ）に示すタイミングチャートで制御すればよい。

図３（Ｃ）に示すタイミングチャートでは、まずデータ制御線ＤＥＬの電位をＨレベルとし、ＳＲＡＭ１１１から不揮発性記憶部１１２にデータをリカバリーする。そしてデータ制御線ＤＥＬの電位をＨレベルとした状態で、第１のパワーゲーティング制御信号をＬレベルからＨレベルとし、メモリセルアレイ１１０をパワーゲーティングの状態から電源電圧が供給される状態に復帰させる。

第１の状態Ｃ３が継続し、キャッシュ１００へのアクセスがない状態が、例えば１ｍｓを超えると、第２の状態Ｃ４への遷移を行う。

なお第１の状態Ｃ３から第２の状態Ｃ４への遷移で、メモリセルＭＣが有するＳＲＡＭ１１１から不揮発性記憶部１１２へのデータのバックアップは、第１の状態Ｃ３でバックアップしたデータをそのまま保持する構成としてもよい。あるいは、第１の状態Ｃ３でのデータのバックアップの状態から一度リカバリーし、再度バックアップを行ってもよい。当該構成とすることで、データの確実な保持を実現することができる。

なお第２の状態Ｃ４において、キャッシュ１００へのアクセスがあった場合には、スタンバイの状態Ｃ２への遷移を行う。第２の状態Ｃ４からスタンバイの状態Ｃ２への遷移では、メモリセルＭＣが有する不揮発性記憶部１１２からＳＲＡＭ１１１へのデータのリカバリーが行われる。

なお第２の状態Ｃ４では、図４（Ａ）に示すように、電源電圧供給回路１８０での各電源電圧の生成を行い、パワースイッチＳＷ１乃至ＳＷ３をオフにし、メモリセルアレイ１１０、周辺回路１２０、及びバックアップ／リカバリー駆動回路１３０へのパワーゲーティングを行う。なお図４（Ａ）にハッチングを付した構成は、パワーゲーティングされた構成を表している。

また第１の状態Ｃ３から第２の状態Ｃ４へのデータのバックアップは、データのバックアップを再度行う場合、第１乃至第３のパワーゲーティング制御信号及びデータ制御線ＤＥＬの電位を図４（Ｂ）に示すタイミングチャートで制御すればよい。

図４（Ｂ）に示すタイミングチャートでは、まずデータ制御線ＤＥＬの電位をＨレベルとし、ＳＲＡＭ１１１から不揮発性記憶部１１２にデータをバックアップする。そして、第１及び第２のパワーゲーティング制御信号をＨレベルからＬレベルとし、メモリセルアレイ１１０、周辺回路１２０、及びバックアップ／リカバリー駆動回路１３０へのパワーゲーティングを行う。

また第２の状態Ｃ４からスタンバイの状態Ｃ２へのデータのリカバリーは、第１乃至第３のパワーゲーティング制御信号及びデータ制御線ＤＥＬの電位を図４（Ｃ）に示すタイミングチャートで制御すればよい。

図４（Ｃ）に示すタイミングチャートでは、まず第２のパワーゲーティング制御信号をＬレベルからＨレベルとし、周辺回路１２０、及びバックアップ／リカバリー駆動回路１３０をパワーゲーティングの状態から電源電圧が供給される状態に復帰させる。次いでデータ制御線ＤＥＬの電位をＨレベルとし、ＳＲＡＭ１１１から不揮発性記憶部１１２にデータをリカバリーする。そしてデータ制御線ＤＥＬの電位をＨレベルとした状態で、第１のパワーゲーティング制御信号をＬレベルからＨレベルとし、メモリセルアレイ１１０をパワーゲーティングの状態から電源電圧が供給される状態に復帰させる。

第２の状態Ｃ４が継続し、キャッシュ１００へのアクセスがない状態が、例えば１０ｓを超えると、第３の状態Ｃ５への遷移を行う。

なお第２の状態Ｃ４から第３の状態Ｃ５への遷移で、メモリセルＭＣが有するＳＲＡＭ１１１から不揮発性記憶部１１２へのデータのバックアップは、第１の状態Ｃ２又は第２の状態Ｃ４でバックアップしたデータをそのまま保持する構成としてもよい。あるいは、第１の状態Ｃ３あるいは第２の状態Ｃ４でのデータのバックアップの状態から一度リカバリーし、再度バックアップを行ってもよい。当該構成とすることで、データの確実な保持を実現することができる。

なお第３の状態Ｃ５において、キャッシュ１００へのアクセスがあった場合には、スタンバイの状態Ｃ２への遷移を行う。第３の状態Ｃ５からスタンバイの状態Ｃ２への遷移では、メモリセルＭＣが有する不揮発性記憶部１１２からＳＲＡＭ１１１へのデータのリカバリーが行われる。

なお第３の状態Ｃ５では、図５（Ａ）に示すように、パワースイッチＳＷ１乃至ＳＷ３をオフにし、メモリセルアレイ１１０、周辺回路１２０、及びバックアップ／リカバリー駆動回路１３０へのパワーゲーティング、電源電圧供給回路１８０での各電源電圧の生成を停止するパワーゲーティング、を行う。なお図５（Ａ）にハッチングを付した構成は、パワーゲーティングされた構成を表している。

また第１の状態Ｃ３、あるいは第２の状態Ｃ４から第３の状態Ｃ５へのデータのバックアップは、データのバックアップを再度行う場合、第１乃至第３のパワーゲーティング制御信号及びデータ制御線ＤＥＬの電位を図５（Ｂ）に示すタイミングチャートで制御すればよい。

図５（Ｂ）に示すタイミングチャートでは、まずデータ制御線ＤＥＬの電位をＨレベルとし、ＳＲＡＭ１１１から不揮発性記憶部１１２にデータをバックアップする。そして、第１乃至第３のパワーゲーティング制御信号をＨレベルからＬレベルとし、電源電圧供給回路１８０、メモリセルアレイ１１０、周辺回路１２０、及びバックアップ／リカバリー駆動回路１３０へのパワーゲーティングを行う。

また第３の状態Ｃ５からスタンバイの状態Ｃ２へのデータのリカバリーは、第１乃至第３のパワーゲーティング制御信号及びデータ制御線ＤＥＬの電位を図５（Ｃ）に示すタイミングチャートで制御すればよい。

図５（Ｃ）に示すタイミングチャートでは、まず第３のパワーゲーティング制御信号をＬレベルからＨレベルとし、電源電圧供給回路１８０をパワーゲーティングの状態から電源電圧を生成する状態に復帰させる。次いで第２のパワーゲーティング制御信号をＬレベルからＨレベルとし、周辺回路１２０、及びバックアップ／リカバリー駆動回路１３０をパワーゲーティングの状態から電源電圧が供給される状態に復帰させる。次いでデータ制御線ＤＥＬの電位をＨレベルとし、ＳＲＡＭ１１１から不揮発性記憶部１１２にデータをリカバリーする。そしてデータ制御線ＤＥＬの電位をＨレベルとした状態で、第１のパワーゲーティング制御信号をＬレベルからＨレベルとし、メモリセルアレイ１１０をパワーゲーティングの状態から電源電圧が供給される状態に復帰させる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、図１で示したブロック図の構成について、より具体的な構成を示し説明する。また本実施の形態では、メモリセルの具体例、ＯＳトランジスタについて説明する。

＜半導体装置のブロック図の具体例＞
図６は、図１に示す半導体装置１０の構成を、さらに具体例したブロック図である。なお本実施の形態では、上記実施の形態１での説明と重複する構成の説明は省略し、前述の説明を援用するものとする。

半導体装置１０Ａは、キャッシュ２００と、パワーマネジメントユニット１５０と、ＣＰＵ１６０と、入出力インターフェース１７０と、電源電圧供給回路１８０と、バスインターフェース１９０と、を有する。

キャッシュ２００は、メモリセルアレイ１１０、周辺回路１２０と、バックアップ／リカバリー駆動回路１３０と、パワースイッチＳＷ１乃至ＳＷ３と、を有する。

周辺回路１２０は、ローデコーダ１２１と、ロードライバー１２２と、カラムデコーダ１２３と、カラムドライバー１２４と、ドライバー制御論理回路１２５と、出力ドライバー１２６と、を有する。

ローデコーダ１２１及びロードライバー１２２には、アドレス信号ＡＤＤＲ及びドライバー制御論理回路１２５からの制御信号が与えられる。そしてローデコーダ１２１及びロードライバー１２２は、ワード線ＷＬに与える信号、例えばワード信号を生成する機能を有する回路である。ローデコーダ１２１と、ロードライバー１２２とは、パワースイッチＳＷ２の制御によって、パワーゲーティングされ、機能の再開と停止が制御される。なお機能停止時においてロードライバー１２２は、ワード線ＷＬを低電源電位に保持した状態で保持することが好ましい。

カラムデコーダ１２３及びカラムドライバー１２４には、アドレス信号ＡＤＤＲ及びドライバー制御論理回路１２５からの制御信号が与えられる。そしてカラムデコーダ１２３及びカラムドライバー１２４は、ビット線ＢＬ及び反転ビット線ＢＬＢに与える信号、例えばプリチャージ信号を生成する機能、入力される書き込みデータＷｄａｔａをビット線ＢＬ及び反転ビット線ＢＬＢに与える機能、を有する回路である。またカラムデコーダ１２３及びカラムドライバー１２４は、センスアンプを有し、メモリセルアレイ１１０から読み出した信号を出力ドライバー１２６に出力する機能を有する回路である。カラムデコーダ１２３及びカラムドライバー１２４は、パワースイッチＳＷ２の制御によって、パワーゲーティングされ、機能の再開と停止が制御される。なお機能停止時においてカラムドライバー１２４は、ビット線ＢＬ及び反転ビット線ＢＬＢを低電源電位、あるいは電気的に浮遊状態、に保持した状態で保持することが好ましい。

ドライバー制御論理回路１２５は、入力されるグローバルライト信号（ＧＷ）、バイトライト信号（ＢＷ）、チップイネーブル信号（ＣＥ）、クロック信号（ＣＬＫ）を基に、ローデコーダ１２１と、ロードライバー１２２と、カラムデコーダ１２３と、カラムドライバー１２４とを制御する信号を生成する機能を有する回路である。ドライバー制御論理回路１２５は、パワースイッチＳＷ２の制御によって、パワーゲーティングされ、機能の再開と停止が制御される。

出力ドライバー１２６は、カラムデコーダ１２３と、カラムドライバー１２４とで得られるデータを基に読み出しデータＲｄａｔａを生成し、外部に出力する機能を有する回路である。

メモリセルアレイ１１０をパワーゲーティングした後、周辺回路１２０が有する各回路は動作を停止した後に機能を停止する。機能の停止は、第２のパワーゲーティング制御信号を制御して、パワースイッチＳＷ２をオフにすることで行われる。機能の再開は、パワースイッチＳＷ２をオンにして行うがパワースイッチＳＷ１をオンにするタイミングよりも先に行う。

＜メモリセルの具体例＞
次いで図１で示したメモリセルの具体例について説明する。

図７（Ａ）に示すメモリセルＭＣは、ＳＲＡＭ１１１と、不揮発性記憶部１１２とを有する。ＳＲＡＭ１１１は、トランジスタＭ１乃至Ｍ６を有する。不揮発性記憶部１１２は、トランジスタＯＭ１、ＯＭ２と、容量素子Ｃｐ１、Ｃｐ２とを有する。

なお図７（Ａ）では、トランジスタＭ１とトランジスタＯＭ１との間のノードを、ノードＱとして図示している。またトランジスタＭ６とトランジスタＯＭ２との間のノードを、ノードＱＢとして図示している。またトランジスタＯＭ１と容量素子Ｃｐ１との間のノードを、ノードＳＮ１として図示している。またトランジスタＯＭ２と容量素子Ｃｐ２との間のノードを、ノードＳＮ２として図示している。

また、図７（Ａ）では、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＢＬＢ、データ制御線ＤＥＬ、電源電位線Ｖ−ＶＤＭ、電源電位線Ｖ−ＶＳＳを図示している。

ＳＲＡＭ１１１が有するトランジスタＭ１乃至Ｍ６は、チャネル領域にシリコンなどの半導体を有するトランジスタ（Ｓｉトランジスタ）で構成される。また不揮発性記憶部１１２が有するトランジスタＯＭ１、ＯＭ２は、Ｓｉトランジスタに比べてオフ電流が低いトランジスタで構成される。

なおＳｉトランジスタに比べてオフ電流が低いトランジスタとしては、半導体層に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）が挙げられる。ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を極めて低くすることができる。

図７（Ａ）に示すメモリセルＭＣの構成では、トランジスタＯＭ１、ＯＭ２を導通状態とすることで、ノードＱ、ＱＢの電位を、ノードＳＮ１、ＳＮ２にそれぞれ与えることができる。そしてトランジスタＯＭ１、ＯＭ２を非導通状態とすることで、電気的に浮遊状態となるノードＳＮ１、ＳＮ２に電位に応じた電荷を保持し続けることができる。この電荷の保持は、電源電圧の供給を停止しても継続して行うことができるため、メモリセルＭＣが有する不揮発性記憶部１１２を不揮発性とすることができる。

なお電位を保持する期間において、トランジスタＯＭ１、ＯＭ２には、所定の電圧が供給され続けている場合がある。例えば、トランジスタＯＭ１、ＯＭ２のゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。またトランジスタＯＭ１、ＯＭ２のバックゲートには、トランジスタの閾値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、メモリセルＭＣに電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧がメモリセルＭＣに供給されているとしても、実質的には、メモリセルＭＣは不揮発性であると表現することができる。

ＯＳトランジスタは、特に断りのない限りｎチャネル型のトランジスタとして説明する。そのため、トランジスタＯＭ１、ＯＭ２では、ゲートに与える信号がＨレベルのときにソースとドレインとの間が導通状態となり、Ｌレベルの信号のときに非導通状態となる。

次いで、図７（Ａ）に示した回路図の動作について、図７（Ｂ）にタイミングチャートを示し説明する。図７（Ｂ）では、バックアップ（Ｂａｃｋｕｐ）、電源電圧の供給を停止（Ｐｏｗｅｒ−ｏｆｆ）、リカバリー（Ｒｅｃｏｖｅｒｙ）を行うＰＧシーケンス（Ｐｏｗｅｒ−Ｇａｔｉｎｇｓｅｑｕｅｎｃｅ）について説明する。

図７（Ｂ）に示すタイミングチャートによると、まず通常動作時（Ｎｏｒｍａｌｏｐｅｒａｔｉｏｎ）にノードＱ、ＱＢにそれぞれデータＤａｔａ、ＤａｔａＢが保持される。なお図７（Ｂ）では、一例として、バックアップの直前ではデータＤａｔａがＨレベルの電位、データＤａｔａＢがＬレベルの電位であるとして説明する。

バックアップ時では、まずデータ制御線ＤＥＬをＨレベルにし、トランジスタＯＭ１、ＯＭ２を導通状態にする。すると、ノードＱ、ＱＢと、ノードＳＮ１、ＳＮ２とが等電位となり、ノードＳＮ１、ＳＮ２にバックアップされる。なお図７（Ｂ）では、ノードＳＮ１にＨレベルの電位、ノードＳＮ２にＬレベルの電位が保持される。

なおバックアップの動作は、データ制御線ＤＥＬをＨレベルとする期間を、３乃至１０ｎｓとすることで、数μｓの間データの保持を行うことができる。またデータ制御線ＤＥＬをＨレベルとする期間を、１０μｓ以上とすることで、２４ｈ（１ｄａｙ）以上間データの保持を行うことができる。

バックアップ動作が終了したら、電源電圧の供給を停止する。すなわち、電源電位線Ｖ−ＶＤＭの電位を電源電位線Ｖ−ＶＳＳと等電位、すなわちＬレベルにする。電源電位線Ｖ−ＶＤＭの電位の低下に伴い、ノードＱの電位も低下する。一方でデータ制御線ＤＥＬをＬレベルにすることで、ノードＳＮ１、ＳＮ２の電位は保持される。

そしてリカバリー時には、まずデータ制御線ＤＥＬをＨレベルにし、トランジスタＯＭ１、ＯＭ２を導通状態にする。すると、ノードＱ、ＱＢと、ノードＳＮ１、ＳＮ２とが等電位となる。そのため、ノードＱと、ノードＱＢとでは電位差が生じる。この電位差が生じた状態で、電源電位線Ｖ−ＶＤＭの電位をＨレベルにする。すると、ノードＱ、ＱＢとがバックアップ期間の直前の電位に戻る。

以上のような、ＰＧシーケンスを経て、通常動作を再開することができる。

＜ＯＳトランジスタについて＞
メモリセルＭＣの構成で用いるＯＳトランジスタは、Ｓｉトランジスタよりも低いオフ電流が得られるトランジスタである。

ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満であること、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。

真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。

なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０^−１８Ａ以下、１×１０^−２１Ａ以下、あるいは１×１０^−２４Ａ以下、又は８５℃にて１×１０^−１５Ａ以下、１×１０^−１８Ａ以下、あるいは１×１０^−２１Ａ以下とすることができる。

なおオフ電流とは、ｎチャネル型トランジスタの場合、トランジスタが非導通状態のときにソースとドレインとの間に流れる電流をいう。ｎチャネル型トランジスタの閾値電圧が、例えば、０Ｖ乃至２Ｖ程度であれば、ゲートとソースの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流をオフ電流ということができる。

その結果、ＯＳトランジスタを有するメモリセルＭＣは、ＯＳトランジスタを非導通状態とし、電源電圧の供給が停止してもノードＳＮ１、ＳＮ２に電荷を保持させることができる。そして、保持した電荷に従って電源電圧の供給を再開させることで、電源電圧の供給を停止する前の状態にすることができる。

またメモリセルＭＣの構成で用いるＯＳトランジスタは、低いオフ電流が得られるトランジスタとすることに加えて、良好なスイッチング特性が得られるトランジスタとすることができる。

なおメモリセルＭＣの構成で用いるＯＳトランジスタは、絶縁表面上に形成されるトランジスタである。そのため、Ｓｉトランジスタのように半導体基板をそのままチャネル形成領域として用いる場合と異なり、ゲート電極と半導体基板との間で寄生容量が形成されない。従ってＯＳトランジスタを用いる場合、ゲート電界によるキャリアの制御が容易になり、良好なスイッチング特性を得ることができる。

なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。

トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。

トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下であることをいう。

また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、チャネル幅あたり室温（２５℃程度）にて１×１０^−１８Ａ／μｍ以下、１×１０^−２１Ａ／μｍ以下、あるいは１×１０^−２４Ａ／μｍ以下、又は８５℃にて１×１０^−１５Ａ／μｍ以下、１×１０^−１８Ａ／μｍ以下、あるいは１×１０^−２１Ａ／μｍ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

図１１（ａ）は、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像である。また、図１１（ｂ）は、図１１（ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。

図１１（ｃ）は、図１１（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１１（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１２（Ａ）参照。）。

断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、閾値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、多結晶酸化物半導体膜について説明する。

多結晶酸化物半導体膜は、高分解能ＴＥＭ像において結晶粒を確認することができる。多結晶酸化物半導体膜に含まれる結晶粒は、例えば、高分解能ＴＥＭ像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体膜は、高分解能ＴＥＭ像で、結晶粒界を確認できる場合がある。

多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有する多結晶酸化物半導体膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク、またはそのほかのピークが現れる場合がある。

多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有することができる。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなりやすい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円周状に分布したスポットが観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円周状に分布したスポット内にに複数のスポットが観測される場合がある（図１２（Ｂ）参照。）。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する記憶装置は、生産性高く作製することができる。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。

不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。

従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。上述したように、非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多い。従って、非晶質酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。

次に、単結晶酸化物半導体膜について説明する。

単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少ない。従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。

なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａｍｏｒｐｈｏｕｓ−ｌｉｋｅＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応すると見なした。その格子縞の観察される領域のおける最大長を、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさとする。なお、結晶部の大きさは、０．８ｎｍ以上のものを選択的に評価する。

図１３は、高分解能ＴＥＭ像により、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅＯＳ膜およびｎｃ−ＯＳ膜の結晶部（２０箇所から４０箇所）の平均の大きさの変化を調査した例である。図１３より、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅＯＳ膜は、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、良質なｎｃ−ＯＳ膜は、電子照射開始時から電子の累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。

また、図１３に示す、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの変化を線形近似して、電子の累積照射量０ｅ⁻／ｎｍ^２まで外挿すると、結晶部の平均の大きさが正の値をとることがわかる。そのため、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅＯＳ膜およびｎｃ−ＯＳ膜の結晶部が、ＴＥＭによる観察前から存在していることがわかる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

酸化物半導体膜が複数の構造を有する場合、構造解析の一つの手法がナノビーム電子回折である。

図１２（Ｃ）に、電子銃室２１０と、電子銃室２１０の下の光学系２１２と、光学系２１２の下の試料室２１４と、試料室２１４の下の光学系２１６と、光学系２１６の下の観察室２２０と、観察室２２０に設置されたカメラ２１８と、観察室２２０の下のフィルム室２２２と、を有する透過電子回折測定装置を示す。カメラ２１８は、観察室２２０内部に向けて設置される。なおフィルム室２２２を有さなくても構わない。

また、図１２（Ｄ）に、図１２（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室２１０に設置された電子銃から放出された電子が、光学系２１２を介して試料室２１４に配置された物質２２８に照射される。物質２２８を通過した電子は、光学系２１６を介して観察室２２０内部に設置された蛍光板２２９に入射する。蛍光板２２９では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。

カメラ２１８は、蛍光板２２９を向いて設置されており、蛍光板２２９に現れたパターンを撮影することが可能である。カメラ２１８のレンズの中央、および蛍光板２２９の中央を通る直線と、蛍光板２２９の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ２１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ２１８をフィルム室２２２に設置しても構わない場合がある。例えば、カメラ２１８をフィルム室２２２に、電子２２４の入射方向と対向するように設置してもよい。この場合、蛍光板２２９の裏面から歪みの少ない透過電子回折パターンを撮影することができる。

試料室２１４には、試料である物質２２８を固定するためのホルダが設置されている。ホルダは、物質２２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２２８の構造によって最適な範囲を設定すればよい。

次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。

例えば、図１２（Ｄ）に示すように物質におけるナノビームである電子２２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２２８がＣＡＡＣ−ＯＳ膜であれば、図１２（Ａ）に示したような回折パターンが観測される。または、物質２２８がｎｃ−ＯＳ膜であれば、図１２（Ｂ）に示したような回折パターンが観測される。

ところで、物質２２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、８０％以上、９０％以上、あるいは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。

一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。

各試料におけるＣＡＡＣ化率を図１４（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。

ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。

図１４（Ｂ）および図１４（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像である。図１４（Ｂ）と図１４（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。

このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。

（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置が有する記憶装置に用いられるトランジスタの断面構造の一例について、図８乃至１０を参照して説明する。本実施の形態で示すトランジスタの断面構造では、上記実施の形態２で説明したメモリセルの回路が有するトランジスタＭ１乃至Ｍ６と、トランジスタＯＭ１、ＯＭ２と、容量素子Ｃｐ１、Ｃｐ２と、各配線とについて図示する。

図８（Ａ）では、各素子の層構造についての模式図を示している。図８（Ａ）に示す第１の層３１１は、Ｓｉトランジスタが設けられた層（図中、ＳｉＦＥＴＬａｙｅｒと表記）である。第２の層３１２は、配線層が設けられた層（図中、ＷｉｒｉｎｇＬａｙｅｒと表記）である。第３の層３１３は、ＯＳトランジスタが設けられた層（図中、ＯＳＦＥＴＬａｙｅｒと表記）である。第４の層３１４は、容量素子が設けられた層（図中、ＣｐＬａｙｅｒと表記）である。

図８（Ｂ−１）乃至（Ｂ−４）は、図８（Ａ）の第１乃至４の層３１１乃至３１４に対応するレイアウト図である。

図８（Ｂ−１）に示す第４の層３１４のレイアウト図では、データ制御線ＤＥＬ、容量素子Ｃｐ１、容量素子Ｃｐ２に対応するレイアウト図である。

図８（Ｂ−２）に示す第３の層３１３のレイアウト図では、トランジスタＯＭ１、ＯＭ２に対応するレイアウト図である。

図８（Ｂ−３）に示す第２の層３１２のレイアウト図では、電源電位線Ｖ−ＶＳＳ、電源電位線Ｖ−ＶＤＭ、ビット線ＢＬ、反転ビット線ＢＬＢに対応するレイアウト図である。

図８（Ｂ−４）に示す第１の層３１１のレイアウト図では、トランジスタＭ１乃至Ｍ６に対応するレイアウト図である。

図８（Ａ）乃至（Ｂ−１）乃至（Ｂ−４）の構成とすることで半導体装置が有する記憶装置は、６個のトランジスタで構成される標準的なＳＲＡＭにトランジスタを追加しても、面積増加をすることなく、データをバックアップ／リカバリ−できるメモリセルのレイアウト図を実現できる。

次いで図９では、図８（Ｂ−１）乃至（Ｂ−４）の一点鎖線Ｆ−Ｆ’における断面図、図１０では、図８（Ｂ−１）乃至（Ｂ−４）の一点鎖線Ｇ−Ｇ’における断面図を示している。

図９では、半導体基板４００、素子分離用絶縁膜４０２、ゲート絶縁層４１０、ゲート電極４１２、ゲート電極４１４、層間絶縁層４１６、配線層４１８、配線層４２０、導電層４２２、層間絶縁層４２４、配線層４２３、配線層４２５、導電層４２６、層間絶縁層４２８、配線層４３０、配線層４３２、配線層４３４、配線層４３６、配線層４３８、配線層４４０、導電層４４４、配線層４４６、層間絶縁層４４８、半導体層４５２、ゲート絶縁層４５０、配線層４５４、ゲート電極４５６、層間絶縁層４５８、導電層４６０、導電層４６２、絶縁層４６４、導電層４６６、層間絶縁層４７２、配線層４７４、配線層４７６、層間絶縁層４７８および層間絶縁層４８０を示している。

図１０では、半導体基板４００、素子分離用絶縁膜４０２、ゲート電極４１３、ゲート電極４１５、層間絶縁層４１６、層間絶縁層４２４、配線層４２７、配線層４２９、配線層４３１、導電層４３３、層間絶縁層４２８、配線層４３６、層間絶縁層４４２、層間絶縁層４４８、半導体層４５２、半導体層４５３、ゲート絶縁層４５０、ゲート電極４５６、層間絶縁層４５８、絶縁層４６４、導電層４６６、層間絶縁層４７２、層間絶縁層４７８、導電層４６７、配線層４７７および層間絶縁層４８０を示している。

半導体基板４００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。

第１の層３１１のトランジスタは、素子分離用絶縁膜４０２により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜４０２の形成には、選択酸化法（ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。

ゲート絶縁層４１０は、熱処理を行い、半導体基板４００の表面に酸化した酸化シリコン膜を形成した後、選択的にエッチングして、形成する。若しくは、酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）である酸化ハフニウムなどの金属酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的にエッチングして、形成する。

ゲート電極４１２、ゲート電極４１３、ゲート電極４１４、ゲート電極４１５、配線層４１８、配線層４２０、導電層４２２、配線層４２３、導電層４２６、配線層４３０、配線層４２７、配線層４２９、配線層４３１、導電層４３３、配線層４３２、配線層４３４、配線層４３６、配線層４３８、配線層４４０、導電層４４４、配線層４４６、配線層４５４、ゲート電極４５６、導電層４６０、導電層４６２、導電層４６６、配線層４７４、配線層４７６、導電層４６７及び配線層４７７は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。

層間絶縁層４１６、層間絶縁層４２４、層間絶縁層４２８、層間絶縁層４４２、層間絶縁層４４８、層間絶縁層４５８、絶縁層４６４、層間絶縁層４７２、層間絶縁層４７８および層間絶縁層４８０は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリル樹脂等を、単層又は多層で形成することが好ましい。また、各絶縁層の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）等を適宜用いることができる。

半導体層４５２及び半導体層４５３は、酸化物半導体を単層または積層して設ければよい。酸化物半導体は、少なくともインジウム又は亜鉛を含む酸化物であり、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）を用いることができる。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物を用いることができる。酸化物半導体の形成方法としては、スパッタリング法、ＡＬＤ法、蒸着法、塗布法などを用いることができる。

ゲート絶縁層４５０は、無機絶縁層を、単層又は多層で形成することが好ましい。また、ゲート絶縁層４５０は、半導体層４５２及び半導体層４５３に酸素を供給する効果があるとより好ましい。

図９、１０の構成とすることで半導体装置が有する記憶装置は、電源電位線Ｖ−ＶＤＭと、トランジスタＯＭ１、ＯＭ２のチャネル形成領域とを積層して設けることができる。電源電位線Ｖ−ＶＤＭの電源電位は、記憶装置に電源電圧を供給を行う場合には高電源電位となる。この場合電源電位線Ｖ−ＶＤＭを、トランジスタＯＭ１、ＯＭ２のバックゲートとして用いることで、トランジスタＯＭ１、ＯＭ２のオン電流を大きくすることができる。一方で、電源電位線Ｖ−ＶＤＭの電源電位は、記憶装置に電源電圧を供給を行わない場合には低電源電位となる。この場合、トランジスタＯＭ１、ＯＭ２のバックゲートとして用いることで、トランジスタＯＭ１及びトランジスタＯＭ２のオフ電流が低いといった特性を阻害することはない。そのためトランジスタＯＭ１、ＯＭ２のオン電流を大きくし、オフ電流を低く保つことができる。

（実施の形態５）
上記実施の形態で開示された、導電層や半導体層はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法を使っても良い。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。

熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスと酸化剤を順次にチャンバーに導入し、これを繰り返すことで成膜を行ってもよい。不活性ガスをキャリアガスとして原料ガスと同時に導入してもよい。また、２種類以上の原料ガスを用いても良い。例えば、スイッチングバルブ（高速バルブとも呼ぶ）を用いて２種類以上の原料ガスを順番にチャンバーに供給する。この際、複数種の原料ガスが混ざらないように第１の原料ガスの導入後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。あるいは不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の単原子層を成膜し、後から導入される第２の原料ガスが吸着・反応することで、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電層や半導体層を形成することができ、例えば、ＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム（（ＣＨ_３）_３Ｉｎ）、トリメチルガリウム（（ＣＨ_３）_３Ｇａ）、及びジメチル亜鉛（（ＣＨ_３）_２Ｚｎ）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（（Ｃ_２Ｈ_５）_３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（（Ｃ_２Ｈ_５）_２Ｚｎ）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを順次導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎＯ_２層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２とＯ_３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ_２層やＩｎＺｎＯ_２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスで水をバブリングして得られたＨ_２Ｏガスを用いても良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。

以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態６）
本実施の形態では、上述の実施の形態で説明した記憶装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１５、図１６を用いて説明する。

図１５（Ａ）では上述の実施の形態で説明した記憶装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態４の図９、１０に示すようなトランジスタで構成される記憶装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図１５（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削した後、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明した記憶装置を含む構成とすることができる。そのため、低消費電力化が図られた電子部品を実現することができる。

また、完成した電子部品の斜視模式図を図１５（Ｂ）に示す。図１５（Ｂ）では、電子部品の一例として、ＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）の斜視模式図を示している。図１５（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図１５（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した半導体装置７０４は、電子機器等の内部に設けられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図１６（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られた携帯型の情報端末が実現される。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１６（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１６（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図１６（Ａ）に示す携帯型の情報端末は、図１６（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

図１６（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図１６（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図１６（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図１６（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られた電子書籍が実現される。

図１６（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られたテレビジョン装置が実現される。

図１６（Ｄ）は、スマートフオンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置が設けられている。そのため低消費電力化が図られたスマートフオンが実現される。

図１６（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られたデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。このため、低消費電力化が図られた電子機器が実現される。

Ｃ１通常動作
Ｃ２状態
Ｃ３状態
Ｃ４状態
Ｃ５状態
Ｃｐ１容量素子
Ｃｐ２容量素子
Ｍ１トランジスタ
Ｍ６トランジスタ
ＯＭ１トランジスタ
ＯＭ２トランジスタ
Ｑ１ノード
ＳＮ１ノード
ＳＮ２ノード
ＳＷ１パワースイッチ
ＳＷ２パワースイッチ
ＳＷ３パワースイッチ
Ｔｒ１トランジスタ
Ｔｒ２トランジスタ
１０半導体装置
１０Ａ半導体装置
１００キャッシュ
１１０メモリセルアレイ
１１１ＳＲＡＭ
１１２不揮発性記憶部
１２０周辺回路
１２１ローデコーダ
１２２ロードライバー
１２３カラムデコーダ
１２４カラムドライバー
１２５ドライバー制御論理回路
１２６出力ドライバー
１３０バックアップ／リカバリー駆動回路
１５０パワーマネジメントユニット
１６０ＣＰＵ
１７０入出力インターフェース
１８０電源電圧供給回路
１９０バスインターフェース
２１０電子銃室
２１２光学系
２１４試料室
２１６光学系
２１８カメラ
２２０観察室
２２２フィルム室
２２４電子
２２８物質
２２９蛍光板
３１１層
３１２層
３１３層
３１４層
４００半導体基板
４０２素子分離用絶縁膜
４１０ゲート絶縁層
４１２ゲート電極
４１３ゲート電極
４１４ゲート電極
４１５ゲート電極
４１６層間絶縁層
４１８配線層
４２０配線層
４２２導電層
４２３配線層
４２４層間絶縁層
４２６導電層
４２７配線層
４２８層間絶縁層
４２９配線層
４３０配線層
４３１配線層
４３２配線層
４３３導電層
４３４配線層
４３６配線層
４３８配線層
４４０配線層
４４２層間絶縁層
４４４導電層
４４６配線層
４４８層間絶縁層
４５０ゲート絶縁層
４５２半導体層
４５３半導体層
４５４配線層
４５６ゲート電極
４５８層間絶縁層
４６０導電層
４６２導電層
４６４絶縁層
４６６導電層
４６７導電層
４６８導電層
４７２層間絶縁層
４７４配線層
４７６配線層
４７７配線層
４７８層間絶縁層
４８０層間絶縁層
７００電子部品
７０１リード
７０２プリント基板
７０３回路部
７０４半導体装置
８２１配線層
９０１筐体
９０２筐体
９０３ａ表示部
９０３ｂ表示部
９０４選択ボタン
９０５キーボード
９１０電子書籍
９１１筐体
９１２筐体
９１３表示部
９１４表示部
９１５軸部
９１６電源
９１７操作キー
９１８スピーカー
９２０テレビジョン装置
９２１筐体
９２２表示部
９２３スタンド
９２４リモコン操作機
９３０本体
９３１表示部
９３２スピーカー
９３３マイク
９３４操作ボタン
９４１本体
９４２表示部
９４３操作スイッチ

Claims

メモリセルと、駆動制御回路と、データ制御回路と、第１乃至第３のパワースイッチと、を有する記憶装置と、電源電圧制御回路と、電源電圧生成回路と、を有する半導体装置であって、
前記メモリセルは、前記駆動制御回路の制御によって、データの書き込み及び読み出しが制御される機能を有し、
前記メモリセルは、前記データ制御回路の制御によって、書き込まれたデータを不揮発性の記憶部に退避及び復帰させる機能を有し、
前記電源電圧制御回路は、前記第１乃至第３のパワースイッチのオンまたはオフを制御することができる機能を有し、
前記電源電圧生成回路は、基準電圧を基に、第１乃至第３の電源電圧を生成することができる機能を有し、
前記第１のパワースイッチは、前記メモリセルに前記第１の電源電圧を与えることができる機能を有し、
前記第２のパワースイッチは、前記電源電圧制御回路に前記第２の電源電圧を与えることができる機能を有し、
前記第３のパワースイッチは、前記データ制御回路に前記第３の電源電圧を与えることができる機能を有し、
前記電源電圧制御回路は、前記第１のパワースイッチをオフにする第１の状態と、前記第１乃至第３のパワースイッチをオフにする第２の状態と、前記第１乃至第３の電源電圧の生成を停止する第３の状態と、を切り替えることができる機能を有することを特徴とする半導体装置。
請求項１において、
前記メモリセルは、ＳＲＡＭと、第１のトランジスタと、容量素子とを有し、
前記第１のトランジスタは、半導体層に酸化物半導体を有し、
前記第１のトランジスタは、前記データ制御回路によって導通状態が制御される機能を有することを特徴とする半導体装置。
請求項２において、
前記ＳＲＡＭは、第２のトランジスタを有し、
前記第２のトランジスタは、半導体層がシリコンを有することを特徴とする半導体装置。
請求項３において、
前記第１のトランジスタのチャネル領域と、前記第２のトランジスタのチャネル領域とは、互いに重なる領域を有することを特徴とする半導体装置。
請求項１乃至４のいずれか一に記載の前記記憶装置と、
前記記憶装置に電気的に接続されたリードと、
を有することを特徴とする電子部品。
請求項５に記載の電子部品と、
表示装置と、
を有することを特徴とする電子機器。