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JP2015188071A - 半導体装置 - Google Patents

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Abstract

【課題】高速な動作およびサイズの縮小が可能な半導体装置の提供。
【解決手段】回路３０が記憶回路を有する回路３１と、論理回路を有する回路３２を有することにより、回路３０を、データを記憶する機能および論理演算を行う機能を有する記憶装置として機能させる。回路３０は、回路３１に記憶されたデータに加え、回路３１に記憶されたデータを入力信号とした論理演算の結果に対応するデータを出力することができる。回路２０は、回路３０から論理演算の結果を直接得ることができ、これにより、回路２０と回路３０の間で行われる信号の入出力の頻度を減らすことができる。
【選択図】図１

Description

本発明の一態様は、データの記憶および論理演算を行う機能を有する半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。
コンピュータにおける情報処理は、制御装置および演算装置を備えた中央処理装置（ＣＰＵ）によって行われる。中央処理装置は、メモリに格納されたプログラムの処理、データの入出力の制御、メモリに格納されたデータに対する論理演算などを行う。
論理演算は、メモリに格納されたデータを読み出して中央処理装置に入力する処理、中央処理装置が備える論理回路を用いて論理演算を行う処理、論理演算の結果をメモリに書き込む処理によって行われる。このように、通常、論理回路は中央処理装置の内部に設けられ、論理演算は中央処理装置において行われる。
また、特許文献１には、メモリアレイと接続された論理回路を備えた集積回路の構成が開示されている。
特開２０１１−１５５２６４号公報
論理演算を行う場合、中央処理装置において演算を行う動作の他、所望のデータをメモリから読み出す動作、演算結果をメモリに書き込む動作が必要となる。そのため、論理演算に要する期間が増大し、コンピュータにおける処理時間が増加する。
また、特許文献１に記載された集積回路においては、メモリアレイおよび論理回路が同一の基板上に形成されるため、論理回路を設けると集積回路の面積が増大する。また、コンピュータの動作速度の低下、消費電力の増加につながる。
上記の技術的背景の下、本発明の一態様は、新規な半導体装置の提供を課題の一つとする。
また、本発明の一態様は、高速な動作が可能な半導体装置の提供を課題の一つとする。また、本発明の一態様は、サイズの縮小が可能な半導体装置の提供を課題の一つとする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様にかかる半導体装置は、セルアレイを有し、セルアレイは、第１の回路と、絶縁層を介して第１の回路上に設けられた第２の回路と、を有し、第１の回路は記憶回路を有し、第２の回路は論理回路を有し、論理回路は記憶回路と電気的に接続され、論理回路は、記憶回路に記憶されたデータを入力信号として、論理演算を行う機能を有し、第２の回路は、第１の回路と重なる領域を有する。
さらに、本発明の一態様にかかる半導体装置は、記憶回路に記憶されたデータと、論理演算の結果と、を中央処理装置に出力する機能を有していてもよい。
さらに、本発明の一態様にかかる半導体装置では、記憶回路は、第１のトランジスタを有し、論理回路は、第２のトランジスタを有し、第１のトランジスタは、チャネル形成領域に単結晶半導体を含み、第２のトランジスタは、チャネル形成領域に酸化物半導体を含んでいてもよい。
さらに、本発明の一態様にかかる半導体装置では、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのゲートと電気的に接続されていてもよい。
さらに、本発明の一態様にかかる半導体装置では、記憶回路は、ＳＲＡＭセルを有し、論理回路は、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路のいずれか、またはこれらを組み合わせた回路を有していてもよい。
本発明の一態様により、新規な半導体装置を提供することができる。
また、本発明の一態様により、高速な動作が可能な半導体装置を提供することができる。また、本発明の一態様により、サイズの縮小が可能な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する回路図。 半導体装置の構成の一例を説明する回路図。 半導体装置の構成の一例を説明する回路図。 半導体装置の構成の一例を説明する回路図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 電子機器を説明する図。 酸化物半導体の構造の一例を説明する図。 酸化物半導体の構造の一例を説明する図。 酸化物半導体の構造の一例を説明する図。 酸化物半導体の構造の一例を説明する図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本発明の一態様には、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、半導体表示装置、集積回路を含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、集積回路を回路に有している表示装置が、その範疇に含まれる。
（実施の形態１）
本実施の形態では、本発明の一態様に係る構成の一例について説明する。
図１（Ａ）に、本発明の一態様にかかる半導体装置１０の構成の一例を示す。半導体装置１０は、回路２０、回路３０を有する。
回路２０は、情報処理や他の回路の制御などを行う機能を有する回路である。回路２０は、複数のトランジスタを有する集積回路によって構成することができる。また、回路２０は、順序回路や組み合わせ回路などの各種の論理回路を有する構成とすることができる。回路２０は、中央処理装置として用いることができる。
回路３０は、回路２０や入出力装置（図示せず）などから入力されたデータを記憶する機能を有する。また、回路３０は、回路３０に記憶されたデータを回路２０や入出力装置に出力する機能を有する。回路３０は、キャッシュメモリ、主記憶装置、補助記憶装置などの記憶装置として用いることができる。
また、回路３０は、回路３１、回路３２を有する。回路３１は、データを記憶する機能を有する回路（以下、記憶回路ともいう）を有する。回路３１は、複数の記憶回路を備えたセルアレイを有する構成とすることができる。回路３１は、ＤＲＡＭやＳＲＡＭなどの揮発性メモリ、またはＮＡＮＤ型フラッシュメモリなどの不揮発性メモリによって構成することができる。また、回路３１は、上記セルアレイの動作を制御するための駆動回路を有していてもよい。
回路３２は、論理演算を行う機能を有する回路（以下、論理回路ともいう）を有する。回路３２は、回路３１と接続されている。論理回路は、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＮＡＮＤ回路、ＸＯＲ回路などを有する構成とすることができるが、特に限定されない。回路３２は、回路３１に記憶されたデータを入力信号として論理演算を行い、論理演算の結果を回路３１に出力する機能を有する。回路３２において行われた演算の結果は、回路２０に出力することができる。
通常、半導体装置１０において論理演算を行う場合、まず、回路２０から回路３０に記憶されたデータへのアクセスが行われる。次に、回路３０において、回路３１に記憶されたデータの読み出しが行われ、当該データが回路２０に出力される。次に、回路２０において、回路３０から入力されたデータを入力信号とした論理演算が行われる。そして、論理演算によって得られた結果が回路３０に出力され、回路３１に記憶される。
本発明の一態様においては、回路３０が記憶回路を有する回路３１と、論理回路を有する回路３２を有する。これにより、回路３０を、データを記憶する機能および論理演算を行う機能を有する記憶装置として機能させることができる。すなわち、回路３０は、回路３１に記憶されたデータに加え、回路３１に記憶されたデータを入力信号とした論理演算の結果に対応するデータを出力することができる。よって、回路２０は、回路３０から論理演算の結果を直接得ることができる。そのため、回路２０と回路３０の間で行われる信号の入出力の頻度を減らすことができる。
また、回路２０において論理演算を行うことなく、回路３１に記憶されたデータを入力信号とした論理演算の結果を得ることができる。そのため、回路２０における情報処理の時間を短縮することができる。よって、半導体装置１０の動作速度を向上させることができる。
図１（Ｂ）に、回路３０の断面構造の一例を示す。回路３０は、基板１００上の回路３１と、回路３１上の絶縁層１０１と、絶縁層１０１上の回路３２を有する。絶縁層１０１は開口部を有し、開口部には導電層１０２が設けられている。回路３２は、導電層１０２を介して回路３１と接続されている。
ここで、回路３２は、回路３１と重なる領域を有することが好ましい。また、回路３２の全ての領域が、回路３１と重なることが好ましい。これにより、回路３０の面積の増加を抑えつつ、回路３０に論理演算を行う機能を付加することができる。よって、半導体装置１０のサイズの縮小を図ることができる。
なお、回路３１の一部は、基板１００の一部によって構成することができる。例えば、回路３１は、チャネル形成領域が基板１００の一部に形成されるトランジスタを有する構成とすることができる。この場合、基板１００は単結晶半導体を有する基板とすることが好ましい。このような基板１００としては、単結晶シリコン基板や単結晶ゲルマニウム基板などを用いることができる。
また、図１（Ｂ）には導電層１０２が１つ設けられた構成を示したが、導電層１０２の数はこれに限られない。例えば、絶縁層１０１の２箇所に開口部を設け、これらの開口部それぞれに導電層１０２を設けた構成とすることができる。この場合、導電層１０２の一方は回路３２が有する論理回路の入力端子と接続され、導電層１０２の他方は回路３２が有する論理回路の出力端子と接続された構成とすることができる。
記憶回路を有する回路３１と、論理回路を有する回路３２とを有する回路３０の構成は、様々な記憶装置に適用することができる。一例として、図１（Ｃ）に、半導体装置１０がキャッシュメモリ４０、主記憶装置５０、補助記憶装置６０を有する構成を示す。
キャッシュメモリ４０は、主記憶装置５０に記憶されたデータの一部のコピーを記憶する機能を有する。キャッシュメモリ４０は、回路２０の内部に設けることができる。
主記憶装置５０は、回路２０における情報処理に用いられるデータを記憶する機能を有する。主記憶装置５０は、回路２０または入出力装置から入力されたデータを記憶する機能と、主記憶装置５０に記憶されたデータを回路２０や入出力装置に出力する機能を有する。
補助記憶装置６０は、回路２０における処理に用いられるデータを記憶する機能を有する。補助記憶装置６０は、主記憶装置５０から入力されたデータを記憶する機能と、補助記憶装置６０に記憶されたデータを主記憶装置５０に出力する機能を有する。
ここで、キャッシュメモリ４０は、回路４１、回路４２を有する。主記憶装置５０は、回路５１、回路５２を有する。補助記憶装置６０は、回路６１、回路６２を有する。
回路４１、回路５１、回路６１は、記憶回路を有する回路である。回路４１、回路５１は、ＤＲＡＭやＳＲＡＭなどの揮発性メモリによって構成することができる。回路６１は、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリによって構成することができる。回路４１、回路５１、回路６１は、回路３１と同様の構成とすることができる。
回路４２、回路５２、回路６２は、回路３２と同様、論理回路を有する回路である。キャッシュメモリ４０は、回路４２を有することにより、論理演算を行う機能を有する。主記憶装置５０は、回路５２を有することにより、論理演算を行う機能を有する。補助記憶装置６０は、回路６２を有することにより、論理演算を行う機能を有する。回路４２、回路５２、回路６２は、回路３２と同様の構成とすることができる。
このように、キャッシュメモリ４０、主記憶装置５０、補助記憶装置６０が論理演算を行う機能を有することにより、回路２０における情報処理の時間を短縮することができる。よって、半導体装置１０の動作速度を向上させることができる。
なお、キャッシュメモリ４０、主記憶装置５０、補助記憶装置６０は、図１（Ｂ）と同様の構成とすることができる。また、キャッシュメモリ４０、主記憶装置５０、補助記憶装置６０のうちのいずれか１つ、またはいずれか２つが、図１（Ｂ）と同様の構成を有していてもよい。
次に、回路３０の構成の一例を、図２を用いて説明する。
図２（Ａ）は、図１（Ａ）、（Ｂ）における回路３０の構成の一例を示す斜視図である。回路３０は、基板１００上の回路３１、回路１１１、回路１１２、回路１１３と、回路３１、回路１１１、回路１１２、回路１１３上の絶縁層１０１と、絶縁層１０１上の回路３２を有する。なお、ここでは図示しないが、回路３２は導電層を介して回路３１と接続されている。
回路３１は、複数の記憶回路１２０を有する。記憶回路１２０は、例えば、ＤＲＡＭやＳＲＡＭなどの揮発性メモリ、またはＮＡＮＤ型フラッシュメモリなどの不揮発性メモリによって構成することができる。
回路３２は、複数の論理回路１３０を有する。ここでは図示しないが、論理回路１３０は、記憶回路１２０と接続されている。論理回路１３０は、記憶回路１２０に記憶されたデータを入力信号として、論理演算を行う機能を有する。論理回路１３０は、例えば、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＮＡＮＤ回路、ＸＯＲ回路などを有する構成とすることができる。
なお、回路３２は、１種類の論理回路１３０を有する構成としてもよいし、２種類以上の論理回路１３０を有する構成としてもよい。また、回路３２が有する１種類または２種類以上の論理回路１３０を組み合わせて、加算器などの他の論理回路を構成してもよい。例えば、ＮＯＴ回路とＡＮＤ回路とＯＲ回路を組み合わせることにより、または、ＸＯＲ回路とＡＮＤ回路を組み合わせることにより、半加算器を構成することができる。また、半加算器とＯＲ回路を組み合わせることにより、全加算器を構成することができる。
ここで、基板１００は、単結晶半導体を有する基板とすることができる。このような基板としては、単結晶シリコン基板、単結晶ゲルマニウム基板などを用いることができる。また、記憶回路１２０は、基板１００の一部にチャネル形成領域が形成されるトランジスタにより構成することができる。すなわち、記憶回路１２０は、チャネル形成領域に単結晶半導体を有するトランジスタによって構成することができる。このようなトランジスタを用いて記憶回路を構成することにより、記憶回路１２０の動作速度を向上させることができる。
一方、論理回路１３０は、半導体膜にチャネル形成領域が形成されるトランジスタにより構成することができる。例えば、論理回路１３０は、チャネル形成領域に非単結晶半導体を有するトランジスタによって構成することができる。非単結晶半導体としては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの非単結晶シリコンや、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶ゲルマニウムなどを用いることができる。また、論理回路１３０は、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタともいう）によって構成することもできる。上記のような半導体膜にチャネル形成領域が形成されるトランジスタは、絶縁層１０１上に形成することが可能であるため、論理回路１３０を絶縁層１０１上に形成することができる。これにより、図２（Ａ）に示すように、記憶回路１２０上に絶縁層１０１を設け、絶縁層１０１上に論理回路１３０を設けた構成とすることができる。すなわち、記憶回路１２０と論理回路１３０を積層した構成とすることができる。
ここで、酸化物半導体は、シリコン等よりもバンドギャップが広く、真性キャリア密度が低い。そのため、ＯＳトランジスタはオフ電流が極めて小さい。従って、論理回路１３０がＯＳトランジスタを有する構成とすることにより、オフリークが小さく、消費電力が小さい論理回路１３０を構成することができる。
また、ＯＳトランジスタは微細化により高速な動作が可能となる。そのため、論理回路１３０がＯＳトランジスタを有する構成とすることにより、論理回路１３０の動作速度を向上させることができる。この場合、論理回路の動作速度を１０ｎｓ以下、より好ましくは５ｎｓ以下とすることができる。ＯＳトランジスタのチャネル長は、１００ｎｍ以下、好ましくは６０ｎｍ以下、より好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下とすることができる。
回路３２は、回路３１と重なる領域を有することが好ましい。また、論理回路１３０は、複数の記憶回路１２０のいずれかと重なる領域を有することが好ましい。これにより、回路３０の面積の増加を抑えつつ、回路３０に論理演算を行う機能を付加することができる。なお、論理回路１３０は、回路１１１、回路１１２、または回路１１３と重なる領域を有するように配置することもできる。
なお、図２（Ａ）においては、回路３１上に論理回路１３０を有する回路３２が１層設けられた構成としたが、これに限られず、回路３１上に論理回路を有する回路が２層以上設けられた構成としてもよい。図２（Ｂ）に、回路３１上に論理回路を有する回路が２層設けられた構成の一例を示す。
図２（Ｂ）における回路３０は、図２（Ａ）の構成に加えて、回路３２上の絶縁層１０３と、絶縁層１０３上の回路３３を有する。
回路３３は、複数の論理回路１４０を有する。論理回路１４０は、記憶回路１２０または論理回路１３０と接続されている。論理回路１４０は、記憶回路１２０に記憶されたデータと論理回路１３０の出力信号のいずれか一方、または両方を入力信号として、論理演算を行う機能を有する。論理回路１４０は、例えば、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＮＡＮＤ回路、ＸＯＲ回路などを有する構成とすることができる。
なお、回路３３は、１種類の論理回路１４０を有する構成としてもよいし、２種類以上の論理回路１４０を有する構成としてもよい。また、回路３３が有する１種類または２種類以上の論理回路１４０を組み合わせて、加算器などの他の論理回路を構成してもよい。例えば、ＮＯＴ回路とＡＮＤ回路とＯＲ回路を組み合わせることにより、または、ＸＯＲ回路とＡＮＤ回路を組み合わせることにより、半加算器を構成することができる。また、半加算器とＯＲ回路を組み合わせることにより、全加算器を構成することができる。
また、論理回路１４０は、論理回路１３０と異なる論理演算を行うことができる回路とすることができる。これにより、回路３０において行うことができる論理演算の種類を増やすことができる。また、論理回路１３０と論理回路１４０を組み合わせて、加算器などの他の論理回路を構成してもよい。例えば、上記と同様、半加算器または全加算器を構成することができる。
図２（Ａ）に示す回路１１１は、複数の記憶回路１２０のうち特定の記憶回路１２０を選択するための信号を供給する機能と、複数の論理回路１３０のうち特定の論理回路１３０を選択するための信号を供給する機能を有する駆動回路である。回路１１２は、記憶回路１２０へのデータの書き込み、記憶回路１２０からのデータの読み出し、論理回路１３０における論理演算によって得られたデータの読み出しを行う機能を有する駆動回路である。回路１１３は、記憶回路１２０と接続された配線に所定の電位を供給（プリチャージ）する機能を有する駆動回路である。図２（Ｂ）に示す回路３０においては、回路１１１はさらに、複数の論理回路１４０のうち特定の論理回路１４０を選択するための信号を供給する機能を有する。なお、回路１１２が回路１１３の機能を有する構成とし、回路１１３を省略することもできる。
次に、回路３０のより具体的な構成の一例を、図３を用いて説明する。
図３に、回路３０の構成の一例を示す。回路３０は、回路１１１、回路１１２、回路１１３、セルアレイ１１４を有する。また、セルアレイ１１４は、複数の記憶回路１２０、複数の論理回路１３０を有する。ここでは、セルアレイ１１４にｎ行ｍ列（ｎ、ｍは自然数）の記憶回路１２０と、ｉ行ｍ列（ｉは自然数）の論理回路１３０が設けられている例を示す。すなわち、セルアレイ１１４は、ｎ×ｍ個の記憶回路１２０（記憶回路１２０［１，１］乃至［ｎ，ｍ］）と、ｉ×ｍ個の論理回路１３０（論理回路１３０［１，１］乃至［ｉ，ｍ］）を有する。なお、セルアレイ１１４は、図１、２における回路３１および回路３２を包含した回路に相当する。
回路１１１は、複数の配線２０１（配線２０１［１］乃至［ｎ］）を介して記憶回路１２０［１，１］乃至［ｎ，ｍ］と接続され、複数の配線２０３（配線２０３［１］乃至［ｉ］）を介して論理回路１３０［１，１］乃至［ｉ，ｍ］と接続されている。回路１１１は、複数の記憶回路１２０のうち特定の行の記憶回路１２０を選択するための信号を配線２０１に供給する機能と、複数の論理回路１３０のうち特定の行の論理回路１３０を選択するための信号を配線２０３に供給する機能を有する駆動回路である。
回路１１２は、複数の配線２０２（配線２０２［１］乃至［ｍ］）を介して、記憶回路１２０［１，１］乃至［ｎ，ｍ］および論理回路１３０［１，１］乃至［ｉ，ｍ］と接続されている。回路１１２は、記憶回路１２０に書き込むデータに対応する電位を配線２０２に供給する機能と、配線２０２の電位から、記憶回路１２０に記憶されたデータ、または論理回路１３０における論理演算によって得られたデータを読み出す機能を有する駆動回路である。
回路１１３は、複数の配線２０２（配線２０２［１］乃至［ｍ］）を介して、記憶回路１２０［１，１］乃至［ｎ，ｍ］および論理回路１３０［１，１］乃至［ｉ，ｍ］と接続されている。回路１１３は、配線２０２に所定の電位を供給（プリチャージ）する機能を有する駆動回路である。なお、回路１１２が回路１１３の機能を備えた構成とし、回路１１３を省略することもできる。
記憶回路１２０は、回路１１２から供給されるデータを記憶する機能と、記憶回路１２０に記憶されたデータを配線２０２に出力する機能を有する。配線２０２に出力されたデータは、回路１１２によって読み出すことができる。読み出されたデータは、回路２０（図１参照）に出力することができる。
記憶回路１２０は、ＤＲＡＭやＳＲＡＭなどの揮発性メモリ、またはＮＡＮＤ型フラッシュメモリなどの不揮発性メモリによって構成することができる。
論理回路１３０は、記憶回路１２０と接続されている。そして、論理回路１３０は、記憶回路１２０に記憶されたデータを入力信号として論理演算を行い、論理演算の結果を配線２０２に出力する機能を有する。ここでは、同じ列に属し、互いに隣接する２つの記憶回路１２０に格納されたデータを、論理回路１３０の入力信号とする例を示す。例えば、論理回路１３０［１，１］は、記憶回路１２０［１，１］に格納されたデータと記憶回路１２０［２，１］に格納されたデータを入力信号として論理演算を行い、論理演算の結果を配線２０２［１］に出力することができる。配線２０２に出力されたデータは、回路１１２によって読み出すことができる。読み出されたデータは、回路２０（図１参照）に出力することができる。
論理回路１３０は、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＮＡＮＤ回路、ＸＯＲ回路などを有する構成とすることができるが、特に限定されない。
このように、回路３０は、記憶回路１２０に記憶されたデータを出力するのみでなく、記憶回路１２０に記憶されたデータを入力信号として論理演算を行った結果を出力することもできる。
なお、論理回路１３０は、絶縁層１０１を介して記憶回路１２０上に設けられている（図２参照）。また、論理回路１３０は、複数の記憶回路１２０のいずれかと重なる領域を有するように配置することができる。
図４に、記憶回路１２０および論理回路１３０の具体的な構成の一例を示す。ここでは、特に記憶回路１２０［１，１］、記憶回路１２０［１，２］、論理回路１３０［１，１］の構成について説明するが、他の記憶回路や論理回路にも同様の構成を用いることができる。
図４は、記憶回路１２０［１，１］および記憶回路１２０［１，２］がＳＲＡＭセルを有する構成とし、論理回路１３０［１，１］がＮＡＮＤ回路を有する構成としたセルアレイ１１４を表す。
記憶回路１２０［１，１］は、トランジスタ３０１、トランジスタ３０２、回路３０３を有する。また、回路３０３は、インバータ３０４、インバータ３０５を有する。トランジスタ３０１のゲートは配線２０１［１］と接続され、トランジスタ３０１のソースまたはドレインの一方は配線２０２［１］と接続され、トランジスタ３０１のソースまたはドレインの他方はインバータ３０４の入力端子およびインバータ３０５の出力端子と接続されている。トランジスタ３０２のゲートは配線２０１［１］と接続され、トランジスタ３０２のソースまたはドレインの一方は配線２０２［１］Ｂと接続され、トランジスタ３０２のソースまたはドレインの他方はインバータ３０４の出力端子およびインバータ３０５の入力端子と接続されている。ここで、配線２０２［１］Ｂには、配線２０２［１］に供給される信号の反転信号が供給される。このように、記憶回路１２０［１，１］はＳＲＡＭセルを構成している。
記憶回路１２０［１，２］は、トランジスタ３１１、トランジスタ３１２、回路３１３を有する。また、回路３１３は、インバータ３１４、インバータ３１５を有する。トランジスタ３１１のゲートは配線２０１［２］と接続され、トランジスタ３１１のソースまたはドレインの一方は配線２０２［１］と接続され、トランジスタ３１１のソースまたはドレインの他方はインバータ３１４の入力端子およびインバータ３１５の出力端子と接続されている。トランジスタ３１２のゲートは配線２０１［２］と接続され、トランジスタ３１２のソースまたはドレインの一方は配線２０２［１］Ｂと接続され、トランジスタ３１２のソースまたはドレインの他方はインバータ３１４の出力端子およびインバータ３１５の入力端子と接続されている。このように、記憶回路１２０［１，２］はＳＲＡＭセルを構成している。
なお、インバータ３０４の入力端子およびインバータ３０５の出力端子は、ノードＡと接続されている。また、インバータ３１４の入力端子およびインバータ３１５の出力端子は、ノードＢと接続されている。ノードＡおよびノードＢは、論理回路１３０［１，１］の入力端子に相当する。
論理回路１３０［１，１］は、トランジスタ３２１、トランジスタ３２２、トランジスタ３２３、抵抗素子３２４を有する。トランジスタ３２１のゲートはノードＡと接続され、トランジスタ３２１のソースまたはドレインの一方はトランジスタ３２３のソースまたはドレインの一方、および抵抗素子３２４の一方の端子と接続され、トランジスタ３２１のソースまたはドレインの他方はトランジスタ３２２のソースまたはドレインの一方と接続されている。トランジスタ３２２のゲートはノードＢと接続され、トランジスタ３２２のソースまたはドレインの他方は所定の電位が供給される配線（ここでは低電位電源線）と接続されている。トランジスタ３２３のゲートは配線２０３［１］と接続され、トランジスタ３２３のソースまたはドレインの他方は配線２０２［１］と接続されている。抵抗素子３２４の他方の端子は、所定の電位が供給される配線（ここでは高電位電源線）と接続されている。このように、論理回路１３０［１，１］は、ＮＡＮＤ回路を構成する回路１３１を有する。
なお、トランジスタ３２３のソースまたはドレインの他方と配線２０２［１］は、ノードＦと接続されている。ノードＦは、論理回路１３０［１，１］の出力端子に相当する。また、トランジスタ３２１のソースまたはドレインの一方、トランジスタ３２３のソースまたはドレインの一方、および抵抗素子３２４の一方の端子と接続されたノードを、ノードＣとする。
トランジスタ３０１、３０２、３１１、３１２、３２１、３２２、３２３は、チャネル形成領域に単結晶半導体、または非単結晶半導体を有するトランジスタとすることができる。また、トランジスタ３０１、３０２、３１１、３１２、３２１、３２２、３２３は、ＯＳトランジスタとすることができる。ここではトランジスタ３０１、３０２、３１１、３１２、３２１、３２２、３２３がｎチャネル型である場合を示すが、これに限られず、トランジスタ３０１、３０２、３１１、３１２、３２１、３２２、３２３はそれぞれｎチャネル型であってもｐチャネル型であってもよい。
トランジスタ３０１、３０２、３１１、３１２は、チャネル形成領域に単結晶半導体を有するトランジスタとすることができる。これにより、記憶回路１２０の高速動作が可能となさる。なお、単結晶半導体としては、単結晶シリコンや単結晶ゲルマニウムなどを用いることができる。
トランジスタ３２１、３２２、３２３は、半導体膜にチャネル形成領域が形成されるトランジスタにより構成することができる。例えば、トランジスタ３２１、３２２、３２３は、チャネル形成領域に非単結晶半導体を有するトランジスタによって構成することができる。
非単結晶半導体としては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの非単結晶シリコンや、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶ゲルマニウムなどを用いることができる。また、トランジスタ３２１、３２２、３２３は、ＯＳトランジスタによって構成することもできる。上記のような半導体膜にチャネル形成領域が形成されるトランジスタは、絶縁層１０１上に形成することが可能であるため、論理回路１３０を絶縁層１０１上に形成することができる。これにより、記憶回路１２０上に絶縁層１０１を設け、絶縁層１０１上に論理回路１３０が設けた構成とすることができる。すなわち、記憶回路１２０と論理回路１３０を積層した構成とすることができる。
ここで、ＯＳトランジスタはオフ電流が極めて小さい。従って、トランジスタ３２１、３２２、３２３をＯＳトランジスタによって構成することにより、オフリークが小さく、消費電力が小さい論理回路１３０［１，１］を構成することができる。
また、トランジスタ３０１、３０２、３１１、３１２をＯＳトランジスタによって構成することにより、データの保持期間において、記憶回路１２０［１，１］、記憶回路１２０［１，２］に記憶されたデータが配線２０２［１］、配線２０２［１］Ｂにリークすることを防止し、配線２０２［１］、配線２０２［１］Ｂの電位の変動を抑制することができる。また、トランジスタ３２３をＯＳトランジスタによって構成することにより、トランジスタ３２３が非導通状態である期間において、論理回路１３０［１，１］の出力信号が配線２０２［１］にリークすることを防止し、配線２０２［１］の電位の変動を抑制することができる。
また、ＯＳトランジスタは微細化により高速な動作が可能となる。そのため、トランジスタ３２１、３２２、３２３をＯＳトランジスタによって構成することにより、論理回路１３０［１，１］の動作速度を向上させることができる。この場合、論理回路１３０［１，１］の動作速度を１０ｎｓ以下、より好ましくは５ｎｓ以下とすることができる。ＯＳトランジスタのチャネル長は、１００ｎｍ以下、好ましくは６０ｎｍ以下、より好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下とすることができる。
なお、抵抗素子３２４は、例えばトランジスタによって構成することができる。この場合、トランジスタのソースまたはドレインの一方はノードＣと接続され、トランジスタのソースまたはドレインの他方は所定の電位が供給される配線と接続された構成となる。当該トランジスタは他のトランジスタと同様の材料を用いて構成することができるが、特に、ＯＳトランジスタによって構成することが好ましい。
次に、記憶回路１２０［１，１］、記憶回路１２０［１，２］、論理回路１３０［１，１］の動作の一例を説明する。
＜記憶回路への書き込み＞
まず、記憶回路１２０［１，１］および記憶回路１２０［１，２］へのデータの書き込み動作について説明する。ここでは、記憶回路１２０［１，１］にハイレベルのデータを書き込み、記憶回路１２０［１，２］にローレベルのデータを書き込む場合について述べる。
まず、配線２０２［１］の電位をハイレベル、配線２０２［１］Ｂの電位をローレベルとする。また、配線２０１［１］の電位をハイレベルとし、トランジスタ３０１およびトランジスタ３０２を導通状態とする。これにより、インバータ３０４の入力端子およびインバータ３０５の出力端子にハイレベルの電位が供給され、インバータ３０４の出力端子およびインバータ３０５の入力端子にローレベルの電位が供給され、記憶回路１２０［１，１］へのデータの書き込みが行われる。
次に、配線２０１［１］の電位をローレベルとする。これにより、記憶回路１２０［１，１］に書き込まれたデータが保持される。
次に、配線２０２［１］の電位をローレベル、配線２０２［１］Ｂの電位をハイレベルとする。また、配線２０１［２］の電位をハイレベルとし、トランジスタ３１１およびトランジスタ３１２を導通状態とする。これにより、インバータ３１４の入力端子およびインバータ３１５の出力端子にローレベルの電位が供給され、インバータ３１４の出力端子およびインバータ３１５の入力端子にハイレベルの電位が供給され、記憶回路１２０［１，２］へのデータの書き込みが行われる。
次に、配線２０１［２］の電位をローレベルとする。これにより、記憶回路１２０［１，２］に書き込まれたデータが保持される。
＜記憶回路からの読み出し＞
次に、記憶回路１２０［１，１］および記憶回路１２０［１，２］からのデータの読み出し動作について説明する。ここでは、記憶回路１２０［１，１］からハイレベルのデータを読み出し、記憶回路１２０［１，２］からローレベルのデータを読み出す場合について述べる。
まず、配線２０１［１］の電位をハイレベルとし、トランジスタ３０１を導通状態とする。これにより、インバータ３０４の入力端子およびインバータ３０５の出力端子の電位が配線２０２［１］に供給される。そして、配線２０２［１］の電位を読み取ることにより、記憶回路１２０［１，１］に書き込まれたデータを読み出すことができる。
次に、配線２０１［２］の電位をハイレベルとし、トランジスタ３１１を導通状態とする。これにより、インバータ３１４の入力端子およびインバータ３１５の出力端子の電位が配線２０２［１］に供給される。そして、配線２０２［１］の電位を読み取ることにより、記憶回路１２０［１，２］に書き込まれたデータを読み出すことができる。
なお、上記の記憶回路からの読み出し動作中は、配線２０３［１］の電位をローレベルとし、トランジスタ３２３を非導通状態とする。これにより、論理回路１３０［１，１］から配線２０２［１］へのデータの出力は行われない。
＜論理回路からの読み出し＞
次に、論理回路１３０［１，１］からのデータの読み出し動作について説明する。ここでは、論理回路１３０［１，１］が、記憶回路１２０［１，１］に書き込まれたハイレベルのデータと記憶回路１２０［１，２］に書き込まれたローレベルのデータを入力信号として、否定論理積の演算結果を出力する場合について述べる。
演算結果の出力を行うとき、配線２０３［１］の電位をハイレベルとする。これにより、トランジスタ３２３は導通状態となる。
ここで、ノードＡはインバータ３０４の入力端子およびインバータ３０５の出力端子と接続されているため、ノードＡの電位はハイレベルである。また、ノードＢはインバータ３１４の入力端子およびインバータ３１５の出力端子と接続されているため、ノードＢの電位はローレベルである。すなわち、論理回路１３０［１，１］には、ハイレベルのデータとローレベルのデータが入力信号として入力される。
また、ノードＡの電位はハイレベルであるため、トランジスタ３２１は導通状態となる。また、ノードＢの電位はローレベルであるため、トランジスタ３２２は非導通状態である。よって、ノードＣの電位はハイレベルとなる。ここで、トランジスタ３２３は導通状態であるため、ノードＣの電位（ハイレベルの電位）はトランジスタ３２３を介して配線２０２［１］に出力される。そして、配線２０２［１］の電位を読み取ることにより、論理回路１３０［１，１］における論理演算の結果を読み出すことができる。
なお、上記の論理回路からの読み出し動作中は、配線２０１［１］および配線２０１［２］の電位をローレベルとし、トランジスタ３０１、３０２、３１１、３１２を非導通状態とする。これにより、記憶回路１２０［１，１］および記憶回路１２０［１，２］からのデータの出力は行われない。
このように、回路１１１（図３参照）から配線２０１［１］、配線２０１［２］、配線２０３［１］に所定の信号を供給して、トランジスタ３０１、トランジスタ３１１、トランジスタ３２３の導通状態を制御することにより、記憶回路１２０［１，１］に記憶されたデータ、記憶回路１２０［１，２］に記憶されたデータ、論理回路１３０［１，１］の出力データのうちどのデータを配線２０２［２］に出力するかを制御することができる。
以上の動作により、セルアレイ１１４は、記憶回路１２０に書き込まれたデータに加え、記憶回路１２０に書き込まれたデータを入力信号とした論理回路１３０の出力信号を読み出すことができる。
なお、図４においては、インバータ３０４の入力端子およびインバータ３０５の出力端子の電位と、インバータ３１４の入力端子およびインバータ３１５の出力端子の電位が論理回路１３０［１，１］の入力信号となり、配線２０２［１］の電位が論理回路１３０［１，１］の出力信号となる構成としたが、これに限られない。図５に示すように、インバータ３０４の出力端子およびインバータ３０５の入力端子の電位と、インバータ３１４の出力端子およびインバータ３１５の入力端子の電位を論理回路１３０［１，１］の入力信号とし、配線２０２［１］Ｂの電位が論理回路１３０［１，１］の出力信号となる構成としてもよい。この場合、インバータ３０４の出力端子およびインバータ３０５の入力端子はノードＡと接続され、インバータ３１４の出力端子およびインバータ３１５の入力端子はノードＢと接続される。また、論理回路１３０［１，１］の出力端子に相当するノードＦは、配線２０２［１］Ｂと接続される。
以上の通り、本発明の一態様においては、回路３０は記憶回路を有する回路３１と、論理回路を有する回路３２を有する。これにより、回路３０を、データを記憶する機能および論理演算を行う機能を有する記憶装置として機能させることができる。すなわち、回路３０は、回路３１に記憶されたデータに加え、回路３１に記憶されたデータを入力信号とした論理演算の結果に対応するデータを出力することができる。よって、回路２０は、回路３０から論理演算の結果を直接得ることができる。そのため、回路２０と回路３０の間で行われる信号の入出力の頻度を減らすことができる。
また、回路２０において論理演算を行うことなく、回路３１に記憶されたデータを入力信号とする論理演算の結果を得ることができる。そのため、回路２０における情報処理の時間を短縮することができる。よって、半導体装置１０の動作速度を向上させることができる。
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の構成の一例について説明する。
図６（Ａ）に、図４、５における回路３０３の具体的な構成の一例を示す。回路３０３は、トランジスタ３３１、３３２を有するインバータ３０４と、トランジスタ３３３、３３４を有するインバータ３０５から構成される。
トランジスタ３３１のゲートはトランジスタ３３２のゲートと接続され、トランジスタ３３１のソースまたはドレインの一方はトランジスタ３３２にソースまたはドレインの一方と接続され、トランジスタ３３１のソースまたはドレインの他方は所定の電位が供給される配線（ここでは高電位電源線）と接続されている。トランジスタ３３２のソースまたはドレインの他方は、所定の電位が供給される配線（ここでは低電位電源線）と接続されている。トランジスタ３３１のゲートおよびトランジスタ３３２のゲートと接続されたノードＤが、インバータ３０４の入力端子に相当する。トランジスタ３３１のソースまたはドレインの一方およびトランジスタ３３２のソースまたはドレインの一方と接続されたノードＥが、インバータ３０４の出力端子に相当する。
トランジスタ３３３のゲートはトランジスタ３３４のゲートと接続され、トランジスタ３３３のソースまたはドレインの一方はトランジスタ３３４にソースまたはドレインの一方と接続され、トランジスタ３３３のソースまたはドレインの他方は所定の電位が供給される配線（ここでは高電位電源線）と接続されている。トランジスタ３３４のソースまたはドレイン他方は、所定の電位が供給される配線（ここでは低電位電源線）と接続されている。トランジスタ３３３のゲートおよびトランジスタ３３４のゲートと接続されたノードＥが、インバータ３０５の入力端子に相当する。トランジスタ３３３のソースまたはドレインの一方およびトランジスタ３３４のソースまたはドレインの一方と接続されたノードＤが、インバータ３０５の出力端子に相当する。
ここで、トランジスタ３３１、３３２、３３３、３３４は、チャネル形成領域に単結晶半導体を有するトランジスタとすることができる。これにより、回路３０３の高速動作が可能となる。
また、ＯＳトランジスタ以外のトランジスタは、ＯＳトランジスタと比較してｐチャネル型トランジスタの作製が容易である。よって、トランジスタ３３１、３３３を、チャネル形成領域に単結晶半導体を有するトランジスタとし、トランジスタ３３２、３３４を、ＯＳトランジスタとすることもできる。この場合、トランジスタ３３１、３３３上に絶縁層１０１（図１、２参照）を設け、絶縁層１０１上にトランジスタ３３２、３３４を設けることができる。また、トランジスタ３３２または３３４は、トランジスタ３３１または３３３と重なる領域を有するように配置することができる。これにより、記憶回路１２０の面積を縮小することができる。
なお、ここでは回路３０３の構成を示したが、図５における回路３１３にも同様の構成を適用することができる。
また、記憶回路１２０は、図６（Ｂ）に示すように、トランジスタ３４１及び容量素子３４２によって構成することもできる。トランジスタ３４１のゲートは配線２０１と接続され、トランジスタ３４１のソースまたはドレインの一方は配線２０２と接続され、トランジスタ３４１のソースまたはドレインの他方は容量素子３４２の一方の電極と接続されている。容量素子３４２の他方の電極は、所定の電位が供給される配線と接続されている。なお、トランジスタ３４１のソースまたはドレインの他方および容量素子３４２の一方の電極に接続されたノードを、ノードＧとする。このように、記憶回路１２０はＤＲＡＭセルを構成している。
ノードＧの電位を論理回路１３０の入力信号とすることにより、論理回路１３０において記憶回路１２０に記憶されたデータの論理演算を行うことができる。
また、図４、５においては、論理回路１３０がＮＡＮＤ回路を構成する回路１３１を有する構成について説明したが、これに限られず、回路１３１を他の回路によって構成することもできる。回路１３１の他の構成例を、図７に示す。
図７（Ａ）は、回路１３１をＮＯＲ回路とする場合の構成である。回路１３１は、トランジスタ４１１、トランジスタ４１２、抵抗素子４１３を有する。
トランジスタ４１１のゲートはノードＡと接続され、トランジスタ４１１のソースまたはドレインの一方はトランジスタ４１２のソースまたはドレインの一方および抵抗素子４１３の一方の端子と接続され、トランジスタ４１１のソースまたはドレインの他方は所定の電位が供給される配線（ここでは低電位電源線）と接続されている。トランジスタ４１２のゲートはノードＢと接続され、トランジスタ４１２のソースまたはドレインの他方は所定の電位が供給される配線（ここでは低電位電源線）と接続されている。抵抗素子４１３の他方の端子は、所定の電位が供給される配線（ここでは高電位電源線）と接続されている。トランジスタ４１１のソースまたはドレインの一方、トランジスタ４１２のソースまたはドレインの一方、および抵抗素子４１３の一方の端子と接続されたノードは、トランジスタ３２３（図４参照）を介して、ノードＦと接続されている。
図７（Ｂ）は、回路１３１をＡＮＤ回路とする場合の構成である。回路１３１は、トランジスタ４２１、トランジスタ４２２、トランジスタ４２３、抵抗素子４２４、抵抗素子４２５を有する。
トランジスタ４２１のゲートはノードＡと接続され、トランジスタ４２１のソースまたはドレインの一方はトランジスタ４２２のソースまたはドレインの一方と接続され、トランジスタ４２１のソースまたはドレインの他方はトランジスタ４２３のゲートおよび抵抗素子４２４の一方の端子と接続されている。トランジスタ４２２のゲートはノードＢと接続され、トランジスタ４２２のソースまたはドレインの他方は所定の電位が供給される配線（ここでは低電位電源線）と接続されている。トランジスタ４２３のソースまたはドレインの一方は電位が供給される配線（ここでは低電位電源線）と接続され、トランジスタ４２３のソースまたはドレインの他方は抵抗素子４２５の一方の端子と接続されている。抵抗素子４２４の他方の端子は、所定の電位が供給される配線（ここでは高電位電源線）と接続されている。抵抗素子４２５の他方の端子は、所定の電位が供給される配線（ここでは高い電位電源線）と接続されている。トランジスタ４２３のソースまたはドレインの他方および抵抗素子４２５の一方の端子と接続されたノードは、トランジスタ３２３（図４参照）を介して、ノードＦと接続されている。
図７（Ｃ）は、回路１３１をＯＲ回路とする場合の構成である。回路１３１は、トランジスタ４３１、トランジスタ４３２、トランジスタ４３３、抵抗素子４３４、抵抗素子４３５を有する。
トランジスタ４３１のゲートはノードＡと接続され、トランジスタ４３１のソースまたはドレインの一方はトランジスタ４３２のソースまたはドレインの一方、トランジスタ４３３のゲート、および抵抗素子４３４の一方の端子と接続され、トランジスタ４３１のソースまたはドレインの他方は所定の電位が供給される配線（ここでは低電位電源線）と接続されている。トランジスタ４３２のゲートはノードＢと接続され、トランジスタ４３２のソースまたはドレインの他方は所定の電位が供給される配線（ここでは低電位電源線）と接続されている。トランジスタ４３３のソースまたはドレイン一方は抵抗素子４３５の一方の端子と接続され、トランジスタ４３３のソースまたはドレインの他方は所定の電位が供給される配線（ここでは低電位電源線）と接続されている。抵抗素子４３４の他方の端子は、所定の電位が供給される配線（ここでは高電位電源線）と接続されている。抵抗素子４３５の他方の端子は、所定の電位が供給される配線（ここでは高電位電源線）と接続されている。トランジスタ４３３のソースまたはドレインの一方および抵抗素子４３５の一方の端子と接続されたノードは、トランジスタ３２３（図４参照）を介して、ノードＦと接続されている。
なお、抵抗素子４１３、４２４、４２５、４３４、４３５は、例えばトランジスタによって構成することができる。当該トランジスタは他のトランジスタと同様の材料を用いて構成することができるが、特に、ＯＳトランジスタによって構成することが好ましい。
以上のように、記憶回路１２０および論理回路１３０には、様々な構成の回路を適用することができる。
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、記憶回路または論理回路に用いることができるトランジスタの構成について説明する。
図８に、トランジスタ５２０とトランジスタ５３０とが積層された構造を有する半導体装置の作製方法の一例を示す。ここでは、トランジスタ５２０がチャネル形成領域に単結晶半導体を有するトランジスタであり、トランジスタ５３０がＯＳトランジスタである場合について説明する。
まず、半導体基板５００に、素子分離用の絶縁物５０１とＮ型のウェル５０２を形成する（図８（Ａ）参照）。
次に、ゲート絶縁膜５０３とゲート電極５０４を形成し、また、ウェル５０２にＰ型の不純物領域５０５を設ける。不純物領域５０５上には、不純物領域５０５よりも導電性の高い材料（シリサイドなど）を有する層を積層してもよい。また、不純物領域５０５はエクステンション領域を有してもよい。
次に、層間絶縁層５０６を形成する。層間絶縁層５０６は単層でも多層でもよい。また、層間絶縁層５０６は、層間絶縁層５０６の上に設けられる層へ酸素を供給する機能と、層間絶縁層５０６の下に設けられた層から層間絶縁層５０６の上に設けられる層への水素や水の浸入を遮断する機能と、を有する層であることが好ましい。
次に、層間絶縁層５０６上に酸化物半導体層５０７を形成する（図８（Ｂ）参照）。
次に、酸化物半導体層５０７を覆う導電性材料を形成する。導電性材料は、単層でも多層でもよい。そして、導電性材料を選択的にエッチングして、配線５０８を形成する。なお、配線５０８は、単層でも多層でもよい。
次に、配線５０８を覆うゲート絶縁膜５０９を形成する。さらに、ゲート絶縁膜５０９上に導電性材料を堆積する。導電性材料は、単層でも多層でもよい。また、導電性材料は、導電性材料の上に設けられる層から導電性材料の下に設けられる層への水素や水の浸入を遮断する機能を有することが好ましい。そして、導電性材料を選択的にエッチングして、ゲート電極５１０を形成する（図８（Ｃ）参照）。
次に、層間絶縁層５１１を堆積する。そして、層間絶縁層５１１にゲート電極５１０へ到達するコンタクトホールを形成し、層間絶縁層５１１、ゲート絶縁膜５０９、層間絶縁層５０６、ゲート絶縁膜５０３に不純物領域５０５へ到達するコンタクトホールを形成し、これらのコンタクトホールを導電性材料で埋め、配線５１２を形成する（図８（Ｄ）参照）。配線５１２は、コンタクトホール部分にコンタクトプラグを有する構造でもよい。配線５１２は、単層でも多層でもよい。
このようにして、チャネル形成領域に単結晶半導体を有するトランジスタ５２０と、ＯＳトランジスタであるトランジスタ５３０が積層された構成を有する半導体装置を作製することができる。
図８において、不純物領域５０５とゲート電極５１０は配線５１２を介して接続されている。すなわち、トランジスタ５２０のソースまたはドレインの一方とトランジスタ５３０のゲートが接続されている。このような構成は、図４乃至７に示すトランジスタに適用することができる。例えば、トランジスタ５２０は図４におけるトランジスタ３０１、３１１などに対応し、トランジスタ５３０は図４におけるトランジスタ３２１、３２２などに対応する。
なお、トランジスタ５２０とトランジスタ５３０の接続関係は図８に示すものに限られない。例えば、図９（Ａ）に示すように、不純物領域５０５と配線５０８が接続された構成とすることもできる。これにより、トランジスタ５２０のソースまたはドレインの一方とトランジスタ５３０のソースまたはドレインの一方が接続された構成を得ることができる。
また、図９（Ｂ）に示すように、ゲート電極５０４と配線５０８が接続された構成とすることもできる。これにより、トランジスタ５２０のゲートとトランジスタ５３０のソースまたはドレインの一方が接続された構成を得ることができる。
また、図９（Ｃ）に示すように、ゲート電極５０４とゲート電極５１０が配線５１２を介して接続された構成とすることもできる。これにより、トランジスタ５２０のゲートとトランジスタ５３０のゲートが接続された構成を得ることができる。
図８（Ｄ）及び図９に示すトランジスタの積層構造は、図４乃至７に示すトランジスタに適宜用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、記憶回路または論理回路に用いることができるトランジスタの構成について説明する。
＜半導体装置の断面構造の例＞
図１０に、トランジスタ５２０、５３０の構成の一例を示す。なお、図１０では、ＯＳトランジスタであるトランジスタ５３０が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ（以下、Ｓｉトランジスタともいう）であるトランジスタ５２０上に形成されている場合を例示している。なお、このようにＳｉトランジスタとＯＳトランジスタが積層された構成は、回路３０に適宜用いることができる。なお、本実施の形態では、図９（Ｂ）と同様に、トランジスタ５２０のゲートとトランジスタ５３０のソースまたはドレインの一方が接続された構成を示すが、これに限られない。トランジスタ５２０のソースまたはドレインの一方とトランジスタ５３０のゲートが接続されていてもよいし（図８（Ｄ）参照）、トランジスタ５２０のソースまたはドレインの一方とトランジスタ５３０のソースまたはドレインの一方が接続されていてもよいし（図９（Ａ）参照）、トランジスタ５２０のゲートとトランジスタ５３０のゲートが接続されていてもよい（図９（Ｃ）参照）。
トランジスタ５２０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ５２０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ５３０はトランジスタ５２０上に積層されていなくとも良く、トランジスタ５３０とトランジスタ５２０とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ５２０を形成する場合、当該薄膜には、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレーザーを照射する等の処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ５２０が形成される半導体基板８０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１０では、単結晶シリコン基板を半導体基板８０１として用いる場合を例示している。
また、トランジスタ５２０は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ法）等を用いることができる。図１０では、トレンチ分離法を用いてトランジスタ５２０を電気的に分離する場合を例示している。具体的に、図１０では、半導体基板８０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域８１０により、トランジスタ５２０を素子分離させる場合を例示している。
トランジスタ５２０上には、絶縁膜８１１が設けられている。絶縁膜８１１には開口部が形成されている。そして、上記開口部には、トランジスタ５２０のソース又はドレインにそれぞれ電気的に接続されている導電膜８２５及び導電膜８２６と、トランジスタ５２０のゲートに電気的に接続されている導電膜８２７とが、形成されている。
そして、導電膜８２５は、絶縁膜８１１上に形成された導電膜８３４に電気的に接続されており、導電膜８２６は、絶縁膜８１１上に形成された導電膜８３５に電気的に接続されており、導電膜８２７は、絶縁膜８１１上に形成された導電膜８３６に電気的に接続されている。
導電膜８３４乃至導電膜８３６上には、絶縁膜８１２が形成されている。絶縁膜８１２には開口部が形成されており、上記開口部に、導電膜８３６に電気的に接続された導電膜８３７が形成されている。そして、導電膜８３７は、絶縁膜８１２上に形成された導電膜８５１に、電気的に接続されている。
また、導電膜８５１上には、絶縁膜８１３が形成されている。絶縁膜８１３には開口部が形成されており、上記開口部に、導電膜８５１に電気的に接続された導電膜８５２が形成されている。そして、導電膜８５２は、絶縁膜８１３上に形成された導電膜８５３に、電気的に接続されている。また、絶縁膜８１３上には、導電膜８４４が形成されている。
導電膜８５３及び導電膜８４４上には絶縁膜８６１が形成されている。そして、図１０では、絶縁膜８６１上にトランジスタ５３０が形成されている。
トランジスタ５３０は、絶縁膜８６１上に、酸化物半導体を含む半導体膜９０１と、半導体膜９０１上の、ソースまたはドレインとして機能する導電膜９２１及び導電膜９２２と、半導体膜９０１、導電膜９２１及び導電膜９２２上のゲート絶縁膜９６２と、ゲート絶縁膜９６２上に位置し、導電膜９２１と導電膜９２２の間において半導体膜９０１と重なっているゲート電極９３１と、を有する。なお、導電膜９２２は、絶縁膜８６１に設けられた開口部において、導電膜８５３に電気的に接続されている。また、導電膜９２１は、絶縁膜８６１に設けられた開口部において、導電膜８４４に電気的に接続されている。
そして、トランジスタ５３０では、半導体膜９０１において、導電膜９２１に重なる領域と、ゲート電極９３１に重なる領域との間に、領域９１０が存在する。また、トランジスタ５３０では、半導体膜９０１において、導電膜９２２に重なる領域と、ゲート電極９３１に重なる領域との間に、領域９１１が存在する。領域９１０及び領域９１１に、導電膜９２１、導電膜９２２、及びゲート電極９３１をマスクとしてアルゴン、ｐ型の導電型を半導体膜９０１に付与する不純物、或いは、ｎ型の導電型を半導体膜９０１に付与する不純物を添加することで、半導体膜９０１のうちゲート電極９３１に重なる領域よりも、領域９１０及び領域９１１の抵抗率を下げることができる。
そして、トランジスタ５３０上に、絶縁膜９６３が設けられている。
なお、図１０において、トランジスタ５３０は、ゲート電極９３１を半導体膜９０１の片側において少なくとも有していれば良いが、半導体膜９０１を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ５３０が、半導体膜９０１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極には、他の信号が与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１０では、トランジスタ５３０が、一のゲート電極９３１に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ５３０は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
＜トランジスタについて＞
次いで、ＯＳトランジスタの構成例について説明する。
図１１に、ＯＳトランジスタであるトランジスタ９０の構成を、一例として示す。図１１（Ａ）には、トランジスタ９０の上面図を示す。なお、図１１（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１１（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１１（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図１１（Ｃ）に示す。
図１１に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上において順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、基板９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。
また、トランジスタ９０の、具体的な構成の別の一例を、図１２に示す。図１２（Ａ）には、トランジスタ９０の上面図を示す。なお、図１２（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１２（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１２（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１２（Ｃ）に示す。
図１２に示すように、トランジスタ９０は、絶縁膜９１上において順に積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。
なお、図１１及び図１２では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトランジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔している酸化物半導体膜９２ｂに、チャネル領域を形成することができる。
また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ９０の電界効果移動度が高くなる。
また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜９２ｂとしてＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。なお、ＣＡＡＣ−ＯＳについての詳細は後述する。
具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶質及び結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝２：１：３［原子数比］）をターゲットに用いてもよい。このようなターゲットを用いて成膜されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。
なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができる。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、大型基板を用いることが可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域に酸素欠損が形成され、酸化物半導体膜中に含まれる水素が該酸素欠損に入ることにより、該領域はｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トランジスタ９０を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
絶縁膜９１は、加熱により酸素を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
絶縁膜９１は、加熱により酸素を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図１１及び図１２に示すトランジスタ９０は、チャネル領域が形成される酸化物半導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換えると、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすい。しかし、図１１及び図１２に示すトランジスタ９０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。このようなトランジスタ９０の構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑えることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
また、具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果、トランジスタ９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
＜酸化物半導体膜の構造＞
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、本明細書において、結晶が三方晶または菱面体晶である場合、その結晶を六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
［ＣＡＡＣ−ＯＳ膜］
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図１５（Ａ）は、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像である。また、図１５（Ｂ）は、図１５（Ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図１５（Ｃ）は、図１５（Ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１５（Ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１６（Ａ）参照。）。
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
［多結晶酸化物半導体膜］
次に、多結晶酸化物半導体膜について説明する。
多結晶酸化物半導体膜は、高分解能ＴＥＭ像において結晶粒を確認することができる。多結晶酸化物半導体膜に含まれる結晶粒は、例えば、高分解能ＴＥＭ像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体膜は、高分解能ＴＥＭ像で、結晶粒界を確認できる場合がある。
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク、またはそのほかのピークが現れる場合がある。
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
［微結晶酸化物半導体膜］
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１６（Ｂ）参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体装置は、生産性高く作製することができる場合がある。
［非晶質酸化物半導体膜］
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。
従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。
［単結晶酸化物半導体膜］
次に、単結晶酸化物半導体膜について説明する。
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応すると見なした。その格子縞の観察される領域における最大長を、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさとする。なお、結晶部の大きさは、０．８ｎｍ以上のものを選択的に評価する。
図１７は、高分解能ＴＥＭ像により、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部（２０箇所から４０箇所）の平均の大きさの変化を調査した例である。図１７より、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、良質なｎｃ−ＯＳ膜は、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。
また、図１７に示す、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの変化を線形近似して、電子の累積照射量０ｅ−／ｎｍ２まで外挿すると、結晶部の平均の大きさが正の値をとることがわかる。そのため、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部が、ＴＥＭによる観察前から存在していることがわかる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図１６（Ｃ）に、電子銃室２０１０と、電子銃室２０１０の下の光学系２０１２と、光学系２０１２の下の試料室２０１４と、試料室２０１４の下の光学系２０１６と、光学系２０１６の下の観察室２０２０と、観察室２０２０に設置されたカメラ２０１８と、観察室２０２０の下のフィルム室２０２２と、を有する透過電子回折測定装置を示す。カメラ２０１８は、観察室２０２０内部に向けて設置される。なお、フィルム室２０２２を有さなくても構わない。
また、図１６（Ｄ）に、図１６（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室２０１０に設置された電子銃から放出された電子が、光学系２０１２を介して試料室２０１４に配置された物質２０２８に照射される。物質２０２８を通過した電子は、光学系２０１６を介して観察室２０２０内部に設置された蛍光板２０３２に入射する。蛍光板２０３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ２０１８は、蛍光板２０３２を向いて設置されており、蛍光板２０３２に現れたパターンを撮影することが可能である。カメラ２０１８のレンズの中央、および蛍光板２０３２の中央を通る直線と、蛍光板２０３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ２０１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ２０１８をフィルム室２０２２に設置しても構わない場合がある。例えば、カメラ２０１８をフィルム室２０２２に、電子２０２４の入射方向と対向するように設置してもよい。この場合、蛍光板２０３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室２０１４には、試料である物質２０２８を固定するためのホルダが設置されている。ホルダは、物質２０２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２０２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２０２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図１６（Ｄ）に示すように物質におけるナノビームである電子２０２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２０２８がＣＡＡＣ−ＯＳ膜であれば、図１６（Ａ）に示したような回折パターンが観測される。または、物質２０２８がｎｃ−ＯＳ膜であれば、図１６（Ｂ）に示したような回折パターンが観測される。
ところで、物質２０２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図１８（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図１８（Ｂ）および図１８（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像である。図１８（Ｂ）と図１８（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、図１０とは異なる構造を有する半導体装置の構造の一例について説明する。
図１３に、半導体装置の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ５２０及びトランジスタ５３０のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ５２０及びトランジスタ５３０のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ５２０のチャネル長方向とトランジスタ５３０のチャネル長方向とが、必ずしも一致していなくともよい。
なお、チャネル長方向とは、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
なお、図１３では、ＯＳトランジスタであるトランジスタ５３０が、Ｓｉトランジスタであるトランジスタ５２０上に形成されている場合を例示している。なお、このようにＳｉトランジスタとＯＳトランジスタが積層された構成は、回路３０に適宜用いることができる。なお、本実施の形態では、図９（Ｂ）と同様に、トランジスタ５２０のゲートとトランジスタ５３０のソースまたはドレインの一方が接続された構成を示すが、これに限られない。トランジスタ５２０のソースまたはドレインの一方とトランジスタ５３０のゲートが接続されていてもよいし（図８（Ｄ）参照）、トランジスタ５２０のソースまたはドレインの一方とトランジスタ５３０のソースまたはドレインの一方が接続されていてもよいし（図９（Ａ）参照）、トランジスタ５２０のゲートとトランジスタ５３０のゲートが接続されていてもよい（図９（Ｃ）参照）。
トランジスタ５２０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ５２０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ５３０はトランジスタ５２０上に積層されていなくとも良く、トランジスタ５３０とトランジスタ５２０とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ５２０を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーの照射などの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ５２０が形成される基板１０００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１３では、単結晶シリコン基板を基板１０００として用いる場合を例示している。
また、トランジスタ５２０は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法等を用いることができる。図１３では、トレンチ分離法を用いてトランジスタ５２０を電気的に分離する場合を例示している。具体的に、図１３では、エッチング等により基板１０００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域１００１により、トランジスタ５２０を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板１０００の凸部には、トランジスタ５２０の不純物領域１００２及び不純物領域１００３と、不純物領域１００２及び不純物領域１００３に挟まれたチャネル形成領域１００４とが設けられている。さらに、トランジスタ５２０は、チャネル形成領域１００４を覆う絶縁膜１００５と、絶縁膜１００５を間に挟んでチャネル形成領域１００４と重なるゲート電極１００６とを有する。
トランジスタ５２０では、チャネル形成領域１００４における凸部の側部及び上部と、ゲート電極１００６とが絶縁膜１００５を間に挟んで重なることで、チャネル形成領域１００４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ５２０の基板上における専有面積を小さく抑えつつ、トランジスタ５２０におけるキャリアの移動量を増加させることができる。その結果、トランジスタ５２０は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域１００４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域１００４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ５２０のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ５２０の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
トランジスタ５２０上には、絶縁膜１０１１が設けられている。絶縁膜１０１１には開口部が形成されている。そして、上記開口部には、不純物領域１００２、不純物領域１００３にそれぞれ電気的に接続されている導電膜１０１２、導電膜１０１３と、ゲート電極１００６に電気的に接続されている導電膜１０１４とが、形成されている。
そして、導電膜１０１２は、絶縁膜１０１１上に形成された導電膜１０１６に電気的に接続されており、導電膜１０１３は、絶縁膜１０１１上に形成された導電膜１０１７に電気的に接続されており、導電膜１０１４は、絶縁膜１０１１上に形成された導電膜１０１８に電気的に接続されている。
導電膜１０１６乃至導電膜１０１８上には、絶縁膜１０２０が設けられている。そして、絶縁膜１０２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜１０２１が設けられている。絶縁膜１０２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜１０２１上には絶縁膜１０２２が設けられており、絶縁膜１０２２上には、トランジスタ５３０が設けられている。
トランジスタ５３０は、絶縁膜１０２２上に、酸化物半導体を含む半導体膜１０３０と、半導体膜１０３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜１０３２及び導電膜１０３３と、半導体膜１０３０を覆っているゲート絶縁膜１０３１と、ゲート絶縁膜１０３１を間に挟んで半導体膜１０３０と重なるゲート電極１０３４と、を有する。なお、絶縁膜１０２０乃至絶縁膜１０２２には開口部が設けられており、導電膜１０３３は、上記開口部において導電膜１０１８に接続されている。
なお、図１３において、トランジスタ５３０は、ゲート電極１０３４を半導体膜１０３０の片側において少なくとも有していれば良いが、絶縁膜１０２２を間に挟んで半導体膜１０３０と重なるゲート電極を、さらに有していても良い。
トランジスタ５３０が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極には、他の信号が与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１３では、トランジスタ５３０が、一のゲート電極１０３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ５３０は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図１３に示すように、トランジスタ５３０は、半導体膜１０３０が、絶縁膜１０２２上において順に積層された酸化物半導体膜１０３０ａ乃至酸化物半導体膜１０３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ５３０が有する半導体膜１０３０が、単膜の金属酸化物膜で構成されていても良い。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
他の実施の形態で開示された、導電膜、半導体膜、絶縁膜など様々な膜はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給する。例えば、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜、半導体膜、絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図１４に示す。
図１４（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図１４（Ａ）に示す携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１４（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１４（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図１４（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図１４（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
図１４（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。
（明細書等の記載について）
本明細書等の記載に関して、以下に説明する。
本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
１０ 半導体装置
２０ 回路
３０ 回路
３１ 回路
３２ 回路
３３ 回路
４０ キャッシュメモリ
４１ 回路
４２ 回路
５０ 主記憶装置
５１ 回路
５２ 回路
６０ 補助記憶装置
６１ 回路
６２ 回路
９０ トランジスタ
９１ 絶縁膜
９２ａ 酸化物半導体膜
９２ｂ 酸化物半導体膜
９２ｃ 酸化物半導体膜
９３ 導電膜
９４ 導電膜
９５ 絶縁膜
９６ 導電膜
９７ 基板
１００ 基板
１０１ 絶縁層
１０２ 導電層
１０３ 絶縁層
１１１ 回路
１１２ 回路
１１３ 回路
１１４ セルアレイ
１２０ 記憶回路
１３０ 論理回路
１３１ 回路
１４０ 論理回路
２０１ 配線
２０２ 配線
２０３ 配線
３０１ トランジスタ
３０２ トランジスタ
３０３ 回路
３０４ インバータ
３０５ インバータ
３１１ トランジスタ
３１２ トランジスタ
３１３ 回路
３１４ インバータ
３１５ インバータ
３２１ トランジスタ
３２２ トランジスタ
３２３ トランジスタ
３２４ 抵抗素子
３３１ トランジスタ
３３２ トランジスタ
３３３ トランジスタ
３３４ トランジスタ
３４１ トランジスタ
３４２ 容量素子
４１１ トランジスタ
４１２ トランジスタ
４１３ 抵抗素子
４２１ トランジスタ
４２２ トランジスタ
４２３ トランジスタ
４２４ 抵抗素子
４２５ 抵抗素子
４３１ トランジスタ
４３２ トランジスタ
４３３ トランジスタ
４３４ 抵抗素子
４３５ 抵抗素子
５００ 半導体基板
５０１ 絶縁物
５０２ ウェル
５０３ ゲート絶縁膜
５０４ ゲート電極
５０５ 不純物領域
５０６ 層間絶縁層
５０７ 酸化物半導体層
５０８ 配線
５０９ ゲート絶縁膜
５１０ ゲート電極
５１１ 層間絶縁層
５１２ 配線
５２０ トランジスタ
５３０ トランジスタ
８０１ 半導体基板
８１０ 素子分離領域
８１１ 絶縁膜
８１２ 絶縁膜
８１３ 絶縁膜
８２５ 導電膜
８２６ 導電膜
８２７ 導電膜
８３４ 導電膜
８３５ 導電膜
８３６ 導電膜
８３７ 導電膜
８４４ 導電膜
８５１ 導電膜
８５２ 導電膜
８５３ 導電膜
８６１ 絶縁膜
９０１ 半導体膜
９１０ 領域
９１１ 領域
９２１ 導電膜
９２２ 導電膜
９３１ ゲート電極
９６２ ゲート絶縁膜
９６３ 絶縁膜
１０００ 基板
１００１ 素子分離領域
１００２ 不純物領域
１００３ 不純物領域
１００４ チャネル形成領域
１００５ 絶縁膜
１００６ ゲート電極
１０１１ 絶縁膜
１０１２ 導電膜
１０１３ 導電膜
１０１４ 導電膜
１０１６ 導電膜
１０１７ 導電膜
１０１８ 導電膜
１０２０ 絶縁膜
１０２１ 絶縁膜
１０２２ 絶縁膜
１０３０ 半導体膜
１０３０ａ 酸化物半導体膜
１０３０ｂ 酸化物半導体膜
１０３０ｃ 酸化物半導体膜
１０３１ ゲート絶縁膜
１０３２ 導電膜
１０３３ 導電膜
１０３４ ゲート電極
２０１０ 電子銃室
２０１２ 光学系
２０１４ 試料室
２０１６ 光学系
２０１８ カメラ
２０２０ 観察室
２０２２ フィルム室
２０２４ 電子
２０２８ 物質
２０３２ 蛍光板
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (5)

  1. セルアレイを有し、
    前記セルアレイは、第１の回路と、絶縁層を介して前記第１の回路上に設けられた第２の回路と、を有し、
    前記第１の回路は、記憶回路を有し、
    前記第２の回路は、論理回路を有し、
    前記論理回路は、前記記憶回路と電気的に接続され、
    前記論理回路は、前記記憶回路に記憶されたデータを入力信号として、論理演算を行う機能を有し、
    前記第２の回路は、前記第１の回路と重なる領域を有する半導体装置。
  2. 請求項１において、
    前記記憶回路に記憶されたデータと、前記論理演算の結果と、を中央処理装置に出力する機能を有する半導体装置。
  3. 請求項１又は２において、
    前記記憶回路は、第１のトランジスタを有し、
    前記論理回路は、第２のトランジスタを有し、
    前記第１のトランジスタは、チャネル形成領域に単結晶半導体を含み、
    前記第２のトランジスタは、チャネル形成領域に酸化物半導体を含む半導体装置。
  4. 請求項３において、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続されている半導体装置。
  5. 請求項１乃至４のいずれか一項において、
    記憶回路は、ＳＲＡＭセルを有し、
    前記論理回路は、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路のいずれか、またはこれらを組み合わせた回路を有する半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020099983A1 (ja) * 2018-11-16 2020-05-22 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
WO2020245695A1 (ja) * 2019-06-07 2020-12-10 株式会社半導体エネルギー研究所 半導体装置
KR20210110861A (ko) * 2019-04-30 2021-09-09 양쯔 메모리 테크놀로지스 씨오., 엘티디. 플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법
WO2021186279A1 (ja) * 2020-03-18 2021-09-23 株式会社半導体エネルギー研究所 半導体装置
JP2022531048A (ja) * 2019-04-30 2022-07-06 長江存儲科技有限責任公司 接合された統合半導体チップならびにその製造および操作方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6963463B2 (ja) 2016-11-10 2021-11-10 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
US11074172B2 (en) * 2019-01-10 2021-07-27 Intel Corporation On-device-copy for hybrid SSD with second persistent storage media update of logical block address for first persistent storage media data
EP3909075B1 (en) * 2019-05-17 2025-01-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with static random-access memory
KR20210122287A (ko) 2019-05-17 2021-10-08 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리를 사용하는 3차원 메모리 디바이스의 캐시 프로그램 작동
US11133321B2 (en) * 2019-09-26 2021-09-28 Nanya Technology Corporation Semiconductor device and method of fabricating the same
CN111429956B (zh) * 2020-03-11 2022-04-05 浙江大学 一种多模式可计算的sram单元电路及其控制方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01175029A (ja) * 1987-12-29 1989-07-11 Nec Corp 機能記憶回路
JPH0992781A (ja) * 1995-09-22 1997-04-04 Internatl Business Mach Corp <Ibm> 統合した回路を有するマルチチップ半導体構造およびその製造方法
JPH10134583A (ja) * 1996-11-01 1998-05-22 Hitachi Ltd 連想メモリ
JP2000067573A (ja) * 1998-08-19 2000-03-03 Mitsubishi Electric Corp 演算機能付きメモリ
JP2006524905A (ja) * 2003-04-29 2006-11-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト メモリ回路構造およびその製造方法
JP2013009318A (ja) * 2011-05-20 2013-01-10 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5807791A (en) * 1995-02-22 1998-09-15 International Business Machines Corporation Methods for fabricating multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6377504B1 (en) * 2000-12-12 2002-04-23 Tachuon Semiconductor Corp High-density memory utilizing multiplexers to reduce bit line pitch constraints
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
TWI367466B (en) 2003-05-16 2012-07-01 Semiconductor Energy Lab Display device, method for driving the same, and electronic device using the same
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4683833B2 (ja) 2003-10-31 2011-05-18 株式会社半導体エネルギー研究所 機能回路及びその設計方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585190A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8472227B2 (en) 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
KR102577885B1 (ko) * 2009-10-16 2023-09-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20240042253A (ko) 2009-10-29 2024-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TW201225249A (en) * 2010-12-08 2012-06-16 Ind Tech Res Inst Stacked structure and stacked method for three-dimensional integrated circuit
US9158667B2 (en) * 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01175029A (ja) * 1987-12-29 1989-07-11 Nec Corp 機能記憶回路
JPH0992781A (ja) * 1995-09-22 1997-04-04 Internatl Business Mach Corp <Ibm> 統合した回路を有するマルチチップ半導体構造およびその製造方法
JPH10134583A (ja) * 1996-11-01 1998-05-22 Hitachi Ltd 連想メモリ
JP2000067573A (ja) * 1998-08-19 2000-03-03 Mitsubishi Electric Corp 演算機能付きメモリ
JP2006524905A (ja) * 2003-04-29 2006-11-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト メモリ回路構造およびその製造方法
JP2013009318A (ja) * 2011-05-20 2013-01-10 Semiconductor Energy Lab Co Ltd 半導体装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020099983A1 (ja) * 2018-11-16 2020-05-22 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
JP2022519659A (ja) * 2019-04-30 2022-03-24 長江存儲科技有限責任公司 フラッシュメモリーコントローラーを有する結合されたメモリーデバイス、ならびに、その製作方法および動作方法
KR20210110861A (ko) * 2019-04-30 2021-09-09 양쯔 메모리 테크놀로지스 씨오., 엘티디. 플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법
JP2022531048A (ja) * 2019-04-30 2022-07-06 長江存儲科技有限責任公司 接合された統合半導体チップならびにその製造および操作方法
JP7278394B2 (ja) 2019-04-30 2023-05-19 長江存儲科技有限責任公司 フラッシュメモリーコントローラーを有する結合されたメモリーデバイス、ならびに、その製作方法および動作方法
JP7303318B2 (ja) 2019-04-30 2023-07-04 長江存儲科技有限責任公司 接合された統合半導体チップならびにその製造および操作方法
KR102661281B1 (ko) * 2019-04-30 2024-04-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법
JPWO2020245695A1 (ja) * 2019-06-07 2020-12-10
WO2020245695A1 (ja) * 2019-06-07 2020-12-10 株式会社半導体エネルギー研究所 半導体装置
US12453073B2 (en) 2019-06-07 2025-10-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2021186279A1 (ja) * 2020-03-18 2021-09-23 株式会社半導体エネルギー研究所 半導体装置
JPWO2021186279A1 (ja) * 2020-03-18 2021-09-23
US12211584B2 (en) 2020-03-18 2025-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP7651555B2 (ja) 2020-03-18 2025-03-26 株式会社半導体エネルギー研究所 半導体装置

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