[go: up one dir, main page]

JP2015185180A - コンフィギュレーションメモリ - Google Patents

コンフィギュレーションメモリ Download PDF

Info

Publication number
JP2015185180A
JP2015185180A JP2014058812A JP2014058812A JP2015185180A JP 2015185180 A JP2015185180 A JP 2015185180A JP 2014058812 A JP2014058812 A JP 2014058812A JP 2014058812 A JP2014058812 A JP 2014058812A JP 2015185180 A JP2015185180 A JP 2015185180A
Authority
JP
Japan
Prior art keywords
misfet
potential
source
drain
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014058812A
Other languages
English (en)
Inventor
光介 辰村
Kosuke Tatsumura
光介 辰村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014058812A priority Critical patent/JP2015185180A/ja
Priority to US14/661,631 priority patent/US9530502B2/en
Publication of JP2015185180A publication Critical patent/JP2015185180A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】小面積で不揮発なコンフィグレーションメモリを提案する。
【解決手段】実施形態に係わるコンフィグレーションメモリは、第1のビット線LBLRにソース及びドレインの一方が接続され、第1のワード線WL_C1にゲートが接続される第1のMISFET MR0、及び、第2のビット線LBLLにソース及びドレインの一方が接続され、第1のワード線WL_C1にゲートが接続される第2のMISFET ML0を備えるメモリセル MC0と、第1及び第2のビット線LBLR, LBLLに接続されるセンスアンプ SA0とを備える。第1のMISFET MR0のゲート絶縁層内にチャネルホットエレクトロンを注入して第1のMISFET MR0の閾値電圧を第1の値から第2の値に変化させ、かつ、第2のMISFET ML0の閾値電圧を第1の値のままとすることにより、メモリセル MC0にデータを書き込む。
【選択図】図1

Description

実施形態は、コンフィギュレーションメモリに関する。
フィールドプログラマブルゲートアレイ（Field Programmable Gate Array: FPGA）に代表される再構成可能な論理回路（Reconfigurable logic circuit）は、コンフィギュレーションメモリ（Configuration memory）に記憶されたデータに基づき、所定の論理（回路構成）を実現する。
マルチコンテキストコンフィグレーションメモリ(Multi-context Configuration Memory: MCM)は、複数のメモリセルと1つの出力端子を具備し、複数のメモリセルのうち選択された1つに保持されたデータを出力端子から出力する。MCMを備える再構成可能な論理回路は、しばしマルチコンテキストデバイス（Multi-context device）と呼ばれ、複数の回路構成情報を格納し、コンテキスト切り替え信号に従い回路構成を切り替えることが出来る。マルチコンテキストデバイスは、格納可能なコンテキスト数が増大するほど、論理回路部の利用効率を高めることが出来る。
MCMのメモリセルは、例えば、SRAM（Static Random Access Memory）を備える。SRAMは、6つのトランジスタを備えるため、セル面積が比較的大きい。この場合、コンテキスト数の増大と共に、MCMの面積が急激に増大することになるため、コンテキスト数の増大が難しい。また、SRAMは、揮発性であるため、電源遮断時にコンフィギュレーションメモリ内に格納したデータが失われる。このため、低消費電力化のため待機時に電源を遮断する技術を適応できない。
また、SRAMと類似の回路構成を有し、チャネルホットエレクトロン注入によって閾値電圧を変調する手法を利用する不揮発メモリが知られている。この不揮発メモリは、少なくとも6つ以上のトランジスタを備えるため、SRAMと同様に、セル面積が比較的大きい。従って、この不揮発メモリを用いてMCMを構成しても、コンテキスト数の増大と共にMCMの面積が急激に増大する、という問題を解決することはできない。
このようなことから、セル面積が小さく、かつ、不揮発なメモリセルを備えるMCMの開発が求められている。
米国特許第7,193,437号明細書 米国特許第7,804,730号明細書 特開2006-127737号公報 特開平6-76582号公報
実施形態は、セル面積が小さく、かつ、不揮発なメモリセルを備えるコンフィグレーションメモリを提案する。
実施形態によれば、コンフィグレーションメモリは、第1及び第2のビット線と、前記第1のビット線にソース及びドレインの一方が接続され、第1のワード線にゲートが接続される第1のMISFET、及び、前記第2のビット線にソース及びドレインの一方が接続され、前記第1のワード線にゲートが接続される第2のMISFETを備える第1のメモリセルと、前記第1及び第2のビット線に接続され、第１の出力端子を有する第1のセンスアンプと、前記第1のMISFETのゲート絶縁層内にチャネルホットエレクトロンを注入して前記第1のMISFETの閾値電圧を第1の値から第2の値に変化させ、かつ、前記第2のMISFETの閾値電圧を前記第1の値のままとすることにより、前記第1のメモリセルにデータを書き込む制御回路と、を備える。
第1の実施形態のコンフィグレーションメモリを示す回路図。 図1のコンフィグレーションメモリのレイアウトを示す平面図。 第2の実施形態のコンフィグレーションメモリのアレイを示す回路図。 第3の実施形態のメモリセルへの書き込み動作を説明する回路図。 チャネルホットエレクトロン書き込みを説明する図。 読み出しでのソース及びドレインの位置関係を示す図。 第4の実施形態の読み出し動作を説明する回路図。 第4の実施形態の読み出し動作を説明する回路図。 第4の実施形態の読み出し動作を説明する回路図。 サイクル毎の読み出し動作の手順を示す図。 第5の実施形態のセンスアンプへの書き込み動作を説明する回路図。 第5の実施形態のセンスアンプへの書き込み動作を説明する回路図。 第6の実施形態のセルデータの消去動作を説明する回路図。 第7の実施形態のセルデータの書き換え動作を説明する図。 第7の実施形態のセルデータの書き換え動作を説明する図。 第7の実施形態のセルデータの書き換え動作を説明する図。 第7の実施形態のセルデータの書き換え動作を説明する図。 プログラマブルスイッチの例を示す図。 プログラマブルスイッチの例を示す図。 読み出し動作の変形例を説明する回路図。
以下、図面を参照しながら実施形態を説明する。
（第1の実施形態）
図1は、第1の実施形態のコンフィグレーションメモリを示している。
コンフィグレーションメモリは、ローカルビット線LBLR, LBLLに接続される複数のメモリセルMC0, MC1, MC2, MC3と、ローカルビット線LBLR, LBLLに接続される2つのセンスアンプSA0, SA1と、を備える。
メモリセルMC0は、ローカルビット線LBLRにドレインが接続され、セル選択線WL_C0にゲートが接続され、ソース線SLRにソースが接続されるMISFET MR0、及び、ローカルビット線LBLLにドレインが接続され、セル選択線WL_C0にゲートが接続され、ソース線SLLにソースが接続されるMISFET ML0を備える。
メモリセルMC1は、ローカルビット線LBLRにドレインが接続され、セル選択線WL_C1にゲートが接続され、ソース線SLRにソースが接続されるMISFET MR1、及び、ローカルビット線LBLLにドレインが接続され、セル選択線WL_C1にゲートが接続され、ソース線SLLにソースが接続されるMISFET ML1を備える。
メモリセルMC2, MC3も、メモリセルMC0, MC1と同様の構成を有する。即ち、メモリセルMC2は、MISFET MR2, ML2を備え、メモリセルMC3は、MISFET MR3, ML3を備える。メモリセルMC0, MC1, MC2, MC3内の2つのMISFETは、例えば、Nチャネル型である。
メモリセルMC0内のMISFET ML0のソース線SLLに対するコンタクトとメモリセルMC1内のMISFET ML1のソース線SLLに対するコンタクトは、１つのコンタクトプラグによって共有される。メモリセルMC0内のMISFET MR0のソース線SLRに対するコンタクトとメモリセルMC1内のMISFET MR1のソース線SLRに対するコンタクトも、１つのコンタクトプラグによって共有される。
同様に、メモリセルMC1内のMISFET ML1のローカルビット線LBLLに対するコンタクトとメモリセルMC2内のMISFET ML2のローカルビット線LBLLに対するコンタクトは、１つのコンタクトプラグによって共有される。メモリセルMC1内のMISFET MR1のローカルビット線LBLRに対するコンタクトとメモリセルMC2内のMISFET MR2のローカルビット線LBLRに対するコンタクトも、１つのコンタクトプラグによって共有される。
このように、ソース線SLL, SLRに対するコンタクト及びローカルビット線LBLL, LBLRに対するコンタクトを共有することによって、メモリセルMC0, MC1, MC2, MC3の面積（フットプリント）を小さくすることができる。
メモリセルMC0, MC1, MC2, MC3は、それぞれ、2つのMISFETにより1ビットのコンテキストデータを記憶する。本例は、4つのメモリセルにより4つのコンテキストデータを記憶するマルチコンテキストコンフィグレーションメモリである。但し、メモリセルの数は、4つに限られない。メモリセルの数は、2つ以上であればよい。
メモリセルMC0, MC1, MC2, MC3は、それぞれ、2つのMISFETの閾値電圧の差として1ビットのコンテキストデータを記憶する。例えば、2つのMISFETが、閾値電圧の初期状態として第1の値を有するとき、2つのMISFETのうちの1つの閾値電圧をチャネルホットエレクトロン注入法により増大させることにより、メモリセルに1ビットのコンテキストデータを記憶させる。チャネルホットエレクトロン注入法によってMISFETの閾値電圧は、第１の値（初期閾値電圧）Vtiから第2の値（書き込み閾値電圧）Vtwに変化する。但し、Vtw＞Vtiである。
本例では、メモリセルは、2つのMIS(Metal-Insulator-Semiconductor)FETを備える。これは、MISFETが標準CMOSプロセスで形成可能であり、製造コストの低減に貢献できるからである。但し、メモリセルは、2つのMISFETに代えて、例えば、2つのMONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)型トランジスタなどの電荷蓄積層を有するトランジスタを用いてもよい。
MISFET TPDは、ローカルビット線LBLR, LBLLにドレインが接続され、接地制御線WL_PDにゲートが接続され、接地線Vssにソースが接続される。MISFET TPDは、例えば、Nチャネル型である。
MISFET TPDは、チャネルホットエレクトロン注入による書き込み動作を行うとき、ローカルビット線LBLR, LBLLの電位を接地電位へ引き下げる(プルダウン)するプルダウントランジスタとしての役割を果たす。書き込み時にローカルビット線LBLR, LBLLの電位を確実に接地電位に設定するためには，プルダウントランジスタの電流駆動力は，メモリセル内のMISFETの電流駆動力よりも大きいことが望ましい。
このような理由から、本例では、プルダウントランジスタのトータルのチャネル幅W-totalを、メモリセル内の1つのMISFETのチャネル幅W-cellよりも大きくするため、1つのローカルビット線LBLR, LBLLに2つのMISFET TPDを接続する。
但し、メモリセル内の1つのMISFETのチャネル幅と、1つのMISFET TPDのチャネル幅とは、等しいのが望ましい。これは，レイアウト面積を削減するための工夫である。
この場合、図2に示すように、例えば、1つのローカルビット線LBLR, LBLLに接続される2つのMISFET TPDの1つは、直列接続されるメモリセルML0, ML1, ML2, ML3の一端に配置され、他の1つは、直列接続されるメモリセルML0, ML1, ML2, ML3の他端に配置される。
これにより、メモリセル内の1つのMISFET及びプルダウントランジスタとしての1つのMISFET TPDのチャネル幅は、それぞれ、W-cellであるのに対し、1つのローカルビット線LBLR, LBLLに接続される2つのMISFET TPDのトータルのチャネル幅は、W-cell×2となる。
また、このように、プルダウントランジスタのトータルのチャネル幅を大きくしても、メモリセルアレイ内のアクティブエリアAAのピッチPAは、そのままとすることができるため、上述のように、レイアウト面積を削減できる。
メモリセルMC0, MC1, MC2, MC3内のMISFETは、電位を独立に制御可能な独立ウェル内に形成される．メモリセルのMISFETがNチャネルFETの場合は、P型の独立ウェルWpとする。P型の独立ウェルWpは、その下部が深いN型のウェル(Deep N well)によって覆われ、かつ、周辺部がN型のウェル(Wn)によって囲われている。このため、P型の独立ウェルWpの電位は、独立に制御することが可能である。
このように、メモリセルMC0, MC1, MC2, MC3をP型の独立ウェルWp内に形成したのは、メモリセルMC0, MC1, MC2, MC3に対するデータ書き込み時に、P型の独立ウェルWpの電位（ボディ電位）Vpwを制御することによって、書き込み速度を向上させるためである。
本例では、MISFET TPDも、P型の独立ウェル(Wp)内に配置される。これは，レイアウト面積を小さくする工夫である。本例と異なり、MISFET TPDは、P型の独立ウェルWp内ではなく、P型の共通ウェル内に形成してもよい。
メモリセルへのデータ書き込み動作については、第3の実施形態で詳述する。
センスアンプSA0, SA1は、1つの出力端子を備え、選択されたセル選択線WL_Cx(xは0〜3のうちの1つ)によって選択されたメモリセルが保持するデータを読み出し、その後、そのデータを保持すると同時に出力端子から継続的に出力する。
プリチャージ回路PCは、2つのローカルビット線LBLR, LBLLに接続され、かつ、2つのローカルビット線LBLR, LBLLをプリチャージ電位Vpreに設定する。プリチャージ回路PCは、例えば、ゲートがプリチャージ制御線WL_PCに接続される2つのPチャネルMISFETを備える。
コンテキストデータの読み出しは、例えば、2つのローカルビット線LBLR, LBLLをプリチャージ電位Vpreに設定した後に、選択されたセル選択線WL_Cx (xは0〜3のうちの1つ)を、センス電圧(Vsense)に設定することにより行うことができる。
この時、例えば、センスアンプSA0は、メモリセルに記憶されたコンテキストデータ、即ち、メモリセル内の2つのMISFETの閾値電圧の差、に依存した2つのローカルビット線LBLR， LBLL間の電位差を検出することにより、メモリセルからデータを読み出すことができる。
センス電圧(Vsense)は、例えば、第１の値（初期閾値電圧）Vtiと第2の値（書き込み閾値電圧）Vtwとの間の第3の値に設定する。この場合、メモリセルの2つのMISFETのチャネル抵抗の比が大きくなるため、僅かな閾値電圧の差を読み出すことが出来る。
また、センス電圧(Vsense)は、Vtwよりも大きな値としても良い。この場合、ローカルビット線の放電速度が速くなるので、高速な読み出しが可能となる。
メモリセルからのデータ読み出し動作については、第4の実施形態で詳述する。
本例では、2つのセンスアンプSA0, SA1が、2つのローカルビット線LBLR, LBLLに接続される。これは、SA0とSA1を相補的に動作させることによって、サイクル毎のコンテキスト切り替えを行うためである。
センスアンプSA0, SA1の選択は、それぞれ、センスアンプ選択線WL_SA0, WL_SA1により行う。
本例では、さらに2入力1出力のマルチプレクサ(MUX)を備える。2つのセンスアンプSA0, SA1の出力は、マルチプレクサMUXの入力に接続され、マルチプレクサMUXの出力端子がコンフィグレーションデータ出力端子(OUT)となる。
マルチプレクサ(MUX)は，例えば、マルチプレクサ制御線WL_MUXの電位に基づき、2つのセンスアンプSA0, SA1の出力信号のうちの1つを選択し、これを、コンフィグレーションデータ出力端子(OUT)から出力する。
MISFET TTGは、ビット線BLR, BLLにドレインが接続され、ローカルビット線LBLR, LBLLにソースが接続され、メモリ選択線WL_TGにゲートが接続される。MISFET TTGは、例えば、Pチャネル型である。
MISFET TTGは、例えば、テスト時などにおいて、ビット線BLR、BLLを経由してセンスアンプSA0, SA1に直接データを書き込むときに使用する，転送(トランスファー)トランジスタである。
センスアンプへのデータ書き込み動作については、第5の実施形態で詳述する。
以上、第１の実施形態のコンフィグレーションメモリによれば、メモリセルMC0, MC1, MC2, MC3は、それぞれ、2つのMISFETを備え、かつ、データの書き込みは、2つのMISFETのうちの1つの閾値電圧をチャネルホットエレクトロンの注入により上昇させることにより行う。また、メモリセルMC0, MC1, MC2, MC3は、ソース線SLL, SLRに対するコンタクト及びローカルビット線LBLL, LBLRに対するコンタクトを共有する。これにより、セル面積が小さく、かつ、低コストな不揮発コンフィグレーションメモリを実現できる。
（第2の実施形態）
図3は、第2の実施形態のコンフィグレーションメモリのアレイを示している。
本例は、4つのコンフィグレーションメモリMCM00, MCM01, MCM10, MCM11をアレイ状に配置する例である。但し、コンフィグレーションメモリの数は、一例であり、セル選択線WL_C00〜WL_C03, WL_C10〜WL_C13が延びるロウ方向のコンフィグレーションメモリの数、並びに、ビット線BLL0, BLR0, BLL1, BLR1及びソース線SLL0, SLR0, SLL1, SLR1が延びるカラム方向のコンフィグレーションメモリの数は、それぞれ、２つ以上であればよい。
ロウ方向に並ぶ2つのコンフィグレーションメモリMCM00, MCM10は、セル選択線WL_C00〜WL_C03、接地制御線WL_PD0、メモリ選択線WL_TG0、プリチャージ制御線WL_PC0、センスアンプ選択線WL_SA00, WL_SA01、及び、マルチプレクサ制御線WL_MUX0を共有する。即ち、これらは、ロウ方向に延びる。
同様に、ロウ方向に並ぶ2つのコンフィグレーションメモリMCM01, MCM11は、セル選択線WL_C10〜WL_C13、接地制御線WL_PD1、メモリ選択線WL_TG1、プリチャージ制御線WL_PC1、センスアンプ選択線WL_SA10, WL_SA11、及び、マルチプレクサ制御線WL_MUX1を共有する。即ち、これらは、ロウ方向に延びる。
カラム方向に並ぶ2つのコンフィグレーションメモリMCM00, MCM01は、ビット線BLL0, BLR0及びソース線SLL0, SLR0を共有する。即ち、これらは、カラム方向に延びる。同様に、カラム方向に並ぶ2つのコンフィグレーションメモリMCM10, MCM11は、ビット線BLL1, BLR1及びソース線SLL1, SLR1を共有する。即ち、これらは、カラム方向に延びる。
4つのコンフィグレーションメモリMCM00, MCM01, MCM10, MCM11内の複数のメモリセルは、１つのP型の独立ウェルWp内に配置される。
また、本例の回路図は、図2のレイアウトに対応している。例えば、接地制御線WL_PD0に接続される2つのプルダウントランジスタ（MISFET）の1つは、直列接続される複数のメモリセルの一端に配置され、他の1つは、直列接続される複数のメモリセルの他端に配置される。
この場合、カラム方向に隣接する2つのコンフィグレーションメモリMCM00, MCM01に関して、コンフィグレーションメモリMCM00内の1つのプルダウン用トランジスタの接地線Vssへのコンタクトと、コンフィグレーションメモリMCM01内の1つのプルダウン用トランジスタの接地線Vssへのコンタクトとを共有させることが可能である。
以上のようなアレイ構成とすることにより、面積が小さい不揮発コンフィグレーションメモリを実現できる。
（第3の実施形態）
図4は、第3の実施形態のメモリセルへの書き込み動作を説明する図である。
初期状態において、メモリセルMC0, MC1, MC2, MC3内のMISFET ML0, MR0, ML1, MR1, ML2, MR2, ML3, MR3の閾値電圧は、第１の値（初期閾値電圧）を有しているものとする。例えば、この状態から、メモリセルMC0に対してデータを書き込む例を説明する。
本例では、メモリセルMC0内のMISFET MR0の閾値電圧を第１の値から第２の値（書き込み閾値電圧）へ変化させ、かつ、メモリセルMC0内のMISFET ML0の閾値電圧を第１の値のままとすることにより、メモリセルMC0にデータ（”1”）を書き込む。
本例とは異なり，メモリセルMC0にデータ（”0”）を書き込む場合は，メモリセルMC0内のMISFET MR0の閾値電圧を第１の値のままとし、メモリセルMC0内のMISFET ML0の閾値電圧を第１の値から第２の値（書き込み閾値電圧）へ変化させる。
本例では、選択MISFET MR0 が接続されるセル選択線線WL_C0は、書き込みゲート電圧(Vg_prg) に設定される。書き込みゲート電圧Vg_prgが印加された状態においては、MISFET ML0，MR0は、オン状態となる．その他のセル選択線（非選択）は、MISFET ML1, MR1, ML2, MR2, ML3, MR3をオフにするオフ電位Voffに設定される。また、接地制御線WL_PDは、MISFET TPDをオンにするオン電位Vonに設定される。
接地制御線WL_PDをオンに設定することにより、ローカルビット線LBLL, LBLRの電位を、接地電位Vss又はこれに近い値とする。この電位が，選択MISFET MR0のソースに印加される書き込みソース電位(Vs_prg)となる．
また、メモリ選択線WL_TGは、MISFET TTGをオフにするオフ電位Voff（例えば、Vdd）に設定され、プリチャージ制御線WL_PCは、プリチャージ回路PCを非動作状態にするオフ電位Voff（例えば、Vdd）に設定される。
センスアンプ選択線WL_SA0, WL_SA1は、センスアンプSA0, SA1をローカルビット線LBLL, LBLRから電気的に切り離すホールド電位Vhold（例えば、Vdd）に設定される。
以上の状態において、書き込み電位（書き込みパルス）Vd_prgをソース線SLRに印加する。この時、例えば、図5Aに示すように、MISFET MR0においては、ローカルビット線LBLR側からソース線SLR側へ向かう電子の流れが発生し、MISFET MR0のドレイン近傍でチャネルホットエレクトロンが発生する。発生したチャネルホットエレクトロンの内一部がゲート絶縁膜に捕獲されることによって、 MISFET MR0の閾値電圧が、第１の値から第２の値（書き込み閾値電圧）へ上昇する。
ここで重要な点は、書き込み動作においては、ソース線SLR側がドレインとなり、ローカルビット線LBLR側がソースとなる、ということである。これは、図5Bに示すように、読み出し動作におけるソース及びドレインの位置関係とは逆である。後述するように、読み出し動作では、ソース線SLR側がソースとなり、ローカルビット線LBLR側がドレインとなる。
このように、書き込み動作と読み出し動作とで、ソース及びドレインの位置関係を逆にした方が、チャネルホットエレクトロン注入によるメモリセルの閾値の変化量が大きくなる。このため、書き込み時間を短くすることが出来る。書き込み動作と読み出し動作とでソース及びドレインの位置関係を逆にした方が、チャネルホットエレクトロン注入によるメモリセルの閾値の変化量が大きく理由は、以下のとおりである。
チャネルホットエレクトロン注入による書き込み動作では、図5Aに示すように、電子は、主に、MISFETのドレイン近傍のゲート絶縁層内にトラップされ、固定電荷となる。一方、読み出し動作では、MIS FETのソース近傍の固定電荷は、MIS FETのドレイン近傍の固定電荷よりも、メモリセルの閾値に及ぼす影響が大きい。即ち、ゲート絶縁層内にトラップされる電荷量を一定とすると、読み出し動作において、MISFETのソース近傍に電子がトラップされていたほうが、MISFETのドレイン近傍に電子がトラップされているよりも、書き込み閾値電圧Vtwが大きくなる。
尚、書き込み動作においては、P型の独立ウェルWpの電位を、書き込みボディ電圧Vb_prgに設定してもよい。例えば、Vg_prgが正電位、例えば、約1.2Vであり、Vd_prgが正電位、例えば、約3.3Vであり、Vs_prgが約0Vであるとき、Vb_prgは、負電位、例えば、約-3.3Vであるのが望ましい。
Vd_prgは、MISFETのゲート絶縁層の材料に依存する。ゲート絶縁層がSiO2のときは、Vd_prgは、一般的には、2V以上となる。Vg_prgは，チャネルホットエレクトロン注入を効率的に行うために、Vd_prg以下であるのが望ましい。
このような電位関係にすることにより、書き込み速度を向上させることができる。
（第4の実施形態）
図6乃至図8は、第4の実施形態の読み出し動作を説明する図である。また，図9は、第4の実施形態の読み出し動作の手順を示している。
センスアンプSAxによるメモリセルMCxからのデータ読み出しは、プリチャージフェーズとセンスフェーズとにより構成され、1サイクル時間で実施される。センスアンプSAxは、データ読み出しの後、1サイクル時間の間、保持データを出力するホールドモードとなる。
ここでは、第0サイクルでは、センスアンプSA0を使ってメモリセルMC0に記憶されたデータを読み出す（図９）。これと同時に、センスアンプSA1の保持データを出力する。続いて、第１サイクルでは、センスアンプSA0の保持データを出力する。これと同時に、センスアンプSA1を使ってメモリセルMC1に記録されたデータを読み出す。このように、2つのセンスアンプSA0, SA1が、読み出しと出力の動作を、サイクル毎に交互に行うことによって、サイクル毎のコンテキストの切り替えが可能となる。
以後，センスアンプSA0のプリチャージフェーズ、センスフェーズ、ホールドフェーズの動作を順に説明する。
図6は、センスアンプSA0のプリチャージフェーズの動作を示す。
図6に示すように、プリチャージフェーズでは、プリチャージ制御線WL_PCは、プリチャージ回路PCを動作状態にするオン電位Von（例えば、Vss）に設定される。この時、プリチャージ回路PCは、2つのローカルビット線LBLL, LBLRの電位をVpre（”H”-level）に設定する。
また、センスアンプ選択線WL_SA0は、センスアンプSA0をローカルビット線LBLL, LBLRに電気的に接続するパス電位Vpass（例えば、Vss）に設定される。この時、センスアンプSA0のイネーブルスイッチとしてのMISFET TEN0は、オフ状態であるため、センスアンプSA0は、非動作状態（不活性状態）である。
その結果、プリチャージフェーズでは、センスアンプSA0のデータノードNL0, NR0は、それぞれ、プリチャージ電位Vpre（”H”-level）となる。
尚、プリチャージフェーズでは、ワード線WL_C0, WL_C1, WL_C2, WL_C3及び接地制御線WL_PDは、オフ電位Voff（例えば、Vss）に設定され、メモリ選択線WL_TGも、オフ電位Voff（例えば、Vdd）に設定される。
図7は，センスアンプSA0のセンスフェーズの動作を示す。
センスフェーズでは、プリチャージ制御線WL_PCは、プリチャージ回路PCを非動作状態にするオフ電位Voff（例えば、Vdd）に設定される。また、選択したセル選択線WL_C0は、読み出し電位Vsenseに設定される。その他のワード線（非選択）は、MISFET ML1, MR1, ML2, MR2, ML3, MR3をオフにするオフ電位Voffが維持される。
また、ソース線SLL, SLRは、接地電位Vssに設定される。
この時、ローカルビット線LBLL, LBLRには、メモリセルMC0内のMISFET ML0, MR0のチャネル抵抗の差に応じた電位差が生じる。
本例では、MISFET ML0の閾値電圧が第２の値（書き込み閾値電圧Vtw）であり、MISFET MR0の閾値電圧が第１の値（初期閾値電圧Vti）であると仮定する。この場合、図7に示すように、同一のゲート電圧Vsenseに対して、MISFET MR0のチャネル抵抗は、MISFET ML0のチャネル抵抗よりも低いため、ローカルビット線LBLRの電位は、ローカルビット線LBLLよりもより早くディスチャージされる。その結果、ローカルビット線LBLRの電位は、ローカルビット線LBLLの電位よりも低くなる。
ここで、図7において、”H＊”は、H−level、例えば、Vddよりも少し低い電位を意味し、”L＊”は、L-level、例えば、Vssよりも少し高い電位を意味する。
センスフェーズでは、センスアンプ選択線WL_SA0は、プリチャージフェーズと同様に、パス電位Vpass（例えば、Vss）に設定される。このため，ローカルビット線LBLL, LBLRの電位は，センスアンプSA0のトランスファーゲートを通じて、センスアンプSA0のデータノード（NL0, NR0）の電位に反映される。この結果、データノードNR0の電位(“L＊”)は、データノードNL0の電位(“H＊”)よりも低くなる。
読み出し動作中には，ソース線には接地電位(Vss)を印加する.このため，読み出し時には、メモリセルのトランジスタの端子のうち、ローカルビット線に接続されるものがドレイン端子となり、ソース線に接続されるものがソース端子となる。
図8は，センスアンプSA0のホールドフェーズの動作を示す。
図8に示すように、ホールドフェーズでは、センスアンプ選択線WL_SA0は、ホールド電位Vhold（例えば、Vdd）に設定される。この時、センスアンプSA0のトランスファーゲートはオフ状態となり、データノード（NL0, NR0）はローカルビット線LBLL, LBLRから電気的に分離される。同時に、センスアンプSA0のイネーブルスイッチとしてのMISFET TEN0がオン状態となるため、センスアンプSA0が活性状態になる。この結果、データノード（NL0, NR0）の電位差が拡大し、データノードNR0の電位は、”L”-levelとなり、データノードNL0の電位は、”H”-levelとなる。以後、ホールドフェーズを通して、データノードの電位は、保持される。
また、ホールドフェーズでは、マルチプレクサ制御線WL_MUXがφAに設定される。即ち、マルチプレクサMUXは、センスアンプSA0にホールドされたデータを選択し、出力データOUTとして出力する。
以上、図6及び図7に示すように、センスアンプSA0が読み出し動作(プリチャージフェーズ，センスフェーズ)をするとき、センスアンプSA1は、ホールドフェーズである。センスアンプSA1がホールドフェーズであるとき、センスアンプ選択線WL_SA1は、センスアンプSA1をローカルビット線LBLL, LBLRから電気的に切り離すホールド電位Vhold（例えば、Vdd）に設定される。このため、センスアンプSA0の読み出し動作によるローカルビット線LBLL, LBLRの電位変化は、センスアンプSA1のデータノードへ影響を与えない。即ち、この時、マルチプレクサ制御線WL_MUXがφBに設定される。マルチプレクサMUXは、センスアンプSA1にホールドされたデータを選択し、出力データOUTとして出力する。
一方、図8に示すように、センスアンプSA1が読み出し動作(プリチャージフェーズ，センスフェーズ)をするとき、センスアンプSA0は、ホールドフェーズである。センスアンプSA0がホールドフェーズであるとき、センスアンプ選択線WL_SA0は、センスアンプSA0をローカルビット線LBLL, LBLRから電気的に切り離すホールド電位Vhold（例えば、Vdd）に設定される。このため、センスアンプSA1の読み出し動作によるローカルビット線LBLL, LBLRの電位変化は、センスアンプSA0のデータノードへ影響を与えない。即ち、この時、マルチプレクサ制御線WL_MUXがφAに設定される。マルチプレクサMUXは、センスアンプSA1にホールドされたデータを選択し、出力データOUTとして出力する。
尚、本実施例は、H-levelにプリチャージする方式を説明しているが、L-levelにプリチャージする方式でも読み出し動作を行うことができる。
その場合、図19に示すように、ビット線に接続される転送(トランスファー)トランジスタTTG、センスアンプSA0,SA1内のトランスファーゲート、及び、プリチャージ回路PC内のトランジスタを、それぞれ、Nチャネル型のMOSトランジスタで構成する。
また、センスアンプSA0,SA1内のセンスイネーブルトランジスタ(EN)をPチャネル型のMOSトランジスタで構成する。
そして、センスフェーズにおいては、ソース線にVddを印加し、メモリセルを経由してローカルビット線を充電する。また、メモリセルの2つのMISFETの抵抗差に起因する充電速度の差によって生じるローカルビット線の電位差をセンスアンプで検出する。
（第5の実施形態）
図10及び図11は、第5の実施形態のセンスアンプへの書き込み動作を説明する図である。
第1乃至第4の実施形態で説明したコンフィグレーションメモリは、動作テスト工程などにおいては、メモリセルにデータを書き込むことなく、ビット線BLL, BLRからセンスアンプへ直接データを書き込むことが可能であることが好ましい。
図10に示すように、例えば、センスアンプSA0に直接データを書き込むとき、メモリ選択線WL_TGは、オン電位Von（例えば、Vss）に設定される。
その結果、MISFET TTGがオンになり、ビット線BLL, BLRからローカルビット線LBLL, LBLRへデータが転送される。本例では、ビット線BLLが”L”-level、例えば、Vssであり、ビット線BLRが”H”-level、例えば、Vddであるため、ローカルビット線LBLLの電位は、ローカルビット線LBLRの電位よりも低くなる。
ここで、トランスファーゲートとしてのMISFET TTGは、Pチャネル型であるため、ビット線の”L”-level、例えば、Vssは、正確にローカルビット線へ転送することができない。即ち、ローカルビット線の電位は、Pチャネル型であるMISFET TTGの閾値電圧以下に低下させることができない。
しかし、センスアンプSA0は、2つのローカルビット線LBLL, LBLRに電位差が生じていればセンス可能であるため、ローカルビット線LBLL, LBLRの電位がVddからVssまでフルスイングしている必要はない。
そして、図10に示すように、センスフェーズでは、センスアンプ選択線WL_SA0は、パス電位Vpassに設定される．その結果、センスアンプSA0内のデータノードNL0の電位は、データノードNR0の電位よりも低くなる。
また、図11に示すように、ホールドフェーズでは、センスアンプ選択線WL_SA0は、ホールド電位Vhold（例えば、Vdd）に設定される。この時、センスアンプSA0のトランスファーゲートは、オフ状態となり、データノード（NL0, NR0）は、ローカルビット線LBLL, LBLRから電気的に分離される。これと同時に、センスアンプSA0のイネーブルスイッチとしてのMISFET TEN0がオン状態となるため、センスアンプSA0が活性状態になる。
その結果、データノード（NL0, NR0）の電位差が拡大し、データノードNL0の電位は、”L”レベルとなり、データノードNR0の電位は”H”レベルとなる。以後、ホールドフェーズを通して、データノードの電位は、保持される。
尚、図11に示すように、センスアンプSA0のホールドフェーズにおいて、センスアンプSA1へビット線BLL, BLRから直接データを書き込むことも可能である。
このように、書き込みデータは、ビット線BLL, BLRから入力してもよい。
（第6の実施形態）
図12は、第6の実施形態のセルデータの消去動作を説明する図である。
セルデータの消去動作とは、メモリセルMC0, MC1, MC2, MC3に記憶されているデータを消去することである。例えば、セルデータの消去動作は、MISFET ML0, ML1, ML2, ML3, MR0, MR1, MR2, MR3の閾値電圧を第１の値（初期閾値電圧）へ戻す動作のことである。
ここでは、ソース線SLRに接続されるMISFET MR0, MR1, MR2, MR3の閾値電圧を第１の値に戻す動作を説明する。この場合、ソース線SLLに接続されるMISFET ML0, ML1, ML2, ML3の閾値電圧は、変化しない。但し、これは、消去動作の一例であり、これに代えて、2つのソース線SLL, SLRに接続されるMISFET ML0, ML1, ML2, ML3, MR0, MR1, MR2, MR3の閾値電圧を同時に第１の値に戻すことも可能である。
尚、本例では、消去動作の対象は、MISFET MR0, MR1, MR2, MR3であるが、それらの各々に記憶されているデータは、第１の値のときもあるし、第２の値（書き込み閾値電圧）のときもある。従って、MISFET MR0, MR1, MR2, MR3に記憶されているデータが第１の値のときは、消去動作の前後において、MISFET MR0, MR1, MR2, MR3の閾値電圧は、同じである。一方、MISFET MR0, MR1, MR2, MR3に記憶されているデータが第２の値のときは、MISFET MR0, MR1, MR2, MR3の閾値電圧は、消去動作により、第１の値へ変化する。
以下、消去動作時の印加電圧を説明する。
セルデータの消去動作においては、MISFET ML0, ML1, ML2, ML3, MR0, MR1, MR2, MR3のチャネルに接続される2つの端子（N型拡散層）のうち、ソース線SLL, SLR側の端子をドレインと呼ぶことにする。選択されたソース線SLRは、消去ドレイン電圧Vd_eraに設定される。Vd_eraは、例えば、0Vである。
P型の独立ウェルWpの電位(Vpw)は、消去ボディ電圧Vb_eraに設定される。Vb_eraは、P型の独立ウェルWpと、MISFET MR0, MR1, MR2, MR3のソース線SLR側のN型拡散層（ドレイン）と、の間のPN接合に順方向電流が流れる値に設定される。例えば、Vb_eraは3.3Vである。
その結果、消去動作の対象であるMISFET MR0, MR1, MR2, MR3では、P型の独立ウェルWpからMISFET MR0, MR1, MR2, MR3のドレインに向かう大きな順方向電流が流れる。これにより、MISFET MR0, MR1, MR2, MR3のドレイン近傍のゲート絶縁膜中の捕獲電子がP型の独立ウェルWpへ放出されるため、若しくは、P型の独立ウェルWpからMISFET MR0, MR1, MR2, MR3のドレイン近傍のゲート絶縁膜へホールが注入されるため、MISFET MR0, MR1, MR2, MR3の閾値電圧は、第１の値（初期閾値電圧）へ戻される。
一方、非選択のソース線SLLは、消去禁止ドレイン電圧Vd_inhibitに設定される。Vd_inhibitの値は、Vb_eraの値と同じ、例えば、3.3Vである。但し、これに代えて、非選択のソース線SLLは、フローティング状態(floating)に設定されていてもよい。いずれの場合も、消去動作の対象でないMISFET ML0, ML1, ML2, ML3においては、P型の独立ウェルWpからN型拡散層（ドレイン）に向かう、消去に必要な順方向電流が流れない。従って、MISFET ML0, ML1, ML2, ML3の閾値電圧は、変化しない。
セルデータの消去動作においては、P型の独立ウェルWpを囲むN型のウェルWnの電位は、Vb_era又はそれよりも大きな値に設定される。これは、P型の独立ウェルWpからN型のウェルWnへ向かう順方向電流を防ぐためである。
ワード線WL_C0, WL_C1, WL_C2, WL_C3は、消去ゲート電位Vg_eraに設定される。Vg_eraは、Vb_eraよりも小さい値に設定される。これにより、MISFET MR0, MR1, MR2, MR3のゲート絶縁膜中の捕獲電子がP型の独立ウェルWpへ放出され易くなる。例えば、Vg_eraは、0Vである。尚、メモリセルMC0, MC1, MC2, MC3内のMISFET ML0, ML1, ML2, ML3, MR0, MR1, MR2, MR3は、消去ゲート電位Vg_eraによりオフ状態である。
セルデータの消去動作においては、接地制御線WL_PDは、NチャネルMISFET TPDをオフにするオフ電位Voffに設定され、メモリ選択線WL_TG、及び、プリチャージ制御線WL_PCは、PチャネルMISFETをオフにするオフ電位Voffに設定される。また、センスアンプ選択線WL_SA0, WL_SA1は、センスアンプSA0, SA1をローカルビット線LBLL, LBLRから電気的に切り離すホールド電位Vholdに設定される。
その結果、セルデータの消去動作においては、ローカルビット線LBLL, LBLRは、フローティング状態(floating)に設定される。これにより、MISFET ML0, ML1, ML2, ML3, MR0, MR1, MR2, MR3のソース端子の電位Vs_eraは、フローティングとなる。
接地制御線WL_PDのオフ電位Voffは、例えば、例えば、MISFET TPDをオフにする接地電位Vssであり、メモリ選択線WL_TGのオフ電位Voffは、例えば、MISFET TTGをオフにする電源電位Vddであり、プリチャージ制御線WL_PCのオフ電位Voffは、プリチャージ回路PCを非動作状態にする電源電位Vddである。センスアンプ選択線WL_SA0, WL_SA1のホールド電位Vholdは、センスアンプSA0, SA1をローカルビット線LBLL, LBLRから電気的に切り離す電源電位Vddである。
尚、本例では、Vb_era=3.3V、Vd_era=0V、Vg_era=0V、Vs_era=floatingの例を示したが、これに代えて、Vb_era=0V、Vd_era=-3.3V、Vg_era=-3.3V、Vs_era=floatingとしてもよい。この場合でも、消去動作の対象となるMISFETのドレインに、消去に必要な順方向電流を流すことが可能である。
（第7の実施形態）
図13乃至図16は、第7の実施形態のセルデータの書き換え動作を説明する図である。
これらの図において、ML及びMRは、１つのメモリセル内のMISFETペアを表している。例えば、ML及びMRは、上述の第1乃至第6の実施形態のメモリセルML0内のMISFET ML0, MR0に相当する。
第7の実施形態では、1回目の書き込み動作によりデータが書き込まれたメモリセルに対して、2回目の書き込み動作によりデータの上書きを行う。
まず、図13に示すように、MISFET ML, MRは、初期状態において第1の値（初期閾値電圧）Vtiを有する。この状態から1回目の書き込みを行う。
図14に示すように、MISFET MRの閾値電圧は、この書き込みにより、第1の値から第2の値（第1の書き込み閾値電圧）Vtw1に変化する。一方、MISFET MLの閾値電圧は、1回目の書き込みを行った後においても、第1の値Vtiを維持する。結果として、MISFET MRの閾値電圧Vtw1は、MISFET MLの閾値電圧Vtiよりも大きくなり、メモリセルにデータ“1”が書き込まれる。
尚、この1回目の書き込みによりメモリセルに記憶されたデータを読み出すときの読み出し電位は、Vsense1を用いる。例えば、Vti＜Vsense1＜Vtw1である。また、Vsense1は、Vtw1より大きくてもよい。
次に、2回目の書き込みを行う場合について説明する。
2回目の書き込みでは、MISFET ML, MRのうち一方の閾値電圧を第2の値Vtw1のよりも大きい第3の値(第2の書き込み電圧)Vtw2に変化させる。このように、MISFET ML, MRのうち一方の閾値電圧をVtw2に変化させるには、例えば、1回目の書き込みに用いる書き込みパルスVd_prgの印加時間よりも長い印加時間、若しくは、1回目の書き込みに用いる書き込みパルスVd_prgの印加電圧よりも大きな印加電圧を用いればよい。
例えば、図15に示すように、図14のデータ“1”が書き込まれた状態のメモリセルに、データ“0”を上書きするときは、MISFET MRの閾値を、第2の値（第1の書き込み閾値電圧）Vtw1のままとし、MISFET MLの閾値電圧を、第1の値（初期閾値電圧）から、第3の値(第2の書き込み電圧)Vtw2へ変化させる。
一方、図16に示すように、図14のデータ“1”が書き込まれた状態のメモリセルに、さらに、データ“1”を上書きするときは、MISFET MRの閾値を、第2の値（第1の書き込み電圧）から第3の値（第２の書き込み電圧）Vtw2に変化させ、MISFET MLの閾値電圧を、第1の値（初期閾値電圧）のままとする。
尚、この2回目の書き込みによりメモリセルに記憶されたデータを読み出すときの読み出し電位は、Vsense2を用いる。例えば、Vtw１＜Vsense2＜Vtw2である。この場合、図15及び図16の双方に対応できる。
また、Vsense2は、Vsense1よりも大きいのが望ましい。これにより、図15及び図16の場合における読み出し速度を高速化できるからである。
例えば、メモリセル内の2つのMISFET MR, MLのうち、低い閾値電圧を持つMISFETの閾値をVlowとしたとき、読み出し電流は、ゲートオーバードライブ電圧Vsense2-Vlowにより決まる。図15の場合、2回目の書き込み後のMISFET MRの閾値電圧Vlowは、第2の値（第１の書き込み閾値電圧）Vtw1である。この場合、Vsense2の値が小さいと、ゲートオーバードライブ電圧Vsense2-Vlowが小さくなり、結果として、読み出し速度が遅くなる。Vsense2をVsense1よりも大きくすることにより、例えば、ゲートオーバードライブ電圧Vsense1-Vlow（図14）, Vsense2-Vlow（図15）を一定に保ち、引いては、読み出し速度の低下を回避することができる。
（適用例）
再構成可能な論理回路においては、コンフィグレーションデータ出力端子(OUT)は、例えば、パストランジスタの制御端子（例えば、ＦＥＴのゲート端子）に接続される。パストランジスタは、所定の論理（回路構成）を実現するためのロジックエレメントを選択的に相互接続する役割を有する。但し、1つの出力ノードＯＵＴが、複数のパストランジスタのゲート端子に接続される場合もある。
第1乃至第7の実施形態のコンフィグレーションメモリが適用されたプログラマブル回路要素の例を説明する。
図17は，プログラマブルスイッチの例を示す。
コンフィギュレーションメモリMCMの出力ノードOUTは、トランジスタ部10内のMISFETのゲート電極に接続される。このMISFETは、パストランジスタと呼ばれ、コンフィギュレーションデータに基づき、入力信号ΦINを転送するか遮断かを決定する。
本例では、出力ノードOUTは、１つのパストランジスタのゲート電極に接続されるが、複数のパストランジスタのゲート電極に共通に接続されていてもよい。また、パストランジスタは、Nチャネル型及びPチャネル型のいずれでもよい。
また、出力ノードOUTは、インバーターの入力端子に接続されていてもよい。
図18の例では、コンフィギュレーションメモリMCMの出力ノードOUTは、トランジスタ部10内のMISFETのソース及びドレインのうちの1つに接続される。このMISFETは、例えば、LUT (Look-up table)の一部を構成し，制御信号φ１に基づいて、コンフィギュレーションデータを出力するか否かを決定する。
本例では、出力ノードOUTは、１つのスイッチトランジスタのソース又はドレインに接続されるが、複数のスイッチトランジスタのソース又はドレインに共通に接続されていてもよい。また、スイッチトランジスタは、Nチャネル型及びPチャネル型のいずれでもよい。
(むすび)
以上、実施形態によれば、セル面積が小さく、かつ、不揮発なメモリセルを備えるコンフィグレーションメモリを実現できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10： ロジックトランジスタ部、 MC0, MC1, MC2, MC3： メモリセル、 TTG： トランスファーゲート、 PC： プリチャージ回路、 SA0, SA1： センスアンプ、 MUX： マルチプレクサ、 ML0, MR0, ML1, MR1, ML2, MR2, ML3, MR3, TTR： MISFET。

Claims (12)

  1. 第1及び第2のビット線と、
    前記第1のビット線にソース及びドレインの一方が接続され、第1のワード線にゲートが接続される第1のMISFET、及び、前記第2のビット線にソース及びドレインの一方が接続され、前記第1のワード線にゲートが接続される第2のMISFETを備える第1のメモリセルと、
    前記第1及び第2のビット線に接続され、第１の出力端子を有する第1のセンスアンプと、
    前記第1のMISFETのゲート絶縁層内にチャネルホットエレクトロンを注入して前記第1のMISFETの閾値電圧を第1の値から第2の値に変化させ、かつ、前記第2のMISFETの閾値電圧を前記第1の値のままとすることにより、前記第1のメモリセルにデータを書き込む制御回路と、
    を具備するコンフィグレーションメモリ。
  2. 前記第1のビット線にソース及びドレインの一方が接続され、第2のワード線にゲートが接続される第3のMISFET、及び、前記第2のビット線にソース及びドレインの一方が接続され、前記第2のワード線にゲートが接続される第4のMISFETを備える第2のメモリセルをさらに具備する請求項1に記載のコンフィグレーションメモリ。
  3. 第1及び第2のビット線と、
    前記第1のビット線にソース及びドレインの一方が接続され、第1のワード線にゲートが接続される第1のMISFET、及び、前記第2のビット線にソース及びドレインの一方が接続され、前記第1のワード線にゲートが接続される第2のMISFETを備える第1のメモリセルと、
    前記第1のビット線にソース及びドレインの一方が接続され、第2のワード線にゲートが接続される第3のMISFET、及び、前記第2のビット線にソース及びドレインの一方が接続され、前記第2のワード線にゲートが接続される第4のMISFETを備える第2のメモリセルと、
    前記第1及び第2のビット線に接続され、第１の出力端子を有する第1のセンスアンプと、
    前記第1及び第3のMISFETのソース及びドレインの他方に接続される第1の配線と、
    前記第2及び第4のMISFETのソース及びドレインの他方に接続される第2の配線と、
    前記第1のワード線を前記第1のMISFETをオンにする第1の電位に設定し、前記第1の配線を前記第1の電位よりも高い第2の電位に設定することにより、前記第1のMISFETのゲート絶縁層内にチャネルホットエレクトロンを注入して前記第1のMISFETの閾値電圧を第1の値から第2の値に変化させ、かつ、前記第2乃至第4のMISFETの閾値電圧を前記第1の値のままとすることにより、前記第1のメモリセルにデータを書き込む制御回路と、
    を具備するコンフィグレーションメモリ。
  4. 前記第1のビット線にソース及びドレインの一方が接続され、第3のワード線にゲートが接続され、前記第2の電位よりも低い第3の電位に設定される第3の配線にソース及びドレインの他方が接続される第5のMISFETと、
    前記第2のビット線にソース及びドレインの一方が接続され、前記第3のワード線にゲートが接続され、前記第3の配線にソース及びドレインの他方が接続される第6のMISFETと、
    をさらに具備し、
    前記制御回路は、前記第1のワード線を前記第1の電位に設定し、前記第1の配線を前記第2の電位に設定し、前記第3のワード線を前記第5のMISFETをオンにする第4の電位に設定することにより、前記第1のメモリセルにデータを書き込む
    請求項3に記載のコンフィグレーションメモリ。
  5. 前記第1乃至第4のMISFETが配置されるウェルと、前記ウェルの電位を独立に設定するウェル電位制御線と、をさらに具備し、前記チャネルホットエレクトロンを発生させるとき、前記ウェルは、前記ウェル電位制御線により所定電位に設定される請求項3又は4に記載のコンフィグレーションメモリ。
  6. 前記制御回路は、前記第1及び第2の配線を第5の電位に設定し、前記第1及び第2のビット線を前記第1の電位よりも大きい第6の電位に設定した後に、前記第1のワード線を第7の電位に設定することにより、前記第1のメモリセルのデータを前記第1のセンスアンプに読み出す請求項3乃至5のいずれか1項に記載のコンフィグレーションメモリ。
  7. 前記第1及び第2のビット線に接続され、第2の出力端子を有する第2のセンスアンプと、
    前記第1の出力端子に接続される第1の入力端子、前記第2の出力端子に接続される第2の入力端子、及び、第3の出力端子を有するマルチプレクサと、
    をさらに具備する請求項3乃至6のいずれか1項に記載のコンフィグレーションメモリ。
  8. 前記第1のメモリセルの第1のデータは、第1のサイクルにおいて、前記第1のセンスアンプに保持され、
    前記第2のメモリセルの第2のデータは、前記第1のサイクル後の第2のサイクルにおいて、前記第2のセンスアンプに保持され、
    前記第1のセンスアンプに保持された前記第1のデータは、前記第2のサイクルにおいて、前記第3の出力端子から出力され、
    前記第2のセンスアンプに保持された前記第2のデータは、前記第2のサイクル後の第3のサイクルにおいて、前記第3の出力端子から出力される
    請求項7に記載のコンフィグレーションメモリ。
  9. 第3及び第4のビット線と、
    前記第3のビット線にソース及びドレインの一方が接続され、前記第1のビット線にソース及びドレインの他方が接続され、第4のワード線にゲートが接続される第7のMISFETと、
    前記第2のビット線にソース及びドレインの一方が接続され、前記第2のビット線にソース及びドレインの他方が接続され、第4のワード線にゲートが接続される第8のMISFETと、
    をさらに具備し、
    前記第3及び第4のビット線から前記第7及び第8のMISFETを介して前記第1のセンスアンプにデータを書き込むことが可能である
    請求項3乃至8のいずれか1項に記載のコンフィグレーションメモリ。
  10. 前記第1及び第2のワード線は、第1の方向に延び、
    前記第1及び第2のビット線、前記第1及び第2の配線、並びに、前記第3及び第4のビット線は、前記第１の方向に交差する第2の方向に延びる
    請求項9に記載のコンフィグレーションメモリ。
  11. アレイ状に配置される複数のコンフィグレーションメモリを具備し、
    前記複数のコンフィグレーションメモリの各々は、請求項10に記載のコンフィグレーションメモリであり、
    前記第1及び第2のワード線は、前記第1の方向に並ぶ複数のコンフィグレーションメモリに共有され、
    前記第1及び第2のビット線は、前記複数のコンフィグレーションメモリの各々に独立に設けられ、
    前記第1及び第2の配線、並びに、前記第3及び第4のビット線は、前記第2の方向に並ぶ複数のコンフィグレーションメモリに共有される
    コンフィグレーションメモリのアレイ。
  12. 請求項7に記載のコンフィグレーションメモリと、
    前記マルチプレクサの前記第3の出力端子にゲートが接続されるパストランジスタと、
    を具備するプログラマブルスイッチ。
JP2014058812A 2014-03-20 2014-03-20 コンフィギュレーションメモリ Pending JP2015185180A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014058812A JP2015185180A (ja) 2014-03-20 2014-03-20 コンフィギュレーションメモリ
US14/661,631 US9530502B2 (en) 2014-03-20 2015-03-18 Configuration memory storing data by injecting carriers in gate insulating layer of MISFET

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014058812A JP2015185180A (ja) 2014-03-20 2014-03-20 コンフィギュレーションメモリ

Publications (1)

Publication Number Publication Date
JP2015185180A true JP2015185180A (ja) 2015-10-22

Family

ID=54142731

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014058812A Pending JP2015185180A (ja) 2014-03-20 2014-03-20 コンフィギュレーションメモリ

Country Status (2)

Country Link
US (1) US9530502B2 (ja)
JP (1) JP2015185180A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620203B2 (en) 2014-09-17 2017-04-11 Kabushiki Kaisha Toshiba Nonvolatile memory integrated circuit with built-in redundancy
WO2022059378A1 (ja) * 2020-09-18 2022-03-24 ローム株式会社 不揮発性メモリ

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3025649B1 (fr) * 2014-09-09 2016-12-09 Stmicroelectronics Rousset Procede de polarisation d’un plan de source enterre d’une memoire non volatile a grilles de selection verticales
US11562773B2 (en) * 2019-09-27 2023-01-24 Micron Technology, Inc. Metal-containing structures, and methods of treating metal-containing material to increase grain size and/or reduce contaminant concentration
DE102019133737B4 (de) * 2019-12-10 2026-01-22 Infineon Technologies Ag Multiplexer für einen Speicher

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0676582A (ja) 1992-08-27 1994-03-18 Hitachi Ltd 半導体装置
US6141247A (en) * 1997-10-24 2000-10-31 Micron Technology, Inc. Non-volatile data storage unit and method of controlling same
ITMI20030276A1 (it) 2003-02-14 2004-08-15 St Microelectronics Srl Architettura ottimizzata per un blocco di connessione in gate
US9123572B2 (en) 2004-05-06 2015-09-01 Sidense Corporation Anti-fuse memory cell
US8767433B2 (en) 2004-05-06 2014-07-01 Sidense Corp. Methods for testing unprogrammed OTP memory
US7755162B2 (en) 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
US8735297B2 (en) 2004-05-06 2014-05-27 Sidense Corporation Reverse optical proximity correction method
US7511982B2 (en) 2004-05-06 2009-03-31 Sidense Corp. High speed OTP sensing scheme
CA2520140C (en) 2004-05-06 2007-05-15 Sidense Corp. Split-channel antifuse array architecture
JP2006127737A (ja) 2004-09-30 2006-05-18 Nscore:Kk 不揮発性メモリ回路
US7230869B1 (en) 2005-03-15 2007-06-12 Jason Redgrave Method and apparatus for accessing contents of memory cells
US8559232B2 (en) * 2010-05-03 2013-10-15 Aplus Flash Technology, Inc. DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation
JP5328732B2 (ja) * 2010-08-06 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置
JP5665789B2 (ja) 2012-03-28 2015-02-04 株式会社東芝 コンフィギュレーションメモリ
JP2015026998A (ja) 2013-07-26 2015-02-05 株式会社東芝 マルチコンテキストコンフィグレーションメモリ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620203B2 (en) 2014-09-17 2017-04-11 Kabushiki Kaisha Toshiba Nonvolatile memory integrated circuit with built-in redundancy
WO2022059378A1 (ja) * 2020-09-18 2022-03-24 ローム株式会社 不揮発性メモリ

Also Published As

Publication number Publication date
US9530502B2 (en) 2016-12-27
US20150269972A1 (en) 2015-09-24

Similar Documents

Publication Publication Date Title
US8952720B2 (en) Reconfigurable integrated circuit device and writing method thereof
KR100470846B1 (ko) 반도체 기억 장치의 데이터 기입 방법 및 반도체 집적회로 장치
JP3913709B2 (ja) 半導体記憶装置
US6141250A (en) Non-volatile semiconductor memory device
US6469930B1 (en) Compact nonvolatile circuit having margin testing capability
US9691476B2 (en) Multi-context configuration memory
US7791950B2 (en) Inverter non-volatile memory cell and array system
TWI715871B (zh) 改良式快閃記憶體單元與相關解碼器
US9543957B2 (en) Reconfigurable logic circuit device
US9786333B2 (en) Dual-bit 3-T high density MTPROM array
WO2004057621A1 (ja) Ｃｍｉｓ型半導体不揮発記憶回路
JP3625383B2 (ja) 不揮発性半導体メモリ装置
KR101670619B1 (ko) 불휘발성 반도체 기억 장치
JP5665789B2 (ja) コンフィギュレーションメモリ
JPS599440Y2 (ja) 半導体メモリ素子
KR20010075543A (ko) 반도체 장치
JP2006018946A (ja) 半導体記憶装置
CN104160451A (zh) 具有集成rom存储单元的闪存
US9530502B2 (en) Configuration memory storing data by injecting carriers in gate insulating layer of MISFET
KR101459506B1 (ko) Mtp 메모리 장치
JP4189269B2 (ja) 不揮発性半導体記憶装置、その書き込み・リセット方法、及び、その読み出し方法
US9508434B2 (en) Programmable-resistance non-volatile memory
US8680887B2 (en) Nonvolatile configuration memory
JP2009129487A (ja) 不揮発性半導体記憶素子および不揮発性半導体記憶装置
US7193888B2 (en) Nonvolatile memory circuit based on change in MIS transistor characteristics