JP2015159299A - トレンチ金属酸化物半導体電界効果トランジスタ - Google Patents

Abstract

【課題】トレンチ金属酸化物半導体電界効果トランジスタのドリフト領域内の空防化を支援する。【解決手段】トレンチ金属酸化物半導体電界効果トランジスタ２００は、複数のゲート領域２１５間に配置された複数のメサを含む。各メサは、ドリフト領域２３０および本体領域２２５を含む。メサの幅２４０は、ゲート絶縁体領域２２０と本体領域２２５との間の界面における量子井戸寸法のオーダーである。トレンチ金属酸化物半導体電界効果トランジスタ２００はまた、ゲート領域２１５と、本体領域２２５、ドリフト領域２３０およびドレイン領域２３５との間に配置された複数のゲート絶縁体領域２２０を含む。ゲート領域２１５とドレイン領域２３５との間のゲート絶縁体領域２２０の厚さに起因して、オフ状態において実質的に横方向のゲートトゥードレイン電界が発生し、これにより、ドリフト領域２３０内における電荷の空乏化が支援される。【選択図】図２

Description

関連出願の相互参照

本出願は、米国仮特許出願第６１／２５５，６６０号（出願日：２００９年１０月２８日）および米国非仮出願出願第１２／８２４，０７５号（出願日：２０１０年６月２５日）の利益を主張する。本明細書中、同文献双方全体を援用する。
[背景]

図１を参照して、従来技術によるトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）１００の断面斜視図が図示されている。ＴＭＯＳＦＥＴ１００は、複数のソース領域１１０と、複数のゲート領域１１５と、複数のゲート絶縁体領域１２０と、複数の本体領域(body region)１２５と、ドリフト領域１３０と、ドレイン領域１３５とを含むがこれらに限定されない。

ドリフト領域１３０は、ドレイン領域１３５と、本体領域１２５との間に配置される。ソース領域１１０、ゲート領域１１５およびゲート絶縁体領域１２０は、本体領域１２５内に配置される。ゲート領域１１５およびゲート絶縁体領域１２０は、縞状または閉鎖状のセル構造として形成され得る。ゲート絶縁体領域１２０は、ゲート領域１１５を包囲する。よって、ゲート領域１１５は、ゲート絶縁体領域１２０によって周囲の領域から電気的に絶縁される。ゲート領域１１５は、装置１００の共通ゲートを形成するように、連結される。ソース領域１１０は、ゲート絶縁体領域１２０の周囲に沿って形成され得る。ソース領域１１０は、装置１００の共通ゲートを形成するように、連結される。ソース領域１１０はまた、典型的にはソース／本体コンタクト（図示せず）によって本体領域１２５へと連結される。

１つの実行様態において、ソース領域１１０およびドレイン領域１３５は、高ｎドープ（Ｎ＋）半導体（例えば、リンまたはヒ素でドープされたシリコン）であり得る。ドリフト領域１３０は、低ｎドープ（Ｎ−）半導体（例えば、リンまたはヒ素でドープされたシリコン）であり得る。本体領域１２５は、ｐドープ（Ｐ）半導体（例えば、ホウ素でドープされたシリコン）であり得る。ゲート領域１１５は、高ｎドープ（Ｎ＋）半導体（例えば、リンでドープされたポリシリコン）であり得る。ゲート絶縁体領域１２０は、絶縁体（例えば、二酸化珪素）であり得る。

ソース領域１１０に対するゲート領域１１５の電位が装置１００の閾電圧を上回った場合、ゲート絶縁体領域１２０の周辺に沿って、伝導チャネルが本体領域１２５内に誘導される。その後、ＴＭＯＳＦＥＴ１００は、ドレイン領域１３５とソース領域１１０との間において電流を伝導させる。その結果、前記装置はＯＮ状態となる。

ゲート領域１１５の電位が前記閾電圧を下回った場合、前記チャネルによる誘導が停止する。その結果、ドレイン領域１３５とソース領域１１０との間に付加された電位に起因する電流は、両者間に流れなくなる。そのため、装置１００はオフ状態となり、本体領域１２５およびドレイン領域１３５によって形成された接合により、前記ソースおよびドレインに亘って付加された電圧が支持される。

低ｎドープ（Ｎ−）ドリフト領域１３０に起因して発生した空乏領域は、本体領域１２５およびドレイン領域１３０の双方内に延びて、これによりパンチスルー効果を低下させる。このように、低ｎドープ（Ｎ−）ドリフト領域１３０は、ＴＭＯＳＦＥＴ１００の降伏電圧を増加させるように機能する。

ＴＭＯＳＦＥＴ１００のチャネル幅は、ゲート絶縁体領域１２０の周辺に沿った複数の前記ソース領域１１０の長さの関数である。装置１００のチャネル長さは、ゲート絶縁体領域１２０の周辺に沿ったソース領域１１０とドリフト領域１３０との間の本体領域１２５の関数である。よって、装置１００のチャネル幅と長さとの間の比が大きくなる。よって、パワーＭＯＳＦＥＴ用途（例えば、パルス幅変調（ＰＷＭ）電圧レギュレータ内のスイッチング素子）においてＴＭＯＳＦＥＴ装置１００を有利に用いることが可能となる。

[要旨]

本文書は、フィールドブースト型(field boosted)金属酸化物半導体電界効果トランジスタの分野に関する。本技術の実施形態は好適には、フィールドブースト型電界効果トランジスタの分野に向けられる。本技術は、以下の記載および添付図面を参照すれば、最良に理解され得る。以下の記載および添付図面は、本技術の実施形態を例示するためのものである。一実施形態において、トレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）は好適には、ドレイン領域と、複数のゲート領域と、複数のドリフト領域と、複数の本体領域(body region)と、複数のソース領域と、複数のゲート絶縁体領域とを含む。前記ゲート領域は、前記ドレイン領域の上方に配置される。前記ドリフト領域は好適には、前記ゲート領域間のメサ内で前記ドレイン領域の上方に配置される。前記本体領域は好適には、前記メサ内において前記ドリフト領域の上方において前記ゲート領域に隣接して配置される。前記ソース領域は好適には、前記メサ内において前記本体領域の上方に配置される。前記ゲート絶縁体領域は好適には、前記ゲート領域と、前記ソース、本体、ドリフトおよびドレイン領域との間に配置される。前記メサの幅は好適には、およそ０．０３〜１．０ミクロン（μｍ）である。前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さは好適には、およそ０．１〜４．０μｍである。より詳細には、本文書は、以下の好適な観点を開示する。トレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）は、複数のゲート領域間に配置された複数のメサを含む。各メサは、ドリフト領域および本体領域を含む。前記メサの幅は、前記ゲート絶縁体領域と前記本体領域との間の界面において量子井戸寸法のオーダーである。前記ＴＭＯＳＦＥＴはまた、前記ゲート領域と、前記本体領域、前記ドリフト領域および前記ドレイン領域との間に配置された複数のゲート絶縁体領域を含む。前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さに起因して、オフ状態においてゲートトゥードレイン電界は実質的に横方向において発生し、これにより、前記ドリフト領域内の電荷の空乏化が支援される。

本技術の実施形態を、制限目的ではなく例示目的のために添付図面中に示す。図面中、類似の参照符号は、類似の要素を指す。
図１は、従来技術によるトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の断面斜視図である。 図２は、本技術の一実施形態によるＴＭＯＳＦＥＴの断面斜視図である。 図３は、本技術の一実施形態によるＴＭＯＳＦＥＴの拡大断面図である。 図４は、本技術の一実施形態による例示的ＴＭＯＳＦＥＴの断面図である。前記ＴＭＯＳＦＥＴのメサ幅は０．３μｍであり、厚さが０．４μｍのゲート絶縁体がゲート領域とドレイン領域との間に設けられている。 図５は、従来技術による従来のＴＭＯＳＦＥＴの断面図である。前記ＴＭＯＳＦＥＴのメサ幅は０．３μｍであり、厚さが０．０５μｍのゲート絶縁体がゲート領域とドレイン領域との間に設けられている。 図６は、図４中に示す例示的ＴＭＯＳＦＥＴの線ＡＡ’に沿ったネットドーピングプロファイルと、図５中に示す従来のＴＭＯＳＦＥＴの線ＢＢ’に沿ったドーピングプロファイルとを示す。 図７は、図４中に示す例示的ＴＭＯＳＦＥＴおよび図５中に示す従来のＴＭＯＳＦＥＴそれぞれの線ＡＡ’および線ＢＢ’に沿った電子濃度を示す。これらのＴＭＯＳＦＥＴはどちらともＯＮ状態であり、ＶＤＳ＝０．１ＶおよびＶＧＳ＝１０Ｖは閾電圧よりも高い。 図８は、前記例示的ＴＭＯＳＦＥＴの降伏電圧条件下における電界ベクトル合計を示す。ゲート領域からドレイン領域への漏れ磁場により、ドリフト領域電荷の空乏が支援される。 図９は、例示的ＴＭＯＳＦＥＴ（図４）および従来のＴＭＯＳＦＥＴ（図５）それぞれの線ＡＡ’および線ＢＢ’に沿った電圧降下を示す。両者どちらにおいても、阻止電圧が降伏電圧よりも高い。 図１０は、例示的ＴＭＯＳＦＥＴ（図４）および従来のＴＭＯＳＦＥＴ（図５）それぞれの線ＡＡ’および線ＢＢ’に沿った全電界を示す。両者どちらにおいても、阻止電圧が降伏電圧よりも高い。 図１１は、例示的ＴＭＯＳＦＥＴ（図４）および従来のＴＭＯＳＦＥＴ（図５）それぞれについての、オフ状態のドレイン−ソース電圧ＶＤＳおよび電流ＩＤＳの曲線ＡおよびＢを示す。 図１２は、例示的ＴＭＯＳＦＥＴ（図４）および従来のＴＭＯＳＦＥＴ（図５）それぞれについてのゲート電荷波形を示す。 図１３は、例示的ＴＭＯＳＦＥＴ（図４）および従来技術によるＴＭＯＳＦＥＴ（図５）についてのドリフト領域ドーピング、降伏電圧および特定のＯＮ状態抵抗の比較を示す。 〜 図１４Ａ〜図１４Ｃは、本技術の一実施形態によるＴＭＯＳＦＥＴを作製する方法のフロー図を示す。 〜 図１５Ａ〜図１５Ｊは、本技術の一実施形態によるＴＭＯＳＦＥＴを作製する方法のブロック図を示す。 [詳細な説明]

以下、本技術の実施形態を詳述する。本技術の実施形態の例を添付図面中に示す。本技術についてこれらの実施形態と関連付けて説明していくが、本発明はこれらの実施形態に限定されないことが意図されることが理解される。すなわち、本発明は、添付の特許請求の範囲中に規定されるような本発明の範囲内に含まれ得る代替物、改変物および均等物を含むものとして意図される。さらに、以下の本技術の詳細な説明において、本技術の深い理解のために、多数の特定の詳細について説明する。しかし、これらの特定の詳細が無くても、本技術が実施可能であることが理解される。他の場合において、本技術の観点を不必要に曖昧にしないために、周知の方法、手順、構成要素および回路についての詳細な説明はなされていない。

図２を参照して、本技術の一実施形態によるトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）２００の断面斜視図が図示されている。ＴＭＯＳＦＥＴ２００は、複数のソース領域２１０と、複数のゲート領域２１５と、複数のゲート絶縁体領域２２０と、複数の本体領域２２５と、複数のドリフト領域２３０と、ドレイン領域２３５とを含むがこれらに限定されない。

ドリフト領域２３０は、ドレイン領域２３５と、本体領域２２５との間に配置される。本体領域２２４は、ドリフト領域２３０と、ソース領域２１０との間に配置される。ゲート領域２１５およびゲート絶縁体領域２２０は、ゲート／ゲート絶縁体構造として形成され得る。ゲート絶縁体領域２２０は、ゲート領域２１５を包囲し、ゲート領域２１５を周囲の領域から電気的に絶縁する。ソース領域２１０、本体領域２２０およびドリフト領域２３０は、ゲート／ゲート絶縁体構造２１５および２２０間のメサ内に配置される。本体領域２２５のうちソース領域２１０とドリフト領域２３０との間に配置されかつゲート／ゲート絶縁体構造２１５および２２０の近隣の部分は、前記ＴＭＯＳＦＥＴのチャネル領域を形成する。

１つの実行様態において、ドレイン領域２３５は、図２に示すように、ゲート／ゲート絶縁体構造２１５および２２０間のメサ内まで延び得る。別の実行様態において、ドリフト領域２３０は、ゲート／ゲート絶縁体構造２１５および２２０間のメサを越えて延び得る。

ゲート領域２１５が連結されて、装置２００の共通ゲートが形成される。ソース領域２１０が連結されて、装置２００の共通ソースが形成される。本体領域２２５も、ソース領域２１０へと連結される。１つの実行様態において、本体領域２２５は、ソース領域２１０の長さに沿って周期的にメサの表面まで延び得る。ソース領域２１０および本体領域２２５は、ソース／本体コンタクト（図示せず）によって共に連結され得る。

ゲート／ゲート絶縁体構造２１５および２２０間のメサの幅２４０は、ＯＮ状態の装置（例えば、閾電圧を越えたＶ_ＧＳ）内に形成された本体領域２２５とゲート絶縁体領域２２０との間の界面（例えば、Ｓｉ−ＳｉＯ_２界面）における量子井戸幅の実質的に１／１０倍〜１００倍の範囲内である。本明細書中、以下、このことを「量子井戸寸法のオーダーである」と呼ぶ。１つの実行様態において、前記メサの幅２４０は、本体領域２２５とゲート絶縁体領域２２０との間の界面（例えば、Ｓｉ−ＳｉＯ_２界面）において形成された量子井戸幅の約２倍である。１つの実行様態において、前記メサの幅２４０は、およそ０．０３〜１．０μｍである。ゲート絶縁体領域２２０は、ゲート領域２１５およびドリフト領域２３０間ならびにゲート領域２１５およびドレイン領域２３５間において、肉厚部位を含む。ゲート絶縁体領域２２０はまた、ゲート領域２１５および本体領域２２５間において、肉薄部位を含む。絶縁体領域２２０の肉厚部位の深さは、図３に示すようにオフ状態の装置内のゲートトゥードレイン電界が本体領域２２５の近隣のドリフト領域２３０内において実質的に横方向となるように、選択される。オフ状態における本体領域２２５の近隣のドリフト領域２３０中の実質的に横方向の電界により、ドリフト領域２３０内の電荷が実質的に空乏化される。１つの実行様態において、ゲート絶縁体領域２２０の肉厚部位の深さ２４５は、実質的に０．１〜４．０μｍの範囲内である。

ソース領域２１０およびドレイン領域２３５は、高ｎドープ（Ｎ＋）半導体（例えば、リンまたはヒ素でドープされたシリコン）であり得る。ドリフト領域２３０は、低ｎドープ（Ｎ−）半導体（例えば、リンまたはヒ素でドープされたシリコン）であり得る。１つの実行様態において、前記ドリフト領域内に含まれる段階的なドーピングプロファイルは、前記ドレイン領域から前記複数の本体領域へと垂直方向に低減し、かつ／または前記メサの縁部から前記メサの中心へと横方向に変化する。別の実行様態においては、前記ドリフト領域は、実質的に一定のドーピングプロファイルを有する。例示的な実行様態において、前記ドーピングプロファイルは、立方センチメートあたりにおいて実質的に１．ＯＯＥ＋１４〜８．００Ｅ＋１７の範囲内である。本体領域２２５は、低程度または中程度のｐドープ（Ｐ−、Ｐ）半導体（例えば、ホウ素でドープされたシリコン）であり得る。ゲート領域２１５は、高ｎドープ（Ｎ＋）半導体（例えば、リンでドープされたポリシリコン）であり得る。ゲート絶縁体領域２２０は、二酸化珪素（ＳｉＯ_２）であり得る。

図４は、例示的ＴＭＯＳＦＥＴの断面図である。ＴＭＯＳＦＥＴにおいて、メサ幅が０．３μｍでありかつ厚さが０．４μｍのゲート絶縁体がゲート領域とドレイン領域との間に設けられている。同様に、図５は、従来技術による例示的ＴＭＯＳＦＥＴの断面図である。このＴＭＯＳＦＥＴにおいて、メサ幅が０．３μｍでありかつ厚さが０．０５μｍのゲート絶縁体がゲート領域とドレイン領域との間に設けられている。さらに、図４中において線ＡＡ’に沿って切断されたドーピングプロファイルと、図５中において線ＢＢ’に沿って切断されたドーピングプロファイルとを比較した様子を図６中に示す。

ゲート領域２１５のソース／本体領域２１０／２２５に対する電位が装置２００の閾電圧を上回った場合、伝導チャネルがゲート絶縁体領域２２０の周辺に沿って本体領域２２５内に誘導される。その後、ＴＭＳＯＦＥＴ２００は、ドレイン領域２３５とソース領域２１０との間で電流を伝導させる。その結果、前記装置はＯＮ状態となる。

前記本体領域のメサ幅が量子井戸寸法のオーダーになると、ＯＮ状態においてシリコン界面が逆転しているため、メサ中の本体領域内において相当の移動度を有する高密度の電子（〜１ｅ１８ｃｍ−３から１ｅ２０ｃｍ−３）が溢れる。本体領域内におけるＯＮ状態時において二次元電子ガス（２ＤＥＧ）の形成が発生し、ゲートドレイン領域の漏れ電界(fringing electric field)に起因して、肉薄メサ構造内のエピタキシャル層内において蓄積層の形成が発生する。前記本体領域はより低濃度でドープすることが可能であるため、ＯＮ状態時におけるこの領域内のキャリア移動度に対するイオン化不純物散乱による影響が低下する。ＯＮ状態時において、前記肉薄メサ内の本体領域のＳｉ−Ｓｉ０２界面に形成された三角形の量子井戸によって、本体領域が高密度の電子で溢れる。図７に、図４中の切断線ＡＡ’に沿ったＯＮ状態の電子濃度（Ｖ_ＧＳ＝１０Ｖ）と、図５中の切断線ＢＢ’に沿ったＯＮ状態の電子濃度（Ｖ_ＧＳ＝１０Ｖ）との比較を示す。

ゲート領域２１５の電位が閾電圧を下回った場合、チャネルの誘導が停止する。その結果、ドレイン領域２３５とソース領域２１０との間に電界が付加されても、装置２００内には大きな電流は全く流れなくなる。そのため、装置２００はオフ状態となり、ゲートドレイン電界による支援を伴って本体領域２２５およびドレイン領域２３５によって形成された接合により、ソースおよびドレインに亘って付加された電圧が支持される。

オフ状態においては、ゲートおよびドレイン領域間の電圧の存在に起因して、ゲート領域とドレイン領域との間のゲート絶縁体の肉厚部位に沿って垂直電界が発生する。この垂直電界は、特定の横方向距離「Ｌ」内で実質的に低い値へと低下して、ゲート領域の横方向縁部を越える。ゲート縁部からの横方向距離「Ｌ」内の電界低下値は、当該領域内に存在する材料によって異なる。所与の装置２００について、ゲート領域２１５、ドリフト領域２３０およびドレイン領域２３５の配置および寸法は、メサドリフト領域２３０内のゲートおよびドレイン間の電圧に起因する垂直電界の値が大きくなるように、選択される。前記メサ領域内のゲートドレイン電界の横方向成分により、当該領域内に存在する電荷の空乏化が支援され、これにより、図８中の例示的ＴＭＯＳＦＥＴ（図４）の絶縁破壊条件下の全電界ベクトルによって示すように、前記メサ内の有効電荷の電場誘起低下(field induced reduction)が可能となる。このようにして、狭幅のメサ内においてゲートドレイン電界によって誘起された有効電荷低下が発生することにより、所与の降伏電圧に対するドリフト領域内のドーピング濃度が増加する。電界が横方向において有意に低下していない領域内においてメサが量子井戸寸法のオーダーでありかつゲートドレインキャパシタ縁部に十分近接している限り、ゲートドレイン垂直電界が横方向に有効にシリコン内へと移動する。

ここで図９を参照して、図４中の切断線ＡＡ’および図５中の切断線ＢＢ’に沿った絶縁破壊条件下の電圧降下を比較する。メサ幅が０．３μｍである例示的ＴＭＯＳＦＥＴの降伏電圧はおよそ１９Ｖであり、同一のドーピングプロファイルを有する従来のＴＭＯＳＦＥＴの降伏電圧はより低くおよそ１６Ｖである。図１０中に、切断線ＡＡ’（図４）およびＢＢ’（図５）に沿った装置深さ（ミクロン）の関数として電界を示す。図１０から分かるように、前記電圧のうち大部分がドリフト領域全域において支持される。この構造内において、本体領域によって支持される電圧は極めて低いかまたはほとんどゼロである点に留意されたい。図９および図１０に示すように、前記電圧のうちほとんどが前記ドリフト領域によって支持され得、ピーク電界のうちより大部分が肉厚酸化物の底部に向かう面にある。図１１は、例示的ＴＭＯＳＦＥＴ（図４）および従来のＴＭＯＳＦＥＴ（図５）それぞれについての、オフ状態のドレイン−ソース電圧Ｖ_ＤＳおよび電流Ｉ_ＤＳ曲線ＡおよびＢを示す。図１２は、例示的ＴＭＯＳＦＥＴ（図４）および従来のＴＭＯＳＦＥＴ（図５）それぞれについてのゲート電荷波形を示す。図１３において、例示的ＴＭＯＳＦＥＴ（図４）および従来技術のＴＭＯＳＦＥＴ（図５）について、ドリフト領域ドーピング、降伏電圧および特定のＯＮ状態抵抗を比較する

ここで図１４Ａ〜図１４Ｃ、を参照して、本技術の一実施形態によるトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）を作製する方法が図示されている。本技術の一実施形態によるＴＭＯＳＦＥＴの作製方法を図１５Ａ〜図１５Ｊに示す。図１４Ａおよび１５Ａに示すように、このプロセスは１４０２において開始し、半導体ウエハ基板１５０２に対して多様な初期プロセス（例えば、洗浄、堆積、ドーピング、エッチングおよび／または類似のプロセス）が行われる。前記基板は、第１のドーパント型で比較的高ドープされた半導体である。前記半導体基板は、ドレイン領域を形成する。１つの実行様態において、前記ドレイン領域は、リン（Ｎ＋）で高ドープされたシリコンであり得る。

１４０４において、第１の半導体層１５０４をウエハ基板１５０２上に形成する。１つの実行様態において、前記半導体層は、前記基板上にエピタキシャル堆積される。１つの実行様態において、前記エピタキシャル堆積された第１の半導体層は、リン（−）で低ドープされたシリコンを含む。前記エピタキシャル堆積されたシリコンは、所望の不純物（例えば、リン）を反応チャンバ内に導入することにより、ドープされ得る。１つの実行様態において、前記エピタキシャル層は、段階的なドーピングプロファイルを有するように堆積される。この段階的なドーピングプロファイルにおいて、ドーピング濃度は、前記ウエハ基板からエピタキシャル層表面に向かって低下する。

１４０６において、任意の周知のリソグラフィープロセスによりフォトレジストを堆積させ、パターニング（１５０６）を行って、ゲートトレンチマスクを形成する。ここで図１５Ｂを参照して、第１の半導体層の露出部位に対して任意の周知の等方性エッチング方法によってエッチングを行う（１４０８）。１つの実行様態において、イオンエッチャントが、パターニングされたレジスト層によって露出されたバリア層、犠牲酸化物層および第１の半導体層と相互作用する。トレンチ間に配置された複数のメサ１５０８を有する複数のトレンチが形成され、前記メサの幅は、ゲート絶縁体領域と後続プロセスにおいて形成されたメサとの間の界面における量子井戸寸法のオーダーである。１つの実行様態において、前記メサの幅は、およそ０．０３〜１．０μｍである。１４１０において、適切なレジストストリッパーまたはレジストアッシングプロセスを用いてゲートトレンチマスクを除去する。

ここで図１５Ｃを参照して、１４１２において肉厚の誘電体層１５１２を形成する。１つの実行様態において、任意の周知の方法（例えば、化学気相成長（ＣＶＤ））により、コンフォーマルな二酸化珪素層を堆積させる。０．１〜４．０μｍの厚さの誘電体層を堆積させる。

ここで図１５Ｃを参照して、バリア層１５１４を前記肉厚の誘電体層上に形成し、１４１４において前記トレンチを充填する。ここで図１５Ｄを参照して、１４１６において化学機械研磨（ＣＭＰ）または任意の公知の平坦化方法を用いて平坦化を行うことにより、メサ１５０８の上面までバリア層１５１４および肉厚誘電体層１５１２のうち一部を除去する。ここで１５Ｅを参照して、１４１８において、所望量の肉厚誘電体層が前記トレンチの底部に残るまで、前記肉厚誘電体層の残り部分を前記トレンチ内にエッチバックする。一実施形態において、約０．１４〜４．０μｍが前記トレンチの底部に残るまで、前記肉厚誘電体層を前記トレンチ内にエッチバックする。

ここで図１５Ｆを参照して、１４２０において第１の肉薄誘電体層１５２０を前記メサ上に形成する。１つの実行様態において、第１の半導体層のメサ表面を酸化させて二酸化珪素層を形成することにより、前記肉薄誘電体層を形成する。

１４２４において、第２の半導体層１５２４を形成する。１つの実行様態において、前記トレンチを充填ながらウエハ上にポリシリコン層をコンフォーマルに形成する。この形成は、シランの分解（Ｓ１Ｈ_４）のような方法により行われる。１つの実行様態において、前記ポリシリコンは、ｎ型不純物（例えば、リンまたはヒ素）によってドープされる。１つの実行様態において、前記ポリシリコンのドープは、前記堆積プロセス時において不純物を導入することにより、行われる。ここで図１４Ｃおよび図１５Ｇを参照して、１４２６において、エッチバックプロセスを行って、ウエハ表面上の余分な第２の半導体層および肉薄誘電体層を除去する。このようにしてウエハ表面上の余分な第２の半導体層および肉薄誘電体層を除去することにより、ゲート領域１５２６と、ゲート領域およびメサ間のゲート絶縁体領域の肉薄部位１５２７とが形成される。１つの実行様態において、余分な第２の半導体および肉薄誘電体層は、ウェットエッチプロセスなどによって選択的に除去される。１つの実行様態において、メサ１５０８の上部上の肉薄誘電体層の部分を第１のエッチングプロセス時においてハードマスクとして用いることで、第２の半導体層をトレンチ内に部分的にエッチバックすることが可能となる。その後、第２のエッチングプロセスにより、メサ上部上の肉薄誘電体層を除去することができる。

ここで図１５Ｈを参照して、１４２８において、メサ１５０８およびゲート領域１５２６の第１の部分を第２のドーパント型によって比較的中程度または低程度のドーピング濃度で第１の深さまでドープする。エピタキシャル堆積半導体層のうち露出部分をドープして、複数のメサ内に本体領域１５２９をゲート領域と実質的に同一の深さで形成する。１つの実行様態において、前記ドーピングプロセスにより、ｐ型不純物（例えば、ホウ素）を前記メサ中に注入する。高温熱サイクルを用いて、本体領域内におけるドーピングを促進することができる。その結果、エピタキシャル堆積半導体層１５２８の下部により、低程度ドープドリフト領域がドレイン領域１５０２と本体領域１５２９との間に形成される。ゲート領域１５２４のドーピングは、第１のドーパント型により実質的に中程度〜高程度にドープされた状態で保持される点にも留意されたい。

ここで図１５Iを参照して、１４３０において、メサ１５０８およびゲート領域の第２の部分を第２の深さまで比較的高ドーピング濃度で第１のドーパント型によりドープして、ソース領域１５３０を形成する。第２のドーピング深さは、第１のドーピング深さよりも浅い。１つの実行様態において、前記ドーピングプロセスは、ｎ型不純物（例えば、リンまたはヒ素）を複数のメサ中に高濃度注入する工程を含む。高温熱サイクルを用いて、ソース領域ドーピングにおける活性化および／または促進が可能となる。ここで図１５Ｊを参照して、１４３２において第２の肉薄誘電体層１５３２を形成する。１つの実行様態において、前記肉薄誘電体層は、メサおよびゲート領域の表面を酸化させることにより行われ、これにより二酸化珪素層が形成される。

１４３６において、他の多様なプロセスと共に作製が継続する。前記多様なプロセスの典型例を挙げると、エッチング、堆積(deposition)、ドーピング、洗浄、アニーリング、パッシベーション、劈開(cleaving)および／または類似のプロセスがある。例えば、さらなるプロセスにより、ソース／本体コンタクト開口部、ソース／本体コンタクト、ゲートコンタクト開口部、ゲートコンタクト、ドレインコンタクト、パッシベーション層、ビア、配線、終端構造、周辺構造および／または類似のものが形成される。

本技術の実施形態は、漏れゲートドレイン電界(fringing gate-drain electric field)を有利に用いることにより、低オン状態抵抗を有利に達成する。メサ内のドリフト領域のドーピング濃度を有利に増加させることが可能であり、ｐ−ｎ接合降伏電圧の低下も、平面ｐ−ｎ接合理論によって予測される場合よりも低くなる。メサ幅により、前記メサ内のｐ−ｎ接合の降伏電圧と前記メサ内のドーピングとの間の関係が有利に制御される。加えて、オフ状態におけるゲートとドレインとの間の漏れ磁場によりメサ内のドリフト領域電荷の空乏化が支援され、これにより、所与の降伏電圧におけるドリフト領域のドーピングをより高濃度とすることができる。さらに、ゲートとドレインとの間のゲート絶縁体の厚さにより、ドリフト領域ドーピング濃度が上昇した場合でも、さらなるゲート電荷上昇無く、実質的に一定の降伏電圧が得られる。その結果、低オン抵抗ゲート電荷生成が可能となる。

特定の本発明の実施形態についての上記記載は、例示および説明の目的のためのものであり、網羅的なものを意図しておらずまた本発明を開示の形態そのものに限定することも意図していない。よって、上記教示内容を鑑みれば、多くの改変例および変更例が可能である。実施形態は、本発明の原理およびその実際的用途を説明するために選択および記載されたものであり、これにより、当業者が本発明および多様な実施形態を最良に利用することが可能となり、特定の用途に適した多様な改変例が企図される。本発明の範囲は、本明細書に添付される特許請求の範囲およびその均等物によって規定されることが意図される。本明細書中記載される全ての要素、部品および工程が、好適に含まれる。当業者であれば理解するように、これらの要素、部品および工程のうち任意のものを他の要素、部品および工程と置換することも可能であるし、あるいは、これらの要素、部品および工程を削除することも可能であることが理解される。


[コンセプト]

本文書は、少なくとも以下のコンセプトを開示する。
コンセプト１．トレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）であって、
ドレイン領域と、
前記ドレイン領域の上方に配置された複数のゲート領域と、
前記複数のゲート領域の間および前記ドレイン領域の上方においてメサ内に配置された複数のドリフト領域と、
前記メサ内において前記ドリフト領域の上方において前記ゲート領域に隣接して配置された複数の本体領域と、
前記メサ内において前記本体領域の上方に配置された複数のソース領域と、
前記ゲート領域と、前記ソース領域、前記本体領域、前記ドリフト領域および前記ドレイン領域との間に配置された複数のゲート絶縁体領域と、
を含み、
前記メサの幅は、およそ０．０３〜１．０ミクロン（μｍ）であり、
前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さは、およそ０．１〜４．０ミクロン（μｍ）である、
トレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト２．前記記ドリフト領域は、段階的なドーピングプロファイルを含み、前記段階的なドーピングプロファイルは、前記ドレイン領域から前記複数の本体領域に向かって垂直方向に低減するかまたは前記メサの縁部から前記メサの中心へ向かって横方向に変化する、コンセプト１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト３．前記ドレイン領域を用いて前記メサ内にｐ−ｎ接合が形成される、コンセプト１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト４．前記ソース領域および前記本体領域は実質的に同一の電位において連結される、コンセプト１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト５．平面ｐ−ｎ接合理論によって予測される場合よりも低いｐ−ｎ接合降伏電圧の低下により、前記ドリフト領域のドーピングを増加させることができる、コンセプト１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト６．前記メサ内のｐ−ｎ接合の降伏電圧と、前記メサ内のドーピングとの間の関係は、前記メサの幅によって制御される、コンセプト１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト７．オフ状態における前記ゲート領域と前記ドレイン領域との間の漏れ磁場により、前記メサ内のドリフト領域電荷の空乏が支援され、これにより、実質的に一定な降伏電圧のための前記ドリフト領域内のより高いドーピングが得られる、コンセプト１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト８．前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さにより、ドリフト領域ドーピング濃度が上昇した場合でも、さらなるゲート電荷上昇無く、実質的に一定の降伏電圧が得られ、その結果、低オン抵抗ゲート電荷生成が可能となる、コンセプト１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト９．
前記ドレイン領域は高ｎドープ半導体を含み、
前記ゲート領域はｎドープ半導体を含み、
前記ドリフト領域は低ｎドープ半導体を含み、
前記本体領域は、中程度のｐドープ半導体を含み、
前記複数のソース領域は、高ｎドープ半導体を含む、
コンセプト１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト１０．
前記ドレイン領域は、高ｎドープ半導体を含み、
前記ゲート領域は、ｎ−ドープ半導体を含み、
前記ドリフト領域は、前記本体領域と前記ドレイン領域との間において、低程度〜中程度のｎドープ半導体を含み、
前記本体領域は、中程度のｐドープ半導体を含み、
前記複数のソース領域は、高ｎドープ半導体を含む、
コンセプト１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト１１．前記ゲート絶縁体領域は酸化物を含む、コンセプト１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト１２．トレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）であって、
ドレイン領域と、
複数のメサであって、前記複数のメサはそれぞれ、ドリフト領域および本体領域を含み、複数のゲート領域間に配置され、前記メサの幅は、前記ゲート絶縁体領域と前記本体領域との間の界面における量子井戸寸法のオーダーである、複数のメサと、
前記ゲート領域と、前記本体領域、前記ドリフト領域、および前記ドレイン領域との間に配置された複数のゲート絶縁体領域であって、前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さに起因して、オフ状態においてゲートトゥードレイン電界が発生し、前記ゲートトゥードレイン電界は、前記ドリフト領域内において実質的に横方向である、複数のゲート絶縁体領域と、
を含む、トレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト１３．前記ゲート絶縁体領域は酸化物を含む、コンセプト１２のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト１４．
前記ドレイン領域は、リンまたはヒ素で高ドープされたシリコンを含み、
前記ドリフト領域は、リンまたはヒ素で低程度または中程度にドープされたシリコンを含み、
前記本体領域は、ホウ素で低程度または中程度にドープされたシリコンを含む、
コンセプト１２のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト１５．
前記ドリフト領域は、前記ドレイン領域から前記複数の本体領域に向かって低減する段階的なドーピングプロファイルを含む、コンセプト１３のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト１６．前記ドリフト領域のドーピング濃度は、立方センチメートあたりおよそ５．００Ｅ＋１４〜８．００Ｅ＋１７である、コンセプト１４のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト１７．前記メサの幅は、およそ０．０３〜２．０ミクロン（μｍ）である、コンセプト１６のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト１８．前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さは、およそ０．１〜４．０ミクロン（μｍ）である、コンセプト１７のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト１９．降伏電圧はおよそ１５Ｖ〜５５Ｖである、コンセプト１８のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

コンセプト２０．ＯＮ状態抵抗は、平方ミリメートルあたりおよそ２〜９ミリオーム（ｍｏｈｍ．ｍｍ２）である、コンセプト１８のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。

Claims (20)

1. トレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）であって、
   ドレイン領域と、
   前記ドレイン領域の上方に配置された複数のゲート領域と、
   前記複数のゲート領域の間および前記ドレイン領域の上方においてメサ内に配置された複数のドリフト領域と、
   前記メサ内において前記ドリフト領域の上方において前記ゲート領域に隣接して配置された複数の本体領域と、
   前記メサ内において前記本体領域の上方に配置された複数のソース領域と、
   前記ゲート領域と、前記ソース領域、前記本体領域、前記ドリフト領域および前記ドレイン領域との間に配置された複数のゲート絶縁体領域と、
   を含み、
   前記メサの幅は、およそ０．０３〜１．０ミクロン（μｍ）であり、
   前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さは、およそ０．１〜４．０ミクロン（μｍ）である、
   トレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
   
2. 前記記ドリフト領域は、段階的なドーピングプロファイルを含み、前記段階的なドーピングプロファイルは、前記ドレイン領域から前記複数の本体領域に向かって垂直方向に低減するかまたは前記メサの縁部から前記メサの中心へ向かって横方向に変化する、請求項１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
   
   
3. 前記ドレイン領域を用いて前記メサ内にｐ−ｎ接合が形成される、請求項１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
   
4. 前記ソース領域および前記本体領域は実質的に同一の電位において連結される、請求項１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
   
5. 平面ｐ−ｎ接合理論によって予測される場合よりも低いｐ−ｎ接合降伏電圧の低下により、前記ドリフト領域のドーピングを増加させることができる、請求項１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
   
6. 前記メサ内のｐ−ｎ接合の降伏電圧と、前記メサ内のドーピングとの間の関係は、前記メサの幅によって制御される、請求項１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
   
7. オフ状態における前記ゲート領域と前記ドレイン領域との間の漏れ磁場により、前記メサ内のドリフト領域電荷の空乏が支援され、これにより、実質的に一定な降伏電圧のための前記ドリフト領域内のより高いドーピングが得られる、請求項１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
   
8. 前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さにより、ドリフト領域ドーピング濃度が上昇した場合でも、さらなるゲート電荷上昇無く、実質的に一定の降伏電圧が得られ、その結果、低オン抵抗ゲート電荷生成が可能となる、請求項１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
   
9. 前記ドレイン領域は高ｎドープ半導体を含み、
   前記ゲート領域はｎドープ半導体を含み、
   前記ドリフト領域は低ｎドープ半導体を含み、
   前記本体領域は、中程度のｐドープ半導体を含み、
   前記複数のソース領域は、高ｎドープ半導体を含む、
   請求項１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
   
10. 前記ドレイン領域は、高ｎドープ半導体を含み、
    前記ゲート領域は、ｎ−ドープ半導体を含み、
    前記ドリフト領域は、前記本体領域と前記ドレイン領域との間において、低程度〜中程度のｎドープ半導体を含み、
    前記本体領域は、中程度のｐドープ半導体を含み、
    前記複数のソース領域は、高ｎドープ半導体を含む、
    請求項１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
    
11. 前記ゲート絶縁体領域は酸化物を含む、請求項１のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
    
12. トレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）であって、
    ドレイン領域と、
    複数のメサであって、前記複数のメサはそれぞれ、ドリフト領域および本体領域を含み、複数のゲート領域間に配置され、前記メサの幅は、前記ゲート絶縁体領域と前記本体領域との間の界面における量子井戸寸法のオーダーである、複数のメサと、
    前記ゲート領域と、前記本体領域、前記ドリフト領域、および前記ドレイン領域との間に配置された複数のゲート絶縁体領域であって、前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さに起因して、オフ状態においてゲートトゥードレイン電界が発生し、前記ゲートトゥードレイン電界は、前記ドリフト領域内において実質的に横方向である、複数のゲート絶縁体領域と、
    を含む、トレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
    
13. 前記ゲート絶縁体領域は酸化物を含む、請求項１２のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
    
14. 前記ドレイン領域は、リンまたはヒ素で高ドープされたシリコンを含み、
    前記ドリフト領域は、リンまたはヒ素で低程度または中程度にドープされたシリコンを含み、
    前記本体領域は、ホウ素で低程度または中程度にドープされたシリコンを含む、
    請求項１２のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
    
15. 前記ドリフト領域は、前記ドレイン領域から前記複数の本体領域に向かって低減する段階的なドーピングプロファイルを含む、請求項１３のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
    
16. 前記ドリフト領域のドーピング濃度は、立方センチメートあたりおよそ５．００Ｅ＋１４〜８．００Ｅ＋１７である、請求項１４のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
    
17. 前記メサの幅は、およそ０．０３〜２．０ミクロン（μｍ）である、請求項１６のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
    
18. 前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さは、およそ０．１〜４．０ミクロン（μｍ）である、請求項１７のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
    
19. 降伏電圧はおよそ１５Ｖ〜５５Ｖである、請求項１８のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
    
20. ＯＮ状態抵抗は、平方ミリメートルあたりおよそ２〜９ミリオーム（ｍｏｈｍ．ｍｍ２）である、請求項１８のトレンチ金属酸化物半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）。