JP2015154028A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】接合リーク電流を効果的に低減しつつ、容量膜リーク電流も許容範囲内に収める。【解決手段】半導体基板Ｂの表面に第１及び第２のトランジスタＴｒ１，Ｔｒ２を形成する工程と、第１及び第２のトランジスタＴｒ１，Ｔｒ２それぞれの上方に、下部電極４２と上部電極４５によって容量絶縁膜４４が挟まれた構造を有するセルキャパシタＣを形成する工程と、セルキャパシタＣの上方に、水素原子を含有するパッシベーション膜５８を形成する工程と、第１の温度で第１の熱処理を行う工程と、パッシベーション膜５８の形成後に、水素雰囲気中かつ第１の温度より高い第２の温度で第２の熱処理を行う工程とを備えることを特徴とする。【選択図】図２
Description
本発明は半導体装置の製造方法に関し、特に、キャパシタとトランジスタを備える半導体装置の製造方法に関する。
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置では、リソグラフィで実現可能な最小加工寸法(feature size)であるＦ値を用いて、技術世代が表現される。例えば、Ｆ値が６０ｎｍであれば、Ｆ６０のように表現される。近年、微細化が進み、半導体装置の技術世代がＦ７０、Ｆ５０、Ｆ４０、Ｆ３０のように進展してきている。これに伴い、半導体装置を構成するキャパシタのサイズも小さくなってきている。
普通、キャパシタの容量値は、キャパシタのサイズが小さくなるほど小さくなる。したがって、技術世代の進展に伴って上記のようにキャパシタのサイズが小さくなると、何か特別なことをしない限り、その容量値も小さくなることになる。しかし、キャパシタの容量値が小さくなると、ビット線のノイズ耐性向上やソフトエラーに対する動作マージン向上の点で問題が生ずる。そこで、技術世代が進んでも、キャパシタの容量値を一定以上の値に維持することが必要とされている。
そのための試みのひとつに、キャパシタの材料を工夫することによってキャパシタの容量値を向上しようとするものがある。具体的には、容量絶縁膜を従来のシリコン酸化膜、シリコン窒化膜などの低誘電率材料から、酸化ハフニウム膜、酸化ジルコニウム膜などの高誘電率材料へと変更し、上下部電極をシリコン膜から窒化チタン膜などの金属膜へと変更する技術が知られている。特許文献１には、高誘電率材料を容量絶縁膜とするキャパシタの構成例が開示されている。
また、半導体装置には、キャパシタの他にトランジスタも形成される。トランジスタの形成に際しては、ゲート絶縁膜や素子分離用絶縁膜といった絶縁膜が利用されるが、原子間距離の違いなどにより、これらの絶縁膜と半導体基板には界面準位が生ずる。この界面準位は、トランジスタの拡散層とチャネル領域の間にリーク電流（接合リーク電流）が流れる原因となるので、低減することが必須とされる。
界面準位を低減するための具体的な手段のひとつに、水素アニール処理がある。水素アニール処理によれば、原子のダングリングボンドを水素で終端させることができるので、界面準位を低減することが可能になる。特許文献２〜４には、水素アニール処理工程を含む半導体装置の製造方法の例が開示されている。
ところで、後掲する図４３に示すように、接合リーク電流は、水素アニール処理の温度が高いほど低減される。したがって、接合リーク電流を効果的に低減する観点からは、水素アニール処理の温度を高めに設定することが好ましい。具体的には、４５０℃以上に設定することが好ましい。
しかしながら、このような高温の水素アニール処理には、半導体装置内のキャパシタが上記のように高誘電率材料と金属膜で構成されたものである場合、そのキャパシタのリーク電流（容量膜リーク電流）を増加させてしまうという問題がある。すなわち、キャパシタを構成する高誘電率材料の内部には、配線形成工程などで用いられるプラズマ処理などに起因して、多数のダングリングボンドが形成される。とはいえ、これが原因で生ずる容量膜リーク電流自体は許容範囲内のものであるが、上記のような高温の水素アニール処理を行うと、高誘電率材料中の酸素が金属膜に吸収されることから、後掲する図４７（ｄ）に示すように高誘電率材料内のダングリングボンドが大幅に増加してしまう。その結果、容量膜リーク電流も大幅に増加し、許容範囲を超えてしまうことになる。
したがって、接合リーク電流を効果的に低減しつつ、容量膜リーク電流も許容範囲内に収めることのできる技術が求められている。
本発明の一側面による半導体装置の製造方法は、半導体基板の表面にトランジスタを形成する工程と、前記トランジスタの上方に、下部電極と上部電極によって容量絶縁膜が挟まれた構造を有するキャパシタを形成する工程と、前記キャパシタの上方に、水素原子を含有するパッシベーション膜を形成する工程と、第１の温度で第１の熱処理を行う工程と、前記パッシベーション膜の形成後に、水素雰囲気中かつ前記第１の温度より高い第２の温度で第２の熱処理を行う工程とを備えることを特徴とする。
本発明は、接合リーク電流を低減するために必要な熱処理の温度より低い温度で熱処理を行うと容量絶縁膜中のダングリングボンドの数がむしろ減少する、という新たな知見に基づくもので、第１の熱処理を行ってダングリングボンドを減らすことにより、第２の熱処理（トランジスタの接合リーク電流を低減するための熱処理）によるダングリングボンドの増加を相殺することができる。したがって、第２の熱処理により接合リーク電流を効果的に低減しつつ、容量膜リーク電流も許容範囲内に収めることが可能になる。
また、第２の熱処理を水素原子を含有するパッシベーション膜を形成した後に実施するので、第２の温度をそれほど高くしなくても、十分に接合リーク電流を低減することができる。したがって、上記の相殺効果をより高めることが可能になる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、本明細書では第１〜第４の実施の形態を挙げて半導体装置の製造方法にかかる発明を説明するが、これらは水素アニール処理の温度及び実施順以外の点では共通しており、また、製造される半導体装置の構成についても、絶縁膜と半導体基板の間の界面準位の終端状況、及び、セルキャパシタを構成する容量絶縁膜内の結合手の終端状況を除いて共通している。そこで以下では、初めに、半導体装置の構造と、水素アニール処理工程を除く半導体装置の製造工程とについて各実施の形態に共通の説明を行い、その後、各実施の形態による水素アニール処理工程について詳しく説明することとする。
まず、本実施の形態による半導体装置１の構造について、図１〜図３を参照しながら説明する。
半導体装置１はＤＲＡＭ(Dynamic Random Access Memory)であり、図１には、メモリセルアレイが配置されるメモリセル領域(Memory Cell area)ＭＣと、メモリセルアレイ内の各メモリセルに対してリードやライトなどの各種動作を行うための回路（不図示）などが配置される周辺回路領域(Peripheral Circuit area)ＰＣとを示している。また、図２には、図１のＡ−Ａ線に対応するメモリセル領域ＭＣ内の断面図と、周辺回路領域ＰＣ内に配置されるトランジスタの一例としての周辺トランジスタＰＣＴｒの断面図を示している。
なお、図１に示した平面構成は一例であって、本願発明の適用対象はこの平面構成を有する半導体装置に限られない。また、図１には８つの活性領域３Ａ１〜３Ａ４，３Ｂ１〜３Ｂ４を図示しているが、実際のメモリセル領域ＭＣには、同様の構成を繰り返し配置することにより、さらに多くの活性領域が配置される。さらに、以下では、半導体基板Ｂがｐ型の単結晶シリコン基板である例を取り上げて説明するが、本願発明は、半導体基板Ｂがｐ型の単結晶シリコン基板以外である場合にも適用可能である。
さて、図１に示すように、メモリセル領域ＭＣは、第１の活性領域３Ａ１，３Ａ２，３Ａ３，３Ａ４を含む第１の活性領域群３Ａと、第２の活性領域３Ｂ１，３Ｂ２，３Ｂ３，３Ｂ４を含む第２の活性領域群３Ｂとを有して構成される。第１の活性領域３Ａ１，３Ａ２，３Ａ３，３Ａ４は、半導体基板Ｂの表面に、Ｙ方向（第１の方向）に整列して配置される。同様に、第２の活性領域３Ｂ１，３Ｂ２，３Ｂ３，３Ｂ４も、半導体基板Ｂの表面に、Ｙ方向に整列して配置される。第１の活性領域群３Ａと第２の活性領域群３Ｂとは、Ｙ方向に垂直なＸ方向（第２の方向）に隣接して配置される。
第１の活性領域３Ａ１，３Ａ２，３Ａ３，３Ａ４はそれぞれ、Ｘ方向に対して負の角度で傾斜するＸ'方向に延在するように形成される。一方、第２の活性領域３Ｂ１，３Ｂ２，３Ｂ３，３Ｂ４はそれぞれ、Ｘ方向に対して正の角度で傾斜するＸ''方向に延在するように形成される。第１の活性領域３Ａ１，３Ａ２，３Ａ３，３Ａ４の間は、Ｘ'方向に延在する第１の素子分離領域２ａによって分離される。また、第１の活性領域３Ａ１，３Ａ２，３Ａ３，３Ａ４それぞれのＸ方向の両端は、Ｙ方向に延在する第２の素子分離領域２ｃによって区画される。同様に、第２の活性領域３Ｂ１，３Ｂ２，３Ｂ３，３Ｂ４の間は、Ｘ''方向に延在する第２の素子分離領域２ｂによって分離される。また、第２の活性領域３Ｂ１，３Ｂ２，３Ｂ３，３Ｂ４それぞれのＸ方向の両端は、Ｙ方向に延在する第２の素子分離領域２ｃによって区画される。
以下、第１の活性領域群３Ａに着目して説明するが、第２の活性領域群３Ｂについても同様である。第１の活性領域群３Ａには、第１の活性領域３Ａ１，３Ａ２，３Ａ３，３Ａ４と、これらの間に位置する複数の第１の素子分離領域２ａとに跨ってＹ方向に延在する第１及び第２のワード線ＷＬ１，ＷＬ２が配置される（第２の活性領域群３Ｂでは第３及び第４のワード線ＷＬ３，ＷＬ４）。第１及び第２のワード線ＷＬ１，ＷＬ２はそれぞれ、半導体基板Ｂ内に埋め込まれた埋め込みワード線である。第１の活性領域３Ａ１，３Ａ２，３Ａ３，３Ａ４のそれぞれは、第１及び第２のワード線ＷＬ１，ＷＬ２により、第１の活性領域３Ａ１について図示したように、第１の容量拡散層６ｂａ、ビット線拡散層６ａ、及び第２の容量拡散層６ｂｂの３つの部分に分割される。
第１の容量拡散層６ｂａ、第１のワード線ＷＬ１、及びビット線拡散層６ａは、第１のセルトランジスタＴｒ１を構成する。具体的には、第１のワード線ＷＬ１により第１のセルトランジスタＴｒ１のゲート電極が構成され、第１の容量拡散層６ｂａ及びビット線拡散層６ａのそれぞれにより、第１のセルトランジスタＴｒ１のソース／ドレインの一方及び他方が構成される。同様に、第２の容量拡散層６ｂｂ、第２のワード線ＷＬ２、及びビット線拡散層６ａは、第２のセルトランジスタＴｒ２を構成する。具体的には、第２のワード線ＷＬ２により第２のセルトランジスタＴｒ２のゲート電極が構成され、第２の容量拡散層６ｂｂ及びビット線拡散層６ａのそれぞれにより、第２のセルトランジスタＴｒ２のソース／ドレインの一方及び他方が構成される。
第１の容量拡散層６ｂａ及び第２の容量拡散層６ｂｂのそれぞれの上面には、容量コンタクトプラグ３１が配置される。各容量コンタクトプラグ３１の上面には、セルキャパシタＣの下部電極４２が配置される。また、ビット線拡散層６ａの上面にはビット線コンタクトプラグ１９が配置され、ビット線コンタクトプラグ１９の上面にはビット線ＢＬが配置される。半導体装置１は、それぞれＸ方向に延在する複数のビット線ＢＬを有しており、各ビット線ＢＬは、Ｘ方向に並ぶ複数のビット線コンタクトプラグ１９それぞれの上面と接続されている。
以下、図２を参照し、第１の活性領域３Ａ３及び周辺活性領域３ｐに着目しつつ、半導体装置１の断面構造について説明する。
まず、第１の活性領域３Ａ３のＸ'方向（図１参照）の両端は、素子分離領域２ｃによって区画される。素子分離領域２ｃは、半導体基板Ｂの表面に形成された溝にシリコン酸化膜などの埋め込み絶縁膜を埋設することによって形成される。なお、図１に示した素子分離領域２ａ，２ｂも同様の方法によって形成される。
第１の活性領域３Ａ３内には、それぞれＹ方向に延在する２つのトレンチ８が配置される。各トレンチ８の内部には、ゲート絶縁膜９を介して、それぞれ第１及び第２のワード線ＷＬ１，ＷＬ２を構成する導電膜が埋め込まれる。また、各トレンチ８の上部には、第１及び第２のワード線ＷＬ１，ＷＬ２の上面を覆うキャップ絶縁膜１０が埋め込まれる。
第１の活性領域３Ａ３の上面には、上述した第１の容量拡散層６ｂａ、ビット線拡散層６ａ、及び第２の容量拡散層６ｂｂが配置される。上述したように、これらと第１及び第２のワード線ＷＬ１，ＷＬ２とにより、第１及び第２のセルトランジスタＴｒ１，Ｔｒ２が形成される。
ビット線拡散層６ａの上面には、ビット線コンタクトプラグ１９を介して、ポリシリコン膜１４ａ及び金属膜１５の積層膜からなるビット線ＢＬが接続される。金属膜１５の上面にはカバー絶縁膜１６が配置され、さらにビット線ＢＬを埋設するように第１の層間絶縁膜２５が配置される。
第１の容量拡散層６ｂａ及び第２の容量拡散層６ｂｂのそれぞれの上面には、容量コンタクトプラグ３１が接続される。容量コンタクトプラグ３１の上面にはクラウン構造の金属膜（金属元素を含む導電体）からなる下部電極４２が配置され、さらにこの下部電極４２の内外面を覆う容量絶縁膜４４と、この容量絶縁膜４４の表面を覆う上部電極４５とが配置される。容量絶縁膜４４は金属酸化物を含む誘電体によって構成され、上部電極４５は金属膜（金属元素を含む導電体）により構成される。これら下部電極４２、容量絶縁膜４４、及び上部電極４５により、セルキャパシタＣが構成される。下部電極４２の上端部には第１のサポート膜３７が配置され、中間部には第２のサポート膜３５が配置される。これら第１のサポート膜３７及び第２のサポート膜３５はそれぞれ下部電極４２の外面に接するように配置されており、製造工程において下部電極４２の倒壊を防止する役割を果たす。
容量絶縁膜４４は、具体的には図３に示すように、多結晶質の酸化ジルコニウム（ＺｒＯ２）膜４４ａと、非晶質の酸化アルミニウム（Ａｌ２Ｏ３）膜４４ｂ１，４４ｂ２と、非晶質の酸化ジルコニウム（ＺｒＯ２）膜４４ｃ１，４４ｃ２との積層膜によって構成される。具体的には、下部電極４２側から、酸化ジルコニウム膜４４ａ（多結晶酸化ジルコニウム膜）、酸化アルミニウム膜４４ｂ１（第１の非晶質酸化アルミニウム膜）、酸化ジルコニウム膜４４ｃ１（第１の非晶質酸化ジルコニウム膜）、酸化アルミニウム膜４４ｂ２（第２の非晶質酸化アルミニウム膜）、酸化ジルコニウム膜４４ｃ２（第２の非晶質酸化ジルコニウム膜）の順で積層される。酸化ジルコニウム膜４４ａの膜厚は約５ｎｍであり、酸化アルミニウム膜４４ｂ１，４４ｂ２それぞれの膜厚は約０．３ｎｍであり、酸化ジルコニウム膜４４ｃ１，４４ｃ２それぞれの膜厚は約０．５ｎｍである。なお、図３に示した容量絶縁膜４４の構成は一例であり、これとは異なる構成を採用することも可能である。例えば、酸化アルミニウム膜４４ｂ１と酸化ジルコニウム膜４４ｃ１からなる積層構造を３層以上積層することとしてもよい。また、各膜の膜厚も、上掲した値とは異なる値としてもよい。
ここで、多結晶質の酸化ジルコニウム膜４４ａは、非晶質の酸化アルミニウム膜４４ｂ１，４４ｂ２及び酸化ジルコニウム膜４４ｃ１，４４ｃ２に比べて高い比誘電率（３５程度）を呈する。このように比誘電率の高い酸化ジルコニウム膜４４ａを用いるのは、容量絶縁膜４４の誘電率を向上させ、それによってセルキャパシタＣの容量を確保するためである。
しかし一方で、多結晶質の酸化ジルコニウム膜４４ａには、リーク電流が大きいという難がある。そこで半導体装置１では、比較的リーク電流の小さい非晶質の酸化アルミニウム膜４４ｂ１，４４ｂ２及び酸化ジルコニウム膜４４ｃ１，４４ｃ２の積層膜を酸化ジルコニウム膜４４ａに重ねることで、全体としてリーク電流の増大を防止している。
ただし、非晶質の酸化ジルコニウム膜は熱的に安定しておらず、成膜後の熱処理によっては、リーク電流が大きくなってしまう場合もある。そこで本発明では、酸化ジルコニウム膜のリーク電流を抑えるために、温度及び順序を工夫して熱処理を行うようにしている。この点については、後ほど詳しく説明する。
なお、非晶質の酸化アルミニウム膜は熱的に安定しており、非晶質の酸化ジルコニウム膜のようなリーク電流の増大は起きない。したがって、リーク電流の面だけを見ると、多結晶質の酸化ジルコニウム膜に重ねる膜を、上記のような積層膜ではなく非晶質の酸化アルミニウム膜の単層膜としてもよいように思える。しかし、非晶質の酸化アルミニウム膜は非晶質の酸化ジルコニウム膜に比べて比誘電率が小さい（７以下）ため、多結晶質の酸化ジルコニウム膜に非晶質の酸化アルミニウム膜の単層膜を重ねる構成では、セルキャパシタＣの容量の確保が困難である。そこで半導体装置１では、酸化アルミニウム膜及び酸化ジルコニウム膜の積層膜を用いるようにしている。
また、非晶質の酸化ジルコニウム膜に代えて、さらなる高誘電率化が可能な非晶質の酸化タンタル（Ｔａ２Ｏ５）膜などの金属酸化物を用いることも可能である。非晶質の酸化タンタル膜も非晶質の酸化ジルコニウム膜同様熱的に安定しておらず、したがって後述する熱処理は、非晶質の酸化ジルコニウム膜に代えて非晶質の酸化タンタル膜を用いる場合にも有効である。
図２に戻り、周辺活性領域３ｐの境界は、素子分離領域２ａ〜２ｃと同様にして形成される素子分離領域２ｐによって区画される。周辺活性領域３ｐの上面には周辺ゲート絶縁膜４が配置され、周辺ゲート絶縁膜４上にはポリシリコン膜１４ａ及び金属膜１５の積層膜からなる周辺ゲート電極Ｇが配置される。金属膜１５の上面にはカバー絶縁膜１６が配置され、上述した第１の層間絶縁膜２５は周辺ゲート電極Ｇも埋設するように配置される。周辺ゲート電極Ｇの両側に位置する半導体基板Ｂの表面には、それぞれＬＤＤ（Lightly Doped Drain）領域２１及び不純物拡散領域２３が埋め込まれる。
２つの不純物拡散領域２３及び周辺ゲート電極Ｇは、プレーナ型の周辺トランジスタＰＣＴｒを構成する。具体的には、周辺ゲート電極Ｇにより周辺トランジスタＰＣＴｒのゲート電極が構成され、２つの不純物拡散領域２３のそれぞれにより、周辺トランジスタＰＣＴｒのソース／ドレインの一方及び他方が構成される。
２つの不純物拡散領域２３それぞれの上面には、第１の層間絶縁膜２５を貫通する周辺コンタクトプラグ３０が接続される。周辺コンタクトプラグ３０の上面は、第１層間絶縁膜２５の上面に形成される周辺配線３２に接続される。第１の層間絶縁膜２５はストッパーシリコン窒化膜３３によって覆われており、周辺配線３２は、第１の層間絶縁膜２５とストッパーシリコン窒化膜３３の間に配置される。ストッパーシリコン窒化膜３３の上面は、第２の層間絶縁膜４７が形成される。
第２の層間絶縁膜４７の上面は上部電極４５の上面と同一の平面を構成しており、この平面上には第３の層間絶縁膜４８が配置される。メモリセル領域ＭＣ内においては、この第３の層間絶縁膜４８を貫通し、下面で上部電極４５に接続される第１のビアプラグ４９Ａが形成される。一方、周辺回路領域ＰＣ内においては、第３の層間絶縁膜４８、第２の層間絶縁膜４７、及びストッパーシリコン窒化膜３３を貫通し、下面で対応する周辺配線３２に接続される第２のビアプラグ４９Ｂが形成される。
第１及び第２のビアプラグ４９Ａ，４９Ｂの上面には第１の配線５０が配置され、さらにこの第１の配線５０の全体を覆うように第４の層間絶縁膜５１が配置される。第４の層間絶縁膜５１の上面には、第２の配線５３が配置される。第１の配線５０と第２の配線５３とは、第４の層間絶縁膜５１を貫通する第３のビアプラグ５２によって接続される。第２の配線５３の上面には、さらに第５の層間絶縁膜５４が配置され、第５の層間絶縁膜５４の上面には第３の配線５６が配置される。第２の配線５３と第３の配線５６とは、第５の層間絶縁膜５４を貫通する第４のビアプラグ５５によって接続される。第５の層間絶縁膜５４の上面にはさらに第６の層間絶縁膜５７が配置され、さらにその上面には、水素を含有するパッシベーション膜５８が配置される。第１の配線５０から第６の層間絶縁膜５７までの構成により、多層配線層が構成される。
図２を参照しながら、接合リーク電流ＬＳと容量膜リーク電流ＬＣとについて説明する。以下では、メモリセルに「１」情報が記憶される状態をセルキャパシタＣのストレージノードとなる下部電極４２に電子が存在しない状態に対応させ、「０」情報が記憶される状態を下部電極４２に電子が存在する状態に対応させる場合を例に取って説明する。
例えばセルトランジスタＴｒ１に対応するセルキャパシタＣに「１」情報を記憶させるためには、第１のワード線ＷＬ１を活性化することによって第１のワード線ＷＬ１の周囲に位置する半導体基板Ｂ内の領域にチャネルを形成した状態で、対応するビット線ＢＬに上部電極４５よりも相対的に高い電圧を印加する。これにより下部電極４２の電子がビット線ＢＬに引き抜かれ、セルキャパシタＣに「１」情報が書き込まれることになる。その後、第１のワード線ＷＬ１をオフにすることにより、セルキャパシタＣに「１」情報を記憶させた状態が得られる。このとき、もし第１の容量拡散層６ｂａと半導体基板Ｂの接合部分（ｐ−ｎ接合）に接合リーク電流ＬＳが流れやすい状況になっていると、この接合リーク電流ＬＳによって電子が下部電極４２に流入してしまうことから、セルキャパシタＣに記憶される情報が「１」から「０」に変化してしまう。
また、例えばセルトランジスタＴｒ１に対応するセルキャパシタＣに「０」情報を記憶させるためには、第１のワード線ＷＬ１を活性化することによって第１のワード線ＷＬ１の周囲に位置する半導体基板Ｂ内の領域にチャネルを形成した状態で、対応するビット線ＢＬに上部電極４５よりも相対的に低い電圧を印加する。これによりビット線ＢＬから下部電極４２に電子が供給され、セルキャパシタＣに「０」情報が書き込まれることになる。その後、第１のワード線ＷＬ１をオフにすることにより、セルキャパシタＣに「０」情報を記憶させた状態が得られる。このとき、もし容量絶縁膜４４に容量膜リーク電流ＬＣが流れやすい状況になっていると、この容量膜リーク電流ＬＣによって下部電極４２が放電してしまうことから、セルキャパシタＣに記憶される情報が「０」から「１」に変化してしまう。なお、この場合の接合リーク電流ＬＳは、仮に接合リーク電流ＬＳによって電子が下部電極４２内に流入したとしても、元々電子捕獲状態となっていることから、特に問題とはならない。
以上のとおりであるから、半導体装置１の情報保持特性を向上させるためには、接合リーク電流ＬＳ及び容量膜リーク電流ＬＣの両方を低減することが重要な課題となる。接合リーク電流ＬＳは、主に、第１の容量拡散層６ｂａと半導体基板Ｂの接合面（水平方向に延在する接合面）と、垂直方向に延在するトレンチ８の内壁面とが接するＴ字状部分の半導体基板Ｂの表面に位置するシリコンのダングリングボンドに起因する。また、第１の容量拡散層６ｂａと半導体基板Ｂの接合部分に存在するシリコンの格子欠陥によるダングリングボンドにも起因する。一方、容量膜リーク電流ＬＣは、金属からなる上下部電極４２，４５と容量絶縁膜４４の相互作用や、多層配線層を形成する際のプラズマダメージによって容量絶縁膜４４内に形成される酸素欠損に伴って発生する金属（ジルコニウム又はアルミニウム）のダングリングボンドに起因する。つまり、接合リーク電流ＬＳ及び容量膜リーク電流ＬＣはともに、ダングリングボンドの存在に大きく影響される。本実施の形態による半導体装置の製造方法は、これらのダングリングボンドを効果的に終端する水素アニール処理工程を含むことにより、接合リーク電流ＬＳ及び容量膜リーク電流ＬＣの両方を効果的に低減できるようにするものである。
次に、水素アニール処理工程を除く半導体装置の製造工程について、図４〜図３２を参照しながら、詳しく説明する。なお、以下でも第１の活性領域３Ａ３及び周辺活性領域３ｐに着目して説明を進めるが、他の活性領域についても同様である。また、下記の説明中に現れるドライエッチング法は、特に断らない限り、異方性ドライエッチング法を意味している。
まず、図４に示すように、半導体基板Ｂに形成した素子分離溝を素子分離絶縁膜で埋設するＳＴＩ(Shallow Trench Isolation)法により、メモリセル領域ＭＣに素子分離領域２ａ〜２ｃ（図１を参照）を、周辺回路領域ＰＣに素子分離領域２ｐをそれぞれ形成する。なお、素子分離領域２ａ〜２ｃ，２ｐの深さは約２８０ｎｍとすることが好適である。これにより、メモリセル領域ＭＣ及び周辺回路領域ＰＣに、それぞれ第１の活性領域３Ａ３及び周辺活性領域３ｐが形成される。次に、図示していないが、第１の活性領域３Ａ３及び周辺活性領域３ｐに設けるトランジスタの性能調整用として、ｐ型不純物となるボロン（Ｂ）あるいはｎ型不純物となるリン（Ｐ）や砒素（Ａｓ）を、所定の領域に必要な濃度、必要な深さでイオン注入する。不純物の注入後、窒素（Ｎ２）雰囲気中で、不純物を活性化させるための熱処理を行う。
次に、図５に示すように、半導体基板Ｂの表面に、一部が周辺トランジスタＰＣＴｒの周辺ゲート絶縁膜４となるシリコン酸窒化膜を形成する。具体的には、まず熱酸化法により、半導体基板Ｂの表面に厚さが例えば４ｎｍのシリコン酸化膜を形成する。そして、このシリコン酸化膜の表面にプラズマ窒化処理を施すことにより、このシリコン酸化膜をシリコン酸窒化膜に変換する。これにより、上記シリコン酸窒化膜が形成される。
続いて、ＣＶＤ(Chemical Vapor Deposition)法により、半導体基板Ｂの全面に、厚さが例えば２０ｎｍの非晶質シリコン膜５を成膜する。この非晶質シリコン膜５は、周辺回路領域ＰＣに形成した周辺ゲート絶縁膜４を、後の工程で受ける種々のダメージから保護する保護膜として機能する。
次に、周辺回路領域ＰＣを覆うマスクパターン５ａを形成し、メモリセル領域ＭＣのみで非晶質シリコン膜５の表面を露出させる。続いて、リン（Ｐ）や砒素（Ａｓ）などの不純物をイオン注入することにより、第１の活性領域３Ａ３の表面に不純物注入層を形成する。イオンの注入量は、不純物注入層の不純物濃度が１×１０１８（ａｔｏｍｓ／ｃｍ３）となるように設定する。その後、マスクパターン５ａをマスクとするドライエッチング法により、メモリセル領域ＭＣに露出している非晶質シリコン膜５を除去する。さらに、マスクパターン５ａを除去した後、熱処理により不純物注入層を活性化させる熱処理を行う。これにより、不純物注入層が図５に示す不純物拡散層６に変換される。また、この熱処理により、非晶質シリコン膜５が多結晶シリコン膜であるポリシリコン膜５に変換される。
次に、ＣＶＤ法により、図６に示すように、厚さが例えば６０ｎｍのシリコン窒化膜からなるハードマスク７を全面に形成する。次いで、リソグラフィ技術により、周辺回路領域ＰＣの全体を覆うとともに、メモリセル領域ＭＣ上にライン／スペースパターンを有するマスクパターン（図示せず）を形成する。このマスクパターンに含まれるラインのパターンは、図１に示した第１〜第４のワード線ＷＬ１〜ＷＬ４のパターンであり、それぞれＹ方向に延在している。第１の活性領域３Ａ３には、平行する２本のラインパターン（第１及び第２のワード線ＷＬ１，ＷＬ２に相当するパターン）が形成される。マスクパターンのスペースの幅は、例えば５０ｎｍとする。次に、ドライエッチング法により、このマスクパターンをハードマスク７に転写することにより、ハードマスクパターンを形成する。そして、このハードマスクパターンをマスクとするドライエッチング法により、図６に示すように、それぞれＹ方向に延在するトレンチ８を形成する。トレンチ８は、図１に示した第１〜第４のワード線ＷＬ１〜ＷＬ４のパターンのように、複数の活性領域及びその間の素子分離領域を跨いで連通するパターンとなる。トレンチ８の幅は例えば５０ｎｍとすることが好適であり、深さは例えば１５０ｎｍとすることが好適である。このエッチングでは、マスクとしてのハードマスク７も同時に除去される。トレンチ８を形成することにより、第１の活性領域３Ａ３の表面に形成された不純物拡散層６は、ビット線拡散層６ａと、第１の容量拡散層６ｂａと、第２の容量拡散層６ｂｂとに３分割される。
次に、熱酸化法により、図７に示すように、トレンチ８の内面にシリコン酸化膜からなる厚さ５ｎｍ程度のゲート絶縁膜９を形成する。続いて、それぞれゲート絶縁膜９の表面を覆い、対応するトレンチ８の下部を埋設する第１及び第２のワード線ＷＬ１，ＷＬ２を形成する。具体的には、窒化チタン膜などの金属化合物と、タングステンなどの金属膜との積層膜を形成することによって、第１及び第２のワード線ＷＬ１，ＷＬ２の形成を行うことが好適である。こうして形成された第１のワード線ＷＬ１は、図７に示した第１のセルトランジスタＴｒ１だけでなく、Ｙ方向に並ぶ複数のセルトランジスタ（図１を参照）に共通のゲート電極となる。第２のワード線ＷＬ２についても同様である。その後、第１及び第２のワード線ＷＬ１，ＷＬ２それぞれの上面を覆い、かつ各トレンチ８の上部空間を埋設するように、シリコン窒化膜からなるキャップ絶縁膜１０を形成する。
ここまでの工程により、第１の活性領域３Ａ３に、第１のワード線ＷＬ１と、ゲート絶縁膜９と、ビット線拡散層６ａと、第１の容量拡散層６ｂａとからなる第１のセルトランジスタＴｒ１と、第２のワード線ＷＬ２と、ゲート絶縁膜９と、ビット線拡散層６ａと、第２の容量拡散層６ｂｂとからなる第２のセルトランジスタＴｒ２とが形成される。ビット線拡散層６ａは、第１及び第２のセルトランジスタＴｒ１、Ｔｒ２に共有される。
ここで、第１及び第２のワード線ＷＬ１，ＷＬ２並びに第１及び第２の容量拡散層６ｂａ，６ｂｂは、第１及び第２のワード線ＷＬ１，ＷＬ２の上面と第１及び第２の容量拡散層６ｂａ，６ｂｂの底面とが同一平面を構成するように形成される。また、第１及び第２の容量拡散層６ｂａ，６ｂｂの高さ（底面から半導体基板Ｂの表面までの距離）は、６０ｎｍ程度に形成される。
次に、プラズマＣＶＤ法により、図８に示すように、半導体基板Ｂ上の全面に、厚さ約３０ｎｍのシリコン酸化膜１２を成膜する。次いで、メモリセル領域ＭＣの全体を覆う一方、周辺回路領域ＰＣの全体を露出させるマスクパターン（図示せず）を形成する。そして、このマスクパターンをマスクとするドライエッチング法により、周辺回路領域ＰＣに形成されたシリコン酸化膜１２を除去する。この後、マスクパターンを除去する。
次に、図９に示すように、シリコン酸化膜１２に、ビット線拡散層６ａを露出させるビット線コンタクトホール１３を形成する。具体的には、まず初めに、周辺回路領域ＰＣの全体を覆うとともにビット線拡散層６ａ上に開口を有するマスクパターン（図示せず）を形成する。この開口は、Ｙ方向に並置されている複数のビット線拡散層６ａ（図１を参照）を露出させるように、Ｙ方向に延在する直線状に形成される。次に、このマスクパターンをマスクとするドライエッチング法により、シリコン酸化膜１２の一部を除去してビット線拡散層６ａの上面を露出させる。これにより、ビット線コンタクトホール１３が形成される。この後、マスクパターンを除去する。
次に、半導体基板Ｂの全面に厚さ約５０ｎｍの非晶質シリコン膜１４を成膜する。これにより、ビット線コンタクトホール１３は非晶質シリコン膜１４で埋設された状態となる。また、周辺回路領域ＰＣには、ポリシリコン膜５の上に非晶質シリコン膜１４が積層された状態が得られる。次に、イオン注入法により、周辺回路領域ＰＣの非晶質シリコン膜１４及びポリシリコン膜５、並びに、メモリセル領域ＭＣに位置する非晶質シリコン膜１４にリン（Ｐ）を導入する。そして、窒素（Ｎ２）雰囲気中で活性化アニールを行い、リン導入領域をＮ型シリコン膜に変換すると同時に、非晶質シリコン膜１４を、図１０に示すポリシリコン膜１４ａに変換する。なお、この段階で、ポリシリコン膜５はポリシリコン膜１４ａに一体化する（図では、ポリシリコン膜５に相当する部分もポリシリコン膜１４ａとして描いている）。その後、厚さ約４０ｎｍの金属膜１５を成膜する。この金属膜１５は、チタンシリサイド膜（ＴｉＳｉ）、窒化チタン膜（ＴｉＮ）、タングステンシリサイド膜（ＷＳｉ）、タングステン膜（Ｗ）を順次、積層することにより形成する。さらに、ＣＶＤ法により、厚さ約１６０ｎｍのシリコン窒化膜からなるカバー絶縁膜１６を形成する。以下の説明では、周辺回路領域ＰＣに位置するポリシリコン膜１４ａ、金属膜１５、及びカバー絶縁膜１６からなる積層体を周辺積層体と称し、メモリセル領域ＭＣに位置するポリシリコン膜１４ａ、金属膜１５、及びカバー絶縁膜１６からなる積層体をセル積層体と称する場合がある。
次に、図１０に示すように、リソグラフィとドライエッチング法により、メモリセル領域ＭＣに位置するセル積層体と、周辺回路領域ＰＣに位置する周辺積層体とのそれぞれをエッチングする。これにより、メモリセル領域ＭＣ内にポリシリコン膜１４ａと金属膜１５の積層膜からなるビット線ＢＬが形成され、周辺回路領域ＰＣ内にポリシリコン膜１４ａと金属膜１５との積層膜からなる周辺ゲート電極Ｇが形成される。なお、ビット線コンタクトホール１３内のポリシリコン膜１４ａは、ビット線ＢＬとビット線拡散層６ａとを接続するビット線コンタクトプラグ１９となる。また、ビット線ＢＬの幅（ワード線延在方向の幅）は５０ｎｍとすることが好適である。
続いて、半導体基板Ｂの全面にシリコン窒化膜を約１２ｎｍの膜厚で形成し、これをドライエッチング法によりエッチバックする。これにより、周辺積層体及びセル積層体それぞれの側壁に、図１０に示すように第１のサイドウォール膜２０が形成される。次に、メモリセル領域ＭＣをマスクパターン（図示せず）で覆い、その状態で周辺回路領域ＰＣにリンやヒ素などのｎ型不純物のイオン注入を行うことにより、周辺ゲート電極Ｇの両側に位置する半導体基板Ｂ内の領域にＬＤＤ領域２１を形成する。この後、メモリセル領域ＭＣ上に形成したマスクパターンを除去する。
次に、ＣＶＤ法により、図１１に示すように、半導体基板Ｂの全面に厚さ約６０ｎｍ程度のシリコン酸化膜を成膜する。そして、周辺回路領域ＰＣのみを覆うマスクパターン（図示せず）を形成した後にウェット処理を行うことにより、メモリセル領域ＭＣに成膜された部分を除去する。さらに、マスクパターンを除去した後、シリコン酸化膜を全面エッチバックする。これにより、周辺積層体の側面にのみ、シリコン酸化膜からなる第２のサイドウォール膜２２が形成される。その後、メモリセル領域ＭＣを覆うマスクパターン（図示せず）を形成し、全面にｎ型不純物をイオン注入する。これにより、周辺積層体で覆われていない周辺活性領域３ｐの表面に、ｎ型不純物が注入される。そして、マスクパターンを除去した後、注入されたｎ型不純物の活性化アニールを行う。これにより、ｎ型不純物を含む不純物拡散領域２３が形成され、プレーナ型の周辺トランジスタＰＣＴｒが完成する。
次に、ＣＶＤ法によって半導体基板Ｂの全面に、図１２に示すように、厚さ約４ｎｍのシリコン窒化膜からなるライナー絶縁膜２４を形成する。続いて、周辺積層体及びセル積層体を埋設するように、シリコン酸化膜からなる第１の層間絶縁膜２５を形成する。第１の層間絶縁膜２５を形成した後には、図１３に示すように、カバー絶縁膜１６をストッパとするＣＭＰ法により、第１の層間絶縁膜２５の表面を平坦化する。
次に、リソグラフィとドライエッチング法を用いて、図１４に示すように、メモリセル領域ＭＣに位置する第１の層間絶縁膜２５及びライナー絶縁膜２４を貫通する容量コンタクトホール２６を、第１及び第２の容量拡散層６ｂａ，６ｂｂのそれぞれについて形成する。こうして形成した各容量コンタクトホール２６の底面には、第１及び第２の容量拡散層６ｂａ，６ｂｂのうちの対応するものが露出する。なお、各容量コンタクトホール２６の直径は５０ｎｍ程度とすることが好ましい。続いて、容量コンタクトホール２６の下部を埋設するようにリンを含有するシリコン膜を成膜することにより、１×１０２０（ａｔｏｍｓ／ｃｍ３）のリンを含有するプラグシリコン膜２７を形成する。
次に、再度リソグラフィとドライエッチング法を用いて、図１４に示すように、周辺回路領域ＰＣに位置するに第１の層間絶縁膜２５及びライナー絶縁膜２４を貫通する周辺コンタクトホール２８を不純物拡散領域２３ごとに形成する。こうして形成した各周辺コンタクトホール２８の底面には、対応する不純物拡散領域２３が露出する。続いて、周辺コンタクトホール２８と、容量コンタクトホール２６の上部とを埋設する金属膜２９を形成する。金属膜２９はチタンシリサイド膜、窒化チタン膜、タングステン膜などで形成される。これにより、周辺コンタクトホール２８内には金属膜２９からなる周辺コンタクトプラグ３０が形成される。また、容量コンタクトホール２６内には、プラグシリコン膜２７及び金属膜２９からなる容量コンタクトプラグ３１が形成される。
次に、図１５に示すように、周辺コンタクトプラグ３０に接続し、金属膜からなる周辺配線３２を形成し、さらに、第１の層間絶縁膜２５上及び周辺配線３２上の全面に、厚さ３０ｎｍ程度のストッパーシリコン窒化膜３３をＣＶＤ法により成膜する。
次に、図１６に示すように、厚さ約１２００ｎｍのボロンとリンを含有するシリコン酸化膜（ＢＰＳＧ膜）からなる第１のシリンダー層間膜３４、厚さ約３０ｎｍのシリコン窒化膜からなる第１のサポート膜３５、厚さ約４００ｎｍのシリコン酸化膜からなる第２のシリンダー層間膜３６、厚さ約２００ｎｍのシリコン窒化膜からなる第２のサポート膜３７を、それぞれＣＶＤ法により順次成膜する。
次に、図１７に示すように、リソグラフィとドライエッチング法を用いて、第２のサポート膜３７、第２のシリンダー層間膜３６、第１のサポート膜３５、第１のシリンダー層間膜３４、及びストッパーシリコン窒化膜３３を貫通するシリンダーホール３８を、容量コンタクトプラグ３１ごとに形成する。こうして形成したシリンダーホール３８の底面には、対応する容量コンタクトプラグ３１が露出する。
次に、図１８に示すように、シリンダーホール３８の内面を含む全面に、厚さ１０ｎｍ程度の窒化チタン（ＴｉＮ）膜３９を成膜する。この成膜は、四塩化チタン（ＴｉＣｌ４）ガス及びアンモニア（ＮＨ３）ガスを原料ガスとし、温度を５００℃とするＣＶＤ法により行うことが好適である。その後、プラズマＣＶＤ法により、厚さ約８０ｎｍのシリコン酸化膜からなる犠牲膜４０を成膜する。プラズマＣＶＤ法で成膜されるシリコン酸化膜はステップカバレージが悪いので、犠牲膜４０は、図１８に示すように、シリンダーホール３８を埋設することなく、上部を閉塞させるように形成される。このような犠牲膜４０を成膜するのは、後にリソグラフィ工程を実施する際に、シリンダーホール３８内にフォトレジストが残存することを回避するためである。
次に、リソグラフィとドライエッチング法により、図１９及び図２０に示すように、犠牲膜４０、窒化チタン膜３９、及び第２のサポート膜３７に、それぞれメモリセル領域ＭＣ内に位置する複数の第１のサポート開口部４１ａと、周辺回路領域ＰＣ内に位置する第２のサポート開口部４１ｂとを形成する。具体的には、まず初めに、周辺回路領域ＰＣの全域とメモリセル領域ＭＣの一部（第２のサポート開口部４１ｂの形成部分）とに開口部を有するマスクパターン（図示せず）を犠牲膜４０上に形成する。次に、このマスクパターンをマスクとして、犠牲膜４０、窒化チタン膜３９、および、第２サポート膜３７を連続的にドライエッチングする。これにより、複数の第１のサポート開口部４１ａ及び第２のサポート開口部４１ｂが形成される。これらの開口部の底面には、第２のシリンダー層間膜３６が露出する。
続いて、犠牲膜４０と、窒化チタン膜３９のうちシリンダーホール３８外に形成された部分とを除去する。具体的には、上記マスクパターンを除去した後、ドライエッチング法を用いたエッチバックにより、第２のサポート膜３７上に残存する犠牲膜４０及び窒化チタン膜３９を除去する。これにより、図２１及び図２２に示すように、シリンダーホール３８の内面に、容量コンタクトプラグ３１に接続する下部電極４２が形成される。
次に、フッ化水素酸（ＨＦ）溶液を用いて、ウェットエッチ処理を実施する。これにより、第１のサポート開口部４１ａ及び第２のサポート開口部４１ｂを通じてフッ化水素酸溶液が進入するので、図２３に示すように、メモリセル領域ＭＣ及び周辺回路領域ＰＣに位置する第２のシリンダー層間膜３６が除去される。これにより、第１のサポート膜３５の上面が露出する。
次に、図２４に示すように、第２のサポート膜３７及び下部電極４２をマスクとして、第１のサポート膜３５をドライエッチングする。こうして第１のサポート膜３５に形成されるサポート開口部４３は、複数の第１のサポート開口部４１ａ及び第２のサポート開口部４１ｂと同じ平面形状を有する開口部となる。サポート開口部４３の底面には、第１のシリンダー層間膜３４が露出する。
次に、フッ化水素酸（ＨＦ）溶液を用いて、再度ウェットエッチ処理を実施する。これにより、サポート開口部４３を介してＨＦ溶液が進入し、図２５に示すように、メモリセル領域ＭＣ及び周辺回路領域ＰＣに位置する第１のシリンダー層間膜３４が除去される。したがって、下部電極４２は内外壁が露出するクラウン構造となる。こうして露出した下部電極４２は縦長の倒れやすいものとなるが、外壁に第１のサポート膜３５及び第２のサポート膜３７が接していることから、これらによって支えられ、倒壊や捩れから保護されている。
次に、図２６に示すように、容量絶縁膜４４及び上部電極４５を順次成膜する。容量絶縁膜４４は、図３に示したように、酸化ジルコニウム膜からなる高誘電率膜と、誘電率は低いが熱的に安定な酸化アルミニウム膜との積層膜で形成される。以下、図３も参照しながら、容量絶縁膜４４の具体的な成膜方法について説明する。
まず初めに、下部電極４２の表面に、厚さ約５ｎｍの酸化ジルコニウム膜４４ａを成膜する。この成膜は、テトラキス（エチルメチルアミノ）ジルコニウム（ＴＥＭＡＺ：Ｚｒ（Ｎ（ＣＨ３）ＣＨ２ＣＨ３）４）を原料ガスとしオゾン（Ｏ３）を酸化剤とするＡＬＤ(Atomic Layer Deposition)法を用いて行うことが好適である。酸化ジルコニウム膜４４ａは成膜段階では非晶質であるが、後の上部電極４５の形成工程などを経ることにより最終的には多結晶質に変化する。ただし、成膜直後に熱処理することにより、多結晶化することも可能である。酸化ジルコニウム膜４４ａの比誘電率は、非晶質の状態では２５程度であるが、多結晶化することにより、上述した３５程度の値にまで上昇する。
次に、厚さ約０．３ｎｍの酸化アルミニウム膜４４ｂ１、厚さ約０．５ｎｍの酸化ジルコニウム膜４４ｃ１、厚さ約０．３ｎｍの酸化アルミニウム膜４４ｂ２、及び厚さ約０．５ｎｍの酸化ジルコニウム膜４４ｃ２を順次に成膜することにより、合計膜厚が２ｎｍ程度である積層膜を形成する。酸化ジルコニウム膜４４ｃ１，４４ｃ２の成膜は、酸化ジルコニウム膜４４ａと同様のＡＬＤ方法によって行うことが好適である。また、酸化アルミニウム膜４４ｂ１，４４ｂ２の成膜は、トリメチルアルミニウム（ＴＭＡ：Ａｌ（ＣＨ３）３）を原料ガスとし、オゾンを酸化剤とするＡＬＤ法を用いて行うことが好適である。積層膜の形成により、容量絶縁膜４４全体の膜厚は、７ｎｍ程度となる。この場合、酸化アルミニウム膜４４ｂ１，４４ｂ２は、厚さによらず非晶質の膜として残存する。また、酸化ジルコニウム膜４４ｃ１，４４ｃ２も、膜厚が薄いことに起因して結晶化しきれないために、最終的に非晶質膜として残存する。なお、酸化ジルコニウム膜が結晶化するか否かの膜厚境界は、概ね４ｎｍである。以上のようにして、多層構造の容量絶縁膜４４が形成される。
容量絶縁膜４４を形成した後、図２６に示すように、上部電極４５を形成する。上部電極４５は、容量絶縁膜４４の表面を覆うように厚さ約８ｎｍの窒化チタン膜を成膜し、さらに、この窒化チタン膜の表面を覆うようにプレートタングステン（Ｗ）膜を成膜することによって形成される。上部電極４５を構成する窒化チタン膜の成膜は、上述した窒化チタン膜３９（下部電極４２）の場合と同様に、四塩化チタン（ＴｉＣｌ４）ガス及びアンモニア（ＮＨ３）ガスを原料ガスとし、温度を５００℃より低い温度とするＣＶＤ法により行うことが好適である。また、プレートタングステン膜の成膜は、スパッタ法によって行うことが好適である。上部電極４５の形成により、メモリセル領域ＭＣに、それぞれ第１のサポート膜３５及び第２のサポート膜３７で支持された複数のセルキャパシタＣが形成される。
なお、ＣＶＤ法による窒化チタン膜の成膜温度は、通常、約５００℃である。しかしながら、この温度での熱処理は、容量絶縁膜４４における容量膜リーク電流ＬＣの増大（特に、酸化ジルコニウム膜４４ｃ１，４４ｃ２のリーク電流の増大）の原因となり得る。そこで本実施の形態では、５００℃より低い温度で上部電極４５を構成する窒化チタン膜の成膜を行うことにより、容量絶縁膜４４における容量膜リーク電流ＬＣの増大を抑制している。なお、プレートタングステン膜を成膜するためのスパッタによる容量膜リーク電流ＬＣの増大は、このスパッタが成膜の際に強制的な熱を必要としないことから、無視することができる。また、上部電極４５を構成する窒化チタン膜が厚すぎると、容量絶縁膜４４内に膜ストレスが生じ、それによっても容量膜リーク電流ＬＣが増大してしまう。本実施の形態では、上部電極４５を構成する窒化チタン膜の膜厚を約８ｎｍに抑えているので、そのような理由による容量膜リーク電流ＬＣの増大も防止される。
次に、温度４００℃のプラズマＣＶＤ法により、図２６に示すように、上部電極４５の表面を覆う厚さ約１００ｎｍのカバーシリコン酸化膜４６を成膜する。その後、図２７に示すように、メモリセル領域ＭＣを覆う図示しないマスクパターンをマスクとするドライエッチング法により、周辺回路領域ＰＣに形成されたカバーシリコン酸化膜４６、上部電極４５、及び容量絶縁膜４４を除去する。除去が完了した後、マスクパターンを除去する。これにより、それぞれ半導体基板Ｂから突出した形状を有する複数のセルキャパシタＣからなるメモリマットＭが、メモリセル領域ＭＣ内に形成される。また、周辺回路領域ＰＣには、凹部４７Ａが形成される。
次に、複数の層間絶縁膜の形成や複数の配線層の形成工程からなるキャパシタ後工程を実施する。このキャパシタ後工程では、セルキャパシタＣの熱劣化を回避するため、各層間絶縁膜の形成温度を４００℃に設定する。
まず、図２８に示すように、凹部４７Ａが全て埋まる厚さ、例えば２５００ｎｍのシリコン酸化膜を、半導体基板Ｂ上の全面に成膜する。この成膜は、モノシラン（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、温度４００℃のプラズマＣＶＤ法を用いて行うことが好適である。その後、ＣＭＰ法により、上部電極４５の最上層を構成するプレートタングステン膜をストッパーとして、カバーシリコン酸化膜４６を含むシリコン酸化膜を研磨する。これにより、メモリセル領域ＭＣ及び周辺回路領域ＰＣの表面が面一となるように平坦化される。また、周辺回路領域ＰＣに生じた凹部４７Ａは、第２の層間絶縁膜４７によって埋設される。続いて、温度４００℃のプラズマＣＶＤ法により、第２の層間絶縁膜４７上を含む全面に、厚さ約５００ｎｍのシリコン酸化膜からなる第３の層間絶縁膜４８を形成する。
次に、図２９に示すように、リソグラフィとドライエッチング法により、第３の層間絶縁膜４８を貫通し、セルキャパシタＣの上部電極４５（プレートタングステン膜）に接続する第１のスルーホール４９ａを形成する。同時に、第３の層間絶縁膜４８、第２の層間絶縁膜４７、及びストッパーシリコン窒化膜３３を貫通し、周辺配線３２の上面を露出させる第２のスルーホール４９ｂを形成する。そして、温度４００℃のＣＶＤ法によってタングステンなどの金属膜を成膜することにより、第１のスルーホール４９ａを埋設する第１のビアプラグ４９Ａと、第２のスルーホール４９ｂを埋設する第２のビアプラグ４９Ｂとを形成する。
次に、第３の層間絶縁膜４８上に、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、厚さ３００ｎｍのアルミニウム（Ａｌ）膜、及び窒化チタン膜を、スパッタ法により順次成膜する。窒化チタン膜や窒化チタン膜は、アルミニウム拡散防止膜としての役割を担う。なお、上述したようにスパッタ法は成膜の際に強制的な熱を必要としないので、この工程により容量膜リーク電流ＬＣのが増大することはない。続いて、リソグラフィーとドライエッチング法により、成膜した各膜（チタン膜、窒化チタン膜、アルミニウム（Ａｌ）膜、及び窒化チタン膜）をパターニングする。これにより、図３０に示すように、第１の配線５０が形成される。なお、この第１の配線５０の形成工程から、後述する第６の層間絶縁膜５７の形成工程までを、上述した多層配線層を形成する多層配線層形成工程と称する。
次に、温度４００℃のプラズマＣＶＤ法により、第１の配線５０を埋設する膜厚のシリコン酸化膜を成膜する。そして、第１の配線５０の上面からの厚さが５００ｎｍ程度になるように、ＣＭＰ法によって、このシリコン酸化膜の表面を平坦化する。これにより、図３１に示すように、第４の層間絶縁膜５１が形成される。
続いて、リソグラフィとドライエッチング法により、第４の層間絶縁膜５１を貫通して第１の配線５０の上面を露出させる第１のビアホール５２ａを形成する。そして、この第１のビアホール５２ａを金属膜で埋設することにより、下面で第１の配線５０の上面と接する第３のビアプラグ５２を形成する。なお、第３のビアプラグ５２を構成する金属膜には、温度４００℃のＣＶＤ法により形成されるタングステン膜を含むようにすることが好適である。第３のビアプラグ５２を形成した後には、下面で第３のビアプラグ５２の上面と接する配線を含む第２の配線５３を形成する。第２の配線５３の構成及び形成方法は、第１の配線５０のものと同じでよい。
次に、温度４００℃のプラズマＣＶＤ法により、厚さ約１０００ｎｍのシリコン酸化膜を全面に成膜する。そして、その表面をＣＭＰ法によって平坦化することにより、図３２に示すように、第５の層間絶縁膜５４を形成する。続いて、リソグラフィとドライエッチング法により、第５の層間絶縁膜５４を貫通して第２の配線５３の上面を露出させる第２のビアホール５５ａを形成する。そして、スパッタ法により、全面にバリア膜となるチタン膜と窒化チタン膜を成膜する。その後、温度４００℃のスパッタ法によってアルミニウムをリフローさせることにより、第２のビアホール５５ａを埋設するアルミニウム膜を形成する。その後、再度スパッタ法により、窒化チタン膜を積層する。これにより、第４のビアプラグ５５を埋設し、かつ、第５の層間絶縁膜５４の上面を覆う、チタン膜、窒化チタン膜、アルミニウム膜、及び窒化チタン膜の積層膜が形成される。そして、リソグラフィーとドライエッチング法によってこの積層膜をパターニングすることにより、図３２に示すように、第２のビアホール５５ａを埋設する第４のビアプラグ５５と、第５の層間絶縁膜５４の上面に位置する第３の配線５６とを形成する。
次に、４００℃のプラズマＣＶＤ法により、図２に示したように、厚さ約１０００ｎｍのシリコン酸化膜からなる第６の層間絶縁膜５７を形成する。
以上説明したように、キャパシタ後工程では、数次にわたりプラズマ処理工程（プラズマＣＶＤ）が実施される。これにより、容量絶縁膜４４中の酸化ジルコニウム膜４４ｃ１，４４ｃ２がダメージを受け、その結果として容量絶縁膜４４は、容量膜リーク電流ＬＣの原因となるジルコニウム（Ｚｒ）のダングリングボンドを多数含んだ状態となる。
次に、再度プラズマＣＶＤ法により、図２に示すように、厚さ８００ｎｍ程度のシリコン窒化膜（ＳｉＮ）からなるパッシベーション膜５８を成膜する。具体的には、原料ガスとしてのモノシラン（ＳｉＨ４）及びアンモニア（ＮＨ３）を供給しつつ温度を４００℃とし、さらに成膜室に高周波電力を供給する。これにより、モノシラン及びアンモニアがプラズマ化し、シリコン窒化膜として半導体基板Ｂ上に堆積する。原料ガスが水素を含有しているため、こうして形成されるパッシベーション膜５８には、プラズマ中で解離した水素が取り込まれる。パッシベーション膜５８の水素含有量は、２〜１０（ａｔｏｍｓ％／ｃｍ３）となる。
なお、シリコン窒化膜に代えてシリコン酸窒化膜（ＳｉＯＮ）により、パッシベーション膜５８を構成してもよい。この場合、上記の原料ガスに一酸化二窒素（Ｎ２Ｏ）を加えて成膜すればよい。パッシベーション膜５８の水素含有量としては、シリコン窒化膜によりパッシベーション膜５８を構成した場合と同様の値が得られる。
最後に、図示していないが、パッシベーション膜５８及び第６の層間絶縁膜５７に開口を設けて第３の配線５６の上面を露出させることにより、コンタクトパッドを形成する。このコンタクトパッドは、半導体装置１内の各回路に外部から電位を供給するためのものである。以上の工程により、半導体装置１が完成する。
ここまで、水素アニール処理工程を除く半導体装置の製造工程について、各実施の形態に共通の説明を行った。続いて、本発明の第１〜第４の実施の形態のそれぞれによる水素アニール処理工程について、詳しく説明する。
まず本発明の第１の実施の形態による半導体装置の製造方法では、図３３に示すように、第１及び第２のビアプラグ４９Ａ，４９Ｂを形成し（ステップＳ１）、さらに上述した多層配線層形成工程（ステップＳ３）を実施した後、第１の予備水素アニール工程を実施する（ステップＳ４）。第１の予備水素アニール工程では、４００以上４３０℃以下の温度（第１の温度）の水素雰囲気中で、６０分間のアニール（第１の熱処理）を行う。アニール温度は、図３３に示すように４２０℃とすることがより好ましい。第１の予備水素アニール工程は、キャパシタ後工程で用いられるプラズマ処理に起因して容量絶縁膜４４中に発生したダングリングボンドを、水素原子によって終端するための工程である。後述の実験結果で説明するように、第１の予備水素アニール工程を４３０℃より高い温度で実施すると、容量絶縁膜４４中に存在するダングリングボンドを水素原子で終端する反応よりも、ダングリングボンドから水素原子が離脱する反応が優先して生じやすくなる。したがって、ダングリングボンドの終端効果があまり得られなくなるので、第１の予備水素アニール工程は４３０℃以下で行う必要がある。
続いて、水素原子を含有するパッシベーション膜５８（水素含有パッシベーション膜）を成膜し（ステップＳ５）、その後、主水素アニール工程を実施する（ステップＳ７）。主水素アニール工程では、４３５℃以上４４５℃以下の温度（第２の温度）の水素雰囲気中で、６０分間のアニール（第２の熱処理）を行う。アニール温度は、図３３に示すように４４０℃とすることがより好ましい。このアニールは、水素原子を含有するパッシベーション膜５８が形成された後に実施することになるので、雰囲気中に存在する水素原子に加えて、パッシベーション膜５８中に含有されている水素原子も半導体基板Ｂ側へ拡散する。こうして拡散した水素原子は、図２に示す第１及び第２の容量拡散層６ｂａ，６ｂｂに接する半導体基板Ｂの表面に存在するダングリングボンドを終端する。これにより、第１及び第２の容量拡散層６ｂａ，６ｂｂの接合リーク電流ＬＳが低減され、半導体装置１の情報保持特性が向上する。一方で、容量絶縁膜４４に対しては、４４０℃のアニール温度は高過ぎる温度となる。すなわち、４４０℃では、容量絶縁膜４４中に存在しているダングリングボンドを新たに終端する反応よりも、既に終端されていたダングリングボンドから水素原子を離脱させる反応の方が優先して生じる。しかしながら、本実施の形態では、パッシベーション膜５８の形成工程の前に第１の予備水素アニール工程（ステップＳ４）を実施していることから、容量絶縁膜４４中の結合手は、高い割合で水素原子により終端された状態となっている。ステップＳ７の主水素アニール工程は、このような状態で実施されるものであることから、主水素アニール工程によって容量絶縁膜４４中のダングリングボンドが増加したとしても、第１の予備水素アニール工程（ステップＳ４）を実施しない場合に比べれば、容量絶縁膜４４中に最終的に残存するダングリングボンドの量を減らすことができる。これにより、容量膜リーク電流ＬＣを、実用上問題のない範囲に抑えることが可能になる。
以上のような主水素アニール工程が終了した後、コンタクトパッドの形成が行われ（ステップＳ８）、半導体装置１が完成する。
図４７（ａ）〜（ｃ）は、第１の実施の形態による製造工程の実施中における容量絶縁膜４４中のダングリングボンドの変化の様子を示している。図４７（ａ）は、図３３に示す製造工程中、ステップＳ３が終了した段階に相当する。同図に示すように、セルキャパシタＣを形成した後、第１及び第２のビアプラグ４９Ａ，４９Ｂの形成工程及び多層配線形成工程（ステップＳ１，Ｓ３）を経ると、プラズマダメージにより、下部電極４２を構成するチタン（Ｔｉ）と、容量絶縁膜４４を構成するジルコニウム（Ｚｒ）とに多数のダングリングボンド（ＤＢ）が発生する。この状態で、終端反応が支配的となる４２０℃の第１の予備水素アニール工程（ステップＳ４）を実施すると、図４７（ｂ）に示すように、発生していたチタン及びジルコニウムのダングリングボンドが水素原子によって終端される。その後、水素含有パッシベーション膜５８を形成し（ステップＳ５）、さらに主水素アニール工程を実施する（ステップＳ７）と、接合リーク電流ＬＳが低減される一方で、容量絶縁膜４４内では水素原子の離脱反応が促進され、図４７（ｃ）に示すようにダングリングボンドが増加する。しかしながら、第１の予備水素アニール工程（ステップＳ４）においてチタン及びジルコニウムのダングリングボンドが十分に終端されていることから、主水素アニール工程で多少ダングリングボンドが増加しても、最終的なダングリングボンドの量は、第１の予備水素アニール工程を実施しない場合に比べれば、少ない量に抑えられる。
以上説明したように、第１の実施の形態による半導体装置の製造方法によれば、第１の予備水素アニール工程を行って容量絶縁膜４４内のダングリングボンドを減らすことにより、接合リーク電流ＬＳを低減するための主水素アニール工程による容量絶縁膜４４内のダングリングボンドの増加を相殺することができる。したがって、主水素アニール工程により接合リーク電流ＬＳを効果的に低減しつつ、容量膜リーク電流ＬＣも許容範囲内に収めることが可能になる。
次に、本発明の第２の実施の形態による半導体装置の製造方法について、図３４を参照しながら説明する。同図と図３３を比較すると理解されるように、本実施の形態は、ステップＳ１とステップＳ３の間に第２の予備水素アニール工程（ステップＳ２）を有する点で、第１の実施の形態と異なっている。その他の点では第１の実施の形態と同様であるので、以下では第１の実施の形態との相違点に着目して説明する。
第２の予備水素アニール工程では、４００℃以上４３０℃以下の温度（第３の温度）の水素雰囲気中で、６０分間のアニール（第３の熱処理）を行う。アニール温度は、図３４に示すように４２０℃とすることがより好ましい。容量絶縁膜４４は、容量絶縁膜４４の形成から第１及び第２のビアプラグ４９Ａ，４９Ｂの形成までの間に行われる第２の層間絶縁膜４７、第３の層間絶縁膜４８の成膜などに伴い、プラズマダメージを受けている。このため、容量絶縁膜４４中には、第１及び第２のビアプラグ４９Ａ，４９Ｂを形成した段階で既に、ダングリングボンドが存在している。第２の予備水素アニール工程の役割は、このダングリングボンドを終端する点にある。第２の予備水素アニール工程の実施により、第１の予備水素アニール工程までに発生するダングリングボンドの総量を低減することができるので、さらに効果的に容量膜リーク電流ＬＣを低減することが可能になる。
次に、本発明の第３の実施の形態による半導体装置の製造方法について、図３５を参照しながら説明する。同図と図３３を比較すると理解されるように、本実施の形態は、第１の予備水素アニール工程に代えて、ステップＳ５とステップＳ７の間にプレ主水素アニール工程（ステップＳ６）を有する点で、第１の実施の形態と異なっている。その他の点では第１の実施の形態と同様であるので、以下では第１の実施の形態との相違点に着目して説明する。
プレ主水素アニール工程では、４００℃以上４３０℃以下の温度（第１の温度）の水素雰囲気中で、６０分間のアニール（第１の熱処理）を行う。アニール温度は、図３５に示すように４２０℃とすることがより好ましい。本実施の形態によっても、多層配線形成工程までに容量絶縁膜４４中に発生するダングリングボンドを予め終端した状態で、主水素アニール工程を実施することができるので、第１の実施の形態と同様、接合リーク電流ＬＳを効果的に低減しつつ、容量膜リーク電流ＬＣも許容範囲内に収めることが可能になる。また、本実施の形態によれば、プレ主水素アニール工程と主水素アニール工程とを同一装置内で連続して実施することができるので、生産性の向上という効果も得られる。
次に、本発明の第４の実施の形態による半導体装置の製造方法について、図３６を参照しながら説明する。同図と図３５を比較すると理解されるように、本実施の形態は、プレ主水素アニール工程に代えて、ステップＳ７とステップＳ８の間にポスト主水素アニール工程（ステップＳ８）を有する点で、第３の実施の形態と異なっている。その他の点では第３の実施の形態と同様であるので、以下では第３の実施の形態との相違点に着目して説明する。
ポスト主水素アニール工程では、４００℃以上４３０℃以下の温度（第１の温度）の水素雰囲気中で、６０分間のアニール（第１の熱処理）を行う。アニール温度は、図３６に示すように４２０℃とすることがより好ましい。本実施の形態によれば、主水素アニール工程で容量絶縁膜４４内に多数のダングリングボンドが発生するが、その後に行うポスト主水素アニール工程により、容量絶縁膜４４内のダングリングボンドを終端させることができる。したがって、第３の実施の形態と同様、接合リーク電流ＬＳを効果的に低減しつつ、容量膜リーク電流ＬＣも許容範囲内に収めることが可能になる。また、主水素アニール工程とポスト主水素アニール工程とを同一装置内で連続して実施することができるので、生産性の向上という効果は、本実施の形態でも得ることができる。
図４７（ａ）（ｄ）（ｅ）は、第４の実施の形態による製造工程の実施中における容量絶縁膜４４中のダングリングボンドの変化の様子を示している。図４７（ａ）は、図３６に示す製造工程中、ステップＳ３が終了した段階に相当する。図４７（ａ）の状態で、下部電極４２を構成するチタン（Ｔｉ）と、容量絶縁膜４４を構成するジルコニウム（Ｚｒ）とに多数のダングリングボンドが発生しているのは、上述したとおりである。このうち、チタンに発生しているダングリングボンドは、水素含有パッシベーション膜５８の形成工程（ステップＳ５）、及び、主水素アニール工程（ステップＳ７）を経て、図４７（ｄ）に示すように、酸素原子によって終端される。この酸素原子は、酸化ジルコニウム膜内のジルコニウムの結合手を終端していたものであり、要するに、酸化ジルコニウム膜から酸素を奪うことによって、チタンに発生しているダングリングボンドが終端される。したがって、ジルコニウムのダングリングボンドは逆に増加してしまうことになる。これに加えて主水素アニール工程による水素原子の離脱反応も発生するため、主水素アニール工程（ステップＳ７）後には、容量絶縁膜４４内で、ジルコニウムのダングリングボンドが増加することになる。しかし、本実施の形態によれば、この後にポスト主水素アニール工程（ステップＳ８）を行うので、ジルコニウムのダングリングボンドを水素原子により終端させることができる。したがって、最終的には、接合リーク電流ＬＳを効果的に低減しつつ、容量膜リーク電流ＬＣも許容範囲内に収めることが可能になる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施の形態ではキャパシタの構成を図２に示すようなクラウン構造としたが、図４８に示すように、下部電極４２の内面のみをキャパシタとして用いるシリンダー構造としてもよい。また、図示していないが、下部電極４２を円柱状に形成するピラー構造としてもよい。
また、上記各実施の形態では第１の配線５０、第２の配線５３、第３の配線５６の主たる材料をアルミニウムとしたが、銅（Ｃｕ）を用いてもよい。
さらに、主水素アニールは、４３５℃以上４４５℃以下の窒素（Ｎ２）雰囲気で実施する主窒素アニールとしても良い。ただし、この場合であっても、第１及び第２の予備水素アニール工程、プレ主水素アニール工程、ポスト主水素アニール工程は水素雰囲気中で実施する必要がある。
次に、本発明の比較例について、図３７〜図４２を参照しながら説明する。以下で説明する第１〜第６の比較例は、接合リーク電流ＬＳを効果的に低減しつつ、容量膜リーク電流ＬＣも許容範囲内に収める、という本発明の効果が得られない例である。
図３７に示す第１の比較例は、同図と図３４とを比較すると理解されるように、主水素アニール工程を行わない点、及び、第１及び第２の予備水素アニール工程をそれぞれ４４０℃で行う点で第２の実施の形態（図３４）と異なっており、その他の点では第２の実施の形態と同様である。この例では、容量絶縁膜４４中に存在するダングリングボンドが水素原子によって終端されることがないばかりか、逆にダングリングボンドが増加することとなる。また、主水素アニール工程が実施されていないので、半導体基板Ｂを構成するシリコンのダングリングボンドについても、水素原子による終端が不十分な状態となる。したがって、第１の比較例によれば、容量膜リーク電流ＬＣ及び接合リーク電流ＬＳのいずれもが増加することとなる。
図３８に示す第２の比較例は、同図と図３７とを比較すると理解されるように、第１の予備水素アニール工程を４２０℃で行う点で第１の比較例（図３７）と異なっており、その他の点では第１の比較例と同様である。この例では、多層配線工程のプラズマダメージに、４４０℃で行われる第２の予備素子アニール工程での水素原子剥離が加わるため、４２０℃で第１の予備水素アニール工程を行っているものの、容量絶縁膜４４中に発生したダングリングボンドの水素原子による終端は不十分となる。なお、４４０℃の水素アニールを実施した後、４２０℃の水素アニールを実施するという水素アニール工程の順番だけ見ると、本比較例での順番は第４の実施の形態での順番と同じである。しかしながら、本比較例のように、第２の予備水素アニール工程の段階で４４０℃の水素アニールを実施し、第１の予備水素アニール工程の段階（水素含有パッシベーション膜５８の成膜前の段階）で４２０℃の水素アニールを実施した場合、容量膜リーク電流ＬＣの低減効果はほとんど現れないことが実験で確認されている。また、本比較例では、水素含有パッシベーション膜５８の成膜後に行われるべき主水素アニール工程を実施していないので、半導体基板Ｂを構成するシリコンのダングリングボンドについても、水素原子による終端が不十分な状態となる。したがって、第２の比較例によっても、容量膜リーク電流ＬＣ及び接合リーク電流ＬＳのいずれもが増加することとなる。
図３９に示す第３の比較例は、同図と図３７とを比較すると理解されるように、第２の予備水素アニール工程を４２０℃で行う点で第１の比較例（図３７）と異なっており、その他の点では第１の比較例と同様である。この例では、４２０℃で行われる第２の予備水素アニール工程において、第１及び第２のビアプラグ４９Ａ，４９Ｂの形成までの間に容量絶縁膜４４中に発生したダングリングボンドは、水素原子で終端されることとなる。しかし、容量絶縁膜４４内には、その後に実施される多層配線形成工程において加わるプラズマダメージにより、新たなダングリングボンドが発生する。この状態で４４０℃の第１の予備水素アニール工程が加わるため、容量絶縁膜４４中のダングリングボンドの総量はさらに増大する。また、本比較例では、水素含有パッシベーション膜５８の成膜後に行われるべき主水素アニール工程を実施していないので、半導体基板Ｂを構成するシリコンのダングリングボンドについても、水素原子による終端が不十分な状態となる。したがって、第３の比較例によっても、容量膜リーク電流ＬＣ及び接合リーク電流ＬＳのいずれもが増加することとなる。
図４０に示す第４の比較例は、同図と図３３とを比較すると理解されるように、第１の予備水素アニール工程を４４０℃で行う点、及び、主水素アニール工程を４２０℃で行う点で第１の実施の形態（図３３）と異なっており、その他の点では第１の実施の形態と同様である。この例では、図３６に示した第４の実施の形態と同様に、４４０℃の水素アニール（第１予備水素アニール工程）において容量絶縁膜４４中に発生したダングリングボンドは、４２０℃の水素アニール（主水素アニール工程）で水素終端される。したがって、容量膜リーク電流ＬＣの増加を抑制することができる。しかし一方で、水素含有パッシベーション膜５８の成膜後の主水素アニール工程が４２０℃で実施されているため、半導体基板Ｂを構成するシリコンのダングリングボンドの水素原子による終端が不十分な状態となる。したがって、第４の比較例の構成では、接合リーク電流ＬＳの増加を抑制することが困難となる。
図４１に示す第５の比較例は、同図と図３４とを比較すると理解されるように、主水素アニール工程を４２０℃で行う点で第２の実施の形態（図３４）と異なっており、その他の点では第２の実施の形態と同様である。この例では、容量絶縁膜４４中に発生したダングリングボンドは効果的に水素終端される。したがって、容量膜リーク電流ＬＣの増加を抑制することができる。しかし一方で、水素含有パッシベーション膜５８の成膜後の主水素アニール工程が４２０℃で実施されているため、半導体基板Ｂを構成するシリコンのダングリングボンドの水素原子による終端が不十分な状態となる。したがって、第５の比較例の構成でも、接合リーク電流ＬＳの増加を抑制することが困難となる。
図４２に示す第６の比較例は、同図と図３３とを比較すると理解されるように、第１の予備水素アニール工程を行わない点で第１の実施の形態（図３３）と異なっており、その他の点では第１の実施の形態と同様である。この例では、水素含有パッシベーション膜５８の成膜後に行われる４４０℃の主水素アニール工程において、半導体基板Ｂを構成するシリコンのダングリングボンドは水素原子で終端される。したがって、接合リーク電流ＬＳの増加は抑制される。しかし一方で、容量絶縁膜４４中に発生するダングリングボンドを水素終端する工程が実施されないため、第６の比較例の構成では、容量膜リーク電流ＬＣの増加を抑制することは困難となる。
以上のように、接合リーク電流ＬＳを実用上問題のないレベルに維持するためには、水素含有パッシベーション膜５８の成膜後に４３５℃以上の主水素アニール工程を実施する必要がある。しかし、４３５℃以上の主水素アニール工程を実施するだけでは、容量膜リーク電流ＬＣが著しく増加してしまう。接合リーク電流ＬＳを維持しつつ容量膜リーク電流ＬＣの増加を抑制するためには、第１〜第３の実施の形態で説明したように、少なくとも水素含有パッシベーション膜５８の成膜の直前もしくは直後に、４００℃以上４３０℃以下の温度範囲で水素アニール工程を施すことが有効である。また、第４の実施の形態で説明したように、主水素アニール工程を実施した後、連続して４００℃以上４３０℃以下の温度範囲で水素アニール工程を施すことも有効である。
最後に、図４３〜図４６に挙げた実験結果を参照しながら、本願発明の効果について再度より詳しく説明する。
まず図４３に関して、接合リーク電流ＬＳは、半導体装置１の情報保持特性に直接影響する。すなわち、接合リーク電流ＬＳが大きいほど、セルキャパシタＣに蓄積された電荷がセルキャパシタＣから流れ出てしまうまでの時間、すなわち情報保持時間(Hold Time)が短くなり、半導体装置１の情報保持特性が悪化することになる。情報保持特性が悪いと、リフレッシュ動作の頻度を上げなくてはならなくなるので、消費電力が増大することになる。したがって、よりよい情報保持特性を得るため、接合リーク電流ＬＳは小さいほうが好ましい。
図４３の縦軸に示したデータ「ＳＨＴ ５０％ Ｐａｓｓ Ｈｏｌｄ Ｔｉｍｅ」（以下、「データＳＨＴ」と略す）は半導体装置１の情報保持特性を示すデータである。データＳＨＴは、例えば１０００個の半導体装置１それぞれのセルキャパシタＣに「１」情報を書き込み、一定の待機時間後にそれを読み出した結果、半数の５００個の半導体装置１が正常に「１」情報を記憶していることとなる待機時間の値によって表される。データＳＨＴを測定するための試験は、対象の半導体装置１を８８℃にした状態で、ビット線ＢＬに外部電源電圧Ｖｐｌｔ＝１．１Ｖを印加することにより行われる。また、待機時間を０ｍｓ〜９００ｍｓの範囲で調整しながら、繰り返し行われる。なお、データＳＨＴの許容範囲は、図４３に示すように、６８０ｍｓｅｃ（第１の許容レベル）以上とすることが妥当である。
図４３には、上述した第１の予備水素アニール工程（水素含有パッシベーション膜５８を形成する前の水素アニール）のみを４２０℃、４４０℃、４５０℃の各アニール温度で実施した場合のデータＳＨＴの測定結果（白丸のデータ）と、上述した主水素アニール工程（水素含有パッシベーション膜５８を形成した後の水素アニール）のみを４２０℃、４４０℃、４５０℃の各アニール温度で実施した場合のデータＳＨＴの測定結果（白四角のデータ）とを示している。また、図示した近似曲線ＳＨＴ１は、第１の予備水素アニール工程のみを実施した場合におけるデータＳＨＴの水素アニール処理温度依存性を示し、近似曲線ＳＨＴ２は、主水素アニール工程のみを実施した場合におけるデータＳＨＴの水素アニール処理温度依存性を示している。
図４３から理解されるように、第１の予備水素アニール工程のみを実施する場合に対応する近似曲線ＳＨＴ１は、水素アニール処理時の温度に対して単調に増加する直線となる。しかしながら、同図から明らかなように、近似曲線ＳＨＴ１の値は４５０℃でも許容レベルに達しておらず、したがって、第１の予備水素アニール工程のみで十分小さい接合リーク電流ＬＳを得ることは不可能であると理解される。
これに対し、主水素アニール工程のみを実施する場合に対応する近似曲線ＳＨＴ２は、近似曲線ＳＨＴ１と同じ傾きの直線となる一方で、近似曲線ＳＨＴ１に比べて全体的に約１５０ｍｓｅｃだけデータＳＨＴの値が大きくなっており、その結果として４３５℃で許容レベルに達している。この結果から、主水素アニール工程を実施することによって十分小さい接合リーク電流ＬＳが得られることが理解でき、したがって、半導体装置１の情報保持特性の向上には、４３５℃以上の主水素アニール工程を実施することが好ましいと言える。ただし、上述したように、単に４３５℃以上の主水素アニール工程を実施するだけでは、容量膜リーク電流ＬＣが著しく増大してしまうことになる。
次に、図４４には、主水素アニール工程のみを実施する場合（特性Ａ。黒丸のデータ）と、主水素アニール工程に加えて４２０℃の第１の予備水素アニール工程を実施する場合（特性Ｂ。白四角のデータ）とのそれぞれについて、主水素アニール工程のアニール温度と容量膜リーク電流ＬＣの関係を示している。同図の縦軸に示したデータ「ＡＣＬ Ｆｕｓｅ Ｎｕｍｂｅｒ」（以下、「データＡＣＬ」と略す）は、容量膜リーク電流ＬＣが所定の許容レベルを超えるセルキャパシタＣの数を示すデータである。データＡＣＬは、一つの半導体装置１内で予め正常動作が確認されたメモリセルを対象とし、それぞれのセルキャパシタＣに「０」情報を書き込み、所定の待機時間後、半導体装置１に書き込んだ「０」情報を読み出させた結果、半導体装置１内に設けられるリダンダンシ回路によって冗長セルに置換されたメモリセルの数（置換のために使用されたヒューズ素子の数）によって表される。データＡＣＬを測定するための試験は、対象の半導体装置１を８８℃にした状態で、各セルキャパシタＣに共通の上部電極４５に外部電源電圧Ｖｐｌｔ＝１．１Ｖを印加し、さらにビット線ＢＬに０Ｖを印加することによって行われる。なお、データＳＨＴの許容範囲は、図４４に示すように、２０本以下（すなわち、半導体装置１に含まれるメモリセルの総数をＮとして、各メモリセルが冗長セルに置換されてしまう確率が２０／Ｎ（第２の許容レベル）以下）とすることが妥当である。
図４４から理解されるように、第１の予備水素アニール工程を実施しない場合（特性Ａ）には、主水素アニール工程のアニール温度が４３０℃以下であれば許容レベル２０本より充分小さいデータＡＣＬが得られるが、主水素アニール工程のアニール温度が４３０℃を超えるとデータＡＣＬが急激に増加し始め、４３５℃付近で許容レベルを超えてしまう。したがってこの場合、容量膜リーク電流ＬＣの低減と、接合リーク電流ＬＳの低減を両立させられないことになる。なお、図示したデータポイントＣＥ６は、上述した第６の比較例（図４２）に相当する。
これに対し、４２０℃の第１の予備水素アニール工程を実施する場合（特性Ｂ）には、主水素アニール工程が４４０℃を超えても、許容レベル２０本より充分少ない数のデータＡＣＬが維持されている。より具体的には、特性Ｂでは、データＡＣＬが低レベルになる主水素アニール工程のアニール温度の範囲が、特性Ａに比べて高温側に１０℃拡大されている。この結果から、この場合には、容量膜リーク電流ＬＣの低減と、接合リーク電流ＬＳの低減を両立させることが可能になると言える。なお、図示したデータポイントＥ１は、上述した第１の実施の形態（図３３）に相当する。
図４５は、図４４の結果をアレニウスプロットに変換したものである。下横軸の単位は、絶対温度の逆数である。周知のように、アレニウスプロットにおいて各データポイントを結ぶ直線の傾きは、化学反応の活性化エネルギーを示している。図４５から理解されるように、主水素アニール工程のアニール温度が４３０℃以下の低温領域と、主水素アニール工程のアニール温度が４３０℃より高い高温領域とでは、活性化エネルギーが異なっている。これは、低温領域と高温領域とで、異なる化学反応が生じていることを示している。低温領域における活性化エネルギー（図示した直線Ｘ）は、下部電極４２の構成部材となるチタンのダングリングボンドや、容量絶縁膜４４の構成部材となるジルコニウムのダングリングボンドを、水素原子（Ｈ）で終端する反応に起因するものと推察される。一方、高温領域における活性化エネルギー（図示した直線Ｙ１，Ｙ２）は、チタンやジルコニウムを終端していた水素原子の離脱によりダングリングボンドが露出するとともに、露出したチタンのダングリングボンドに容量絶縁膜４４を構成している酸化ジルコニウムの酸素が吸収され、ジルコニウムのダングリングボンドがさらに増加する、という一連の反応に起因するものと推察される。
図４５に示した直線Ｙ１は、図４４に示した特性Ａ（主水素アニール工程のみを実施する場合）に対応している。一方、直線Ｙ２は、図４４に示した特性Ｂ（主水素アニール工程に加えて４２０℃の第１の予備水素アニール工程を実施する場合）に対応している。低温領域での特性Ａ，Ｂはほぼ同様であり、図４５に示した直線Ｘは、特性Ａ，Ｂの両方に対応している。直線Ｙ１と直線Ｙ２を比較すると、傾きはほぼ同じである。したがって、特性Ａと特性Ｂとで、高温領域における反応機構に違いはないと推察される。ただし、図４５の結果から、特性Ａと特性Ｂとでは、水素の終端反応から水素の離脱反応へ移行する温度が異なり、特性Ｂでは、特性Ａに比べて高温でこの移行が発生することが理解される。このことから、主水素アニール工程を実施する前に４２０℃の第１の予備水素アニール工程を実施することにより、ジルコニウムからの水素原子および酸素原子の離脱反応が開始する温度を高温側へシフトさせることができることが理解される。なお、離脱反応は単調に進むわけではなく、微視的に見れば離脱と終端を繰り返しながら、全体としてダングリングボンドを増加させるように進行するものと推察される。したがって、第１の予備水素アニール工程は、それまでに発生しているジルコニウムのダングリングボンドを終端させるとともに、容量絶縁膜４４中の水素濃度を予め増加させておくことにより、全体として離脱反応を遅延させる役割を果たしているものと推察される。
図４６には、４２０℃で主水素アニール工程を実施する場合（特性Ｃ。黒丸のデータ）と、４４０℃で主水素アニール工程を実施する場合（特性Ｄ。白四角のデータ）とのそれぞれについて、第１の予備水素アニール工程のアニール温度と容量膜リーク電流ＬＣの関係を示している。
図４６から理解されるように、４２０℃で主水素アニール工程を実施する場合（特性Ｃ）には、第１の予備水素アニール工程のアニール温度が４３０℃以下であれば許容レベル２０本より充分小さいデータＡＣＬが得られるが、第１の予備水素アニール工程のアニール温度が４４０℃を超えるとデータＡＣＬが急激に増加し始め、４４５℃付近で許容レベルを超えてしまう。
４２０℃で第１の予備水素アニール工程を実施し、かつ、４２０℃で主水素アニール工程を実施する場合に対応するデータポイントＣＥ５は、上述した第５の比較例（図４１）に相当する。この場合、第１の予備水素アニール工程と主水素アニール工程がともに、終端反応が支配的となる４２０℃で実施されることから、容量絶縁膜４４内のダングリングボンドは増加せず、したがって、図４６に示すようにデータＡＣＬも許容レベル２０本より小さい値となる。ただしこの場合、上述したように、半導体基板Ｂを構成するシリコンのダングリングボンドの水素原子による終端が不十分な状態となる。
また、４４０℃で第１の予備水素アニール工程を実施し、かつ、４２０℃で主水素アニール工程を実施する場合に対応するデータポイントＣＥ４は、上述した第４の比較例（図４０）に相当する。これを図４４に示したデータポイントＣＥ６に対応する第６の比較例（図４２）の場合と比較すると、水素原子の離脱反応が支配的となる４４０℃の第１の予備水素アニールでジルコニウムのダングリングボンドが著しく増大しても、その後に、水素の終端反応が支配的となる４２０℃の主水素アニール工程を実施することにより、露出したダングリングボンドが再び水素原子によって終端されることを示唆している。すなわち、４２０℃の主水素アニール工程は、修復効果を有していると言える。ただしこの場合も、上述したように、半導体基板Ｂを構成するシリコンのダングリングボンドの水素原子による終端が不十分な状態となる。なお、上記の修復効果を有効に利用しつつ、半導体基板Ｂを構成するシリコンのダングリングボンドも有効に終端するためには、図３６に示した第４の実施の形態のように、水素含有パッシベーション膜５８を成膜した後に、主水素アニール工程を４４０℃で実施しつつ、その後に４２０℃のポスト主水素アニール工程を実施すればよい。
４４０℃で主水素アニール工程を実施する場合（特性Ｄ）には、第１の予備水素アニール工程のアニール温度が４３５℃以下であれば許容レベル２０本より充分小さいデータＡＣＬが得られるが、第１の予備水素アニール工程のアニール温度が４３０℃を超えるとデータＡＣＬが急激に増加し始め、４３５℃付近で許容レベルを超えることになる。この場合、上記のような修復効果は見られない。これは、４４０℃の主水素アニール工程では、水素の離脱反応が支配的であるためと考えられる。なお、４２０℃で第１の予備水素アニール工程を実施し、かつ、４４０℃で主水素アニール工程を実施する場合に対応するデータポイントＥ１は、上述した第１の実施の形態（図３２）に相当する。この場合、容量膜リーク電流ＬＣ及び接合リーク電流ＬＳの両方について、十分に小さな値とすることが可能になる。
以上、図４３〜図４６に挙げた実験結果及びその考察から、まず半導体基板Ｂを構成するシリコンのダングリングボンドを終端するために行う主水素アニール工程のアニール温度は、複数の半導体装置１それぞれのセルキャパシタＣに「１」情報を書き込み、一定の待機時間後に読み出した結果、上記複数の半導体装置１のうちの半分が「１」情報を正常に記憶していることとなる上記待機時間が第１の許容レベル（６８０ｍｓｅｃ）以上となるように決定すればよいことが理解される。また、容量絶縁膜４４内のダングリングボンドを終端するために行う第１の予備水素アニール工程などのアニール温度は、すべての工程が終了した後にセルキャパシタＣの容量膜リーク電流ＬＣが所定値（セルキャパシタＣに「０」情報を書き込んでから所定の待機時間後に、そのセルキャパシタＣを含むメモリセルがリダンダンシ回路によって冗長セルに置換されてしまうこととなる値）を超える確率が第２の許容レベル（＝２０個／セルキャパシタＣの全数）以下となるように決定すればよいことが理解される。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１ 半導体装置
２ａ〜２ｃ，２ｐ 素子分離領域
３Ａ 第１の活性領域群
３Ａ１〜３Ａ４ 第１の活性領域
３Ｂ 第２の活性領域群
３Ｂ１〜３Ｂ４ 第２の活性領域
３ｐ 周辺活性領域
４ 周辺ゲート絶縁膜
５ 非晶質シリコン膜，ポリシリコン膜
５ａ マスクパターン
６ 不純物拡散層
６ａ ビット線拡散層
６ｂａ 第１の容量拡散層
６ｂｂ 第２の容量拡散層
７ ハードマスク
８ トレンチ
９ ゲート絶縁膜
１０ キャップ絶縁膜
１２ シリコン酸化膜
１３ ビット線コンタクトホール
１４ 非晶質シリコン膜
１４ａ ポリシリコン膜
１５，２９ 金属膜
１６ カバー絶縁膜
１９ ビット線コンタクトプラグ
２０，２２ サイドウォール膜
２１ ＬＤＤ領域
２３ 不純物拡散領域
２４ ライナー絶縁膜
２５ 第１の層間絶縁膜
２６ 容量コンタクトホール
２７ プラグシリコン膜
２８ 周辺コンタクトホール
３０ 周辺コンタクトプラグ
３１ 容量コンタクトプラグ
３２ 周辺配線
３３ ストッパーシリコン窒化膜
３４ 第１のシリンダー層間膜
３５ 第１のサポート膜
３６ 第２のシリンダー層間膜
３７ 第２のサポート膜
３８ シリンダーホール
３９ 窒化チタン膜
４０ 犠牲膜
４１ａ 第１のサポート開口部
４１ｂ 第２のサポート開口部
４２ 下部電極
４３ サポート開口部
４４ 容量絶縁膜
４４ａ 多結晶酸化ジルコニウム膜
４４ｂ１，４４ｂ２ 非晶質酸化アルミニウム膜
４４ｃ１，４４ｃ２ 非晶質酸化ジルコニウム膜
４５ 上部電極
４６ カバーシリコン酸化膜
４７ 第２の層間絶縁膜
４７Ａ 凹部
４８ 第３の層間絶縁膜
４９ａ 第１のスルーホール
４９Ａ 第１のビアプラグ
４９ｂ 第２のスルーホール
４９Ｂ 第２のビアプラグ
５０ 第１の配線
５１ 第４の層間絶縁膜
５２ 第３のビアプラグ
５２ａ 第１のビアホール
５３ 第２の配線
５４ 第５の層間絶縁膜
５５ 第４のビアプラグ
５５ａ 第２のビアホール
５６ 第３の配線
５７ 第６の層間絶縁膜
５８ パッシベーション膜
Ｂ 半導体基板
ＢＬ ビット線
Ｃ セルキャパシタ
Ｇ 周辺ゲート電極
ＬＣ 容量膜リーク電流
ＬＳ 接合リーク電流
Ｍ メモリマット
ＭＣ メモリセル領域
ＰＣ 周辺回路領域
ＰＣＴｒ 周辺トランジスタ
Ｔｒ１ 第１のセルトランジスタ
Ｔｒ２ 第２のセルトランジスタ
ＷＬ１ 第１のワード線
ＷＬ２ 第２のワード線
ＷＬ３ 第３のワード線
ＷＬ４ 第４のワード線
２ａ〜２ｃ，２ｐ 素子分離領域
３Ａ 第１の活性領域群
３Ａ１〜３Ａ４ 第１の活性領域
３Ｂ 第２の活性領域群
３Ｂ１〜３Ｂ４ 第２の活性領域
３ｐ 周辺活性領域
４ 周辺ゲート絶縁膜
５ 非晶質シリコン膜，ポリシリコン膜
５ａ マスクパターン
６ 不純物拡散層
６ａ ビット線拡散層
６ｂａ 第１の容量拡散層
６ｂｂ 第２の容量拡散層
７ ハードマスク
８ トレンチ
９ ゲート絶縁膜
１０ キャップ絶縁膜
１２ シリコン酸化膜
１３ ビット線コンタクトホール
１４ 非晶質シリコン膜
１４ａ ポリシリコン膜
１５，２９ 金属膜
１６ カバー絶縁膜
１９ ビット線コンタクトプラグ
２０，２２ サイドウォール膜
２１ ＬＤＤ領域
２３ 不純物拡散領域
２４ ライナー絶縁膜
２５ 第１の層間絶縁膜
２６ 容量コンタクトホール
２７ プラグシリコン膜
２８ 周辺コンタクトホール
３０ 周辺コンタクトプラグ
３１ 容量コンタクトプラグ
３２ 周辺配線
３３ ストッパーシリコン窒化膜
３４ 第１のシリンダー層間膜
３５ 第１のサポート膜
３６ 第２のシリンダー層間膜
３７ 第２のサポート膜
３８ シリンダーホール
３９ 窒化チタン膜
４０ 犠牲膜
４１ａ 第１のサポート開口部
４１ｂ 第２のサポート開口部
４２ 下部電極
４３ サポート開口部
４４ 容量絶縁膜
４４ａ 多結晶酸化ジルコニウム膜
４４ｂ１，４４ｂ２ 非晶質酸化アルミニウム膜
４４ｃ１，４４ｃ２ 非晶質酸化ジルコニウム膜
４５ 上部電極
４６ カバーシリコン酸化膜
４７ 第２の層間絶縁膜
４７Ａ 凹部
４８ 第３の層間絶縁膜
４９ａ 第１のスルーホール
４９Ａ 第１のビアプラグ
４９ｂ 第２のスルーホール
４９Ｂ 第２のビアプラグ
５０ 第１の配線
５１ 第４の層間絶縁膜
５２ 第３のビアプラグ
５２ａ 第１のビアホール
５３ 第２の配線
５４ 第５の層間絶縁膜
５５ 第４のビアプラグ
５５ａ 第２のビアホール
５６ 第３の配線
５７ 第６の層間絶縁膜
５８ パッシベーション膜
Ｂ 半導体基板
ＢＬ ビット線
Ｃ セルキャパシタ
Ｇ 周辺ゲート電極
ＬＣ 容量膜リーク電流
ＬＳ 接合リーク電流
Ｍ メモリマット
ＭＣ メモリセル領域
ＰＣ 周辺回路領域
ＰＣＴｒ 周辺トランジスタ
Ｔｒ１ 第１のセルトランジスタ
Ｔｒ２ 第２のセルトランジスタ
ＷＬ１ 第１のワード線
ＷＬ２ 第２のワード線
ＷＬ３ 第３のワード線
ＷＬ４ 第４のワード線
Claims (20)
- 半導体基板の表面にトランジスタを形成する工程と、
前記トランジスタの上方に、下部電極と上部電極によって容量絶縁膜が挟まれた構造を有するキャパシタを形成する工程と、
前記キャパシタの上方に、水素原子を含有するパッシベーション膜を形成する工程と、
第１の温度で第１の熱処理を行う工程と、
前記パッシベーション膜の形成後に、水素雰囲気中かつ前記第１の温度より高い第２の温度で第２の熱処理を行う工程と
を備えることを特徴とする半導体装置の製造方法。 - 前記キャパシタと前記パッシベーション膜の間に多層配線層を形成する工程
をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第１の熱処理は、前記多層配線層の形成後かつ前記パッシベーション膜の形成前に行う
ことを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記第１の熱処理は、前記パッシベーション膜の形成後に行う
ことを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記第１の熱処理は、前記第２の熱処理の実施前に行う
ことを特徴とする請求項４に記載の半導体装置の製造方法。 - 前記第２の熱処理は、前記第１の熱処理の実施前に行う
ことを特徴とする請求項４に記載の半導体装置の製造方法。 - 前記キャパシタの形成後かつ前記多層配線層の形成前に、前記キャパシタと前記多層配線層内の配線とを接続するためのビアプラグを形成する工程と、
前記ビアプラグの形成後かつ前記多層配線層の形成前に、水素雰囲気中で前記第２の温度より低い第３の温度で第３の熱処理を行う工程と
をさらに備えることを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置の製造方法。 - 前記第２の温度は、複数の前記半導体装置それぞれの前記キャパシタに所定の情報を書き込み、一定の待機時間後に読み出した結果、前記複数の半導体装置のうちの半分が前記所定の情報を正常に記憶していることとなる前記待機時間が第１の許容レベル以上となるように決定される
ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。 - 前記第１の温度は、前記第１及び第２の熱処理がともに終了した後に前記キャパシタの容量膜リーク電流が所定値を超える確率が第２の許容レベル以下となるように決定される
ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。 - 前記第２の熱処理は、水素雰囲気中で行われる
ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置の製造方法。 - 前記第２の熱処理は、窒素雰囲気中で行われる
ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置の製造方法。 - 前記トランジスタを形成する工程は、
前記半導体基板の表面に不純物拡散層を形成する工程と、
前記不純物拡散層を貫通するトレンチを形成する工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込む工程とを含む
ことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置の製造方法。 - 前記ゲート絶縁膜は、前記半導体基板を熱酸化することによって形成される
ことを特徴とする請求項１２に記載の半導体装置の製造方法。 - 前記キャパシタを形成する工程は、
クラウン構造の前記下部電極を形成する工程と、
前記下部電極の露出面を覆うように前記容量絶縁膜を形成する工程と、
前記容量絶縁膜を介して前記上部電極を覆うように前記上部電極を形成する工程とを含む
ことを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置の製造方法。 - 前記上部電極及び前記下部電極は、それぞれ金属元素を含む導電体によって構成され、
前記容量絶縁膜は、金属酸化物を含む誘電体によって構成される
ことを特徴とする請求項１４に記載の半導体装置の製造方法。 - 前記容量絶縁膜は、酸化ジルコニウム膜を含んで構成される
ことを特徴とする請求項１５に記載の半導体装置の製造方法。 - 前記容量絶縁膜は、酸化アルミニウム膜をさらに含んで構成される
ことを特徴とする請求項１６に記載の半導体装置の製造方法。 - 前記容量絶縁膜を形成する工程は、
多結晶酸化ジルコニウム膜を形成する工程と、
前記第１の酸化ジルコニウム膜の表面に第１の非晶質酸化アルミニウム膜を形成する工程と、
前記第１の非晶質酸化アルミニウム膜の表面に第１の非晶質酸化ジルコニウム膜を形成する工程と、
前記第１の非晶質酸化ジルコニウム膜の表面に第２の非晶質酸化アルミニウム膜を形成する工程と、
前記第２の非晶質酸化アルミニウム膜の表面に第２の非晶質酸化ジルコニウム膜を形成する工程とを含んで構成される
ことを特徴とする請求項１７に記載の半導体装置の製造方法。 - 前記第１及び第２の非晶質酸化ジルコニウム膜の膜厚は、前記多結晶酸化ジルコニウム膜の膜厚に比べて薄い
ことを特徴とする請求項１８に記載の半導体装置の製造方法。 - 前記第１の温度は４００℃以上４３０℃以下であり、
前記第２の温度は４３５℃以上４４５℃以下である
ことを特徴とする請求項１乃至１９のいずれか一項に記載の半導体装置の製造方法。
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| JP2015154028A true JP2015154028A (ja) | 2015-08-24 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2014
- 2014-02-19 JP JP2014029259A patent/JP2015154028A/ja active Pending
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| US10865478B2 (en) | 2016-03-08 | 2020-12-15 | Osram Oled Gmbh | Method for producing luminescent particles with a protective layer and luminescent particles having a protective layer |
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