JP2015023349A - 充放電型発振回路 - Google Patents

Abstract

【課題】発振周波数が高くても精度が高く、消費電力が少ない充放電型発振回路を提供する。
【解決手段】充放電型発振回路は、充放電部１１ａ，１１ｂと、バッファ２１ａ，２１ｂと、コンパレータ１５ａ，１５ｂと、論理回路１７とを有する。バッファ２１ａ，２１ｂはそれぞれ充放電部１１ａ，１１ｂとコンパレータ１５ａ，１５ｂとの間に接続され、コンパレータ１５ａ，１５ｂはバッファ２１ａ，２１ｂの出力と基準電圧との比較結果に応じた信号を出力する。論理回路１７は、コンパレータ１５ａの出力とコンパレータ１５ｂの出力とにより論理値が変化する信号を出力する。
【選択図】図３

Description

本発明は、充放電型発振回路に関する。

ＩＣ（Integrated Circuit）に内蔵可能な発振回路の一つに、充放電型発振回路がある。しかし、充放電型発振回路の高精度な発振周波数の上限は１ＭＨｚ程度であり、それよりも高い周波数で発振させようとすると、寄生容量の影響により発振周波数の精度が低下する。

充放電型発振回路と逓倍回路とを組み合わせて１０ＭＨｚ程度の周波数の信号を得ることは可能ではあるが、その場合は消費電力が増大するとともに、回路規模が大きくなるという問題が発生する。

特開２００２−２１７６８７号公報 特開２００４−３４９８３１号公報 特開２０１２−４８７２号公報

発振周波数が高くても周波数精度が高く、消費電力が少ない充放電型発振回路を提供することを目的とする。

開示の技術の一観点によれば、第１の充放電部と、前記第１の充放電部の出力が入力される第１のバッファと、前記第１のバッファの出力と第１の基準電圧との比較結果に応じた信号を出力する第１のコンパレータと、第２の充放電部と、前記第２の充放電部の出力が入力される第２のバッファと、前記第２のバッファの出力と第２の基準電圧との比較結果に応じた信号を出力する第２のコンパレータと、前記第１のコンパレータの出力と前記第２のコンパレータの出力とにより論理値が変化する信号を出力する論理回路とを有する充放電型発振回路が提供される。

上記一観点に係る充放電型発振回路によれば、コンパレータ内に存在する寄生容量の影響を低減でき、比較的少ない消費電力で高精度の高周波信号が得られる。

図１は、充放電型発振回路の一例を示す回路図である。 図２は、図１に示す充放電型発振回路の動作を説明するタイミングチャートである。 図３は、第１の実施形態に係る充放電型発振回路の構成を示す回路図である。 図４は、バッファの一例を示す回路図である。 図５は、コンパレータの一例を示す回路図である。 図６は、温度変動が小さい電流源の一例を示す回路図である。 図７は、相互コンダクタンスの温度変動が小さい電流源の一例を示す回路図である。 図８は、第２の実施形態に係る充放電型発振回路を示す回路図である。 図９は、コンパレータ及びアンプの一例を示す回路図である。 図１０は、第２の実施形態に係る充放電型発振回路の動作を説明するタイミングチャートである。 図１１は、電流ＤＡＣの一例を示す回路図である。 図１２は、制御部から電流ＤＡＣへのデジタルコードの伝達方法を説明する図である。 図１３は、発振回路の間欠動作の例を示す図である。 図１４は、高速発振回路と低速発振回路との同期方法を例示した回路図である。 図１５は、低速発振回路の一例を示す回路図である。 図１６は、低速発振回路の動作を説明するタイミングチャートである。

以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。

図１は、充放電型発振回路の一例を示す回路図である。

この図１に示す充放電型発振回路は、充放電部１１ａ，１１ｂと、コンパレータ１５ａ，１５ｂと、ＲＳ型フリップフロップ回路１７とを有する。

充放電部１１ａは、電源ラインＶ_DDとノードＮ₁₁との間に接続された電流源１２ａと、ノードＮ₁₁と接地ラインとの間に接続されたキャパシタ１３ａと、キャパシタ１３ａに並列に接続されたトランジスタ１４ａとを有する。なお、電源ラインＶ_DDは第１の電源ラインの一例であり、接地ラインは第２の電源ラインの一例である。

トランジスタ１４ａは、フリップフロップ回路１７の出力端子Ｑから出力される信号Ｑによりオン−オフするスイッチとして動作する。トランジスタ１４ａがオフのときには電流源１２ａがオンとなって、電流源１２ａからキャパシタ１３ａに定電流が供給される。

充放電部１１ｂは、電源ラインＶ_DDとノードＮ₂₁との間に接続された電流源１２ｂと、ノードＮ₂₁と接地ラインとの間に接続されたキャパシタ１３ｂと、キャパシタ１３ｂに並列に接続されたトランジスタ１４ｂとを有する。

トランジスタ１４ｂは、フリップフロップ回路１７の出力端子ＸＱから出力される信号ＸＱによりオン−オフするスイッチとして動作する。トランジスタ１４ｂがオフのときには電流源１２ｂがオンとなって、電流源１２ｂからキャパシタ１３ｂに定電流が供給される。

コンパレータ１５ａは、ノードＮ₁₁の電圧ＶＣ１が基準電圧ＶＦよりも低いときには出力信号を“Ｌ”レベルとし、ノードＮ₁₁の電圧ＶＣ１が基準電圧ＶＦに到達すると出力信号を“Ｈ”レベルとする。このコンパレータ１５ａの出力信号は、フリップフロップ回路１７の入力端子Ｓに伝達される。

コンパレータ１５ｂは、ノードＮ₂₁の電圧ＶＣ２が基準電圧ＶＦよりも低いときには出力信号を“Ｌ”レベルとし、ノードＮ₂₁の電圧ＶＣ２が基準電圧ＶＦに到達すると出力信号を“Ｈ”レベルとする。このコンパレータ１５ｂの出力信号は、フリップフロップ回路１７の入力端子Ｒに伝達される。

フリップフロップ回路１７は、入力端子Ｓに伝達される信号が“Ｈ”レベルになると、出力端子Ｑから出力される信号Ｑを“Ｈ”レベルとし、出力端子ＸＱから出力される信号ＸＱを“Ｌ”レベルとする。また、フリップフロップ回路１７は、入力端子Ｒに伝達される信号が“Ｈ”レベルになると、出力端子Ｑから出力される信号Ｑを“Ｌ”レベルとし、出力端子ＸＱから出力される信号ＸＱを“Ｈ”レベルとする。フリップフロップ回路１７は、論理回路の一例である。

図２は、図１に示す充放電型発振回路の動作を説明するタイミングチャートである。

時間ｔ１でフリップフロップ回路１７の出力信号Ｑが“Ｌ”レベルになると、電流源１２ａがオンになるとともに、トランジスタ１４ａがオフになる。そして、電流源１２ａからキャパシタ１３ａに定電流が供給され、ノードＮ₁₁の電圧ＶＣ１が時間とともに上昇する。

なお、時間ｔ１でフリップフロップ回路１７の出力信号ＸＱが“Ｈ”レベルになるので、電流源１２ｂがオフになるとともにトランジスタ１４ｂがオンになり、ノードＮ₂₁の電圧は接地電位（０Ｖ）に固定される。

時間ｔ２でノードＮ₁₁の電圧ＶＣ１が基準電圧ＶＦに到達すると、コンパレータ１５ａの出力信号は“Ｌ”レベルから“Ｈ”レベルに変化する。この信号の変化がフリップフロップ回路１７の入力端子Ｓに伝達されると、フリップフロップ回路１７の出力信号Ｑは“Ｌ”レベルから“Ｈ”レベルに変化し、出力信号ＸＱは“Ｈ”レベルから“Ｌ”レベルに変化する（時間ｔ３）。

フリップフロップ回路１７の出力信号Ｑが“Ｈ”レベルになると、電流源１２ａがオフになるとともに、トランジスタ１４ａがオンになる。そして、ノードＮ₁₁の電圧ＶＣ１は接地電位（０Ｖ）に固定される。

これと同時にフリップフロップ回路１７の出力信号ＸＱが“Ｌ”レベルになるので、電流源１２ｂがオンになるとともに、トランジスタ１４ｂはオフとなる。これにより、電流源１２ｂからキャパシタ１３ｂに定電流が供給され、ノードＮ₂₁の電圧ＶＣ２が時間とともに上昇する。

時間ｔ４でノードＮ₂₁の電圧ＶＣ２が基準電圧ＶＦに到達すると、コンパレータ１５ｂの出力信号が“Ｌ”レベルから“Ｈ”レベルに反転する。この信号の変化がフリップフロップ回路１７の入力端子Ｒに伝達されると、フリップフロップ回路１７の出力信号Ｑは“Ｈ”レベルから“Ｌ”レベルに変化し、出力信号ＸＱは“Ｌ”レベルから“Ｈ”レベルに変化する（時間ｔ５）。

このようにして、フリップフロップ回路１７の出力端子Ｑからは、電流源１２ａ，１２ｂから供給される電流量に応じた所定の周波数のパルス信号が出力される。

ところで、上述した充放電型発振回路の発振周波数の上限値は１ＭＨｚ程度であり、それよりも高い周波数で発振させると周波数の精度が悪くなる。これは、発振周波数が高くなると、コンパレータ１５ａ内に存在する容量成分の影響によりノードＮ₁₁，Ｎ₂₁の電圧ＶＣ１，ＶＣ２の上昇速度が非直線的になり、図２中にｔｄ１，ｔｄ２で示す遅延時間にばらつきが発生するためである。

遅延時間のばらつきを小さくするために、コンパレータ１５ａ，１５ｂのゲインを大きくすることが考えられる。しかし、単にコンパレータ１５ａ，１５ｂのゲインを大きくしただけでは、コンパレータ１５ａ，１５ｂの消費電力が大きくなってしまう。

以下の実施形態では、発振周波数が高くても周波数の精度が高く、消費電力が比較的少ない充放電型発振回路について説明する。

（第１の実施形態）
図３は、第１の実施形態に係る充放電型発振回路の構成を示す回路図である。図３において、図１と同一物には同一符号を付している。

本実施形態に係る充放電型発振回路は、充放電部１１ａ，１１ｂと、バッファ（電圧バッファ）２１ａ，２１ｂと、コンパレータ１５ａ，１５ｂと、フリップフロップ回路１７とを有する。

充放電部１１ａは、図１の回路と同様に、電流源１２ａと、キャパシタ１３ａと、トランジスタ１４ａとにより構成されている。そして、電流源１２ａとキャパシタ１３ａとの間のノードＮ₁₁は、バッファ２１ａの入力端子に接続されている。

バッファ２１ａの出力端子は、コンパレータ１５ａに接続されている。このコンパレータ１５ａは、バッファ２１ａを介して供給される信号の電圧が基準電圧ＶＦよりも低いときは出力信号を“Ｌ”レベルとし、バッファ２１ａを介して供給される信号の電圧が基準電圧ＶＦに到達すると出力信号を“Ｈ”レベルとする。コンパレータ１５ａから出力される信号は、ＲＳフリップフロップ回路１７の入力端子Ｓに伝達される。

充放電部１１ｂも、図１の回路と同様に、電流源１２ｂと、キャパシタ１３ｂと、トランジスタ１４ｂとにより構成されている。そして、電流源１２ｂとキャパシタ１３ｂとの間のノードＮ₂₁は、バッファ２１ｂの入力端子に接続されている。

バッファ２１ｂの出力端子は、コンパレータ１５ｂに接続されている。このコンパレータ１５ｂは、バッファ２１ｂを介して供給される信号の電圧が基準電圧ＶＦよりも低いときは出力信号を“Ｌ”レベルとし、バッファ２１ｂを介して供給される信号の電圧が基準電圧ＶＦに到達すると出力信号を“Ｈ”レベルとする。コンパレータ１５ｂから出力される信号は、フリップフロップ回路１７の入力端子Ｒに伝達される。

図４は、バッファ２１ａの一例を示す回路図である。なお、バッファ２１ｂの構成はバッファ２１ａと同様であるので、ここではその説明を省略する。

この図４に示すバッファ２１ａは、電源ラインＶ_DDとノードＮ₁₂との間に接続された電流源２２と、ノードＮ₁₂と接地ラインとの間に接続されたトランジスタ２３とにより形成されている。このトランジスタ２３のドレインは接地ラインに接続され、ソースはノードＮ₁₂に接続されて、ソースフォロワ回路を構成している。

トランジスタ２３のゲートは、充放電部１１ａのノードＮ₁₁に接続されている。また、ノードＮ₁₂は、コンパレータ１５ａの入力端子に接続されている。

図５は、コンパレータ１５ａの一例を示す回路図である。なお、コンパレータ１５ｂの構成はコンパレータ１５ａと同様であるので、ここではその説明を省略する。

この図５に示すコンパレータ１５ａは、電流源２３と、トランジスタ３２〜３５とにより構成されている。

電流源２３は、電源ラインＶ_DDとノードＮ₁₃との間に接続されている。トランジスタ３２，３３は、ノードＮ₁₃と接地ラインとの間に直列に接続されている。また、トランジスタ３４，３５も、ノードＮ₁₃と接地ラインとの間に直列に接続されている。

トランジスタ３２のゲートはバッファ２１ａの出力端子に接続されており、トランジスタ３４のゲートには基準電源（図示せず）から基準電圧ＶＦが供給される。

トランジスタ３２とトランジスタ３３との間のノードＮ₁₄は、トランジスタ３３，３５の各ゲートに接続されている。そして、トランジスタ３４とトランジスタ３５との間のノードＮ₁₆から出力される信号が、フリップフロップ回路１７の入力端子Ｓに伝達される。

なお、差動対のトランジスタ３２，３５のバイアス電流を、相互コンダクタンスｇ_mの温度変化に合わせて作成したバイアス電源から供給することが好ましい。これにより、温度変化にともなうコンパレータのゲイン変動量を小さくできるため、発振周波数の変動が抑制される。

また、バッファ２１ａ，２１ｂには、温度変動量が小さいバイアス電流を供給することが望ましい。

本実施形態では、充放電部１１ａ，１１ｂとコンパレータ１５ａ，１５ｂとの間にバッファ２１ａ，２１ｂを接続している。このバッファ２１ａ，２１ｂ内のトランジスタには、大きなゲインが要求されない。そのため、バッファ２１ａ，２１ｂ内のトランジスタ２３には、コンパレータ１５ａ，１５ｂ内のトランジスタよりもサイズが小さいトランジスタ、言い換えるとゲートとソース／ドレインとの間の寄生容量が小さいトランジスタを使用できる。

そして、バッファ２１ａ，２１ｂをサイズが小さいトランジスタで形成することにより、充放電部１１ａ，１１ｂとコンパレータ１５ａ，１５ｂとを直接接続する場合に比べて、充放電部１１ａ，１１ｂに与える寄生容量の影響が小さくなる。その結果、発振周波数を高くしても良好な周波数精度を維持できる。

また、充放電部１１ａ，１１ｂとコンパレータ１５ａ，１５ｂとの間にバッファ２１ａ，２１ｂを配置することにより、コンパレータ１５ａ，１５ｂのしきい値付近における急峻な電位変化（ΔＶ／Δｔ）が抑制される。このため、コンパレータ１５ａ，１５ｂ内の寄生容量に流れる電流のピーク値が低減され、充放電電流に与える誤差が小さくなる。その結果、発振周波数のばらつきや温度変動がより一層小さくなるという効果を奏する。

（電流源）
ところで、図３に示す充放電型発振回路の発振周波数ｆは、キャパシタ１３ａ，１３ｂの容量値をＣ１、電流源１２ａ，１２ｂからキャパシタ１３ａ，１３ｂに流れる電流をｉ_c、コンパレータ１５ａ，１５ｂの応答遅れをｔ_dとすると、下記式により計算される。

ｆ＝１／（（Ｃ１×ＶＦ／ｉ_c＋ｔ_d）×２）
充放電型発振回路の発振周波数の温度変動を小さくするためには、ｉ_c及びｔ_dの温度変動を抑えることが重要になる。

図６は、温度変動が小さい電流源の一例を示す回路図である。この電流源は、充放電部１１ａ，１１ｂの電流源１２ａ，１２ｂとして使用する。

トランジスタ４１は電源ラインＶ_DDと出力端子４６との間に接続されている。また、トランジスタ４２は電源ラインＶ_DDとノードＮ₁₇との間に接続され、トランジスタ４３は電源ラインＶ_DDとノードＮ₁₈との間に接続されている。

アンプ４５の一方の入力端子はノードＮ₁₇に接続されており、他方の入力端子はノードＮ₁₈に接続されている。そして、このアンプ４５の出力は、トランジスタ４１，４２，４３の各ゲートに接続されている。

ノードＮ₁₇と接地ラインとの間にはダイオードＤ₂が接続されており、ノードＮ₁₈と接地ラインとの間には抵抗Ｒ₁とダイオードＤ₁とが直列に接続されている。

また、ノードＮ₁₇とノード₁₉との間には抵抗Ｒ₃が接続されており、ノードＮ₁₈とノード₁₉との間には抵抗Ｒ₂が接続されている。更に、ノードＮ₁₉と接地ラインとの間には、抵抗Ｒ₄が接続されている。

この図６に示す電流源では、Ｉ₁＝Ｉ₂＝Ｖ_t・ln(Ｎ)／Ｒ₁＋Ｖ_be／Ｒ₅とすることで、抵抗の一次の温度変動を一定にできる。

但し、Ｒ₅＝Ｒ₂＋２Ｒ₄＝Ｒ₃＋２Ｒ₄である。また、Ｖ_tはダイオードのサーマルボルテージであり、常温で２６ｍＶ程度である。更に、ＮはダイオードＤ₁，Ｄ₂の面積比である。更にまた、Ｖ_beはダイオードＤ₂の両端の電位差であり、０．７Ｖ程度である。

図７は相互コンダクタンスｇ_mの温度変動が小さい電流源の一例を示す回路図である。この電流源は、コンパレータ１５ａ，１５ｂ内の電流源として使用する。

電流供給部６１は、電源ラインＶ_DDとノードＮ₃₂との間に接続されている。また、抵抗Ｒ１はノードＮ₃₂とノードＮ₃₃との間に接続されており、抵抗Ｒ_d3はノードＮ₃₃と接地ラインとの間に接続されている。

トランジスタ６２は、電源ラインＶ_DDとノードＮ₃₁との間に接続されている。また、トランジスタ６６及び抵抗Ｒ_d2は、ノードＮ₃₁と接地ラインとの間に直列に接続されている。トランジスタ６６のゲートは、ノードＮ₃₂に接続されている。

トランジスタ６７は、ノードＮ₃₁とノードＮ₃₄との間に接続されている。このトランジスタ６７のゲートは、ノードＮ₃₃に接続されている。また、抵抗Ｒ_d1は、ノードＮ₃₄と接地ラインとの間に接続されている。

トランジスタ６３は、電源ラインＶ_DDと出力端子６８との間に接続されている。また、電流供給部６５は電源ラインＶ_DDとノードＮ₃₅との間に接続されており、抵抗Ｒ２はノードＮ₃₅と接地ラインとの間に接続されている。

アンプ６４の一方の入力端子はノードＮ₃₅に接続されており、他方の入力端子はノードＮ₃₄に接続されている。このアンプ６４の出力は、トランジスタ６２，６３の各ゲートに接続されている。

ここで、抵抗Ｒ_d1に流れる電流をＩ_dとし、抵抗Ｒ₂の両端の電位差をΔＶ₂としたときに、Ｒ_d1・Ｉ_dがΔＶ₂と等しくなるようにノードＮ₃₁に流れる電流Ｉ_sを調整することで、差動対ゲインの温度変動を小さくできる。

（第２の実施形態）
図８は、第２の実施形態に係る充放電型発振回路を示す回路図である。なお、図８において、図３と同一物には同一符号を付している。

本実施形態に係る充放電発振回路では、バッファ２１ａ，２１ｂの出力をアンプ２４ａ，２４ｂに入力し、アンプ２４ａ，２４ｂの出力に応じてコンパレータ１５ａ，１５ｂの電流源２３ａ，２３ｂから供給される電流量を可変できるようにしている。

図９は、コンパレータ１５ａ及びアンプ２４ａの一例を示す回路図である。なお、コンパレータ１５ｂ及びアンプ２４ｂの構成はコンパレータ１５ａ及びアンプ２４ａと同様であるので、ここではその説明は省略する
アンプ２４ａの一方の入力端子には、バッファ２１ａを介してノードＮ₁₁の電圧ＶＣ１が供給される。また、アンプ２４ａの他方の入力端子には基準電圧ＶＦ２が供給される。この基準電圧ＶＦ２は、基準電圧ＶＦよりも若干低く設定されている。

そして、アンプ２４ａは、電圧ＶＣ１が基準電圧ＶＦ２よりも低いときには出力信号ＳＡ１を“Ｌ”レベルとし、電圧ＶＣ１が基準電圧ＶＦ２に到達すると出力信号ＳＡ１を“Ｈ”レベルにする。

コンパレータ１５ａの電流源２５ａは、第１の電流供給部３１ａと、第２の電流供給部３１ｂと、スイッチＳＡ１とにより構成されている。第１の電流供給部３１ａは電源ラインＶ_DDとノードＮ₁₃との間に接続されている。また、第２の電流供給部３１ｂ及びスイッチＳＡ１は、電源ラインＶ_DDとノードＮ₁₃との間に直列に接続されている。

スイッチＳＡ１は、アンプ２４ａから出力される信号ＳＡ１が“Ｌ”レベルのときにはオフとなり、信号ＳＡ１が“Ｈ”レベルのときにはオンになる。

以下、本実施形態に係る充放電型発振回路の動作について、図１０に示すタイミングチャートを参照して説明する。

時間ｔ１でトランジスタ１４ａがオフになると、電流源１２ａから供給される電流によりキャパシタ１３ａに電荷が蓄積される。これにより、ノードＮ₁₁の電圧ＶＣ１は時間とともに上昇する。但し、ノードＮ₁₁の電圧ＶＣ１が基準電圧ＶＦ２よりも低いときは、コンパレータ１５ａ内のトランジスタ３２はオン、トランジスタ３４はオフである。また、アンプ２４ａの出力は“Ｌ”レベルであり、スイッチＳＡ１はオフである。

時間ｔ２でノードＮ₁₁の電圧ＶＣ１が基準電圧ＶＦ２に到達すると、アンプ２４ａの出力が“Ｈ”レベルになる。これにより、コンパレータ１５ａのスイッチＳＡ１がオンになり、ノードＮ₁₃には２つの電流供給部３１ａ，３１ｂから同時に電流が供給される。その結果、コンパレータ１５ａの動作電流が増加する。

次に、時間ｔ３でノードＮ₁₁の電圧ＶＣ１が基準電圧ＶＦに到達すると、コンパレータ１５ａ内のトランジスタ３２がオフ、トランジスタ３４がオンになり、ノードＮ₁₆の電圧が上昇する。これにより、フリップフロップ回路１７の入力端子Ｓに供給される信号が“Ｈ”レベルになる。

フリップフロップ回路１７の入力端子Ｓに供給される信号が“Ｈ”レベルになると、フリップフロップ回路１７の出力Ｑは“Ｈ”レベルになり、反転出力ＸＱは“Ｌ”レベルになる（時間ｔ４）。

そして、トランジスタ１４ａがオンになり、ノードＮ₁₁の電圧ＶＣ１が低下する。その結果、アンプ２４ａの出力は“Ｌ”レベルになり、コンパレータ１５ａのスイッチＳＡ１はオフになって、コンパレータ１５ａの動作電流が減少する。

一方、フリップフロップ回路１７の反転出力ＸＱが“Ｌ”レベルになると、トランジスタ１４ｂがオフになり、電流源１２ｂから供給される電流によりキャパシタ１３ｂに電荷が蓄積されて、ノードＮ₂₁の電圧が上昇する。

時間ｔ５でノードＮ₂₁の電圧が基準電圧ＶＦ２に到達すると、アンプ２４ｂの出力が“Ｈ”レベルになり、コンパレータ１５ｂのスイッチＳＡ１がオンになって、コンパレータ１５ｂの動作電流が増加する。

その後、時間ｔ６でノードＮ₂₁の電圧ＶＣ２が基準電圧ＶＦに到達すると、コンパレータ１５ｂ内のトランジスタ３２がオフ、トランジスタ３４がオンになり、ノードＮ₁₆の電圧が上昇する。これにより、フリップフロップ回路１７の入力端子Ｒに供給される信号が“Ｈ”レベルになる。

フリップフロップ回路１７の入力端子Ｒに供給される信号が“Ｈ”レベルになると、フリップフロップ回路１７の出力Ｑは“Ｌ”レベルになり、反転出力ＸＱは“Ｈ”レベルになる（時間ｔ７）。

そして、トランジスタ１４ｂがオンになり、ノードＮ₂₁の電圧ＶＣ２が低下する。その結果、アンプ２４ｂの出力は“Ｌ”レベルになり、コンパレータ１５ｂ内のスイッチＳＡ１はオフになって、コンパレータ１５ｂの動作電流が減少する。

本実施形態では、充放電部１１ａ，１１ｂとコンパレータ１５ａ，１５ｂとの間にバッファ２１ａ，２１ｂを配置しているので、第１の実施形態と同様に、発振周波数が高くても良好な周波数精度が得られる。また、本実施形態では、ノードＮ₁₁，Ｎ₂₁の電圧ＶＣ１，ＶＣ２が基準電圧ＶＦに到達する前にスイッチＳＡ１をオンにしてコンパレータ１５ａ，１５ｂの動作電流を増加している。これにより、消費電力の増加を抑制しつつ、発振周波数の精度をより一層向上できる。

（第３の実施形態）
前述したように、充放電型発振回路では充放電部の電流源から供給する電流量により発振周波数が決まるので、電流源から供給する電流量を変化させることにより発振周波数を変化させることができる。そこで、本実施形態では、図３又は図８に示す充放電部１１ａ，１１ｂの電流源として、電流供給量を可変できる電流ＤＡＣ（Digital to Analog Converter）を使用する。

図１１は、電流ＤＡＣの一例を示す回路図である。

この電流ＤＡＣ７０は、トランジスタＭａ，Ｍｂと、トランジスタＭ_o〜Ｍ₄と、トランジスタ７１ａ〜７１ｅと、インバータ７２ａ〜７２ｅとにより構成されたカレントミラー回路を有する。

トランジスタＭａは電源ラインＶ_DDと端子７３との間に接続されており、トランジスタＭｂは電源ラインＶ_DDと端子７４との間に接続されている。

トランジスタＭ₀とトランジスタ７１ａとは、電源ラインＶ_DDと端子７４との間に直列に接続されている。これと同様に、トランジスタＭ₁〜Ｍ₄とトランジスタ７１ｂ〜７１ｅとは、電源ラインＶ_DDと端子７４との間にそれぞれ直列に接続されている。

トランジスタＭａ，Ｍｂ，Ｍ₀〜Ｍ₄の各ゲートは共通接続されている。トランジスタ７１ａ〜７１ｅの各ゲートには、後述する制御部７５から出力されるデジタルコードのビットＢ₀〜Ｂ₄が、インバータ７２ａ〜７２ｅを介して入力される。これらのトランジスタ７１ａ〜７１ｅは、デジタルコードの各ビットの状態に応じてオン−オフするスイッチとして動作する。

トランジスタＭａ，Ｍｂ，Ｍ_o〜Ｍ₄のサイズは、トランジスタＭａ，Ｍｂ，Ｍ_o〜Ｍ₄に流す電流に応じて設定されている。ここでは、トランジスタＭ₀の面積を１としたときに、トランジスタＭａの面積は３２、トランジスタＭｂ，Ｍ₄の面積は１６、トランジスタＭ₃の面積は８、トランジスタＭ₂の面積は４、トランジスタの面積Ｍ₁は２に設定されている。

この電流ＤＡＣ７０では、トランジスタＭａに基準電流Ｉ₀を流し、デジタルコードにより端子７４から出力される電流Ｉ_xを調整する。

電流ＤＡＣ７０の出力電流Ｉ_xの可変範囲は、Ｉ_x＝０．５Ｉ₀〜１．４７Ｉ₀なので、基準電流Ｉ₀に対して約±５０％の範囲で調整可能となる。調整刻みは、（１／３２）Ｉ₀なので、約３．１％のステップで調整可能である。また、電源起動時は、Ｂ₄を“Ｈ”にすると、Ｉ_x＝Ｉ₀になるので、これを中心値として使用する。

このように充放電部１１ａ，１１ｂの電流源１２ａ，１２ｂとして電流ＤＡＣ７０を使用することにより、充放電型発振回路の発振周波数を変化させることができる。但し、電流切り替え時に発振回路から規格外の細いパルスが出力され、後段の回路に不具合が発生するおそれがある。

そのため、本実施形態では、図１２に示すように、制御部７５から出力されるデジタルコードをレジスタ７６に書き込み、所定のタイミングでレジスタ７６にトリガを供給する。このトリガによりレジスタ７６から電流源１２ａ，１２ｂ（電流ＤＡＣ７０）にデジタルコードを供給する。レジスタ７６から電流源１２ａ，１２ｂへのデジタルコードの供給は、例えば電流源１２ａ又は電流源１２ｂが電流の供給を停止しているとき、又は電圧ＶＣ１，ＶＣ２が基準電圧ＶＦに比べて十分に低いときに行う。

（第４の実施形態）
更なる低消費電力化のために、例えば図１３に示すように、高周波の信号を発生する発振回路を間欠動作させる場合がある。この場合、高周波の信号を発生する発振回路（以下、「高速発振回路」という）と、間欠動作の周期を決める低周波の信号を発生する発振回路（以下、「低速発振回路」という）とを同期させることが重要となる。

図１４は、高速発振回路と低速発振回路との同期方法を例示した回路図である。ここでは、高速発振回路８１の発振周波数は８１９２ｋＨｚ、低速発振回路８２の発振周波数は４ｋＨｚであり、それらの発振回路８１，８２を同期させるためにワンショット回路８３を使用している。高速発振回路８１として、第１〜第３の実施形態で説明した充放電型発振回路を使用する。

ワンショット回路８３はカウンタを内蔵し、低速発振回路８２から出力される信号の立ち上がり、又は立下りをトリガとして高速発振回路８１から出力される信号のカウントを開始する。そして、ワンショット回路８３は、カウンタの値が１０２４になる毎にワンショットパルスを発生し、カウンタの値をリセットする。これにより、ワンショット回路８３からは、周波数が８ｋＨｚの信号が出力される。

低速発振回路８２は、ワンショット回路８３から出力される信号の立下りをトリガ（調整データ更新トリガ）として自身の出力信号の論理値を判定し、その結果に基づいて発振周波数を微調整する。

図１５は、低速発振回路８２の一例を示す回路図である。

この図１５に例示する低速発振回路８２は、アップ／ダウンカウンタ９１と、電流源９２と、キャパシタ９３と、トランジスタ９４と、コンパレータ９５と、遅延回路９６と、Ｔ型フリップフロップ回路（Ｔ−ＦＦ）９７とを有する。

電流源９２は、例えば図１１に示すような電流ＤＡＣであり、アップ／ダウンカウンタ９１から出力されるデジタルコードに応じた電流をキャパシタ９３に供給する。

アップ／ダウンカウンタ９１は、制御部（図示せず）により初期値が設定される。その後、低速発振回路８２が動作を開始すると、アップ／ダウンカウンタ９１はワンショット回路８３から出力される信号の立下り（トリガ）のタイミングで当該低速発振回路８２の出力信号を取り込み、その出力信号の論理値に応じてカウンタの値を増減する。

すなわち、アップ／ダウンカウンタ９１は、出力信号の論理値が“Ｌ”のときにはカウンタの値に１を減算する。これにより、電流源９２から供給される電流量が減少する。

また、アップ／ダウンカウンタ９１は、出力信号の論理値が“Ｈ”のときにはカウンタの値に１を加算する。これにより、電流源９２から供給される電流量が増加する。

トランジスタ９４はキャパシタ９３と並列に接続されており、遅延回路９６から出力される信号によりオン−オフするスイッチとして動作する。トランジスタ９４がオフの期間に電流源９２から供給される電流によりキャパシタ９３に電荷が蓄積され、電流源９２とキャパシタ９３との間のノードＮ₉₁の電圧が上昇する。一方、トランジスタ９４がオンになると、ノードＮ₉₁は接地電位に固定される。

コンパレータ９５の一方の入力端子はノードＮ₉₁に接続されており、他方の端子には基準電圧ＶＦが供給される。そして、コンパレータ９５は、ノードＮ₉₁の電圧が基準電圧ＶＦよりも低いときは出力信号を“Ｌ”とし、ノードＮ₉₁の電圧が基準電圧ＶＦよりも高いときは出力信号を“Ｈ”とする。

遅延回路９６は、コンパレータ９５から出力される信号を一定時間遅延して出力する。前述のトランジスタ９４のゲートは、遅延回路９６の出力端子に接続されている。

この低速発振回路８２の発振周波数は、電流源９２から供給されるキャパシタ９３への充電電流量と、遅延回路９６の遅延時間とにより決定される。

Ｔ型フリップフロップ回路９７は、遅延回路９６から出力される信号を１／２に分周し、デューティー比が５０％の信号を出力する。

以下、低速発振回路８２の動作について、図１６のタイミングチャートを参照して説明する。ここでは、初期状態においてトランジスタ９４がオフであるとする。

トランジスタ９４がオフになると、電流源９２から供給される電流によりキャパシタ９３に電荷が蓄積され、ノードＮ₉₁の電圧が時間とともに上昇する。そして、ノードＮ₉₁の電圧が基準電圧ＶＦに到達すると、コンパレータ９５の出力が“Ｌ”から“Ｈ”に変化する。

コンパレータ９５の出力は、遅延回路９６により遅延されてトランジスタ９４のゲートに伝達される。トランジスタ９４は、遅延回路９６から伝達された信号が“Ｈ”になるとオンになる。これにより、ノードＮ₉₁が接地電位となり、コンパレータ９５の出力が“Ｈ”から“Ｌ”に変化する。このコンパレータ９５の出力の変化は、遅延回路９６による遅延時間が経過した後、トランジスタ９４に伝達される。そして、トランジスタ９４がオフになり、キャパシタ９３への電荷の蓄積が開始される。

このようにして、遅延回路９６から、電流源９２から供給される電流量と遅延回路９６による遅延時間とに応じた周波数の信号が出力される。本実施形態では、遅延回路９６の出力信号の周波数が８ｋＨｚとなるように、電流源９２の電流供給量が設定される。

Ｔ型フリップフロップ回路９７の出力信号の論理値は、遅延回路９６から出力される信号が“Ｈ”から“Ｌ”に変化するたびに反転する。これにより、Ｔ型フリップフロップ回路９７から、周波数が遅延回路９６から出力される信号の周波数の１／２であり、デューティー比が５０％の信号が出力される。

この低速発振回路８２の発振周波数が４ｋＨｚよりも若干高い場合、アップ／ダウンカウンタ９１にトリガが入力されたときの低速発振回路８２の出力は“Ｌ”になる。この場合、アップ／ダウンカウンタ９１は、現在のカウンタの値に１を減算する。これにより、電流源９２から供給される電流量が電流ＤＡＣの１ビット分だけ減少し、低速発振回路８２の発振周波数が若干減少する（低速発振回路８２の周波数を１ステップ下げる）。

一方、低速発振回路８２の発振周波数が４ｋＨｚよりも若干低い場合、アップ／ダウンカウンタ９１にトリガが入力されたときの低速発振回路８２の出力は“Ｈ”になる。この場合、アップ／ダウンカウンタ９１は、現在のカウンタの値に１を加算する。これにより、電流源９２から供給される電流量が電流ＤＡＣの１ビット分だけ増加し、低速発振回路８２の発振周波数が若干増加する（低速発振回路８２の周波数を１ステップ上げる）。

このようにして、低速発振回路８２の発振周波数は高速発振回路８１の発振周波数に基づいて補正され、低速発振回路８２と高速発振回路８１とが同期した状態で動作する。

本実施形態では、低速発振回路８２の発振周波数を、高速発振回路８１の出力信号を使って自動的に調整する。このため、低速発振回路８２の周波数精度や温度特性が悪くても、高速高精度発振回路８１の発振周波数の精度に準じた精度で低速発振回路８２を動作させることができる。

以上の諸実施形態に関し、更に以下の付記を開示する。

（付記１）第１の充放電部と、
前記第１の充放電部の出力が入力される第１のバッファと、
前記第１のバッファの出力と第１の基準電圧との比較結果に応じた信号を出力する第１のコンパレータと、
第２の充放電部と、
前記第２の充放電部の出力が入力される第２のバッファと、
前記第２のバッファの出力と第２の基準電圧との比較結果に応じた信号を出力する第２のコンパレータと、
前記第１のコンパレータの出力と前記第２のコンパレータの出力とにより論理値が変化する信号を出力する論理回路と
を有することを特徴とする充放電型発振回路。

（付記２）前記第１の充放電部及び前記第２の充放電部はそれぞれ、直列接続された電流源及びキャパシタと、前記キャパシタに並列に接続されたスイッチとを有することを特徴とする付記１に記載の充放電型発振回路。

（付記３）前記電流源は、電流ＤＡＣを有することを特徴とする付記２に記載の充放電型発振回路。

（付記４）デジタルデータを記憶するレジスタを有し、前記レジスタは所定のタイミングで前記デジタルデータを前記電流ＤＡＣに伝達することを特徴とする付記３に記載の充放電型発振器。

（付記５）前記第１のバッファ及び前記第２のバッファが、電流源と、前記電流源にソースが接続されたトランジスタとを有することを特徴とする付記１乃至４のいずれか１項に記載の充放電型発振回路。

（付記６）前記第１のバッファ及び前記第２のバッファに含まれるトランジスタのサイズが、前記第１のコンパレータ及び前記第２のコンパレータに含まれるトランジスタのサイズよりも小さいことを特徴とする付記１乃至４のいずれか１項に記載の充放電型発振回路。

（付記７）前記第１の充放電部及び前記第２の充放電部はそれぞれ、
第１の電源ラインと第１のノードとの間に接続された第１のトランジスタと、
前記第１の電源ラインと第２のノードとの間に接続された第２のトランジスタと、
前記第１のノードと第２の電源ラインとの間に直列に接続された第１の抵抗及び第１のダイオードと、
前記第２のノードと前記第２の電源ラインとの間に接続された第２のダイオードと、
前記第１のノードと第３のノードとの間に接続された第２の抵抗と、
前記第２のノードと前記第３のノードとの間に接続された第３の抵抗と、
前記第３のノードと前記第２の電源ラインとの間に接続された第４の抵抗と、
第１の入力端子が前記第１のノードに接続され、第２の入力端子が前記第２のノードに接続され、出力端子が前記第１のトランジスタ及び前記第２のトランジスタのゲートに接続されたアンプとを有し、
前記第１の抵抗の抵抗値をＲ１、前記第２の抵抗の抵抗値をＲ２、前記第３の抵抗の抵抗値をＲ３、前記第４の抵抗の抵抗値をＲ４、前記第１のトランジスタに流れる電流をＩ₁、前記第２のトランジスタに流れる電流をＩ₂、前記第１のダイオード及び前記第２のダイオードのサーマルボルテージをＶｔ、前記第１のダイオードと前記第２のダイオードとの面積比をＮ、前記第２のダイオードの両端の電位差をＶ_beとしたときに、Ｉ₁＝Ｉ₂＝Ｖｔ・ln(Ｎ)／Ｒ１＋Ｖbe／Ｒ５（但し、Ｒ５＝Ｒ２＋２Ｒ４＝Ｒ３＋２Ｒ４）の関係を満足することを特徴とする付記１乃至６のいずれか１項に記載の充放電型発振回路。

（付記８）前記第１のコンパレータ及び前記第２のコンパレータに含まれる電流源はそれぞれ、
第１の電源ラインと第１のノードとの間に接続された第１の電流供給部と、
前記第１のノードと第２のノードとの間に接続された第１の抵抗と、
前記第２のノードと第２の電源ラインとの間に接続された第２の抵抗と、
前記第１の電源ラインと第３のノードとの間に接続された第１のトランジスタと、
前記第３のノードと前記第２の電源ラインとの間に直列に接続された第２のトランジスタ及び第３の抵抗と、
前記第３のノードと第４のノードとの間に接続された第３のトランジスタと、
前記第４のノードと前記第２の電源ラインとの間に接続された第４の抵抗と、
前記第１の電源ラインと第５のノードとの間に接続された第２の電流供給部と、
前記第５のノードと前記第２の電源ラインとの間に接続された第５の抵抗と、
第１の入力端子が前記第５のノードに接続され、第２の入力端子が前記第４のノードに接続され、出力端子が前記第１のトランジスタに接続されたアンプとを有し、
前記第４の抵抗の抵抗値をＲ_d1、前記第４の抵抗に流れる電流をＩ_d、前記第５の抵抗の両端の電位差をΔＶ₂としたときに、Ｒ_d1・Ｉ_d＝ΔＶ₂となるように前記第１のトランジスタに流れる電流を調整することを特徴とする付記１乃至６のいずれか１項に記載の充放電型発振回路。

（付記９）前記第１のバッファ及び前記第２のバッファの出力に応じて、前記第１のコンパレータ及び前記第２のコンパレータの動作電流が変化することを特徴とする付記１乃至６のいずれか１項に記載の充放電型発振回路。

（付記１０）前記第１のコンパレータ及び前記第１のコンパレータはいずれも、第１の電流供給部と、前記第１の電流供給部に並列接続されてスイッチによりオン−オフされる第２の電流供給部とを有することを特徴とする付記９に記載の充放電型発振回路。

（付記１１）前記第１のコンパレータは、前記第１のバッファの出力電圧が前記第１の基準電圧よりも低い第３の電圧に到達したときに動作電流が増加し、
前記第２のコンパレータは、前記第２のバッファの出力電圧が前記第２の基準電圧よりも低い第４の電圧に到達したときに動作電流が増加する
ことを特徴とする付記９に記載の充放電型発振回路。

（付記１２）第１の周波数の信号を出力する第１の発振回路と、
前記第１の周波数よりも低い第２の周波数の信号を出力する第２の発振回路と、
前記第１の発振回路の出力から前記第１の周波数よりも低く、前記第２の周波数よりも高い第３の周波数の信号を生成するワンショット回路とを有し、
前記第１の発振回路は、第１の充放電部と、
前記第１の充放電部の出力が入力される第１のバッファと、
前記第１のバッファの出力と第１の基準電圧との比較結果に応じた信号を出力する第１のコンパレータと、
第２の充放電部と、
前記第２の充放電部の出力が入力される第２のバッファと、
前記第２のバッファの出力と第２の基準電圧との比較結果に応じた信号を出力する第２のコンパレータと、
前記第１のコンパレータの出力と前記第２のコンパレータの出力とにより論理値が変化する信号を出力する論理回路とを有し、
前記第２の発振回路は、前記ワンショット回路の出力をトリガとして自身の出力信号を取り込み、取り込んだ信号の論理値に応じて前記第２の周波数を調整することを特徴とする充放電型発振回路。

（付記１３）前記第２の発振回路は、前記第２の発振回路の出力をアップ／ダウン信号として入力し、前記ワンショット回路の出力をトリガとして入力するアップ／ダウンカウンタと、
前記アップ／ダウンカウンタの出力に応じて電流量が変化する電流源と、
前記電流源に接続されたキャパシタと、
前記キャパシタに並列に接続されたスイッチと
を有することを特徴とする付記１２に記載の充放電型発振回路。

１１ａ，１１ｂ…充放電部、１２ａ，１２ｂ，２２，２３，２５ａ，２５ｂ，９２…電流源、１３ａ，１３ｂ，９３…キャパシタ、１４ａ，１４ｂ，２３，２３ａ，２３ｂ，３２〜３５，４１〜４３，６２，６３，６６，６７，７１ａ〜７１ｅ，９４…トランジスタ、１５ａ，１５ｂ，９５…コンパレータ、１７…フリップフロップ回路、２１ａ，２１ｂ…バッファ、２４ａ，２４ｂ，４５，６４…アンプ、３１ａ，３１ｂ６１，６５…電流供給部、７０…電流ＤＡＣ、７２ａ，７２ｅ…インバータ、７５…制御部、７６…レジスタ、８１…高速発振回路、８２…低速発振回路、８３…ワンショット回路、９１…アップ／ダウンカウンタ、９６…遅延回路、９７…Ｔ型フリップフロップ回路。

Claims (10)

1. 第１の充放電部と、
   前記第１の充放電部の出力が入力される第１のバッファと、
   前記第１のバッファの出力と第１の基準電圧との比較結果に応じた信号を出力する第１のコンパレータと、
   第２の充放電部と、
   前記第２の充放電部の出力が入力される第２のバッファと、
   前記第２のバッファの出力と第２の基準電圧との比較結果に応じた信号を出力する第２のコンパレータと、
   前記第１のコンパレータの出力と前記第２のコンパレータの出力とにより論理値が変化する信号を出力する論理回路と
   を有することを特徴とする充放電型発振回路。
2. 前記第１の充放電部及び前記第２の充放電部はそれぞれ、直列接続された電流源及びキャパシタと、前記キャパシタに並列に接続されたスイッチとを有することを特徴とする請求項１に記載の充放電型発振回路。
3. 前記電流源は、電流ＤＡＣを有することを特徴とする請求項２に記載の充放電型発振回路。
4. デジタルデータを記憶するレジスタを有し、前記レジスタは所定のタイミングで前記デジタルデータを前記電流ＤＡＣに伝達することを特徴とする請求項３に記載の充放電型発振器。
5. 前記第１のバッファ及び前記第２のバッファに含まれるトランジスタのサイズが、前記第１のコンパレータ及び前記第２のコンパレータに含まれるトランジスタのサイズよりも小さいことを特徴とする請求項１乃至４のいずれか１項に記載の充放電型発振回路。
6. 前記第１の充放電部及び前記第２の充放電部はそれぞれ、
   第１の電源ラインと第１のノードとの間に接続された第１のトランジスタと、
   前記第１の電源ラインと第２のノードとの間に接続された第２のトランジスタと、
   前記第１のノードと第２の電源ラインとの間に直列に接続された第１の抵抗及び第１のダイオードと、
   前記第２のノードと前記第２の電源ラインとの間に接続された第２のダイオードと、
   前記第１のノードと第３のノードとの間に接続された第２の抵抗と、
   前記第２のノードと前記第３のノードとの間に接続された第３の抵抗と、
   前記第３のノードと前記第２の電源ラインとの間に接続された第４の抵抗と、
   第１の入力端子が前記第１のノードに接続され、第２の入力端子が前記第２のノードに接続され、出力端子が前記第１のトランジスタ及び前記第２のトランジスタのゲートに接続されたアンプとを有し、
   前記第１の抵抗の抵抗値をＲ１、前記第２の抵抗の抵抗値をＲ２、前記第３の抵抗の抵抗値をＲ３、前記第４の抵抗の抵抗値をＲ４、前記第１のトランジスタに流れる電流をＩ₁、前記第２のトランジスタに流れる電流をＩ₂、前記第１のダイオード及び前記第２のダイオードのサーマルボルテージをＶｔ、前記第１のダイオードと前記第２のダイオードとの面積比をＮ、前記第１のダイオード及び前記第２のダイオードの両端の電位差をＶ_beとしたときに、Ｉ₁＝Ｉ₂＝Ｖｔ・ln(Ｎ)／Ｒ１＋Ｖbe／Ｒ５（但し、Ｒ５＝Ｒ２＋２Ｒ４＝Ｒ３＋２Ｒ４）の関係を満足することを特徴とする請求項１乃至５のいずれか１項に記載の充放電型発振回路。
7. 前記第１のコンパレータ及び前記第２のコンパレータに含まれる電流源はそれぞれ、
   第１の電源ラインと第１のノードとの間に接続された第１の電流供給部と、
   前記第１のノードと第２のノードとの間に接続された第１の抵抗と、
   前記第２のノードと第２の電源ラインとの間に接続された第２の抵抗と、
   前記第１の電源ラインと第３のノードとの間に接続された第１のトランジスタと、
   前記第３のノードと前記第２の電源ラインとの間に直列に接続された第２のトランジスタ及び第３の抵抗と、
   前記第３のノードと第４のノードとの間に接続された第３のトランジスタと、
   前記第４のノードと前記第２の電源ラインとの間に接続された第４の抵抗と、
   前記第１の電源ラインと第５のノードとの間に接続された第２の電流供給部と、
   前記第５のノードと前記第２の電源ラインとの間に接続された第５の抵抗と、
   第１の入力端子が前記第５のノードに接続され、第２の入力端子が前記第４のノードに接続され、出力端子が前記第１のトランジスタに接続されたアンプとを有し、
   前記第４の抵抗の抵抗値をＲ_d1、前記第４の抵抗に流れる電流をＩ_d、前記第５の抵抗の両端の電位差をΔＶ₂としたときに、Ｒ_d1・Ｉ_d＝ΔＶ₂となるように前記第１のトランジスタに流れる電流を調整することを特徴とする請求項１乃至５のいずれか１項に記載の充放電型発振回路。
8. 前記第１のバッファ及び前記第２のバッファの出力に応じて、前記第１のコンパレータ及び前記第２のコンパレータの動作電流が変化することを特徴とする請求項１乃至５のいずれか１項に記載の充放電型発振回路。
9. 第１の周波数の信号を出力する第１の発振回路と、
   前記第１の周波数よりも低い第２の周波数の信号を出力する第２の発振回路と、
   前記第１の発振回路の出力から前記第１の周波数よりも低く、前記第２の周波数よりも高い第３の周波数の信号を生成するワンショット回路とを有し、
   前記第１の発振回路は、第１の充放電部と、
   前記第１の充放電部の出力が入力される第１のバッファと、
   前記第１のバッファの出力と第１の基準電圧との比較結果に応じた信号を出力する第１のコンパレータと、
   第２の充放電部と、
   前記第２の充放電部の出力が入力される第２のバッファと、
   前記第２のバッファの出力と第２の基準電圧との比較結果に応じた信号を出力する第２のコンパレータと、
   前記第１のコンパレータの出力と前記第２のコンパレータの出力とにより論理値が変化する信号を出力する論理回路とを有し、
   前記第２の発振回路は、前記ワンショット回路の出力をトリガとして自身の出力信号を取り込み、取り込んだ信号の論理値に応じて前記第２の周波数を調整することを特徴とする充放電型発振回路。
10. 前記第２の発振回路は、前記第２の発振回路の出力をアップ／ダウン信号として入力し、前記ワンショット回路の出力をトリガとして入力するアップ／ダウンカウンタと、
    前記アップ／ダウンカウンタの出力に応じて電流量が変化する電流源と、
    前記電流源に接続されたキャパシタと、
    前記キャパシタに並列に接続されたスイッチと
    を有することを特徴とする請求項９に記載の充放電型発振回路。

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