JP2015019328A - 増幅回路 - Google Patents

Abstract

【課題】高利得・広帯域な特性と小型化との両立が可能な増幅回路を提供すること。
【解決手段】本発明は、電源と接続されたノードＮ１と、入力信号が与えられるノードＮ２と、ソース、キャパシタＣ５を介してノードＮ１と接続されたドレイン、ノードＮ２と接続されたゲートを有するＦＥＴ１０と、ＦＥＴ１０のソースと直流的に接続されたソース、ノードＮ１と直流的に接続されたドレイン、キャパシタＣ３を介してノードＮ２と接続されたゲートを有するＦＥＴ１２と、を備える増幅回路
【選択図】図１

Description

本発明は、増幅回路に関する。

ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）などのトランジスタは高周波信号を増幅する増幅器として用いられる。トランジスタを複数段接続することで、高い利得を得る回路が知られている。このような増幅回路は、広い帯域の信号を増幅可能であることが求められる。例えば特許文献１には、複数のＦＥＴを用いたカレントリユース回路が開示されている。

特開２００８−３５０８３号公報

大きな出力電力を得るために、複数のＦＥＴのゲート幅を調整することがある。複数段のＦＥＴのうち出力側のＦＥＴのゲート幅を大きくする。しかし、ゲート幅を大きくすることで、利得及び帯域特性が悪化する。また複数のＦＥＴに対応して複数のバイアス回路を設けると、増幅回路が大型化してしまう。本発明は上記課題に鑑み、高利得・広帯域な特性と小型化との両立が可能な増幅回路を提供することを目的とする。

本発明は、電源と接続された第１ノードと、入力信号が与えられる第２ノードと、第１端子、第１キャパシタを介して前記第１ノードと接続された第２端子、および前記第２ノードと接続された制御端子を有する第１トランジスタと、前記第１トランジスタの第１端子と直流的に接続された第１端子、前記第１ノードと直流的に接続された第２端子、および第２キャパシタを介して前記第２ノードと接続された制御端子を有する第２トランジスタと、を備える増幅回路である。

上記構成において、前記第２トランジスタの制御端子と前記第２キャパシタとの間のノードと、前記第２トランジスタの第１端子との間は、抵抗、および前記入力信号の波長をλとした場合λ／８以上、３λ／８以下の長さの分布定数線路を含む経路によって直流的に接続されてなる構成とすることができる。

上記構成において、前記第１トランジスタの第２端子と前記第２トランジスタの第１端子との間には、前記入力信号の波長をλとした場合、λ／８以上、３λ／８以下の長さの分布定数線路が接続されてなる構成とすることができる。

上記構成において、前記第２ノードには、その前段を構成する第３トランジスタが接続されてなり、前記第３トランジスタは、第１端子と、前記第２ノードに接続された第２端子と、入力信号が与えられる制御端子とを備えてなる構成とすることができる。

上記構成において、前記第３トランジスタの前記第２端子と、前記第１トランジスタの第１端子との間は、抵抗、および前記入力信号の波長をλとした場合λ／８以上、３λ／８以下の長さの分布定数線路を含む経路によって直流的に接続されてなる構成とすることができる。

上記構成において、前記第２トランジスタの第１端子と前記第１トランジスタの第２端子との間、および前記第１トランジスタの第１端子と接地電位との間のそれぞれには、同じ抵抗値の抵抗が接続されてなる構成とすることができる。

上記構成において、前記第２トランジスタの第１端子と前記第１トランジスタの第２端子との間、および前記第１トランジスタの第１端子と前記第３トランジスタの第２端子との間、および前記第３トランジスタの第１端子と接地電位との間のそれぞれには、同じ抵抗値の抵抗が接続されてなる構成とすることができる。

本発明によれば、高利得・広帯域な特性と小型化との両立が可能な増幅回路を提供することができる。

図１は実施例１に係る増幅回路を例示する回路図である。 図２（ａ）は比較例１に係る増幅回路を例示する回路図である。図２（ｂ）は比較例２に係る増幅回路を例示する回路図である。 図３は実施例２に係る増幅回路を例示する回路図である。 図４は比較例３に係る増幅回路を例示する回路図である。 図５（ａ）は入出力特性の計算結果を示す図である。図５（ｂ）はゲート電流の計算結果を示す図である。

図面を用いて本発明の実施例について説明する。

実施例１はＦＥＴを並列に接続したカレントリユース型増幅回路の例である。図１は実施例１に係る増幅回路１００を例示する回路図である。

図１に示すように、増幅回路１００は、ＦＥＴ１０及び１２、抵抗Ｒ１〜Ｒ３、キャパシタＣ１〜Ｃ８、分布定数線路１４及び１６を備える。ＦＥＴ１０及び１２は入力端子Ｉｎと出力端子Ｏｕｔとの間において並列接続されている。ＦＥＴ１０及び１２のドレイン（第２端子）はノードＮ１（第１ノード）を介して出力端子Ｏｕｔに、共通して高周波的に接続されている。ＦＥＴ１０及び１２のゲート（制御端子）はノードＮ２（第２ノード）を介して入力端子Ｉｎに、共通して高周波的に接続されている。ＦＥＴ１０（第１トランジスタ）のドレインとＦＥＴ１２（第２トランジスタ）のソース（第１端子）とは直流的に直列接続されている。電源電圧ＶｄｄはノードＮ１に供給され、直流電流ＩはＦＥＴ１０のドレイン及びソースを介して、ＦＥＴ１２のドレイン及びソースにかけて流れる。以下、増幅回路１００の構成を詳しく説明する。

キャパシタＣ１の一端は入力端子Ｉｎに電気的に接続され、他端はノードＮ２に接続されている。キャパシタＣ１とノードＮ２との間にキャパシタＣ２及び抵抗Ｒ１の一端が接続されている。キャパシタＣ２及び抵抗Ｒ１の他端は接地されている。

ノードＮ２にはキャパシタＣ３（第２キャパシタ）の一端及びＦＥＴ１０のゲート（制御端子）が電気的に接続されている。ＦＥＴ１０のソースにはキャパシタＣ４及び抵抗Ｒ２の一端が接続されている。キャパシタＣ４及び抵抗Ｒ２の他端は接地されている。ＦＥＴ１０のドレイン（第２端子）はキャパシタＣ５の一端と接続され、キャパシタＣ５（第１キャパシタ）の他端はノードＮ１に接続されている。

ＦＥＴ１２のゲートはキャパシタＣ３の他端に電気的に接続されている。ＦＥＴ１２のソースは、キャパシタＣ６及び抵抗Ｒ３の一端に接続されている。ＦＥＴ１２のドレインはノードＮ１に接続されている。キャパシタＣ６の他端は接地されている。分布定数線路１４の一端はＦＥＴ１０のドレインとキャパシタＣ５との間に接続されている。分布定数線路１４の他端は抵抗Ｒ３の他端に接続されている。分布定数線路１６の一端は抵抗Ｒ３と分布定数線路１４との間のノードＮ３（第３ノード）に接続され、他端はキャパシタＣ３とＦＥＴ１２のゲートとの間のノードＮ４に接続されている。ノードＮ４とＦＥＴ１０との間は直流的に接続されている。

ノードＮ１にキャパシタＣ７の一端が接続され、キャパシタＣ７の他端は出力端子Ｏｕｔに接続されている。ノードＮ１とキャパシタＣ７との間にはキャパシタＣ８の一端、及び電源電圧Ｖｄｄが接続されている。キャパシタＣ８の他端は接地されている。

電源電圧Ｖｄｄは直流電圧であり、ＦＥＴ１０及び１２に均等に印加される。例えばＶｄｄ＝５．０Ｖとした場合、ＦＥＴ１０及び１２それぞれにおいてドレイン・ソース間電圧とゲート・ソース間電圧との和は２．５Ｖである。ＦＥＴ１０のソースはキャパシタＣ４を介して高周波的に接地され、抵抗Ｒ２を介して直流的に接地される。ＦＥＴ１２のソースはキャパシタＣ６を介して高周波的には接地され、直流的にはＦＥＴ１０のドレインと接続される。抵抗Ｒ１はＦＥＴ１０及び１２のゲートに印加される直流電圧を設定する。抵抗Ｒ２はＦＥＴ１０のソースに印加される直流電圧を設定する。抵抗Ｒ３はＦＥＴ１２のソースに印加される直流電圧を設定する。図中に破線で示すように、電源電圧Ｖｄｄ、ＦＥＴ１２のドレイン及びソース、抵抗Ｒ３、ノードＮ３、分布定数線路１４、ＦＥＴ１０のドレイン及びソース、並びに抵抗Ｒ２にかけて直流電流Ｉが流れる電流経路１１が形成される。

入力端子Ｉｎに入力される高周波信号は、ノードＮ２を介してＦＥＴ１０及び１２のゲートに分配される。ＦＥＴ１０及び１２は高周波信号を増幅し出力する。増幅された高周波信号はノードＮ１において合流し、出力端子Ｏｕｔから出力される。

キャパシタＣ１及びＣ７は直流信号をカットし、高周波信号を通過させる。キャパシタＣ３及びＣ５は直流電流Ｉをカットし、かつ高周波信号を通過させる。分布定数線路１４及び１６は直流的には短絡し、かつ高周波信号を遮断する。キャパシタＣ３及びＣ５、並びに分布定数線路１４及び１６により、電流経路１１が直流電流Ｉの電流経路として有効に機能する。分布定数線路１４及び１６が高周波信号と直流電流Ｉとを分離するため、高周波信号が電流経路１１を流れることが抑制される。高周波信号はＦＥＴ１０及び１２のゲートに入力し、かつドレインから出力される。この結果、ＦＥＴ１０及び１２による高周波信号の増幅が可能となる。

実施例１によれば、２つのＦＥＴ１０及び１２が並列接続され、かつＦＥＴ１０及び１２の出力信号が合成される。このため増幅回路１００全体では、ＦＥＴ１０及び１２のゲート幅が合成され、大きなゲート幅を得ることができる。ゲート幅が大きくなるため、大きな出力電力を得ることができる。ＦＥＴ１０及び１２のゲート幅を大きくしなくてよい。ゲート幅の小さなＦＥＴ１０及び１２を用いることで、インピーダンス整合が取りやすくなる。このため、高利得・広帯域な特性を得ることができる。２つのＦＥＴ１０及び１２に対して、１つの電源電圧Ｖｄｄを印加する。つまりドレインバイアス回路は１つでよい。後述の比較例１及び２のように、複数の電源電圧を用いる例に比べ、増幅回路１００の小型化が可能である。

ＦＥＴ１０及び１２が均等に動作することが好ましい。ＦＥＴ１０及び１２の両方において高い線形性が得られるような最適条件を定めることができるためである。例えばＦＥＴ１０のゲート幅をＦＥＴ１２のゲート幅と異ならせ、ＦＥＴ１０において高い線形性が得られる最適条件を設定した場合、ＦＥＴ１２が最適条件で動作することが難しくなる。従って、ゲート幅は等しいことが好ましい。

ＦＥＴ１０及び１２が均等に動作するためには、ＦＥＴ１０のゲート・ソース間電圧がＦＥＴ１２のゲート・ソース間電圧と等しいことが好ましい。またＦＥＴ１０のドレイン・ソース間電圧がＦＥＴ１２のドレイン・ソース間電圧と等しいことが好ましい。ゲート・ソース間電圧が互いに等しくなるために、抵抗Ｒ２の抵抗値が抵抗Ｒ３の抵抗値と等しいことが好ましい。ドレイン・ソース間電圧が互いに等しくなるためには、抵抗Ｒ２の抵抗値が抵抗Ｒ３の抵抗値と等しく、かつＦＥＴ１０及び１２のゲート幅が等しいことが好ましい。

増幅回路１００はカレントリユース回路であり、電流経路１１を通じて直流電流ＩがＦＥＴ１０及び１２が供給されるため、消費電流を抑制することができる。３つ以上のＦＥＴを並列接続して増幅回路を構成してもよい。実施例１はＦＥＴ１０及び１２がディプレッションモードで動作する例とした。ＦＥＴ１０及び１２をエンハンスモードで動作させる場合、抵抗Ｒ１、Ｒ２及びＲ３は設けなくてもよい。

比較例について説明する。比較例１はＦＥＴを直列に接続した増幅回路の例である。図２（ａ）は比較例１に係る増幅回路１００Ｒを例示する回路図である。

図２（ａ）に示すように、入力端子ＩｎとＦＥＴ１０のゲートとが電気的に接続されている。ＦＥＴ１０のドレインにキャパシタＣ９の一端が電気的に接続され、キャパシタＣ９の他端はＦＥＴ１２のゲートに接続されている。ＦＥＴ１２のドレインは出力端子Ｏｕｔに接続されている。ＦＥＴ１０及び１２のソースは接地されている。ＦＥＴ１０のドレインには電源電圧Ｖｄｄ１が印加され、ＦＥＴ１２のドレインには電源電圧Ｖｄｄ２が印加される。キャパシタＣ９は直流信号をカットする。

入力端子Ｉｎに入力された高周波信号は、ＦＥＴ１０により増幅される。ＦＥＴ１０により増幅された高周波信号はＦＥＴ１２によりさらに増幅され、出力端子Ｏｕｔから出力される。出力電力を大きくするためには、ＦＥＴ１２のゲート幅を大きくすればよい。例えばＦＥＴ１２のゲート幅をＦＥＴ１０のゲート幅より大きくし、ＦＥＴ１０のゲート幅はＦＥＴ１２の出力電力が最大となるような大きさとすればよい。しかし、ゲート幅を大きくするとインピーダンス整合が取り難くなるため、増幅回路１００Ｒの利得が低下し、かつ増幅可能な帯域が狭くなる。また１つのＦＥＴに対して１つの電源電圧を接続する。２つのドレインバイアス回路を設けるため、増幅回路１００Ｒは大型化してしまう。

比較例２は３つのＦＥＴを用いる増幅回路の例である。図２（ｂ）は比較例２に係る増幅回路２００Ｒを例示する回路図である。

図２（ｂ）に示すように、入力端子ＩｎはＦＥＴ１８のゲートに接続されている。ＦＥＴ１８のドレインはキャパシタＣ１０を介してノードＮ５に接続されている。ノードＮ５はＦＥＴ１０及び１２のゲートに接続されている。ノードＮ５とＦＥＴ１０との間には抵抗Ｒ４の一端が接続されている。ノードＮ５とＦＥＴ１２との間には抵抗Ｒ５の一端が接続されている。ＦＥＴ１０及び１２のソース、並びに抵抗Ｒ４及びＲ５の他端は接地されている。ＦＥＴ１０のドレインはキャパシタＣ１１を介してノードＮ６に接続され、ＦＥＴ１２のドレインはキャパシタＣ１２を介してノードＮ６に接続されている。ノードＮ６は出力端子Ｏｕｔに接続されている。ＦＥＴ１０、１２及び１８のゲート幅は等しい。ＦＥＴ１０のドレインに電源電圧Ｖｄｄ１、ＦＥＴ１２のドレインに電源電圧Ｖｄｄ２、ＦＥＴ１８のドレインに電源電圧Ｖｄｄ３が印加される。キャパシタＣ１０〜Ｃ１２は直流信号をカットする。

比較例２によれば、ＦＥＴ１０及び１２の出力信号が合成されるため、出力電力を大きくするためにＦＥＴ１０及び１２のゲート幅を大きくしなくてよい。ゲート幅を大きくしなくてよいため、高利得かつ広帯域な特性を得ることができる。しかし、ドレインバイアス回路を３つ設けるため、増幅回路２００Ｒの小型化は困難である。また１つの電源電圧から１つのＦＥＴに直流電流を流すため、消費電流が増大する。

実施例２は３つのＦＥＴを用いたカレントリユース回路の例である。図３は実施例２に係る増幅回路２００を例示する回路図である。

図３に示すように、入力端子Ｉｎと出力端子Ｏｕｔとの間にＦＥＴ１０及び１２が並列接続され、さらにＦＥＴ１０及び１２の前段にＦＥＴ２０（第３トランジスタ）が接続されている。ＦＥＴ１０のソースはＦＥＴ２０のドレインと直流的に接続されている。直流電流Ｉは、ＦＥＴ１０のドレイン及びソース、並びにＦＥＴ１２のドレイン及びソースを介し、ＦＥＴ２０のドレイン及びソースに流れる。以下、増幅回路２００の構成を詳しく説明する。

入力端子ＩｎはキャパシタＣ１を介してＦＥＴ２０のゲート（制御端子）に接続されている。ＦＥＴ２０のソース（第１端子）にはキャパシタＣ１３及び抵抗Ｒ６の一端が接続されている。キャパシタＣ１３及び抵抗Ｒ６の他端は接地されている。つまりＦＥＴ２０のソースは高周波的及び直流的に接地されている。ＦＥＴ２０のドレイン（第２端子）はノードＮ２に接続されている。ＦＥＴ１０のソースはキャパシタＣ４の一端及び分布定数線路２２の一端に電気的に接続されている。分布定数線路２２の他端は抵抗Ｒ８の一端に接続されている。抵抗Ｒ８の他端はＦＥＴ２０のドレインとノードＮ２との間に接続されている。ＦＥＴ１０のソースは、ＦＥＴ２０のドレインと直流的に接続され、ＦＥＴ２０を介して直流的に接地される。またＦＥＴ１０のソースはキャパシタＣ４を介して高周波的に接地されている。抵抗Ｒ９の一端はノードＮ３に接続され、他端はＦＥＴ１２のソースに接続されている。図中に破線で示すように、電源電圧Ｖｄｄ、ＦＥＴ１２のドレイン及びソース、抵抗Ｒ９、ノードＮ３、分布定数線路１４、ＦＥＴ１０のドレイン及びソース、分布定数線路２２、抵抗Ｒ８、ＦＥＴ２０のドレイン及びソース、並びに抵抗Ｒ６にかけて、直流電流Ｉが流れる電流経路１３が形成される。

実施例２によれば、ＦＥＴ２０により増幅された高周波信号がＦＥＴ１０及び１２に分配されるため、ＦＥＴ及び１２のゲートに過大な電力が入力されることは抑制される。入力電力が抑制されることで、ＦＥＴ１０及び１２におけるゲート電流の増大も抑制される。従って、ＦＥＴ１０及び１２の電極劣化及び信頼性の低下が抑制される。また実施例１と同様に、実施例２においても並列接続されたＦＥＴ１０及び１２のゲート幅が合成されるため、大きなゲート幅を得ることができる。ＦＥＴ１０及び１２の出力信号がノードＮ１において合成されるため、大きな出力電力を得ることができる。ＦＥＴ１０、１２及び２０のゲート幅を大きくしなくてよいため、高利得・広帯域な特性が得られる。増幅回路２００はカレントリユース回路であり、直流電流ＩがＦＥＴ１０、１２及び２０に流れる。従って、消費電流が抑制される。

抵抗Ｒ６、Ｒ８及びＲ９の抵抗値は互いに等しいことが好ましい。各ＦＥＴのゲート・ソース間電圧が等しくなるためである。またＦＥＴ１０、１２及び２０のゲート幅は互いに等しいことが好ましい。ソース・ドレイン間電圧が等しくなるためである。ゲート・ソース間電圧が等しく、ソース・ドレイン間電圧が等しくなることによりＦＥＴ１０、１２及び２０が均等に動作し、高い線形性が得られる。例えば電源電圧Ｖｄｄ＝７．５Ｖである。各ＦＥＴにおいて、ソース・ドレイン間電圧とゲート・ソース間電圧との和は２．５Ｖである。分布定数線路１４、１６及び２２は高周波信号と直流電流とを分離するため、電流経路１３が直流電流Ｉの経路として有効に機能する。また、高周波信号が電流経路１３を流れることが抑制され、ＦＥＴ１０及び１２による高周波信号の増幅が可能となる。

比較例３はカレントリユース回路の例である。図４は比較例３に係る増幅回路３００Ｒを例示する回路図である。

図４に示すように、ＦＥＴ１０のドレインはＦＥＴ１２のゲートに接続されている。ＦＥＴ１０のソースは抵抗Ｒ１０及びキャパシタＣ１４を介して接地されている。ＦＥＴ１０のドレインはＦＥＴ１２のゲートに接続されている。ＦＥＴ１２のドレインはキャパシタＣ７を介して出力端子Ｏｕｔに接続されている。ＦＥＴ１２のソースはキャパシタＣ１４を介して高周波的に接地されている。抵抗Ｒ１１の一端はＦＥＴ１２のソースとキャパシタＣ１５との間に接続され、他端はＦＥＴ１０のドレインとＦＥＴ１２のゲートとの間に接続されている。電流経路１３Ｒが、電源電圧Ｖｄｄ、ＦＥＴ１２のドレイン及びソース、抵抗Ｒ１１、ＦＥＴ１０のドレイン及びソース、並びに抵抗Ｒ１０にかけて形成される。

なお、ＦＥＴ１０のゲート幅はＦＥＴ１２のゲート幅と同一である。直流電流ＩがＦＥＴ１０及び１２に共有されているため、各トランジスタのゲート幅を変更することは難しい。すなわち、一方のゲート幅を大きくすると、ＦＥＴ１０及び１２の両方が安定して動作することが難しくなるためである。

ＦＥＴ１０により入力電力が増幅され、ＦＥＴ１２のゲートに入力される。ＦＥＴ１２のゲートに入力される電力は、ＦＥＴ１０に入力される電力より大きくなる。このため、ＦＥＴ１２のゲート電流が、ＦＥＴ１０のゲート電流より大きくなる。

増幅回路３００Ｒの入出力特性及びゲート電流のシミュレーションを行った。ＦＥＴ１０及び１２のゲート幅をそれぞれ３００μｍとした。図５（ａ）は入出力特性の計算結果を示す図である。横軸は入力端子Ｉｎに入力される入力電力、縦軸は出力端子Ｏｕｔから出力される出力電力を表す。図５（ａ）に示すように、入力電流が４ｄＢｍを超えると、出力電力は飽和電力に達する。

図５（ｂ）はゲート電流の計算結果を示す図である。横軸は入力電力、縦軸はゲート電流を表す。実線はＦＥＴ１０のゲート電流、破線はＦＥＴ１２のゲート電流を表す。図５（ｂ）に示すように、入力電力が約４ｄＢｍでＦＥＴ１２にはゲート電流が流れ始める。入力電力が約８ｄＢｍのとき、ＦＥＴ１０にゲート電流が流れ始める。このときＦＥＴ１２のゲート電流は５．０×１０^−５Ａ程度である。ＦＥＴ１２において許容されるゲート電流は例えば３．０×１０^−５Ａである。つまりＦＥＴ１２には過大なゲート電流が流れる。ゲート電流が過大になると、ＦＥＴ１２の電極劣化、及び信頼性の低下が生じる。

ＦＥＴ１０とＦＥＴ１２との間に、ＦＥＴ１０から出力される電力を減衰させるアッテネータを設けることで、ＦＥＴ１２への入力電力を小さくすることができる。しかしアッテネータにより増幅回路３００Ｒの利得が低下する。上記のようにＦＥＴ１０及び１２のゲート幅は互いに等しいため、出力電力を高めるためにはＦＥＴ１０及び１２のゲート幅を大きくする。しかしゲート幅の増大により、利得及び帯域特性が劣化する。また上記のように過大なゲート電流がＦＥＴ１２に流れる。

実施例１及び２において、ＦＥＴを例えばバイポーラトランジスタなど、ＦＥＴ以外のトランジスタとしてもよい。この場合、エミッタが第１端子、コレクタが第２端子、ベースが制御端子に対応する。トランジスタのサイズはエミッタ面積となる。分布定数線路１４、１６及び２２の長さは、増幅回路１００又は２００に流れる高周波信号の波長λに対して、λ／８以上３λ／８以下であることが好ましく、より好ましくはλ／４であることが好ましい。分布定数線路を高インピーダンスとし、高周波信号を遮断するためである。分布定数線路は、例えばマイクロストリップライン、及びコプレーナラインなどの伝送線路、並びにショートスタブなどインダクタンス素子とすることができる。インダクタンス値は、高周波信号を遮断し、直流電流を通過させる値であればよい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０、１２、１８、２０ ＦＥＴ
１１ 電流経路
１４、１６、２２ 分布定数線路
Ｃ１〜Ｃ１５ キャパシタ
Ｉｎ 入力端子
Ｎ２〜Ｎ６ ノード
Ｏｕｔ 出力端子
Ｒ１〜Ｒ１１ 抵抗
Ｖｄｄ、Ｖｄｄ１、Ｖｄｄ２、Ｖｄｄ３ 直流電源
１００、２００、３００ 増幅回路

Claims (7)

1. 電源と接続された第１ノードと、
   入力信号が与えられる第２ノードと、
   第１端子、第１キャパシタを介して前記第１ノードと接続された第２端子、および前記第２ノードと接続された制御端子を有する第１トランジスタと、
   前記第１トランジスタの第１端子と直流的に接続された第１端子、前記第１ノードと直流的に接続された第２端子、および第２キャパシタを介して前記第２ノードと接続された制御端子を有する第２トランジスタと、を備えることを特徴とする増幅回路。
2. 前記第２トランジスタの制御端子と前記第２キャパシタとの間のノードと、前記第２トランジスタの第１端子との間は、抵抗、および前記入力信号の波長をλとした場合λ／８以上、３λ／８以下の長さの分布定数線路を含む経路によって直流的に接続されてなることを特徴とする請求項１記載の増幅回路。
3. 前記第１トランジスタの第２端子と前記第２トランジスタの第１端子との間には、前記入力信号の波長をλとした場合、λ／８以上、３λ／８以下の長さの分布定数線路が接続されてなることを特徴とする請求項１または２記載の増幅回路。
4. 前記第２ノードには、その前段を構成する第３トランジスタが接続されてなり、前記第３トランジスタは、第１端子と、前記第２ノードに接続された第２端子と、前記入力信号が与えられる制御端子とを備えてなることを特徴とする請求項１から３いずれか記載の増幅回路。
5. 前記第３トランジスタの前記第２端子と、前記第１トランジスタの第１端子との間は、抵抗、および前記入力信号の波長をλとした場合λ／８以上、３λ／８以下の長さの分布定数線路を含む経路によって直流的に接続されてなることを特徴とする請求項１から４いずれか記載の増幅回路。
6. 前記第２トランジスタの第１端子と前記第１トランジスタの第２端子との間、および前記第１トランジスタの第１端子と接地電位との間のそれぞれには、同じ抵抗値の抵抗が接続されてなることを特徴とする請求項１から３いずれか記載の増幅回路。
7. 前記第２トランジスタの第１端子と前記第１トランジスタの第２端子との間、および前記第１トランジスタの第１端子と前記第３トランジスタの第２端子との間、および前記第３トランジスタの第１端子と接地電位との間のそれぞれには、同じ抵抗値の抵抗が接続されてなることを特徴とする請求項４または５記載の増幅回路。

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