JP2015019381A - 無瞬断切替システム - Google Patents

Abstract

【課題】 サービスを中断せずに予備系のない片系運用から無瞬断切替可能な冗長系へのアップグレードを可能にする。
【解決手段】 本発明は、現用系伝送システムと予備系伝送システムからそれぞれ、受信した信号から抽出される通信データを蓄積する現用系メモリと予備系メモリを有し、遅延調整手段は、所定の通信品質が維持可能な周波数偏差の範囲で現用系メモリの読み出しクロック周波数を連続的に変化させることによって、現用系伝送システムと予備系伝送システムとの遅延量を等しくする。
【選択図】 図３５

Description

本発明は、障害耐性を高めるために、パスの伝送路を無瞬断で切り替え、高信頼なデジタル通信サービスを提供するための無瞬断切替システムに関する。

インターネットなどの利用拡大に伴いデータトラフィックが急速に増加している。そのようなトラフィックを支えるためにバックボーンネットワークを支える伝送装置の伝送容量が拡大の一途を辿っている。このような伝送装置においてイーサネット（登録商標）をはじめとした多様なクライアント信号を信頼性高く広域転送する国際標準化技術としてITU-Tで規定されるOTN（Optical Transport Network）がある。例えば、IEEEで規定されるイーサネット（登録商標）の最大伝送距離は40 kmであるが、イーサネット（登録商標）をOTNに収容することで40 kmを超える高信頼な長距離転送が可能となる。

近年、イーサネット（登録商標）の普及に伴いOTN規格が大きく拡張されイーサネット（登録商標）転送を重視したものになった（例えば、非特許文献１参照）。具体的には新しいODU（Optical Channel Data Unit）としてGbEを収容するODU0や10GbEを収容するODU2eや100GbEを収容するODU4が規定された。

また、将来出現するであろう新しいクライアント信号への対応や中間帯域の提供を可能とするODUflexが規定された。例えば将来、20 Gbit/sのビットレートを持つクライアント信号が出現した場合には20 Gbit/sのペイロード容量を持つODUflexを用いることで効率の良いクライアント信号の収容が可能となる。また中間帯域の例としては100GbEを50 Gbit/sの実効的な帯域で転送するといったものが考えられ、50 Gbit/sのペイロード容量を持つODUflexを用いることでそのようなことが実現可能である。

このようにOTNでは1波長あたりの伝送容量が増大する一方で、そこに多重する信号の多様化が進んでいる。具体的にはクライアント信号を収容したODU（ODU0, ODU1, ODU2, ODU2e, ODU3, ODU4, ODUflex）を適宜100G波長（ODU4/OTU4）に多重して伝送することとなる。その際、多重されている信号をクロスコネクトするデジタルクロスコネクト装置（ODUクロスコネクト装置）がネットワークの経済性、柔軟性、運用性などの向上に重要な役割を演じることとなる。

また、大容量データの転送を行う光通信システムにおいては、信頼性確保のために冗長系を構成する場合が多い。冗長系とは、例えばサービスを提供している現用系に対して、予備となる別の経路およびシステムを指し、現用系に障害が発生した場合に予備系に切り替えてサービスを継続することで信頼性を向上することができる。冗長系を構成した場合、伝送信号は現用系と予備系とでは異なるルートを通過するため遅延量が異なり、また突発的な障害発生から切替実行までに少なからず時間を要するため、現用系から予備系への切替時にはデータの瞬断が生じる。

図１は、特許文献１に提案された従来の無瞬断切替機能を実現した装置を示している。図１では、異なる経路を伝送した同一データの信号を受信側で遅延をそろえた状態で双方独立にビット誤りチェック手法(パリティチェック又はＣＲＣ（Cyclic Redundancy Check）コードなど)を使って、ビット誤りを常時チェックし、現用伝送路に誤りが発生し予備伝送路に誤りが発生していない時に予備伝送路に無瞬断で切り替える。

また、上記で述べたように、IPデータはLAN環境では一般的にイーサネット（登録商標）で転送されるが、イーサネット（登録商標）は規定されるインタフェースの伝送距離が最長でも40 kmであり、より長距離間をイーサネット（登録商標）で結ぶためには広域のイーサネット（登録商標）転送技術が必要となる。ITU-Tで規定されている拡張OTN(Optical Transport Network)は様々なサイズのイーサネット（登録商標）（1G／10G／40G／100G）をODU (optical channel data unit)フレームに直接収容できることから重要性が増している。多様なIPサービスの出現によってトラヒックの動的特性が大きく変動することが予想されており、ODUパスで転送した場合様々なサイズのパスの設定・削除が頻繁に繰り返されることから中途半端なサイズのタイムスロット(一波長の中のパス容量の配置)の空きや不連続な波長の空きが発生する恐れがある。このような事態を避けてネットワークのコストを削減するために、使用するタイムスロットや波長の最適化(再配置)を行うことが検討されている。

図２は特許文献２に提案された従来の波長制御ネットワークシステムを示している。図２ではノード装置または波長スイッチ装置または集中管理装置が、複数波長の光信号を使ってノード装置間を接続するための接続要求メッセージを受信したが要求された数の連続した空き波長がない場合に、他のノード装置が使用中の波長を再配置することによって要求された数の連続した空き波長を確保し、確保した空き波長を使って要求のあったノード装置間の接続を行う。空き波長を確保するために既存の使用波長を再配置する際にはパス切替が発生することになる。パス切替を行った場合、元のパスと切替先のパスへのスイッチング時間を要し、また一般にパス間の経路長が異なることからフレームの同期をしなおさなければならないことからデータの瞬断が発生する。

近年データ速度は益々増加しており、ビットレートが４０Ｇｂｐｓの伝送装置が既に実用化され、１００Ｇｂｐｓの伝送装置も実用間近である。これほどの伝送速度になると、１秒程度の瞬断でも大量のデータが失われ、影響が大きい。より高信頼なサービスを提供するために、切替時に１ビットのデータの瞬断も発生しない無瞬断切替方式が提案され、高いサービス品質が求められる伝送装置に無瞬断切替機能が実現されている。

図３は、特許文献２に提案された従来の無瞬断切替機能を実現した装置を示している。図３では、異なる経路を伝送した同一データの信号を受信側で遅延をそろえた状態で双方独立にビット誤りチェック手法(パリティチェック又はＣＲＣコードなど)を使って、ビット誤りを常時チェックし、現用伝送路に誤りが発生し予備伝送路に誤りが発生していない時に予備伝送路に無瞬断で切り替える。特許文献２で開示されている無瞬断切替の技術では予め現用系と予備系を定め、遅延長を揃えておく必要がある。

パス最適化のために移設するパスが無瞬断切替の適用されたパスであった場合、パス移設の切替を行っても現用と予備の系を維持できなければならない。しかしながらパスの最適化の際に行われる切替はパス要求時に設計される移転先でありその時のパス使用状況によって結果も異なるため移転先のパスのルートや経路長を事前に予想することはできない。従って特許文献２で開示されている無瞬断切替の系に特許文献１で開示されているパス最適化の技術を適用することはできない。すなわち無瞬断の系を保ったまま別のパスに移設を行うことはできない。

特開平９−３６８２６ 特開２００９−０７１６１４

ITU-T Recommendation G. 709/Y. 1331 (12/2009), "Interfaces for Optical Transport Network (OTN)". 川瀬他、「SDH網における無瞬断フレーム切替方式の検討」、vol. J78-B-I, no. 12, 1995/12.

従来のデジタルクロスコネクト装置の基本構成を図４に示す。ネットワーク側インタフェース（受信）、ネットワーク側インタフェース（送信）、クライアント側インタフェース（受信）、クライアント側インタフェース（送信）、クロスコネクト部からなる。このようなデジタルクロスコネクト装置では、
（１）パス（OTNの場合はODUパス）の伝送経路を無瞬断で切り替えるパス無瞬断移設
（２）パスの種別を無瞬断で変更するパス種別無瞬断変更（２重化されていないシングルパス←→２重化されていて無瞬断での切替が可能な無瞬断切替パス）
（３）当初想定していない区間での無瞬断切替パスの生成
などを実現できない。（２）について説明すると、これまでの技術では運用中のパス（２重化されていないもの）をサービスに影響を与えることなく２重化された無瞬断切替可能なパスに変更することができなかった。これは従来技術による２重化された無瞬断切替可能なパスの生成は、運用開始前に２経路の遅延差を調整した上で無瞬断切替可能な状態にした後に運用を開始するためである。このような運用方法になっているのは、運用中のパスに対してサービスに影響を与えることなく遅延調整を行うことができないためである。

上記の（３）の無瞬断切替パスの生成についてはこれまでにも多くの検討がなされている（従来技術の例を図５に示す）。また、運用開始時にある固定の地点間においてある最大の経路長差（遅延時間差）を想定して無瞬断を設定する技術（例えば、非特許文献2参照）があるが、任意の地点間において任意の経路長差（遅延時間差）に対応できるものではなかった。

なお、無瞬断切替技術について簡単に説明すると、無瞬断切替技術とは送信側で信号を分岐して複数の経路において同一の信号を伝送して受信側で複数の経路の遅延差を調整しセレクタによって1ビットの欠落もなく切り替えることにより、故障切替や計画切替を行なうことで信号を断絶することなく経路を切り替える技術である。

デジタルクロスコネクト装置を用いて任意の地点間の任意の経路においてパス無瞬断移設やパス種別無瞬断変更や無瞬断切替パス生成が実現できると、ユーザに影響を与えずに信号の伝送経路を変更したり、パスの無瞬断移設を繰り返すことで多重されている信号の無瞬断の組み換えやパスの無瞬断再配置を可能にしたり、サービスを断絶させることなくユーザの要求に応じてパス種別の変更（サービスの信頼性の変更）が可能となる。図６に無瞬断切替パス生成、パス種別無瞬断切替、パス無瞬断移設の概念図を示す。また図７に多重信号の無瞬断組み換え、パス無瞬断再配置の概念図を示す。

上述した従来技術（特許文献１）による方法では、あらかじめ現用系と予備系の確保が必要で、ハードウェアも大容量のメモリを実装するなど特別なもので高価であると共に、特許文献１で開示されているパスの最適化を目的としたパス切替に適用することは困難であった。

本発明は、上記の点に鑑みなされたもので、サービスを中断せずに予備系のない片系運用から無瞬断切替可能な冗長系へのアップグレードが可能な無瞬断切替システムを提供することである。

また、本発明の目的は、サービスを中断せずに無瞬断から片系運用へのダウングレードを可能にする無瞬断切替システム、あるいは無瞬断の冗長系を保ったままで、サービスを中断せずに、移設が可能な無瞬断切替システムを提供することである。

また、本発明の他の目的は、任意の地点（ODUパスの端および途中を含む）間において任意の経路長差（遅延時間差）に対応できるパス無瞬断移設、パス種別無瞬断変更、無瞬断切替パス生成が可能な無瞬断切替システムを提供することを目的とする。

上記の課題を解決するため、本発明の一態様によれば、第１伝送路から受信した信号を伝送する現用系伝送システムと、
第２伝送路から受信した前記信号を伝送する予備系伝送システムと、
前記現用系伝送システムと前記予備系伝送システムとの信号の遅延差を検出し、前記検出した遅延差に基づき該現用系伝送システムと該予備系伝送システムとにおける遅延を調整する無瞬断切替装置と、を有する無瞬断切替システムであって、
前記無瞬断切替装置は、
前記現用系伝送システムと前記予備系伝送システムからそれぞれ受信した信号から抽出される通信データを蓄積する現用系メモリと予備系メモリと、
所定の通信品質が維持可能な周波数偏差の範囲で前記現用系メモリの読み出しクロック周波数を連続的に変化させることによって、前記現用系伝送システムと前記予備系伝送システムとの遅延量を等しくする遅延調整手段と、
を有する、無瞬断切替システムが提供される。

上記のように、本発明によれば、サービスを中断せずに予備系のない片系運用から無瞬断切替可能な冗長系へのアップグレードが可能な無瞬断切替システム、無瞬断から片系運用へのダウングレードを可能にする無瞬断切替システム、及び無瞬断の冗長系を保ったままでサービスを中断せずに移設が可能な無瞬断切替システムを提供することができる。また、本発明による無瞬断切替システムは、無瞬断サービスを提供開始時に必要なハードウェアを追加するためアップグレード前は簡素(安価)な構成での運用が可能である。

従来技術による無瞬断切替装置の構成を示す図である。 従来の波長制御ネットワークシステムである。 従来の無瞬断切替装置である。 従来技術のクロスコネクト装置の構成図である。 従来技術の無瞬断を示す図である。 パス生成、パス種別変更、パス移設の概念図である。 パス再配置・多重組み替えの概念図である。 本発明の第１の実施の形態におけるデジタルクロスコネクト装置の構成図である。 本発明の第１の実施の形態における遅延調整部の一例である。 本発明の第１の実施の形態におけるODUパスの無瞬断切替（図８の構成の場合）を示す図である。 本発明の第１の実施の形態におけるある区間の無瞬断切替（図８の構成の場合）を示す図である。 本発明の第２の実施の形態におけるデジタルクロスコネクト装置の構成図である。 本発明の第３の実施の形態におけるデジタルクロスコネクト装置の構成図である。 本発明の第３の実施の形態におけるODUパスの無瞬断切替（図１３の構成の場合）を示す図である。 本発明の第３の実施の形態におけるある区間の無瞬断切替（図１３の構成場合）を示す図である。 本発明の第４の実施の形態におけるデジタルクロスコネクト装置の構成図である。 本発明の第４の実施の形態におけるODUパスの無瞬断切替（図１６の構成の場合）を示す図である。 本発明の第４の実施の形態におけるある区間の無瞬断切替（図１６の構成の場合）を示す図である。 本発明の第５の実施の形態におけるデジタルクロスコネクト装置の構成図である。 本発明の第６の実施の形態におけるデジタルクロスコネクト装置の構成図である。 本発明の第７の実施の形態におけるデジタルクロスコネクト装置の構成図である。 本発明の第７の実施の形態におけるODUパスの無瞬断切替（図２１の構成の場合）を示す図である。 本発明の第７の実施の形態におけるある区間の無瞬断切替（図２１の構成の場合）を示す図である。 本発明の第８の実施の形態におけるデジタルクロスコネクト装置の構成図である。 本発明の第９の実施の形態におけるODUパスの無瞬断移設プロセスを示す図（その１）である。 本発明の第９の実施の形態におけるODUパスの無瞬断移設プロセスを示す図（その２）である。 本発明の第９の実施の形態におけるODUパスの無瞬断移設プロセスを示す図（その３）である。 本発明の第９の実施の形態におけるODUパスの無瞬断移設プロセスを示す図（その４）である。 本発明の第１０の実施の形態におけるODUパスの無瞬断移設プロセスを示す図（その１）である。 本発明の第１０の実施の形態におけるODUパスの無瞬断移設プロセスを示す図（その２）である。 本発明の第１０の実施の形態におけるODUパスの無瞬断移設プロセスを示す図（その３）である。 本発明の第１１の実施の形態におけるパスの移設を示す図である。 本発明の第１２の実施の形態における３重化対応インタフェースを示す図である。 本発明の第１２の実施の形態における３重化対応インタフェース（メモリ拡張）を示す図である。 本発明の第１３の実施の形態による無瞬断切替装置の構成を示す図である。 本発明の第１３の実施の形態による無瞬断切替装置の変形例を示す図である。 本発明の第１４の実施の形態による無瞬断切替装置の構成を示す図である。 本発明の第１５の実施の形態による無瞬断切替装置の構成を示す図である。 本発明の第１５の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１５の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１５の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１５の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１６の実施の形態による無瞬断切替装置の構成を示す図である。 本発明の第１７の実施の形態による無瞬断切替装置の構成を示す図である。 本発明の第１７の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１７の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１７の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１７の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１８の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１８の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１８の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１８の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１８の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１８の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１８の実施の形態による無瞬断切替装置における処理を説明する図である。 本発明の第１９の実施の形態による無瞬断切替装置の構成を示す図である。 本発明の第１９の実施の形態による遅延調整のための構成及び動作を示す図である。 本発明の第１９の実施の形態による遅延調整のための構成及び動作を示す図である。 本発明の第１９の実施の形態による無瞬断切替装置の他の構成を示す図である。 本発明の第２０の実施の形態による無瞬断切替装置の構成を示す図である。 本発明の第２０の実施の形態による遅延調整のための構成及び動作を示す図である。 本発明の第２０の実施の形態による遅延調整のための構成及び動作を示す図である。 本発明の第２０の実施の形態による無瞬断切替装置の他の構成を示す図である。 本発明の第２１の実施の形態における無瞬断切替装置の構成図である。 本発明の第２１の実施の形態における無瞬断切替装置の制御を説明するための図である。 本発明の第２２の実施の形態における波長の再配置を説明するための図である。 本発明の第２３の実施の形態におけるタイムスロット上の再配置を説明するための図である。

以下図面と共に、本発明の実施の形態を説明する。

［第１の実施の形態］
図８は、本発明の第１の実施の形態におけるデジタルクロスコネクト装置の構成を示す。

同図に示すデジタルクロスコネクト装置は、
・クロスコネクト部１０
・ネットワーク側インタフェース（受信）２０
・ネットワーク側インタフェース（送信）４０
・クライアント側インタフェース（受信）３０
・クライアント側インタフェース（送信）５０
から構成される。同図では各インタフェースはひとつずつしか示していないが同一のものが複数あってもよいし、ないものがあってもよい。

クロスコネクト部１０は、複数の入力ポートと複数の出力ポートを持ち、入力ポートから入力された信号をクロスコネクトして任意の出力ポートに出力することができる。

なお、任意の出力ポートではなく特定の出力ポートにだけ出力する制約のあるクロスコネクトでも良い。

ネットワーク側インタフェース（受信）２０には、
・受信部２１： 伝送されてきた信号を受信し光・電気変換などをする：
・フレーマ・分離部２２： 受信部２１からのOTU信号を受けてフレーム処理や多重されているODU信号の分離を行なう：
・分岐部２３： フレーマ・分離部２２で分離されたODU信号を複数に分岐する：
・変換部２４： 必要に応じてODU信号をクロスコネクト部１０で扱う信号形式に変換する：
が備わっている。

ネットワーク側インタフェース（送信）４０には、
・変換部４１： 必要に応じてクロスコネクト部１０で扱う信号形式からODU信号に変換する。

・遅延調整部４２： 選択部４３からの遅延制御情報に従って遅延調整を行なう：
・選択部４３： 遅延調整部４２から入力された複数のODU信号の同一性の確認し、そして複数のODU信号の遅延差を検出して遅延制御情報を生成して送出し、さらに任意の入力ODU信号を選択して出力する（切替時には１ビットの欠落もなく切り替えることが可能）：
・フレーマ・多重部４４： 選択部４３からの複数のODU信号を受けて多重するとともにフレーム処理を行なってOTU信号として出力する：
・送信部４５： フレーマ・多重部からのOTU信号を受けて電気・光変換などを行なって信号を伝送路に送出する：
が備わっている。
クライアント側インタフェース（受信）３０には、
・クライアント受信部３１： クライアント機器からの信号を受信し光・電気変換などをする：
・マッピング部３２： 電気変換されたクライアント信号をフレーム処理してODU信号として出力する：
・分岐部３３： ODU信号を複数に分岐する：
・変換部３４： 必要に応じてODU信号をクロスコネクト部１０で扱う信号形式に変換する：
が備わっている。

クライアント側インタフェース（送信）５０には、
・変換部５１： 必要に応じてクロスコネクト部１０で扱う信号形式からODU信号に変換する：
・遅延調整部５２：選択部５３からの遅延制御情報に従って遅延調整を行なう：
・選択部５３：複数のODU信号の同一性の確認し，そして複数のODU信号の遅延差を検出して遅延制御情報を生成して送出し、さらに任意の入力ODU信号を選択して出力する（切替時には１ビットの欠落もなく切り替えることが可能）：
・デマッピング部５４：ODU信号からクライアント信号をデマッピングする：
・クライアント送信部５５：デマッピング部５４からの信号を受けて電気・光変換などを行なって信号をクライアント機器に送出する：
が備わっている。

クロスコネクト部１０は入力ポートから入力された信号を任意の出力ポートに切り替えて出力することができる。クロスコネクトを実現するには同期スイッチや非同期スイッチ、パケットスイッチなどを使用することができる。使用するスイッチの種類に応じて各インタフェースでは必要に応じて変換部を用いて信号形式を変換する。またネットワーク側インタフェース（受信）２０やクライアント側インタフェース（受信）３０では分岐部２３，３３と変換部２４，３４の順番が逆になっていてもよい。またネットワーク側インタフェース（送信）４０やクライアント側インタフェース（送信）５０では変換部４１，５１と選択部４３，５３の順番が逆になっていてもよい。

遅延調整部４２，５２の構成例としては図９（ａ）に示すように、インタフェース（IF）部１，ＦＩＦＯメモリ２，クロック調整部３からなる。インタフェース（IF）部１において入力信号のクロックが再生される。信号はＦＩＦＯメモリ２に入力され、再生されたクロックはFIFOの書き込みクロックとして用いられるとともにクロック調整部３に入力される。クロック調整部３は外部からの遅延制御情報に基づいてクロックの周波数を変化させる。例えば図９（ｂ）に示すようにクロック周波数を意図的にある時間の範囲において1 ppm低下させると、FIFOの読み出しクロックが書き込みクロックよりも遅いので遅延時間が増加する。また図９（ｃ）に示すようにクロック周波数を意図的にある時間の範囲において1 ppm増加させると、FIFOの読み出しクロックが書き込みクロックよりも早いので遅延時間が減少する。クロック周波数の変化は、周波数を連続的に、もしくは、クライアント信号に影響を与えない範囲で離散的に変化させる。またクロックの周波数は勧告G.709で規定されるODUのクロック偏差内に収まるようにする。またクロックを意図的に変化させることでFIFOのオーバーフローやアンダーフローが起きないようにする。意図的なクロック周波数の変化量はクライアント信号に影響を与えない範囲で任意の値を取ることができる。変化量を大きくするとより早く所望の遅延時間に設定することができる。

選択部４３，５３における信号の同一性の確認、及び遅延時間の検出については以下のような方法が考えられる。

同一性の確認についてはODUkオーバーヘッドの特定のフィールド、例えばTTI（Trail Trace Identifier）の内容など、を用いて確認することが可能である。遅延時間の検出についてはオーバーヘッド領域のMFAS（MultiFrame Alignment Signal，フレームに0〜255までの値を順次付与しているもの）を用いることができる。フレームに付与している値の最大値の半分未満の遅延差であれば、その遅延差を検出できる（MFASの場合であれば遅延差が128フレームに相当する時間以内であればそのずれを認識することができる）。遅延差がそれ以上の場合には、オーバーヘッドの別の領域などを用いて、MFASと同様に、例えば各フレームに番号を0〜65535まで付与することでより大きな遅延差にも対応できる。

このような構成要素からなるデジタルクロスコネクト装置が各拠点に設置されてネットワークが構成される。

図１０に２つの拠点Ａ−Ｂ間に無瞬断切替パスが運用されている様子を示す。左右の2つの点線枠内がそれぞれの拠点Ａ，Ｂを表し、経路ａと経路ｂで２つの拠点が結ばれている。図８で示したネットワーク側インタフェース（受信）２０，ネットワーク側インタフェース（送信）４０，クライアント側インタフェース（受信）３０，クライアント側インタフェース（送信）５０，クロスコネクト（XC）部１０を、図１０では、それぞれ、NW側IF（RX）２０，NW側IF（TX）４０，Client側IF（RX）３０，Client側IF（TX）５０，XC部１０としている。また、複数の波長を１本の光ファイバに多重して伝送する波長多重伝送用の波長分離部をWDM DEMUX６０、波長多重部をWDM MUX７０として示している。WDM DEMUX６０、WDM MUX７０はなくても良い。また図には示していないが光信号が通過する部分には光スイッチ（光クロスコネクト，光ADMなど）があっても良い。

左側の拠点Ａにおいて、クライアント機器からのクライアント信号はClient側IF（RX）３０でODU信号に収容された後に２つに分岐されてXC部１０に入力される。XC部１０はネットワークの設定に従い２つの信号を異なるNW側IF（TX）４０に入力する。各NW側IF（TX）４０からの信号は経路ａと経路ｂを伝送されて右側の拠点まで伝送される。右側の拠点Ｂにおいて、２つの信号はそれぞれNW側IF（RX）２０で受信された後、XC部１０に入力されて一つのClient側IF（TX）５０に入力される。ここでClient側IF（TX）においてClient側IF（TX）５０内の選択部５３が２つの信号の同一性を確認すると共に遅延差を検出し、遅延制御情報を同じくClient側IF（TX）５０内の２つの遅延調整部５２に送り、遅延調整部５２が遅延制御情報に基づき遅延を調整することで２つの信号間の遅延差をなくするように調整する。Client側IF（TX）５０内の選択部５３では２つの信号の遅延差がなくなると故障切替や計画切替を無瞬断で実施可能な状態となる。

図１０ではODUパスのエンド・エンド（クライアント信号をODUに収容した拠点からクライアント信号をODUから取り出す拠点の間）で無瞬断切替パスが動作している様子を示したが、図１１はODUパスの途中のある区間を２重化して無瞬断切替を可能にしている様子を示す。左側の拠点ＡのNW側IF（RX）２０が２重化の始点となっており、右側の拠点ＢのNW側IF（TX）４０が２重化の終点となっている。右の拠点ＢにおいてNW側IF（TX）４０内において遅延制御情報に基づいて２つの遅延調整部を制御して当該区間の無瞬断切替を可能にする。

［第２の実施の形態］
本実施の形態では、遅延調整部がクロスコネクト部１０の前段にある場合を示す。

図１２は、本発明の第２の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図において、第１の実施の形態の図８と同一構成部分には同一符号を付し、その説明を省略する。
第１の実施の形態の図８に示す構成との違いは、遅延調整部２６がクロスコネクト部１０よりも前に位置することである。

ネットワーク側インタフェース（受信）２０内に遅延調整部２６があり、ネットワーク側インタフェース（送信）４０内の選択部４３もしくはクライアント側インタフェース（送信）５０内の選択部５３からの遅延制御情報に基づいて遅延が調整される。

なお、選択部４３，５３の動作は、第１の実施の形態と同様である。選択部４３、５３からの遅延制御情報を２つのNW側IF（RX）２０_１，２０_２に送り、NW側IF（RX）２０内の遅延調整部２６が遅延制御情報に基づき遅延を調整することで２つの信号間の遅延差をなくするように調整する。その結果、２つの信号の遅延差がなくなるので故障切替や計画切替を無瞬断で実施可能な状態となる。

［第３の実施の形態］
本実施の形態では、遅延調整を行う拡張メモリをクロスコネクト部１０の後段に設けた例を示す。

図１３は、本発明の第３の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図において、第１の実施の形態の図８と同一構成部分には同一符号を付し、その説明を省略する。

本実施の形態のデジタルクロスコネクト装置は、第１の実施の形態と基本構成は同一であるが、拡張メモリ８０を設置できるところが異なる。

ネットワーク側インタフェース（送信）４０及びクライアント側インタフェース（送信）５０の選択部４３，５３の入力を増やして拡張メモリ８０Ａ，８０Ｂと接続できるようになっている。図１３の例では、拡張メモリ８０Ａはネットワーク側インタフェース（送信）４０に接続され、選択部４３から入力される遅延制御情報に基づいて遅延差調整を行う。拡張メモリ８０Ｂはクライアント側インタフェース（送信）５０に接続され、選択部５３から入力される遅延制御情報に基づいて遅延差調整を行う。

拡張メモリ８０には拡張遅延調整部８２が含まれており、さまざまな遅延時間に対応した拡張遅延調整部８２を用意することで、当初想定していない複数の経路間の遅延差調整を可能とする。拡張メモリ８０は運用中に増設することができ、また拡張メモリを無瞬断で現用系にすることが可能である。

例えば、クライアント側インタフェース（送信）５０の運用中に、当該クライアント側インタフェース（送信）５０に拡張メモリ８０Ｂを接続する。クロスコネクト部１０を切り替えて拡張メモリ８０Ｂにも同一の信号を導通するようにした後に、選択部５３がクライアント側インタフェース（送信）５０内の遅延調整部５２と拡張メモリ８０Ｂ内の拡張遅延調整部８２Ｂの遅延を調整して遅延差をなくすことで拡張メモリ８０Ｂ経由の信号を無瞬断で現用系にすることができる。

図１４に本構成例を用いた場合に無瞬断切替パスを運用している様子を示す。左側の拠点ＡのClient側IF（RX）３０が無瞬断切替パスの始点になっており、右側の拠点ＢのClient側IF（TX）５０が無瞬断切替パスの終点になっている。左側の拠点Ａにおいてクライアント機器からのクライアント信号はClient側IF（RX）３０でODU信号に収容された後に２つに分岐されてXC部１０に入力される。XC部１０はネットワークの設定に従い、２つの信号を異なるNW側IF（TX）４０_１，４０_２に入力する。各NW側IF（TX）４０_１，４０_２からの信号は経路ａと経路ｂを伝送されて右側の拠点Ｂまで伝送される。なお、ここでは経路ａは経路ｂよりも短いものとする。

右側の拠点Ｂにおいて２つの信号はそれぞれNW側IF（RX）２０_１，２０_２で受信された後、XC部１０に入力されて一つのClient側IF（TX）５０に入力される。ここでClient側IF（TX）５０においてClient側IF（TX）５０内の選択部５３が２つの信号の同一性を確認すると共に遅延差を検出する。その際、選択部５３は当該選択部のあるClient側IF（TX）５０内の遅延調整部５２の遅延調整量が経路ａと経路ｂの遅延差を補償できる場合には当該Client側IF（TX）５０内の遅延調整部５２を用い、経路ａと経路ｂの遅延差を補償できるほどの量がないことを認識すると拡張メモリ８０を利用するようにする（図１４の点線は拡張メモリ８０を利用している場合を図示している）。

以降、拡張メモリ８０を使用する場合を説明する。クロスコネクト部１０は拡張メモリ８０へも同一の信号を入力し、拡張メモリ８０内の拡張遅延調整部８２が選択部５３からの遅延調整情報に基づいて遅延を調整することで経路ａと経路ｂの遅延差をゼロにする。Client側IF（TX）５０内の選択部５３では２つの信号の遅延差がないので故障切替や計画切替を無瞬断で実施可能な状態となる。

図１４ではODUパスのエンド・エンドで無瞬断切替パスが動作している様子を示したが、図１５はODUパスの途中のある区間を２重化して無瞬断切替を可能にしている様子を示す。左側の拠点ＡのNW側IF（RX）２０が２重化の始点となっており、右側の拠点ＢのNW側IF（TX）４０が２重化の終点となっている。右の拠点Ｂの経路ａ側で拡張メモリ８０を用いている。NW側IF（TX）４０からの遅延制御情報に基づいて当該NW側IF（TX）４０内の遅延調整部４２と拡張メモリ８０内の拡張遅延調整部８２が２つの経路ａ，ｂの遅延をそれぞれ制御して当該区間の無瞬断切替を可能にする。

［第４の実施の形態］
本実施の形態では、遅延調整を行う拡張メモリをクロスコネクト部１０の前段に設けた例を示す。

図１６は、本発明の第４の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図において、第１の実施の形態の図８と同一構成部分には同一符号を付し、その説明を省略する。

図１６に示す構成は、拡張メモリ８０をネットワーク側インタフェース（受信）２０に接続できるようにした構成である。フレーマ・分離部２２と遅延調整部２６の間に分岐部２３を設けて、分岐した信号の一方を外部に出力して拡張メモリ８０と接続できるようにする。ネットワーク側インタフェース（受信）２０_１，２０_２の遅延調整部２６は、クライアント側インタフェース（送信）５０の選択部５３から入力された遅延制御情報に応じて、分岐部２３から入力される信号の遅延調整を行う。ネットワーク側インタフェース（受信）２０_１の遅延調整部２６は、ネットワーク側インタフェース（受信）２０_１で受信した信号とネットワーク側インタフェース（受信）２０_２で受信した信号の遅延差を補償できる場合には遅延調整部２６を用いて遅延制御を行い、遅延差を補償できるほどの量がない場合は拡張メモリ８０を利用する。これにより、拡張メモリ８０はネットワーク側インタフェース（受信）２０_１の分岐部２３から入力された信号の遅延調整を行う。

図１７は図１４と似ているが相違点は拡張メモリ８０がNW側IF（RX）２０に接続されている点で、右側の拠点ＢのClient側IF（TX）５０から送出される遅延制御情報が同一拠点のNW側IF（RX）２０の遅延調整部２６と拡張メモリ８０に入力され、拡張メモリ８０の拡張遅延調整部８２にて、分岐部２３から入力された信号との遅延が調整されて当該区間の無瞬断切替を可能にする。図１８の構成はODUパスの途中のある区間を２重化して無瞬断切替を可能にしている様子を示す。

以降の第５、第６、第７の実施の形態におけるデジタルクロスコネクト装置はいずれも拡張メモリを使用する構成であるが、任意のインタフェースと拡張メモリを接続できるようにしている点に特徴がある。

［第５の実施の形態］
本実施の形態では、遅延調整を行う拡張メモリをクロスコネクト部１０の後段に設け、さらに、拡張メモリを選択するためのスイッチ部を設けた例を示す。

図１９は、本発明の第５の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図において、第１の実施の形態の図８と同一構成部分には同一符号を付し、その説明を省略する。

図１９に示す構成は、第３の実施の形態の図１３の構成と似ているが、相違点は拡張メモリ８０Ａ，８０Ｂとネットワーク側インタフェース（送信）４０の選択部４３の間にスイッチ部９０があり、インタフェースが任意の拡張メモリを使用できる点である。その時々に応じて適切な拡張メモリ８０Ａ，８０Ｂを用いることができる。

例えば、メモリ容量の異なる（すなわち最大の遅延調整時間が異なる）複数の拡張メモリ８０Ａ，８０Ｂを搭載しておき、スイッチ部９０を切り替えることにより、経路長差に応じて最も適した拡張メモリを選択し、選択部４３から出力される遅延制御情報を入力することができる。また、拡張メモリを使用しなくなった場合には、スイッチ部９０によりネットワーク側インタフェース（送信）４０との接続を切断して、他のインタフェースが当該拡張メモリを使用することができるようになる。

同図には示していないが、図１３に示すクライアント側インタフェース（送信）５０も拡張メモリ８０Ａ，８０Ｂと接続でき、選択部５３がスイッチ部９０に接続されるようにしてもよい。

［第６の実施の形態］
本実施の形態では、遅延調整を行う拡張メモリをクロスコネクト部１０の前段に設け、さらに、スイッチ部を設けた例を示す。

図２０は、本発明の第６の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図において、第１の実施の形態の図８の構成と同一構成部分には同一符号を付し、その説明を省略する。

図２０に示すデジタルクロスコネクト装置は、第４の実施の形態の図１６の構成と似ているが、相違点は拡張メモリ８０Ａ，８０Ｂとネットワーク側インタフェース（受信）２０の分岐部２３の間に第５の実施の形態と同様の機能を有するスイッチ部９０があり、ネットワーク側インタフェース（受信）２０_１が任意の拡張メモリを使用できる点である。

ネットワーク側インタフェース（受信）２０_２の遅延調整部２６では、ネットワーク側インタフェース（送信）４０の選択部４３から入力される遅延制御情報に応じて分岐部２３からのODU信号の遅延調整を行う。ネットワーク側インタフェース（受信）２０_１の遅延調整部２６においても遅延差を補償できない場合には、スイッチ部９０により接続されている拡張メモリ８０Ａ，８０Ｂを用いる。これにより、拡張メモリ８０Ａ，８０Ｂは、ネットワーク側インタフェース（受信）２０_１の分岐部２３から出力されたODU信号の遅延調整を行う。

なお、図２０では、ネットワーク側インタフェース（送信）４０がクロスコネクト部１０に接続されている例を示しているが、クライアント側インタフェース（送信）５０が接続されていてもよい。

［第７の実施の形態］
本実施の形態では、遅延調整部をクロスコネクト部１０の後段に設け、さらに、遅延調整を行う拡張メモリをクロスコネクト部１０に接続した例を示す。

図２１は、本発明の第７の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図において、第１の実施の形態の図８の構成と同一構成部分には同一符号を付し、その説明を省略する。

第５、第６の実施の形態では、新たにスイッチ部９０を設けることで拡張メモリとインタフェースの接続関係に柔軟性を与えていたが、本実施の形態ではクロスコネクト部１０を拡張メモリ８０Ａ，８０Ｂとインタフェースの接続関係の切替に用いるものである。クロスコネクト部１０の設定を変えて、必要に応じて信号を拡張メモリに導通させることにより拡張メモリ８０Ａ，８０Ｂの利用を可能にする。

なお、図２１では、ネットワーク側インタフェース（送信）４０がクロスコネクト部１０と拡張メモリ８０に接続されている例を示しているが、クライアント側インタフェース（送信）５０が接続されてもよい。

図２２に本構成例を用いた場合に無瞬断切替パスを運用している様子を示す。左側の拠点ＡのClient側IF（RX）３０が無瞬断切替パスの始点になっており、右側の拠点ＢのClient側IF（TX）５０が無瞬断切替パスの終点になっている。左側の拠点Ａにおいてクライアント機器からのクライアント信号はClient側IF（RX）３０でODU信号に収容された後に２つに分岐されてXC部１０に入力される。左側の拠点ＡのXC部１０は、ネットワークの設定に従い２つの信号を異なるNW側IF（TX）４０_１、４０_２に入力する。各NW側IF（TX）４０_１、４０_２からの信号は経路ａと経路ｂを伝送されて右側の拠点Ｂまで伝送される。なお、ここでは経路ａは経路ｂよりも短いものとする。

右側の拠点Ｂにおいて２つの信号はそれぞれNW側IF（RX）２０_１、２０_２で受信された後、XC部１０に入力されて一つのClient側IF（TX）５０に入力される。ここでClient側IF（TX）５０においてClient側IF（TX）５０内の選択部５３が２つの信号の同一性を確認するとともに遅延差を検出する。その際、選択部５３は当該選択部のあるClient側IF（TX）５０内の遅延調整部５２の遅延調整量が経路ａと経路ｂの遅延差を補償できる場合には当該Client側IF（TX）５０内の遅延調整部５２を用い、経路ａと経路ｂの遅延差を補償できるほどの量がないことを認識すると、拡張メモリ８０に遅延制御情報を出力する（図の点線は拡張メモリを利用している場合を図示している）。

以降、拡張メモリ８０を使用する場合を説明する。

XC部１０は拡張メモリ８０へも同一の信号を入力し、拡張メモリ８０内の拡張遅延調整部８２が選択部５３からの遅延調整情報に基づいて遅延を調整することで経路ａと経路ｂの遅延差をゼロにする。Client側IF（TX）５０内の選択部５３では２つの信号の遅延差がなくなるので故障切替や計画切替を無瞬断で実施可能な状態となる。

図２２ではODUパスのエンド・エンドで無瞬断切替パスが動作している様子を示したが、図２３はODUパスの途中のある区間を２重化して無瞬断切替を可能にしている様子を示す。左側の拠点ＡのNW側IF（RX）２０が２重化の始点となっており、右側の拠点ＢのNW側IF（TX）４０が２重化の終点となっている。右の拠点Ｂの経路ａ側のXC部１０で拡張メモリ８０を用いている。NW側IF（TX）４０からの遅延制御情報に基づいて当該NW側IF（TX）４０内の遅延調整部４２と拡張メモリ８０内の拡張遅延調整部８２が２つの経路の遅延をそれぞれ制御して当該区間の無瞬断切替を可能にする。

［第８の実施の形態］
本実施の形態では、遅延調整部をクロスコネクト部１０の前段に設け、さらに、遅延調整を行う拡張メモリをクロスコネクト部１０に接続した例を示す。

図２４は、本発明の第８の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図において、第１の実施の形態の図８の構成と同一構成部分には同一符号を付し、その説明を省略する。

図２４に示すデジタルクロスコネクト装置の構成は、第７の実施の形態の図２１と似ているが、相違点は遅延調整部２６がネットワーク側インタフェース（受信）２０に含まれている点であり、遅延調整部２６は、ネットワーク側インタフェース（送信）４０の選択部４３から出力された遅延制御情報に基づいて遅延を調整して分岐部２３に出力する。その他の動作については第７の実施の形態と同様である。

なお、図２４では、ネットワーク側インタフェース（送信）４０がクロスコネクト部１０に接続されている例を示しているが、図１６に示すクライアント側インタフェース（送信）５０が接続されていてもよい。

［第９の実施の形態］
図２５〜図２８を用いて、第７の実施の形態で示したデジタルクロスコネクト装置の具体的な動作のフローを説明する。

以下では、ODUパスの無瞬断移設のプロセスについて説明する。

図２５のステップ１に示すように２つの拠点間（左側と右側の点線枠内がそれぞれの拠点を示す）で運用中のODUパスを無瞬断で別の経路に移設する例を示す。

ステップ１では、左側の拠点Ａにおいてクライアント機器からのクライアント信号はClient側IF（RX）３０でODU信号に収容された後に２つに分岐された一方の信号だけがXC部１０によって第１のNW側IF（TX）４０_１に接続されている。NW側IF（TX）４０_１からの信号は経路ａを介して右側の拠点Ｂまで伝送される。右側の拠点Ｂにおいて伝送信号をNW側IF（RX）２０_１で受信した後、XC部１０を介してClient側IF（TX）５０に入力される。図中では点線で信号の流れを示す。

このODUパスを経路ｂに移設するためにステップ２では、左側Ａのクロスコネクト部１０の設定を変更して、Client側IF（RX）３０の２つの出力信号のうちクロスコネクトで接続していなかった信号を第２のNW側IF（TX）４０_２に接続するようにする。第２のNW側IF（TX）４０_２からの信号は経路ｂを伝送されて右側の拠点Ｂまで伝送される。右側の拠点Ｂにおいては伝送信号が第２のNW側IF（RX）２０_２で受信された後、XC部１０を介して第１の経路ａの信号と同一のClient側IF（TX）５０に入力される（図中の太点線）。これでClient側IF（TX）５０は２つの経路ａ，ｂで伝送されてきた信号を受信することとなる。Client側IF（TX）５０は２つの信号の同一性を確認すると共に、両者の遅延差を検出する。この例では経路ｂが経路ａよりも長く経路ａ側に拡張メモリが必要という判断をした場合を示す。

ステップ３では、経路ａの信号を右側の拠点Ｂにおいて拡張メモリ８０を介するように無瞬断で切り替える。右側の拠点Ｂの第１のNW側IF（RX）２０_１がXC部１０に出力している２つの信号のうち使用していない方の信号をXC部１０を介して拡張メモリ８０に接続する（点線ｈ）。拡張メモリ８０の出力は再びXC部１０に接続され、XC部１０は信号をClient側IF（TX）５０に入力するようにする。これでClient側IF（TX）５０は、ＮＷ側IF２０_１からの信号、拡張メモリ８０を介した信号、ＮＷ側IF２０_２からの信号の３つの信号を受信していることになる。Client側IF（TX）５０は第１のNW側IF（RX）２０_１からの２つの信号の同一性を確認した後に、遅延時間差を検出して遅延制御情報を生成する。遅延制御情報は当該Client側IF（TX）５０内の遅延調整部５２と拡張メモリ８０内の拡張遅延調整部８２に入力されて、両者の遅延を同一にする。

ステップ４では、ステップ３で第１のNW側IF（RX）２０_１からの２つの信号の遅延が同一になったのでClient側IF（TX）５０において1ビットも欠落することなく点線ｅの信号から点線ｈの信号に切り替えることが可能になる。

次に、ステップ５では、経路ａと経路ｂの２つの信号の遅延を調整する。右側の拠点ＢのClient側IF（TX）５０内の選択部は、経路ａと経路ｂからの２つの信号の同一性を確認した後に両者の遅延を測定することで遅延差を検知する。本実施の形態では経路ａの方が経路ｂよりも短いので経路ａの遅延時間を拡張メモリ８０に搭載されている拡張遅延調整部８２の遅延時間を増加させることで両者の遅延差を0にする。これで点線ｈと点線ｆの信号間の遅延差がなくなったので無瞬断切替が可能な状態となった。

以上が２重化されていないODUパス（unprotected ODU）から２重化されていて無瞬断切替が可能なODUパス（hitless protected ODU）へのパス種別変更が完了することとなる。

パス無瞬断移設の場合は次のステップに続く。

図２８にステップ６を示す。ステップ５の状態で現用系を経路ｂの信号に無瞬断で切り替えて、経路ａの信号を廃止すると経路ａから経路ｂへのパス無瞬断移設が完了する。

もし、運用中のパスに拡張メモリを使用している場合は遅延を減少させて無瞬断切替し、拡張メモリを開放することが可能である。

［第１０の実施の形態］
本実施の形態では、第７の実施の形態の構成を用いた場合の具体的な動作のフローの他の例を示す。

図２９〜図３１を用いて無瞬断切替可能なODUパス（hitless protected ODU）の移設のフローを説明する。

図２９のステップ１１に示すように左側の拠点Ａと右側の拠点Ｂが３つの経路（経路ａ，ｂ，ｃ）で結ばれている状況を考える。左側の拠点Ａにおいてクライアント機器からのクライアント信号はClient側IF（RX）３０でODU信号に収容された後に２つに分岐された信号の一方が経路ａで伝送され、もう一方が経路ｂで伝送されている。右側の拠点Ｂでは受信された信号がXC部１０を介してClient側IF（TX）５０に入力される。図２９中では点線ｈと点線ｆで信号の流れを示す。両者は遅延が調整されていて無瞬断切替が可能な状態で運用されている。経路ａが現用系であると仮定する。この状態で経路ａと経路ｂの無瞬断切替可能なODUパスを経路ｂと経路ｃで無瞬断切替可能なODUパスへ移設することを考える。

図３０のステップ１２に示すように、まず現用系を経路ａから経路ｂに無瞬断で切り替えて、経路ｂを現用系にする（点線ｆ）。その後、左側と右側の拠点Ａ，ＢのXC部１０の設定を変更して経路ｃにも同一の信号を導通させる（点線ｅ）。右側の拠点ＢのClient側IF（TX）５０は２つの信号（点線ｆと点線ｅ）を受信し、当該Client側IF（TX）５０内の選択部５３が２つの信号の同一性と遅延差を検出する。経路ｃが経路ｂよりも短いことを検知し、拡張メモリが必要であると判断する（この実施の形態の場合）。右側の拠点ＢのNW側IF（RX）２０のXC部１０への２つの信号のうち使用していない方の信号を拡張メモリ８０に接続するようにXC部１０を設定する（点線ｈ）。そして右側の拠点Ｂ内で点線ｅと点線ｈの遅延時間差を調整して遅延差を0にし、無瞬断切替が可能な状態にする。

図３１のステップ１３に示すように点線ｈの経路に無瞬断で切り替える。次に経路ｂの信号（点線ｆ）と経路ｃの信号（点線ｈ）の遅延時間差をClient側IF（TX）５０が検知し、両者の遅延差を0にすることで経路ｂと経路ｃの信号を無瞬断切替が可能な状態にする。

以上で無瞬断切替が可能なパスの移設が完了する。さらに経路ｂを経路ｄ（図示せず）など別の経路に移設することで両系とも移設することもできる。

［第１１の実施の形態］
以上の実施の形態に示したパスの移設を繰り返すことでトラフィックの再配置が可能となる。図３２に示すように同一経路の別波長や異経路の波長に信号を無瞬断で移設することができるので，サービスを中断することなく波長の使用具合，占有具合を自由自在に変更することが可能である．
［第１２の実施の形態］
図３３および図３４にクロスコネクト部と各インタフェース部の接続数をこれまでの実施の形態と変えた例を示す．図３３は３重化に対応している。図３４は３重化へ対応するとともに、拡張メモリを接続できる構成である。

なお、以上の実施の形態では扱う信号がOTNの場合を示したがそれ以外の場合でも適用できる。

［第１３の実施の形態］
図３５〜図３６を参照して、本発明の第１３実施の形態による無瞬断切替装置を説明する。本実施の形態では、第１伝送路を使った現用系伝送システムと第２伝送路を使った予備系伝送システムとの間で無瞬断システムを構成する。本システムでは、無瞬断切替サービスを開始する前は現用系のみの片系運用が行われ、第２伝送路をあらかじめ用意する必要はなく、無瞬断切替サービスを開始する直前に第２伝送路を確保する。本システムによれば、サービスを中断することなく両系の遅延差を調整することができる。

図３５は、本発明の第１３の実施の形態による無瞬断切替装置の構成を示す。図３５に示されるように、無瞬断切替装置１００は、現用系として第１伝送路からの信号を受信すると同時にクロック信号を生成するＩＦ回路１０２ａと、受信後の信号にフレーム処理を行うフレーム終端回路１０４ａと、位相調整を行うためフレーム処理後の信号を格納するＦＩＦＯメモリ１０６ａと、クロック制御回路１０８ａとを有し、予備系として第２伝送路からの信号を受信すると同時にクロック信号を生成するＩＦ回路１０２ｂと、受信後の信号にフレーム処理を行うフレーム終端回路１０４ｂと、位相調整を行うため終端処理後の信号を格納するＦＩＦＯメモリ１０６ｂと、クロック制御回路１０８ｂとを有する。無瞬断切替装置１００はさらに、フレーム終端回路１０４ａ，１０４ｂで検出したフレーム位相情報を受信して比較することにより両系の遅延差を測定し、測定結果から算出した遅延制御量を遅延制御情報としてクロック制御回路に伝達する位相差検出回路１１０と、位相制御後の両系の信号からどちらか一方を選択し、クライアント（下流）側へ送出する切替回路１１２と、誤り検出結果やオペレータからの切替指示に基づき切替回路１１２に対して切替指示を行う切替制御回路１１４とを有する。

第１及び第２伝送路を介して伝送された信号は、ＩＦ回路１０２ａ，１０２ｂでそれぞれ受信された後、フレーム終端回路１０４ａ，１０４ｂによりフレーム検出される。受信信号のフレーム位相差はそれぞれの伝送路の遅延差を反映しており、位相差検出回路１１０は、検出したフレーム位相を比較して２つの伝送路の遅延差を測定し、どちらの系の位相をどれだけ遅延させるか判定する。具体的には、位相差検出回路１１０は、フレーム終端回路１０４ａにおいて検出された第１伝送路を介して伝送された信号のフレーム位相と、フレーム終端回路１０４ｂにおいて検出された第２伝送路を介して伝送された信号のフレーム位相とを比較し、何れのフレーム位相が遅延しているかについてと、さらに２つの伝送路の遅延差とを求める。判定した結果に基づき、位相差検出回路１１０は、遅延を制御する方の系のクロック制御回路１０８ａ，１０８ｂに対して、典型的には、相対的に遅延が小さい系のクロック制御回路１０８ａ，１０８ｂに対して、遅延差に対応する制御量を示す遅延制御情報を与える。また、クロック制御回路１０８ａ，１０８ｂは、ＩＦ回路１０２ａ，１０２ｂで受信信号から生成したクロック信号を受信し、このクロック信号に基づきＦＩＦＯメモリ１０６ａ，１０６ｂに対する書き込み及び読み出しクロックを生成する。信号データが書き込みクロックでＦＩＦＯメモリ１０６ａ，１０６ｂへ書き込まれ、読み出しクロックでＦＩＦＯメモリ１０６ａ，１０６ｂから読み出される。

相対的に遅延が小さい遅延を調整する（遅らせる）系が予備系であると位相差検出回路１１０が判断した場合、予備系を介し伝送したデータはクライアント側に送られていないので、位相跳躍や通信の途絶を考慮する必要がない。ＦＩＦＯメモリ１０６ｂに伝送路クロックでデータを書き込んでいき、遅延調整量相当までデータがＦＩＦＯメモリ１０６ｂに蓄積されるまで、読み出しクロックは停止しておく。所定のデータ量を蓄積後読み出しクロックを開始することで、データの位相を遅らせる調整を行うことができる。

他方、相対的に遅延が小さい遅延を調整する系が現用系であると位相差検出回路１１０が判断した場合、現用系を介した通信中のデータがクライアントに送られているので、位相跳躍やデータの途絶、符号誤りの発生などは許されず、クライアントに影響を及ぼさない状態で、すなわち、クライアントに提供する通信を所定の通信品質以上に維持可能な周波数偏差の範囲で、現用系の位相を調整する必要がある。より詳細には、この場合、遅延を調整しない予備系では書き込み、読み出しクロックは伝送路クロックに同期したクロックが使用される。遅延を調整する現用系では、書き込みクロックは伝送路クロックに同期したクロックとされるが、読み出しクロックはクロック周波数を書き込みクロック周波数からの偏差がクライアントに影響がでない範囲で周波数を連続的に低くした後に、逆に周波数を連続的に高くしていくことにより、書き込みクロックに同期した周波数に戻す。

また、本実施の形態の構成は、図３６の変形例に示すように、ＦＩＦＯメモリ１０６ａ，１０６ｂとフレーム終端回路１０４ａ，１０４ｂの接続順序が入れ替わってもよく、この場合も同様の効果を奏する。

前述の図９に示されるように、上述した遅延調整を実現する遅延調整部は、ＩＦ回路１と、ＦＩＦＯメモリ２と、クロック調整部３とから構成される。図９のＩＦ回路１とＦＩＦＯメモリ２は、上記のＩＦ回路１０２ａ，１０２ｂとＦＩＦＯメモリ１０６ａ，１０６ｂであってもよい。また、図９のクロック調整部３は、上記のクロック制御回路１０８ａ，１０８ｂに含まれてもよいし、又はこれとは独立に設けられてもよい。ＩＦ回路１は、信号を受信すると、クロック信号を生成してクロック調整部３に提供する。クロック調整部３は、受信したクロック信号とクロック制御信号とに基づき、ＩＦ回路１からＦＩＦＯメモリ２に提供されるデータ信号の書き込みクロック周波数と、ＦＩＦＯメモリ２から提供されるデータ信号の読み出しクロック周波数とを制御する。

遅延時間を調整することを示すクロック制御信号を受信すると、クロック調整部３は、ＩＦ回路１から受信したクロックに基づき、ＦＩＦＯメモリ２へのデータ信号の書き込みクロック周波数及び／又はＦＩＦＯメモリ２からのデータ信号の読み出しクロック周波数を調整する。例えば、クロック調整部２は、ＩＦ回路１から受信したクロックに対して書き込みクロック周波数及び／又は読み出しクロック周波数を＋／−Ｘ（ｐｐｍ）だけ調整する（例えば、＋／−１ｐｐｍなど）。図９（ｂ）に示されるように、遅延を増加させる場合、クロック調整部３は、ＦＩＦＯメモリ２からの読み出しクロック周波数を、調整されるべき遅延時間に応じた期間だけ書き込みクロック周波数より−１ｐｐｍだけ低下させ、遅延時間をΔＤ秒だけ増加させることができる。他方、遅延を減少させる場合（図９（ｃ））、クロック調整部３は、ＦＩＦＯメモリ２からの読み出しクロック周波数を、調整されるべき遅延時間に応じた期間だけ書き込みクロック周波数より＋１ｐｐｍだけ上昇させ、遅延時間をΔＤだけ減少させることができる。なお、この読み出しクロック周波数の調整は、クライアントに提供されるデータ信号を断絶させないなど、所定の通信品質を維持可能な範囲内で行われる必要がある。

このように、書き込みクロック周波数より読み出しクロック周波数を低くすることによりＦＩＦＯメモリ２に蓄積されるデータが増え、データの読み出しが周波数偏差分だけ遅れるため、データ遅延が増加することになる。なお、上記偏差は、両系の位相が揃ったと同時に元の周波数に戻るよう制御されねばならない。上述した処理により、ＦＩＦＯメモリ２の読み出しクロック周波数を書き込みクロックより遅くする制御により両系の遅延差を揃えることができる。

両系の位相が揃った後は、切替制御回路１１４により切替回路１１２を現用系から予備系へ切り替えることにより無瞬断で切替が可能になる。切替を行うトリガは現用系での符号誤りの発生や支障移転による計画的なものなどが想定される。ここで、伝送する信号は、ＳＤＨ（Synchronous Digital Hierarchy）やＯＴＮ（Optical Transport Network）などの広域転送が可能なフレームフォーマットを想定し、クライアント側に送られる信号は、例えばイーサネット（登録商標）信号、ＳＤＨ信号、ＯＴＮ信号などを想定している。伝送装置で動作が保証される周波数偏差はフレームフォーマットによって異なり、ＳＤＨは±４．６ｐｐｍ、ＯＴＮは±２０ｐｐｍ、イーサーネット（登録商標）は±１００ｐｐｍである。このように、許容される周波数偏差の値は、クライアント側に接続される装置の種類によって異なる。また本実施の形態では、両系の遅延差を比較する単位としてフレームを使うことで説明したが、両系の信号の遅延差がフレーム長の１／２を超えるとどちらの系の遅延が大きいか識別が困難になる。このため、複数のフレームを連結して、あたかも長い１つのフレームとして扱うマルチフレームを使ってもよく、特に数十ｋｍ以上の大きな伝送遅延差が想定される場合は、マルチフレームの使用が有効である。

［第１４の実施の形態］
次に、図３７を参照して、本発明の第１４の実施の形態による無瞬断切替装置を説明する。第１４の実施の形態は、片系のみの運用から無瞬断切替をサポートする両系へのアップグレードを行うものである。すなわち、初期運用状態では片系運用のみで、無瞬断切替をサポートしていない。

図３７は、本発明の第１４の実施の形態による無瞬断切替装置の構成を示す図である。図３７に示されるように、片系運用パッケージ２００ａは、ＩＦ回路２０２ａと、２つの分岐回路２０３ａ_１，２０３ａ_２と、フレーム終端回路２０４ａと、ＦＩＦＯメモリ２０６ａと、クロック制御回路２０８ａと、切替回路２１２と、切替制御回路２１４とから構成される。

ＩＦ回路２０２ａで受信されたデータは分岐回路２０３ａ_１で２分岐され、一方はアップグレードパッケージ２００ａ'へのＩＦ接続口へ接続され、もう一方はフレーム終端回路２０４ａへ送られる。またＩＦ回路２０２ａでは、受信データから同期したクロック信号が生成され、分岐回路２０３ａ_２で分岐された後、一方はクロック制御回路２０８ａへ、もう一方はアップグレードパッケージ２００ａ'へのＩＦ接続口へ接続される。

フレーム終端回路２０４ａは、誤り検出・訂正や警報処理、フレーム位相からの遅延検出等のフレーム終端処理を行う。検出したフレーム位相は、アップグレードパッケージ２００ａ'へのＩＦ接続口へ接続され、誤り検出情報やその他の警報は切替制御回路２１４へ送られる。終端処理後データは、ＦＩＦＯメモリ２０６ａで固定遅延を与えられた後、切替回路２１２を経てクライアント側へ送出される。

この当初の状態から現用系を無瞬断切替対応可能な構成にするために、まずアップグレードパッケージ２００ａ'が追加される。アップグレードパッケージ２００ａ'は、フレーム終端回路２０４ａ'と、位相差検出回路２１０ａと、ＦＩＦＯメモリ２０６ａ'と、クロック制御回路２０８ａ'とから構成される。典型的には、ＦＩＦＯメモリ２０６ａ'は、片系運用パッケージ２００ａのＦＩＦＯメモリ２０６ａより相対的に大きな容量を有する。

アップグレードパッケージ２００ａ'は、片系運用パッケージ２００ａの分岐回路２０３ａ_１のＩＦ接続口から出力されるデータ信号と、分岐回路２０３ａ_２から出力されるクロック信号とを取り込み、データ信号についてフレーム終端回路２０４ａ'により終端処理が行われる。アップグレードパッケージ２００ａ'のフレーム終端回路２０４ａ'において検出されたフレーム位相と片系運用パッケージ２００ａのフレーム終端回路２０４ａにおいて検出されたフレーム位相との遅延差が、位相差検出回路２１０ａにおいて計測される。計測された遅延差に基づき、片系運用パッケージ２００ａのデータ遅延量が調整される。

具体的には、ＦＩＦＯメモリ２０６ａ'の書き込み及び読み出しクロックについて、書き込みクロックは伝送路クロックに同期した周波数で書き込むが、読み出しクロックはクライアントに影響が出ない周波数偏差の範囲で、すなわち、クライアントに提供する通信を所定の通信品質以上に維持可能な周波数偏差の範囲で、連続的に周波数を低下させた後、２つの信号の遅延差が実質的に等しくなるよう連続的に周波数を上げていき、元の周波数に戻す。この遅延調整は、図９を参照して説明した遅延調整部などを用いて実行可能である。

両者の信号の遅延量が同じになった時点で、切替回路２１２により片系運用パッケージ２００ａのみの信号経路からアップグレードパッケージ２００ａ'を経て再び片系運用パッケージ２００ａに戻る信号経路に無瞬断で切替られる。この信号経路切替により、現用系においてより大きい容量のＦＩＦＯメモリ２０６ａ'が使えるようになる。

次に、第２経路で伝送される信号を受信する予備系パッケージ２００ｂが追加される。予備系パッケージ２００ｂは、ＩＦ回路２０２ｂと、フレーム終端回路２０４ｂと、ＦＩＦＯメモリ２０６ｂと、クロック制御回路２０８ｂと、位相差検出回路２１０ｂとから構成される。

予備系パッケージ２００ｂのフレーム終端回路２０４ｂは、ＩＦ回路２０２ｂから受信した予備経路の信号のフレーム終端を行うと同時に、フレーム位相を検出する。予備系パッケージ２００ｂ内の位相差検出回路２１０ｂにおいて、フレーム終端回路２０４ｂにおいて検出されたフレーム位相と、アップグレードパッケージ２００ａ'内のフレーム終端回路２０４ａ'で検出されたフレーム位相との遅延差が計測される。計測された遅延差に基づき、予備系パッケージ２００ｂもしくはアップグレードパッケージ２００ａ'の遅延量が調整される。

予備系側を遅らせる場合、予備系を介し伝送したデータはクライアント側に送られていないので、位相跳躍や通信の途絶を考慮する必要がない。このため、予備系パッケージ２００ｂのＦＩＦＯメモリ２０６ｂに、ＩＦ回路２０２ｂで生成した伝送信号に同期したクロックでデータを書き込んでいき、遅延調整量相当までデータがＦＩＦＯメモリ２０６ｂに蓄積されるまで読み出しクロックは停止しておく。データ蓄積後、伝送信号に同期したクロックを使って読み出しを開始することでデータの位相調整を行うことができる。

他方、現用系側を遅らせる場合、アップグレードパッケージ２００ａ'内のＦＩＦＯメモリ２０６ａ'の書き込みクロック及び読み出しクロックを制御するクロック制御回路２０８ａ'において、書き込みクロックはＩＦ回路２０２ａで生成した伝送信号に同期したクロックを使い、読み出しクロックは周波数をクライアントに影響が出ない周波数偏差の範囲で、すなわち、クライアントに提供する通信を所定の通信品質以上に維持可能な周波数偏差の範囲で、連続的に周波数を低下させた後、２つの信号の遅延差が実質的に等しくなるよう連続的に周波数を上げていき、元の周波数に戻す。この遅延調整は、図９を参照して説明した遅延調整部などを用いて実行可能である。

これにより両者の信号の遅延量を同じにすることができ、現用系と予備系との間の無瞬断切替の準備が完了する。以上の操作により、当初は無瞬断切替でなかった片系運用のシステムに新たにパッケージを追加することで、無瞬断切替可能な装置へアップグレードを行うことができる。あとは現用系で符号誤りや警報を検出したり、オペレータからの指示をトリガとして切替制御回路２１４から切替回路２１２の選択を切り替えることによって無瞬断切替を実行する。片系運用パッケージ２００ａにアップグレードパッケージ２００ａ'を追加して信号経路を切替る際の位相調整量は、装置内のパッケージ間遅延程度であるから高々数メートル程度である。このため、片系運用パッケージ２００ａに搭載されるＦＩＦＯメモリ２０６ａは、例えば、伝送速度が４０Ｇビットとすると、１ｍあたり約１３０ビット程度を格納できる小さな容量のものでよい。一方アップグレードパッケージ２００ａ'や予備系パッケージ２００ｂに搭載するＦＩＦＯメモリ２０６ａ'，２０６ｂは、伝送路の遅延差を吸収するためのものであるから、例えば伝送速度４０Ｇビットで８０ｋｍとすると、10,560,000ビット相当となるため、比較的大容量のものが必要になる。無瞬断切替が必要でないときは、このような小容量のＦＩＦＯメモリ２０６ａの片系運用パッケージ２００ａで運用し、無瞬断が必要になった時点で搭載メモリ容量の大きいアップグレードパッケージ２００ａ'を追加すればよい。これにより、片系運用から無瞬断へのアップグレードが安価な構成から容易に可能であると共に、経済性も優れる無瞬断切替装置を提供することができる。

[第１５の実施の形態]
次に、図３８〜４２を参照して、本発明の第１５の実施の形態による無瞬断切替装置を説明する。第１５の実施の形態は、第１４の実施の形態と同じく片系のみの運用から無瞬断切替をサポートする両系へのアップグレードを行うことが可能であるが、予備系に切替え後そのまま片系運用にした場合に現用系で使っていたパッケージの再利用を可能にしている。

図３８〜４２は、本発明の第１５の実施の形態による無瞬断切替装置の構成及び処理を示す。図３８に示されるように、第１４の実施の形態との違いは、片系運用パッケージ３００ａ'にあった切替回路３１２と切替制御回路３１４とが独立した切替パッケージ３２０として構成される点と、片系運用パッケージ３００ａ、アップグレードパッケージ３００ａ'、予備系パッケージ３００ｂと切替パッケージ３２０との間にスイッチ３１６が追加された点である。なお、以下の説明では、第１４の実施の形態の構成要素と同様の機能を有する構成要素の説明は、適宜省略する。

図３９に示されるように、当初のシステムは、冗長系を構成せず、無瞬断もサポートしない。すなわち、システムは、初期運用時は片系運用パッケージ３００ａと、スイッチ３１６と、切替パッケージ３２０とから構成される。スイッチ３１６は、片系運用パッケージ３００ａと、アップグレードパッケージ３００ａ'と、予備系パッケージ３００ｂに着脱可能に接続され、これらのパッケージから出力される信号を受信し、切替パッケージ３２０に出力する。各パッケージと切替パッケージ３２０との間にスイッチ３１６を設けることによって、切替回路を独立した構成とすることが可能となる。なお、ＦＩＦＯメモリ３０６ａは、ＦＩＦＯメモリ３０６ａ'やＦＩＦＯメモリ３０６ｂに対して相対的に小さな容量のものであってもよいが、フレーム終端処理（誤り検出など）が完了するまでのデータを蓄積可能な容量は必要とされる。例えば、ＦＩＦＯメモリ３０６ａは、固定遅延のものであってもよい。なお図中半透明で図示されているパッケージは実装されていないことを表し、半透明の信号線は信号が導通していないことを表す。またパッケージ中の一部のブロックが半透明になっている場合はそのブロックが動作を停止していることを表している。

無瞬断システムにアップグレードする際には、図４０に示されるように、まずアップグレードパッケージ３００ａ'が追加される。第１４の実施の形態と同様のＦＩＦＯメモリ３０６ａ'とクロック周波数の制御を利用した遅延調整手順により、片系運用パッケージ３００ａ→スイッチ３１６→切替パッケージ３２０の信号経路から、図４１に示されるような片系運用パッケージ３００ａ→アップグレードパッケージ３００ａ'→スイッチ３１６→切替パッケージ３２０の信号経路に変更される。経路変更によりアップグレードパッケージ３００ａ'に搭載された大容量のＦＩＦＯメモリ３０６ａ'の使用が可能になる。

次に、図４２に示されるように、予備系パッケージ３００ｂを追加し、予備系パッケージ３００ｂ内の位相差検出回路３１０ｂを使って、現用系と予備系の伝送路遅延差に起因する位相差を検出する。予備系を遅延させて位相をそろえる場合には予備系パッケージ３００ｂのＦＩＦＯメモリ３０６ｂの読み出しクロックを一定の時間停止することで遅延を調整する。他方、現用系を遅延させる場合にはアップグレードパッケージ３００ａ'のＦＩＦＯメモリ３０６ａ'の読み出しクロック周波数をクライアントに影響がでない周波数偏差の範囲で、すなわち、クライアントに提供する通信を所定の通信品質以上に維持可能な周波数偏差の範囲で、連続的に周波数を低下させた後、２つの信号の遅延差が実質的に等しくなるよう連続的に周波数を上げていき、元の周波数に戻すことによって遅延を調整する。

以上の操作により、もともと無瞬断切替でなかった片系運用のシステムに新たにパッケージを追加することで無瞬断切替可能な装置へアップグレードを行うことができる。あとは現用系で符号誤りや警報を検出したり、オペレータからの指示をトリガとして切替制御回路３１４から切替回路３１２の選択を切り替えることによって無瞬断切替を実行する。

本実施の形態では、系の切替を行う機能を切替パッケージ３２０として独立させたことによって、無瞬断の系から再び片系運用に戻す際に、例えば第２伝送路側を残したいときは、予備系パッケージ３００ｂに無瞬断で切替えた後に、片系運用パッケージ３００ａとアップグレードパッケージ３００ａ'をスイッチ３１６から抜去することが可能である。抜去したパッケージは別のシステムに再利用可能であり、経済的にシステムを運用することが可能となる。また本システムで使用するスイッチ３１６は、各パッケージ間のインタフェースを合わせれば光スイッチでも電気スイッチでもどちらでもよい。

なお、図示された実施の形態では、スイッチ３１６と切替パッケージ３２０とを独立した構成として設けているが、スイッチ３１６と切替パッケージ３２０とは統合されてもよい。

［第１６の実施の形態］
次に、図４３を参照して、本発明の第１６の実施の形態による無瞬断切替装置を説明する。本実施の形態では、無瞬断で運用していたシステムが、通信を途絶することなく片系運用にダウングレードされる。支障移転などで一時的に予備系に切り替えていたシステムを現用系に切り戻す場合やあるいは信頼性重視のサービスから経済性重視に置き換えて無瞬断のサービスを解約するなどの場面が想定される。

現用が第２伝送路の場合、まず無瞬断切替により第１伝送路に切り替える。以下現用が第１伝送路の場合と同じになる。この時点で予備系パッケージ４００ｂはスイッチ４１６から抜去可能である。次に、無瞬断をサポートしない片系運用パッケージ４００ａのみの運用にするため、装置内無瞬断切替を実行し、アップグレードパッケージ４００ａ'を経由していた信号を片系運用パッケージ４００ａのみの経由となるよう切り替える。しかしながら、アップグレードパッケージ４００ａ'は伝送路長の遅延差を吸収する大きなＦＩＦＯメモリ４０６ａ'を実装しているので、初期パッケージ４００ａの小さなＦＩＦＯメモリ４０６ａで吸収することは難しいという問題がある。

まず、アップグレードパッケージ４００ａ'のＦＩＦＯメモリ４０６ａ'に対する書き込みクロックは、伝送路と同期したクロックとされる。読み出しクロックは、下流側において所定の通信品質を維持できる範囲で、例えば、符号誤りが発生しないように読み出しクロック周波数を伝送装置で動作が保証されている周波数偏差を超えない範囲で、連続的に周波数を上昇させ、ＦＩＦＯメモリ４０６ａ'のデータ蓄積量をＦＩＦＯメモリ４０６ａが収容可能なデータ量まで減少させた後、２つの信号の遅延差が実質的に等しくなるよう連続的に周波数を低下させていき、元の周波数に戻すことによって遅延を調整する。遅延が揃った状態で切替回路４１２を片系運用パッケージ４００ａからの入力を選択するよう切り替えることによって、信号の瞬断を発生させることなく信号経路を切替えることが可能となる。切替完了後、アップグレードパッケージ４００ａ'をスイッチ４１６から抜去し、片系運用パッケージ４００ａのみ残すことができる。抜去したパッケージは再利用可能であり、経済性に優れるシステムが構築できる。

［第１７の実施の形態］
次に、図４４〜４８を参照して、本発明の第１７の実施の形態による無瞬断切替装置を説明する。本実施の形態では、無瞬断運用している系において、新たな経路を追加して無瞬断サービスを継続しながら経路を移設する。システムは、図４４に示されるように、当初は第１伝送路が現用系で第２伝送路が予備系で運用されている。この状態から、図４５に示されるように、第３経路が追加され、その後に現用系が、図４６〜４８に示されるように、第１経路から第３経路へ移転される。

まず、図４４に示される片系運用パッケージ５００ａと、アップグレードパッケージ５００ａ'と予備系パッケージ５００ｂとから構成される当初のシステムに対して、図４５に示されるように、第３経路に第２の片系運用パッケージ５００ｃを追加する。

第２予備系パッケージ５００ｃの位相差検出回路５１０ｃでは、現用系である第１伝送路と第３伝送路との間の遅延差の測定を行う。

第３伝送路の遅延が第１伝送路の遅延より大きく、第１伝送路の遅延を増加させる必要がある場合、以下の制御を行う。すなわち、第１伝送路系のＦＩＦＯメモリの読み出しクロック周波数を、下流側において所定の通信品質を維持できる範囲で、例えば、符号誤りが発生しないように伝送装置で動作が保証されている周波数偏差を超えない範囲で、連続的に周波数を低下させた後、第１伝送路の信号と第３伝送路の信号の遅延差が実質的に等しくなるよう連続的に周波数を上げていき、元の周波数に戻すことによって、サービスを継続しながら遅延を調整する。他方、第３伝送の遅延が第１伝送路の遅延より小さい場合は、第３伝送路の遅延を増加させる。第３伝送路のＦＩＦＯメモリ５０６ｃの読み出しクロックを一定時間停止してＦＩＦＯメモリ５０６ｃにデータを蓄積していく。第１伝送路の遅延と揃ったら読み出しクロックを開始することで位相を調整する。

第１伝送路と第３伝送路の遅延が揃ったら、図４６に示されるように、第１伝送路から第３伝送路へ無瞬断切替を実行する。実行後、第３伝送路と第２伝送路との間で遅延差を測定し、同様の手段でＦＩＦＯメモリの読み出しクロックを制御することで遅延を調整し、図４７に示されるように、第２伝送路と第３伝送路間で新たな無瞬断システムを構築する。

その後、必要に応じて、図４８に示されるように、片系運用パッケージ５００ａとアップグレードパッケージ５００ａ'がスイッチ５１６から抜去されてもよい。

[第１８の実施の形態]
次に、図４９〜５５を参照して、本発明の第１８の実施の形態による無瞬断切替装置を説明する。本実施の形態は、第３伝送路の系のパッケージ構成が第２の片系運用パッケージ６００ｃと第２アップグレードパッケージ６００ｃ'を有している点で、第１７の実施の形態と異なる。

まず、図４９に示されるように、当初は、第１伝送路(現用系)と第２伝送路(予備系)とにより無瞬断切替システムが構成されている。

次に、図５０に示されるように、第３伝送路の系に第２の片系運用パッケージ６００ｃが追加される。第１伝送路を第３伝送路との遅延差を第２の片系運用パッケージ６００ｃの位相差検出回路６１０ｃにより計測する。

第２の片系運用パッケージ６００ｃに搭載されたＦＩＦＯメモリ６０６ｃのメモリ容量で遅延調整に十分必要と判断された場合、そのままで位相調整が実行される。第１伝送路(現用系)の遅延を増加させる場合、アップグレードパッケージ６００ａ'のＦＩＦＯメモリ６０６ａ'の読み出しクロックを、下流側において所定の通信品質を維持できる範囲で、例えば、符号誤りが発生しないように伝送装置で動作を保証されている周波数偏差を超えない範囲で連続的に周波数を低下させた後、２つの信号の遅延差が実質的に等しくなるよう連続的に周波数を上げていき、元の周波数に戻すことによって、遅延を調整する。他方、第３伝送路の遅延を増加させる場合、第２片系運用パッケージ６００ｃのＦＩＦＯメモリ６０６ｃの読み出しクロックを一定時間停止してメモリにデータを蓄積していき、両系の位相が揃った時点から読み出しクロックを開始する。第１伝送路と第３伝送路の遅延が揃ったら、図５１に示されるように、無瞬断切替を実行し、第３伝送路が新たな現用系となる。その後、必要に応じて、図５２に示されるように、第１伝送路の片系運用パッケージ６００ａをスイッチ６１４から除去し、第３伝送路と第２伝送路との間で新たな無瞬断システムを構成する。

他方、第２片系運用パッケージ６００ｃに搭載されたＦＩＦＯメモリ６０６ｃのメモリ容量では遅延調整に不十分と判断された場合、図５３に示されるように、さらに第２アップグレードパッケージ６００ｃ'を増設する。この増設によって、第３伝送路の系の信号を第２片系運用パッケージ６００ｃから第２アップグレードパッケージ６００ｃ'を経由してスイッチ６１４に入力されるよう切り替える。切替後、第１伝送路と第３伝送路との間の位相調整を行って、図５４に示されるように、無瞬断切替を実行する。実行後、必要に応じて、図５５に示されるように、旧現用系のパッケージをスイッチ６１６から抜去し、第３伝送路と第２伝送路との間で新たな無瞬断切替システムを構築する。

[第１９の実施の形態]
次に、図５６〜５９を参照して、本発明の第１９の実施の形態による無瞬断切替装置を説明する。図５６は、本発明の第１９の実施の形態による無瞬断切替装置の構成を示す。図５６に示されるように、無瞬断切替装置７００は、現用系として第１伝送路からの信号を受信すると同時にクロック信号を生成するライン側ＩＦ（Interface）回路７０２ａと、受信後の信号にフレーム処理を行う第１終端回路７０４ａと、位相調整を行うためフレーム処理後の信号を格納する第１メモリ７０６ａ及び第２メモリ７０６ｂと、第１メモリ７０６ａ及び第２メモリ７０６ｂのデータ蓄積量を調整するための第１クロック制御回路７０８ａ及び第２クロック制御回路７０８ｂとを有し、予備系として第２伝送路からの信号を受信すると同時にクロック信号を生成するライン側ＩＦ回路７０２ｂと、受信後の信号にフレーム処理を行う第２終端回路７０４ｂと、位相調整を行うため終端処理後の信号を格納する第３メモリ７０６ｃと、第３メモリ７０６ｃのデータ蓄積量を調整するための第３クロック制御回路７０８ｃとを有する。無瞬断切替装置７００はさらに、第１終端回路７０４ａ及び第２終端回路７０４ｂで検出したフレーム位相情報を受信して比較することにより両系の遅延差を測定し、測定結果から算出した遅延制御量を遅延制御情報として第１クロック制御回路７０８ａ、第２クロック制御回路７０８ｂ及び第３クロック制御回路７０８ｃに伝達する位相差検出回路７１０と、現用系と予備系のクロック信号のうちいずれかを選択して第１クロック制御回路７０８ａ、切替回路７１２、第２クロック制御回路７０８ｂ、第２メモリ７０６ｂ（の読み出しクロック）、クライアント側ＩＦ回路７０２ｃ及び第３クロック制御回路７０８ｃに出力するクロック切替回路７１６と、位相制御後の両系の信号からどちらか一方を選択し、クライアント（下流）側へ送出する切替回路７１２と、誤り検出結果やオペレータからの切替指示に基づき切替回路７１２及びクロック切替回路７１６に対して切替指示を行う切替制御回路７１４とを有する。

第１及び第２伝送路を介して伝送された信号は、ライン側ＩＦ回路７０２ａ，７０２ｂでそれぞれ受信された後、第１終端回路７０４ａ及び第２終端回路７０４ｂによりフレーム検出される。受信信号のフレーム位相差はそれぞれの伝送路の遅延差を反映しており、位相差検出回路７１０は、検出したフレーム位相を比較して２つの伝送路の遅延差を測定し、どちらの系の位相をどれだけ遅延させるか判定する。具体的には、位相差検出回路７１０は、第１終端回路７０４ａにおいて検出された第１伝送路を介して伝送された信号のフレーム位相と、第２終端回路７０４ｂにおいて検出された第２伝送路を介して伝送された信号のフレーム位相とを比較し、どちらのフレーム位相がどれだけ遅延しているかを求める。判定した結果に基づき、位相差検出回路７１０は、第１クロック制御回路７０８ａ及び第３クロック制御回路７０８ｃのうち遅延を制御する方の系のクロック制御回路７０８ａ又は７０８ｂに対して遅延制御情報を与える。また、クロック制御回路７０８ａ，７０８ｂは、ライン側ＩＦ回路７０２ａ，７０２ｂで受信信号から生成したクロック信号を受信し、このクロック信号に基づき第１メモリ７０６ａ、第２メモリ７０６ｂ、第３メモリ７０６ｃに対する読み出しクロックを生成する。各メモリ７０６ａ，７０６ｂ，７０６ｃでは、信号データが書き込みクロックでメモリへ書き込まれ、読み出しクロックでメモリから読み出される。予備系の遅延を増加させる場合、予備系を介し伝送したデータはクライアント側に送られていないので、位相跳躍や通信の途絶を考慮する必要がない。第３メモリ７０６ｃに伝送路クロックでデータを書き込んでいき、遅延調整量相当までデータが第３メモリ７０６ｃに蓄積されるまで、読み出しクロックは停止しておく。所定のデータ量を蓄積後読み出しクロックを開始することで、予備系データの位相を遅らせる調整を行うことができる。また一方で予備系の遅延を減少させる場合は、第３メモリ７０６ｃに伝送路クロックでデータを書き込んでいくと同時に、第３メモリ７０６ｃから伝送路クロック周波数より周波数を上昇させたクロックで読み出すことによって、第３メモリ７０６ｃに蓄積されたデータ量が減少し、予備系データの位相を進ませる調整を行うことができる。

他方、現用系の遅延を調整する場合、現用系を介した通信中のデータがクライアントに送られているので、位相跳躍やデータの途絶、符号誤りの発生などは許されず、クライアントに影響を及ぼさない状態で、現用系の位相を調整する必要がある。より詳細には、現用系信号の遅延を増やす場合には、第１クロック制御回路７０８ａと第２クロック制御回路７０８ｂを使って第１メモリ７０６ａの読み出しクロックと第２メモリ７０６ｂの書込みクロックの周波数を伝送路クロックより低下させる。これによって、図５７に示すように、第１メモリ７０６ａのデータ蓄積量が増え、その分第２メモリ７０６ｂのデータ蓄積量が減るので、第１メモリ７０６ａと第２メモリ７０６ｂとの間にある切替回路７１２の入力部においては現用系の遅延が増加したかの様に調整することができる。また一方で現用系信号の遅延を減少させる場合には、第１クロック制御回路７０８ａと第２クロック制御回路７０８ｂとを使って第１メモリ７０６ａの読み出しクロックと第２メモリ７０６ｂの書込みクロックの周波数を伝送路クロックより上昇させることによって、第１メモリ７０６ａのデータ蓄積量が減り、その分第２メモリ７０６ｂのデータ蓄積量が増えるので、図５８に示すように、第１メモリ７０６ａと第２メモリ７０６ｂとの間にある切替回路７１２の入力部においては現用系の遅延が減少したかの様に調整することができる。メモリスリップの発生を避けるために、いずれの調整においても第１クロック制御回路７０８ａと第２クロック制御回路７０８ｂの出力クロック周波数は常に等しく制御されなければならない。この遅延調整は第１メモリ７０６ａと第２メモリ７０６ｂとの間で発生する事象であり、第１メモリ７０６ａの読み出しクロックと第２メモリ７０６ｂの書込みクロックを伝送信号と同期したクロック周波数からオフセットを与えることによって、第１メモリ７０６ａと第２メモリ７０６ｂとの間で蓄積したデータ量が相補的に変化することを利用したものである。第１メモリ７０６ａと第２メモリ７０６ｂのデータ蓄積量の和は一定であり、クライアント側から見ると定常的に同じクロック周波数で信号が到着するので、現用系の遅延調整時でも周波数の偏差や遅延の変動などを関知されることはない。以上の遅延制御によって現用系と予備系の遅延差を調整することができ、無瞬断切替実行可能な状態とすることができる。切替に際しては切替制御回路７１４からの指示により切替回路７１２において選択する信号を現用系信号から予備系信号へ切り替えると同時に、クロック切替回路７１６において選択するクロック信号を現用系クロックから予備系クロックへ切り替える。クロック切替回路７１６は予備系への切替が行われる前は現用系のクロックを選択しており、クロック切替回路７１６の出力を第３メモリ７０６ｃの読み出しクロックに使用することで予備系の信号を現用系信号のクロックに同期させる。無瞬断切替が実行されて切替回路７１２が予備系へ切り替わると同時にクロック切替回路７１６も予備系のクロックを選択するように切り替わり、第３メモリ７０６ｃの読み出しクロックと、切替回路７１２、第２メモリ７０６ｂに供給されるクロックとが予備系信号に同期したクロックに切り替わるためクライアント側へ出力される信号は予備系のクロックに同期した信号となる。この時、第１メモリ７０６ａの読み出しクロックも予備系クロックが使用されるため、現用系信号が予備系信号のクロックに同期する。

次に、予備系から現用系に切り戻す場合の遅延調整について説明する。現用系の遅延調整は、第１クロック制御回路７０８ａを使って第１メモリ７０６ａの読み出しクロックを制御することによって行う。予備系の遅延調整は、インサービスの信号が第３メモリ７０６ｃと第２メモリ７０６ｂとに蓄積されるので、第３クロック制御回路７０８ｃと第２クロック制御回路７０８ｂとを使って、第３メモリ７０６ｃの読み出しクロックと第２メモリ７０６ｂの書込みクロックとを制御することによって行う。この時メモリスリップの発生を避けるために、第３クロック制御回路７０８ｃと第２クロック制御回路７０８ｂの出力クロック周波数は常に等しく制御されなければならない。

なお、第１メモリ７０６ａの書込みクロック、第２メモリ７０６ｂの読み出しクロック及び第３メモリ７０６ｃの書込みクロックは、いかなる場合においても伝送信号の周波数と同期したクロックである。

本実施の形態では、予備系のみならず現用系の遅延もサービス提供状態で遅延を調整することができるので、当初片系のみで運用しておいて後から予備系伝送路を確保して無瞬断システムにアップグレードする際など柔軟に遅延制御の設定ができる。また無瞬断システムとしてサービスを提供している状態で、予備系を現在設定しているルートとは長さが異なる別のルートに変更する際にも柔軟な遅延制御の設定ができ、サービス運用性を向上することができる。

本装置において伝送する信号は、ＳＤＨやＯＴＮなどの広域転送が可能なフレームフォーマットを想定し、クライアント側に送られる信号は、例えば、イーサネット(登録商標)信号、ＳＤＨ信号、ＯＴＮ信号などを想定している。また本実施の形態では、両系の遅延差を比較する単位としてフレームを使うことにより説明したが、両系の信号の遅延差がフレーム長の１／２を超えるとどちらの系の遅延が大きいか識別が困難になる。従って、複数のフレームを連結してあたかも長い１つのフレームとして扱うマルチフレームを使ってもよく、特に数十ｋｍ以上の大きな伝送遅延差が想定される場合はマルチフレームの使用が有効である。

また、本実施の形態の構成は、図５９の変形例に示すように、第１メモリ７０６ａ及び第１終端回路７０４ａと、第３メモリ７０６ｃ及び第２終端回路７０４ｂとの順序が入れ替わってもよく、この場合も同様の効果を奏する。

なお、本実施の形態が第１３〜１８の実施の形態と組み合わせ可能であることは明らかであろう。すなわち、本実施の形態のようにクライアント側に送る信号のクロックを一定に維持するため、切替回路の後段にメモリを配置する構成は他の実施の形態にも容易に適用可能である。

[第２０の実施の形態]
次に、図６０〜６３を参照して、本発明の第２０の実施の形態による無瞬断切替装置を説明する。図６０は、本発明の第２０の実施の形態による無瞬断切替装置の構成を示す。第２０の実施の形態は、第１〜３クロック制御回路がなく、さらに第１メモリと切替回路との間に、第３メモリと切替回路との間に及び切替回路と第２メモリとの間にバス幅制御回路が配置されるという点で第１９の実施の形態と相違する。従って、以下の説明では、重複する記載は省略する。

第２０の実施の形態による無瞬断切替装置８００において、信号のデータ速度を１０Ｇｂｐｓとし、１６並列で転送しているとすると、１並列あたり６５２Ｍｂｐｓ（＝１０Ｇｂｐｓ／１６）のビットレートとなる。１クロック（６２５ＭＨｚ）毎に各バスから１ビットずつ転送していることになる。ここでバス幅を２倍（Ｎ＝２）にすると並列数は３２となり、１クロック（６２５ＭＨｚ）毎に３２並列のバスから１ビットずつ転送すると、データ速度は２０Ｇｂｐｓとなり、バス幅を２倍にしたことによってデータ転送レートを２倍にすることができる。図６１に示すように、バス幅制御回路８１８によってデータバス幅をビットレートのＮ倍（正の整数）に変えることによりデータの転送レートをＮ倍速くし、第１メモリ８０６ａのデータ蓄積量が減り、その分第２メモリ８０６ｂのデータ蓄積量が増えるので、第１メモリ８０６ａと第２メモリ８０６ｂとの間にある切替回路８１２の入力部においては現用系の遅延が減少したかの様に調整することができる。ただしメモリスリップを防ぐため第１メモリ８０６ａと切替回路８１２との間、切替回路８１２と第２メモリ８０６ｂとの間のバス幅は同時に等しく変化させる必要がある。

逆に遅延を増加させる場合は、図６２に示すように、Ｎ＝０とし、第１メモリ８０６ａからデータを転送しないようにすると、第１メモリ８０６ａへのデータの書き込みおよび第２メモリ８０６ｂからのデータの読み出しはデータ転送速度で続けられるので、第１メモリ８０６ａのデータ蓄積量が増え、第２メモリ８０６ｂのデータ蓄積量が減るため、切替回路８１２の入力部においては現用系の遅延が増加したかのように調整することができる。遅延調整完了と同時にＮ＝１とすれば、第１メモリ８０６ａ及び第２メモリ８０６ｂの蓄積量は変化しないので、現用系と予備系の遅延が一致した状態を維持することができ、伝送符号の誤りや故障、オペレータからの指示などをトリガとして無瞬断切替を実行することが可能になる。

また現用系から予備系へ切替後、再び現用系へ無瞬断で切り戻す際に予備系の遅延を調整する必要がある場合には、第３メモリ８０６ｃと切替回路８１２との間と、切替回路８１２と第２メモリ８０６ｂとの間で同様のバス幅調整を実装することによって遅延を調整することができる。

図６３は、第２０の実施の形態による無瞬断切替装置の他の構成を示す。図示された構成では、現用系の遅延調整を行う場合は、第１メモリ８０６ａと第１終端回路８０４ａとの間、第１終端回路８０４ａと切替回路８１２との間及び切替回路８１２と第２メモリ８０６ｂと間のバス幅を同時に等しく変化させて実行する。予備系の遅延調整を行う場合は、第３メモリ８０６ｃと第２終端回路８０４ｂとの間、及び第２終端回路８０４ｂと切替回路８１２との間のバス幅調整を同時に等しく変化させて実行する。また予備系への無瞬断切替実行後、再び現用系に無瞬断で切り戻す際、予備系の遅延を調整する場合には、第３メモリ８０６ｃと第２終端回路８０４ｂとの間、第２終端回路８０４ｂと切替回路８１２との間、及び切替回路８１２と第２メモリ８０６ｂとの間のバス幅を同時に等しく変化させて実行する。

なお、本実施の形態が第１３〜１９の実施の形態と組み合わせ可能であることは明らかであろう。すなわち、本実施の形態のように、第１９の実施の形態におけるクロック制御回路の代わりにバス幅制御回路を用いて、バス幅を制御することによりデータ転送レートを調整することによって遅延を調整する構成は、他の実施の形態にも容易に適用可能である。

［第２１の実施の形態］
本発明に係る実施の形態について図６４を用いて説明する。

図６４は、本発明の第２１の実施の形態における無瞬断切替装置の構成図である。現用系および予備系、再配置系用にそれぞれ個別のCDR（Clock and Data Recovery）１０１０、FIFOメモリ１０２０、フレーム検出部１０３０、１個の位相差検出部１０５０、１個の選択部１０４０、クロック生成部１１００を有する。

クロック生成部１１００は、スイッチ（SW）１１１０_１〜１１１０_３、PLL（Phase Locked Loop）１１２０_１〜１１２０_３、CLK（クロック）制御部１１３０_１〜１１３０_３、SW１１４０_１〜１１４０_３、PLL１１６０１〜１１６０_３、SW１１５０、PLL１１７０を有する。

CDR１０１０ａ、CDR１０１０ｂ、CDR１０１０ｃは受信した各系の信号からクロック信号を再生し、信号を識別再生する。各CDR１０１０からの出力信号は一時的に各FIFOメモリ１０２０ａ，FIFOメモリ１０２０ｂ，FIFOメモリ１０２０ｃに蓄積される。その後で信号はフレーム検出部１０３０ａ，フレーム検出部１０３０ｂ，フレーム検出部１０３０ｃへ入力される。ここでは信号のフレーム部が解析され、フレーム位置もしくはマルチフレーム位置を表す識別信号が検出される。検出したフレーム位置情報は位相差検出部１０５０へ送られる。位相差検出部１０５０は現用系、予備系および再配置系のフレーム位置情報を受信し、相互を比較することで各系の相対的遅延関係を算出する。算出結果に基づいてクロック生成部１１００のCLK制御部１１３０_１〜１１３０_３に制御信号を送る。CLK制御部１１３０_１〜１１３０_３は制御信号に基づいてPLL１１２０_１〜１１２０_３の出力周波数を制御する。またSW１１１０_１〜１１１０_３は各系のクロックを受信し、そのうちの一つを選択し、PLL１１２０_１〜１１２０_３に出力する。PLL１１２０_１〜１１２０_３は各SW１１１０_１〜１１１０_３で選択されたクロックを基準に同期したクロックを生成する。CLK制御部１１３０_１〜１１３０_３は各PLL１１２０_１〜１１２０_３の出力周波数を制御する。SW１１４０_１〜１１４０_３は各PLL１１２０_１〜１１２０_３の出力を受信し、そのうちの一つを選択する。PLL１１６０_１〜１１６０_３は各SW１１４０_１〜１１４０_３で選択したクロックを基準に同期したクロックを生成する。SW１１５０はPLL１１２０_１〜１１２０_３の出力を受信し、そのうちの一つを選択する。PLL１１７０はSW１１５０で選択したクロックを基準に同期したクロックを生成する機能を有する。

最初に現用系のみで運用されているパスに予備系を追加する過程を説明する。当初現用系のみでは、クロック生成部１１００のSW１１１０_１、SW１１１０_２、SW１１５０は現用系を選択している。また予備系のSW１１１０_２は予備系を、SW１１４０_２は予備系(PLL１１２０_２を選択している。予備系を追加するために、まず予備系へ信号が入力される。CDR１０１０ｂがデータとクロックの出力を開始し、データはFIFOメモリ１０２０ｂに蓄積され、クロックはクロック生成部１１００のSW１１１０_２からPLL１１２０_２、SW１１４０_２、PLL１１６０_２を経てFIFOメモリ１０２０ｂの読み出しクロックとして供給される。フレーム検出部１０３０ｂにてデータのフレーム同期が確立すると、フレーム位置情報が位相差検出部１０５０へ送られるので、現用系と予備系の遅延差が算出される。算出結果に基づいて現用系と予備系の遅延差が等しくなるよう制御が行われるが、主に４通りの制御が想定される。それは、
１．現用系の遅延を大きくする；
２．現用系の遅延を小さくする；
３．予備系の遅延を大きくする；
４．予備系の遅延を小さくする；
の４通りである。１もしくは２の場合は現用系のPLL１１２０_１の出力クロック周波数を入力クロック周波数よりも小さくする（遅延を大きくする）か、大きくする(遅延を小さくする)ことをすればよい。３もしくは４の場合は、予備系のPLL１１２０_２の出力周波数を入力クロック周波数よりも小さくする（遅延を大きくする）か、大きくする（遅延を小さくする）ことをすればよい。この周波数制御は位相差検出部１０５０からの指示によってクロック生成部１１００のCLK制御部１１３０_１またはCLK制御部１１３０_２で行われる。周波数制御は両系の遅延が丁度揃った時に元の周波数に戻る様に制御される。両系の遅延が揃ったら、予備系のSW１１４０_２を現用系(PLL１１２０_１の出力)を選択するよう切替を行う（この時の切替による瞬断はPLL１１６０_２により平滑化される）。切替によりFIFOメモリ１０２０ａおよびFIFOメモリ１０２０ｂの読出しクロックは同一(PLL１１２０_１の出力)になるので、現用系と予備系の経路長の違いによって伝送遅延がずれたり、両系間のジッタ誤差による遅延差変動などはFIFOメモリ１０２０で吸収され、FIFOメモリ１０２０以降は外乱や変動にかかわらずぴったり一致する。これで現用系と予備系の無瞬断切替システムが完成する（図６５(a)）。万が一現用系に障害が発生したら、選択部１０４０がフレーム検出部１０３０ｂを選択するよう切り替わりSW１１３０_２が予備系(PLL１１２０_２)を選択するよう切り替わり（この時の切替による瞬断はPLL１１６０_２により平滑化される）、データの損失なく現用系から予備系へ切り替えることが可能である。

次に現用系と予備系間の遅延が調整済みで無瞬断切替可能な状態で、現用系を別の経路に再配置する過程を説明する。再配置先のパスに現用系と同一のデータが送信される。そのデータはCDR１０１０ｃで受信され、CDR１０１０ｃからはデータとクロックの出力が開始され、データはFIFOメモリ１０２０ｃに、クロックはクロック生成部１１００のSW１１１０_３へ送られる。SW１１１０_３は再配置先系のクロックを選択し、SW１１３０_３も再配置先のクロックを選択する。SW１１３０_３で選択したクロックはPLL１１４０_３を経てFIFOメモリ１０２０ｃの読み出しクロックとして使われる。これによりフレーム検出部１０３０ｃにデータが供給される。フレーム検出部１０３０ｃにてデータのフレーム同期が確立すると、フレーム位置情報が位相差検出部１０５０へ送られるので、現用系（および予備系）と再配置先系の遅延差が算出される。算出結果に基づいて現用系（および予備系）と再配置先系の遅延差が等しくなるよう制御が行われるが、主に４通りの制御が想定される。それは、
１．現用系(および予備系)の遅延を大きくする；
２．現用系(および予備系)の遅延を小さくする；
３．再配置先の遅延を大きくする；
４．再配置先の遅延を小さくする；
の４通りである。（予備系のSW１１４０_２は現用系のクロック(PLL１１２０_１)を選択しているので、現用系の遅延を変化させるためにPLL１１２０_１を制御すると、予備系も同期して遅延が変化する。）１もしくは２の場合は現用系のPLL１１２０_１の出力クロック周波数を入力クロック周波数よりも小さくする（遅延を大きくする）か、大きくする(遅延を小さくする)ことをすればよい。３もしくは４の場合は、再配置先系のPLL１１２０_３の出力周波数を入力クロック周波数よりも小さくする（遅延を大きくする）か、大きくする（遅延を小さくする）ことをすればよい。この周波数制御は位相差検出部１０５０からの指示によってCLK制御部１１３０_１または１１３０_３で行われる。周波数制御は現用系(および予備系)と再配置先系の遅延が丁度揃った時に元の周波数に戻る様に制御される(図６５（ｂ）)。両系の遅延が揃ったら、現用系から再配置先へパスの無瞬断切替を行う。具体的には選択部１０４０がフレーム検出部１０３０ｃを選択し、クロック生成部１１００のSW１１５０が再配置先系(PLL１１２０_３)を選択し、予備系のSW１１４０_２が再配置先系(PLL１１２０_３)を選択する。これにより現用系から再配置先系へのパス切替を実行し、現用系に従属同期していた予備系が再配置先の新たな現用系に従属同期することになる。また無瞬断切替完了後元の現用系は解放され、パス最適化のために別のパス設定に使われる(図６５（ｃ）)。

またこの状態で再配置先（新たな現用系）に障害が起きた場合、予備系に無瞬断で切替られる。具体的には選択部１０４０が予備系（FIFOメモリ１０２０ｂ）を選択し、SW１１４０_２が新たな現用系(PLL１１２０_３)を選択するよう切り替わる。切替による瞬断はPLL１１６０_２により平滑化される。

[第２２の実施の形態]
本発明に係る第２２の実施の形態を図６６を用いて説明する。図６６中の（a）において使用可能な波長がλ１〜λ8まで順に並んでおり、このうちλ１、λ２、λ６、λ７、λ9が使用中で、λ３、λ４、λ５、λ８が未使用になっている。またλ６とλ9がそれぞれ無瞬断パスの現用系と予備系になっている。この状態で100Gbpsのパス設定要求が発生した場合、１波長あたり25Gbpsの連続した４波長が必要になるが、図６６（ａ）では最大でもλ３〜λ５の３波長しか空いていない。そこでλ６をλ８へ再配置し、新たに空いたλ５を加えたλ３〜６の４波長を確保する。λ６は無瞬断パスの現用系でλ９の予備系とは遅延が等しくなるよう調整されているが、再配置先のλ８との遅延とは調整されていない。そこでλ６の現用系とλ９の予備系の遅延を同時に調整し、λ８の遅延と等しくさせる。λ６およびλ８、λ９の遅延が揃った時点で現用系のλ６のパスを再配置先のλ８へ無瞬断切替を実行する（図６６の(ｂ)）。これによりλ８が新たな現用系となり、λ９の予備系との間で無瞬断切替の系を維持する。切替完了後λ６のパスを削除し、λ３、λ４、λ５とλ６の４波長を使って100Gbpsのパス（25Gbps×４波長）を設定する（図６６の(ｃ)）。

無瞬断切替の系を構成していたλ６およびλ９の遅延を同時に調整し、再配置先であるλ９の遅延と一致させる制御を実行することにより、無瞬断切替のサービスを中断することなく波長パスの再配置を行うことができる。

[第２３の実施の形態]
上記の第２２の実施の形態は、波長パスの無瞬断再配置に関するものであるが、本実施の形態ではタイムスロット内のパス容量再配置に関する。図６７はタイムスロット内のパス再配置を説明するための図である。3つのOTU3（Optical Transport Unit 3）がありその中に10Gや2.5Gのパスが設定されている。10Gの新規パス設定要求が発生し、パスの既設定状況を参照すると10G容量の空きがない。そこでネットワークのコスト設計を行い、OTU3その１の2.5Gパス(無瞬断現用系)をOTU3その2に再配置する決定をする（図６７（ａ））。OTU3その１の2.5G現用系パスとOTU3その3の2.5G予備系パスの遅延を同時に制御し、再配置先であるOTU3その２の2.5G再配置先の遅延と合わせる。遅延調整完了後、OTU3その１の2.5G無瞬断現用系パスをOTU3その2の2.5G再配置先パスに無瞬断で切替て再配置を行う（図６７（ｂ））。再配置完了後、OTU3その1の2.5Gパスを削除し、空いた10G容量を使って新規の10Gパスを設定する(図６７（ｃ）)。

なお、本発明は、上記の実施の形態に限定されることなく、特許請求の範囲内において種々変更・応用が可能である。

１ インタフェース部
２ ＦＩＦＯメモリ
３ クロック調整部
１０ クロスコネクト部
２０ ネットワーク側インタエース（受信）
２１ 受信部
２２ フレーマ・分離部
２３ 分岐部
２４ 変換部
２６ 遅延調整部
３０ クライアント側インタフェース（受信）
３１ クライアント受信部
３２ マッピング部
３３ 分岐部
３４ 変換部
４０ ネットワーク側インタフェース（送信）
４１ 変換部
４２ 遅延調整部
４３ 選択部
４４ フレーマ・多重部
４５ 送信部
５０ クライアント側インタフェース（送信）
５１ 変換部
５２ 遅延調整部
５３ 選択部
５４ デマッピング部
５５ クライアント送信部
６０ WDM(Wavelength Division Multiplexing)DEMUX
７０ WDM MUX
８０ 拡張メモリ
８１，８３ 変換部
８２ 拡張遅延調整部
１００，２００，３００，４００，５００，６００，７００，８００ 無瞬断切替装置
２００ａ，３００ａ，４００ａ，５００ａ，６００ａ 片系運用パッケージ
２００ａ'，３００ａ'，４００ａ'，５００ａ'，６００ａ' アップグレードパッケージ
１００ｂ，２００ｂ，３００ｂ，４００ｂ，５００ｂ，５００ｂ'，６００ｂ，６００ｂ'予備系パッケージ
１０２ IF(Interface)回路
１０４ フレーム終端回路
１０６ ＦＩＦＯメモリ
１０８ クロック制御回路
１１０ 位相差検出回路
１１２ 切替回路
１１４ 切替制御回路
２０２，３０２，４０２，５０２，６０２ IＦ回路
２０３，３０３，４０３，５０３，６０３ 分岐回路
２０４，４０４，５０４，６０４ フレーム終端回路
２０６，３０６，４０６，５０６，６０６ ＦＩＦＯメモリ
２０８，３０８，４０８，５０８，６０８ クロック制御回路
２１０，３１０，４１０，５１０，６１０，７１０，８１０ 位相差検出回路
２１２，３１２，４１２，５１２，６１２，７１２，８１２ 切替回路
２１４，３１４，４１４，５１４，６１４，７１４ 切替制御回路
３１６，４１６，５１６，６１６ スイッチ
３２０，４２０，５２０，６２０ 切替パッケージ
５００ｃ、６００ｃ 第２の片系運用パッケージ
６００ｃ' 第２のアップグレードパッケージ
７０２ ライン側IF回路
７０４ａ，８０４ａ 第１終端回路
７０４ｂ，８０４ｂ 第２終端回路
７０６ａ，８０６ａ 第１メモリ
７０６ｂ，８０６ｂ 第２メモリ
７０６ｃ，８０６ｃ 第３メモリ
７０８ａ 第１クロック制御回路
７０８ｂ 第２クロック制御回路
７０８ｃ 第３クロック制御回路
７１６，８１６ クロック切替回路
８０２ａ，８０２ｂ ライン側ＩＦ回路
８０２ｃ クライアント側ＩＦ回路
８１８ バス幅制御回路
１０１０ ＣＤＲ
１０２０ ＦＩＦＯメモリ
１０３０ フレーム検出部
１０４０ 選択部
１０５０ 位相差検出部
１１００ クロック生成部
１１１０ スイッチ
１１２０，１１６０，１１７０ ＰＬＬ
１１３０ クロック制御部
１１４０,１１５０ スイッチ

Claims (13)

1. 第１伝送路から受信した信号を伝送する現用系伝送システムと、
   第２伝送路から受信した前記信号を伝送する予備系伝送システムと、
   前記現用系伝送システムと前記予備系伝送システムとの信号の遅延差を検出し、前記検出した遅延差に基づき該現用系伝送システムと該予備系伝送システムとにおける遅延を調整する無瞬断切替装置と、を有する無瞬断切替システムであって、
   前記無瞬断切替装置は、
   前記現用系伝送システムと前記予備系伝送システムからそれぞれ受信した信号から抽出される通信データを蓄積する現用系メモリと予備系メモリと、
   所定の通信品質が維持可能な周波数偏差の範囲で前記現用系メモリの読み出しクロック周波数を連続的に変化させることによって、前記現用系伝送システムと前記予備系伝送システムとの遅延量を等しくする遅延調整手段と、
   を有する、
   ことを特徴とする無瞬断切替システム。
2. 前記遅延調整手段は、
   前記現用系メモリ及び前記予備系メモリの書き込みクロック周波数を前記受信した信号に同期したクロック周波数とし、前記遅延量に応じて該現用系メモリ及び該予備系メモリの読み出しクロック周波数を前記書き込みクロック周波数に対して増減させる手段を含む
   ことを特徴とする、請求項１記載の無瞬断切替システム。
3. 前記現用系メモリと前記予備系メモリは、ＦＩＦＯ（First-In First-Out）メモリであることを特徴とする請求項１又は２記載の無瞬断切替システム。
4. 前記現用系伝送システムは、
   受信した信号から抽出される通信データを蓄積する増設メモリを更に有し、
   前記遅延調整手段は、
   所定の通信品質が維持可能な周波数偏差の範囲で前記現用系メモリの読み出しクロック周波数を連続的に変化させることによって前記現用系伝送システムの遅延量を制御する手段を含み、
   前記現用系伝送システムは、
   前記遅延調整手段の制御後、前記増設メモリへの前記通信データの書き込み及び読み出しをする信号経路に無瞬断切替を実行し、
   無瞬断切替後、前記予備系伝送システムへの無瞬断切替を実行する手段を含む
   ことを特徴とする請求項１乃至３の何れか１項に記載の無瞬断切替システム。
5. 前記増設メモリは、前記予備系メモリに相当する記憶容量を有する
   ことを特徴とする請求項４記載の無瞬断切替システム。
6. 前記現用系伝送システムと前記予備系伝送システムに着脱可能に接続されるスイッチ回路と、
   前記スイッチ回路から出力される信号を選択的に出力する選択回路と、
   をさらに有する
   ことを特徴とする請求項１乃至５の何れか１項に記載の無瞬断切替システム。
7. 前記予備系伝送システムが前記スイッチ回路から抜去された場合は、前記現用系伝送システムによる片系運用を行う手段を有する
   ことを特徴とする、請求項６記載の無瞬断切替システム。
8. 第３伝送路から受信した信号を伝送する代替用伝送システムを更に有し、
   前記現用系伝送システムから前記代替用伝送システムに無瞬断切替し、切替後、前記予備系伝送システムを前記代替用伝送システムの予備系伝送システムとして運用する手段を有する
   ことを特徴とする請求項４乃至７の何れか１項に記載の無瞬断切替システム。
9. 前記現用系伝送システムと前記予備系伝送システムとから出力される信号を無瞬断に切り替る切替回路と、
   前記切替回路から出力される信号から抽出される通信データを蓄積する後段メモリと、をさらに有し、
   前記遅延調整手段は、
   前記後段メモリの書き込みクロック周波数を、前記現用系伝送システムのメモリの読み出しクロック周波数と等しくなるよう制御する手段を含む
   ことを特徴とする請求項１記載の無瞬断切替システム。
10. 前記遅延調整手段は、
    前記現用系伝送システムと前記切替回路とを接続する第１バスのバス幅と、該切替回路と前記後段メモリとを接続する第２バスのバス幅とを制御することによって、該後段メモリの書き込みクロック周波数が、前記現用系伝送システムのメモリの読み出しクロック周波数と等しくなるよう制御する手段を含む
    ことを特徴とする請求項９記載の無瞬断切替システム。
11. 前記遅延調整手段は、
    パスの再配置を行う際に元のパスに無瞬断切替が適用されていた場合、
    無瞬断切替系を構成する前記現用系伝送システムと前記予備系伝送システムの伝送遅延を同時に制御して、再配置先パスの遅延と一致させる手段を含む
    ことを特徴とする請求項１記載の無瞬断切替システム。
12. 複数の伝送路を伝送されてきた信号のうち一つを選択して出力する無瞬断切替システムであって、
    現用系伝送システムのデータを一時的に蓄積するメモリAと、
    予備系伝送システムのデータを一時的に蓄積するメモリBと、
    再配置先のデータを一時的に蓄積するメモリCと、
    前記メモリAの読み出しクロックを調整するクロック制御手段Aと、
    前記メモリBの読み出しクロックを調整するクロック制御手段Bと、
    前記メモリCの読み出しクロックを調整するクロック制御手段Cと、
    前記現用系伝送システムのデータおよび前記予備系伝送システムのデータの遅延を前記再配置先のデータの遅延と等しくなるよう前記メモリAの読み出しクロックと前記メモリBの読み出しクロックを同時に調整する調整手段と、
    を有することを特徴とする無瞬断切替システム。
13. 前記クロック制御手段A、前記クロック制御手段B、及び前記クロック制御手段Cは、
    前記現用系伝送システムのデータと同期したクロックを基準として発振する現用系用発振器と、
    前記予備系伝送システムのデータと同期したクロックを基準として発振する予備系発振器と、
    前記再配置先のデータと同期したクロックを基準として発振する再配置先用発振器と、
    各発振器の内一つを選択する現用系用スイッチと、
    各発振器の内一つを選択する予備系用スイッチと、
    各発振器の内一つを選択する再配置先用スイッチと、
    前記現用系用スイッチの出力を平滑化する現用系用発振器と、
    前記予備系用スイッチの出力を平滑化する予備系用発振器と、
    前記再配置先用スイッチの出力を平滑化する再配置先用発振器と、
    を有することを特徴とする請求項１２記載の無瞬断切替システム。