JP2015019045A - アレイ型積層セラミック電子部品及びその実装基板 - Google Patents

Abstract

【課題】本発明は、アレイ型積層セラミック電子部品及びその実装基板に関する。
【解決手段】本発明は、複数の誘電体層が長さ方向に積層されたセラミック本体と、異なる容量を有し、上記セラミック本体の長さ方向に沿って所定間隔で配置され、上記誘電体層を介して上記セラミック本体の両側面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含む複数のキャパシタ部と、上記セラミック本体の長さ方向に沿って所定間隔で配置され、上記セラミック本体の両側面に形成されて上記複数のキャパシタ部の第１及び第２内部電極と連結された複数の第１及び第２外部電極と、を含み、上記複数のキャパシタ部は、内部電極の積層数が異なるアレイ型積層セラミック電子部品を提供する。
【選択図】図２

Description

本発明は、アレイ型積層セラミック電子部品及びその実装基板に関する。

セラミック材料を用いる電子部品としてキャパシタ、インダクタ、圧電素子、バリスタ及びサーミスタなどがある。

上記セラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ、Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながら、高容量が保障され、実装が容易であるという長所を有する。

上記積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ、Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末機（ＰＤＡ、Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの多様な電子製品の回路基板に装着されて電気を充填または放電させる役割をするチップ形態のコンデンサである。

このような積層セラミックキャパシタは、複数の誘電体層と内部電極とを交互に積層して積層体を形成した後、上記積層体を焼成し、外部電極を設置して製造される。一般に、上記内部電極の積層数によって製品の容量が決定される。

一方、上記積層セラミックキャパシタを印刷回路基板に実装するためには、一定の面積が求められる。

このとき、多様な電気的特性を有する複数の積層セラミックキャパシタを一つの印刷回路基板に実装する場合、それぞれの積層セラミックキャパシタが正常的に動作するためには、一定の空間が確保されなければならない。

最近は、電子製品の小型化の傾向に伴い、このような電子製品に用いられる積層セラミックキャパシタにも超小型化及び超高容量化が求められている。

しかし、電子製品がスリム（ｓｌｉｍ）化及び小型化される場合、積層セラミックキャパシタを実装することができる空間が限定されて製品設計が困難になる。

つまり、多様な電気的特性を有する複数の積層セラミックキャパシタを一つの印刷回路基板にともに実装するにあたり、電子製品のサイズを小型化するのに限界があった。

下記特許文献１及び２は、アレイ型電子部品に関するものであるが、複数の誘電体層が厚さ方向に積層された構造であり、複数のキャパシタ部が異なる容量を有する内容は開示していない。

韓国公開特許第１０−２００５−００４４０８３号公報 韓国公開特許第１０−２０１２−００５６５４８号公報

当技術分野では、多様な電気的特性を有する複数の積層セラミック電子部品を一つの基板に実装するとき、実装に必要な面積を最小限にすることで、実装基板のサイズを減らすことができる新たな方案が求められていた。

本発明の一側面は、複数の誘電体層が長さ方向に積層されたセラミック本体と、異なる容量を有し、上記セラミック本体の長さ方向に沿って所定間隔で配置され、上記誘電体層を介して上記セラミック本体の両側面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含む複数のキャパシタ部と、上記セラミック本体の長さ方向に沿って所定間隔で配置され、上記セラミック本体の両側面に形成されて上記複数のキャパシタ部の第１及び第２内部電極と連結された複数の第１及び第２外部電極と、を含み、上記複数のキャパシタ部は、内部電極の積層数が異なるアレイ型積層セラミック電子部品を提供する。また、少なくとも一つのキャパシタ部は、他のキャパシタ部とは異なる間隔で積層された内部電極を有してもよい。

本発明の一実施形態において、上記それぞれのキャパシタ部は、異なる材料を有する誘電体層を含んで構成されることができる。

本発明の一実施形態において、上記それぞれのキャパシタ部は、高誘電率のＢＴ (BaTiO₃) 母材を用いた誘電体層を含むことができる。

本発明の一実施形態において、上記それぞれのキャパシタ部は、低誘電率のＣＴ (CaTiO₃) 母材を用いた誘電体層を含むことができる。

本発明の一実施形態において、上記それぞれのキャパシタ部は、高誘電率のＢＴ母材を用いた誘電体層を含む高容量のキャパシタ部と、低誘電率のＣＴ母材を用いた誘電体層を含む低容量のキャパシタ部と、を含むことができる。

本発明の一実施形態において、上記第１及び第２外部電極は、上記セラミック本体の両側面から少なくとも一主面の一部まで延長されて形成されることができる。

本発明の一実施形態において、上記第１及び第２外部電極は、上記セラミック本体の両側面から両主面の一部までそれぞれ延長されるように形成されることができる。

本発明の一実施形態において、上記セラミック本体において上記それぞれのキャパシタ部を区分するバッファ層は、上記それぞれのキャパシタ部の誘電体層より低誘電率の誘電体層で形成されることができる。

本発明の一実施形態において、上記それぞれのキャパシタ部は、包括する周波数領域が異なるように構成されることができる。

本発明の他の側面は、低周波帯域におけるノイズを除去する第１キャパシタ部と、高周波帯域におけるノイズを除去する第２キャパシタ部と、を一つのチップに含み、上記第１キャパシタ部の容量が上記第２キャパシタ部の容量より大きいアレイ型積層セラミック電子部品を提供する。

本発明の一実施形態において、上記第１及び第２キャパシタ部は、相互独立的に動作することができる。

本発明の一実施形態において、上記第１キャパシタ部は、瞬間的な電圧降下を補償することができる。

本発明の一実施形態において、上記第１キャパシタ部は、直流電圧を平滑化することができる。

本発明のさらに他の側面は、上面に幅方向に相対し、長さ方向に沿って所定間隔で配置された複数の第１及び第２電極パッドを有する印刷回路基板と、上記複数の第１及び第２電極パッド上に実装されたアレイ型積層セラミック電子部品と、を含むアレイ型積層セラミック電子部品の実装基板を提供する。

本発明のさらに他の側面は、バッテリーから第１電源の供給を受け、第１蓄電素子を用いて上記第１電源を安定化させて電力管理部に供給する第１電源安定化部と、上記電力管理部から変換された第２電源の供給を受け、第２蓄電素子を用いて上記第２電源を安定化させて駆動電源を供給する第２電源安定化部と、を含み、上記第１及び第２蓄電素子は、一つのチップで構成され、異なる容量を有するアレイ型積層セラミック電子部品を提供する。

本発明の一実施形態において、上記第１電源安定化部は、上記バッテリーから第１電源の供給を受け、上記第１電源を電力管理部に供給する第１端子を含むことができる。

本発明の一実施形態において、上記第２電源安定化部は、上記電力管理部から変換された第２電源の供給を受ける第２端子と、上記駆動電源を供給する第３端子と、を含むことができる。

本発明の一実施形態において、上記第１電源安定化部は、上記第１電源のノイズを減少させることができる。

本発明の一実施形態において、上記第２電源安定化部は、上記第２電源のノイズを減少させることができる。

本発明の一実施形態によると、多様な電気的特性を有する複数の積層セラミック電子部品を個別に一つの基板に実装するとき、一つのセラミック本体に異なる容量を有する複数のキャパシタ部を並列構造で連結されるように構成することで、必要な面積を減少させて実装基板のサイズを減らすことができる効果がある。

また、積層セラミック電子部品を印刷回路基板上に実装するとき、ピックアップ数を減らすことで製品生産性を向上させることができる効果がある。

なお、内部電極を実装面に対して垂直方向に構成して外部電極と接触する内部電極の露出面を増やすことができることから、内部電極と外部電極との連結性を高めてＥＳＲを改善させることができるとともに、固着強度を改善させて外部電極がセラミック本体から剥離される現象を防止することができる。

本発明の一実施形態によるアレイ型積層セラミックキャパシタを概略的に示した斜視図である。 本発明の一実施形態によるアレイ型積層セラミックキャパシタのセラミック本体及び内部電極が露出した構造を示した斜視図である。 本発明の一実施形態によるアレイ型積層セラミックキャパシタの第１キャパシタ部及び第２キャパシタ部の周波数によるインピーダンスを示したグラフである。 本発明の一実施形態によるアレイ型積層セラミックキャパシタの複数のキャパシタ部及びバッファ層の積層構造を示した分解斜視図である。 本発明の一実施形態によるアレイ型積層セラミックキャパシタが印刷回路基板に実装された形状を概略的に示した斜視図である。 図５の平面図である。 駆動電源が必要な所定の端子にバッテリー及び電力管理部を通じて駆動電源を供給する駆動電源供給システムを示した図面である。 駆動電源供給システムの配置パターンを示した図面である。 本発明の一実施形態によるアレイ型積層セラミック電子部品の回路図を示した図面である。 本発明の一実施形態による複合電子部品が適用された駆動電源供給システムの配置パターンを示した図面である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

以下では、本発明の一実施形態によるアレイ型積層セラミック電子部品、特にアレイ型積層セラミックキャパシタを例に挙げて説明するが、本発明はこれに限定されない。

アレイ型積層セラミックキャパシタ

図１は本発明の一実施形態によるアレイ型積層セラミックキャパシタを概略的に示した斜視図であり、図２は本発明の一実施形態によるアレイ型積層セラミックキャパシタのセラミック本体及び内部電極が露出した構造を示した斜視図である。

図１及び図２を参照すると、本発明の一実施形態によるアレイ型積層セラミックキャパシタ１００は、セラミック本体１１０、異なる容量を有し、複数の第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８をそれぞれ含む複数のキャパシタ部及び複数の第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８を含む。

本実施形態の上記複数のキャパシタ部は、内部電極の積層数が異なるように構成されることができる。例えば、本実施形態では、第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８の積層数がキャパシタ部別に異なるように構成される。

これにより、上記それぞれのキャパシタ部別に内部電極の積層数を調節して高容量または低容量を有する複数のキャパシタ部を一つのチップに具現することができる。

このとき、上記複数のキャパシタ部は、容量によって包括する周波数領域が異なる。以下では、高容量を有するキャパシタ部を第１キャパシタ部、上記第１キャパシタ部に比べて相対的に低容量を有するキャパシタ部を第２キャパシタ部と定義して説明する。

図３は本発明の一実施形態によるアレイ型積層セラミックキャパシタの第１キャパシタ部及び第２キャパシタ部の周波数によるインピーダンスを示したグラフである。

ここで、上記第１キャパシタ部の容量は約２２μＦであることができ、上記第２キャパシタ部の容量は約１ｎＦであることができるが、本発明はこれに限定されない。

また、本実施形態では、周波数１００ＭＨｚを基準に低周波数及び高周波数帯域を区分しているが、これは一つの実施形態に過ぎず、本発明はこれに限定されない。

図３を参照すると、上記第１キャパシタ部は低周波帯域においてフィルタの役割をして低周波帯域におけるノイズを除去でき、上記第２キャパシタ部は高周波領域におけるノイズを除去することができる。

このとき、上記第１及び第２キャパシタ部は、相互独立的に動作することができる。

また、上記第１キャパシタ部は、瞬間的な電圧降下を補償するバックアップの役割をすることができ、必要に応じて、直流電圧を平滑化する役割をすることができる。ここで、平滑化（ｓｍｏｏｔｈｉｎｇ）とは、荒い標本抽出または雑音が原因でデータに良くない微細な変動や不連続性などがあるとき、このような変動または不連続性を弱くするか、除去することで直流電圧を滑らかにする操作を意味する。

なお、上記第２キャパシタ部は、必要に応じて、温度変化によるＬＣ回路マッチングのための素子として用いられることができる。

一方、上記複数のキャパシタ部の間には内部電極が形成されていないバッファ層１１３、１１４、１１５がそれぞれ介在される。また、セラミック本体１１０の長さ方向の両端部にはカバー層１１２、１１６が配置されることができる。

セラミック本体１１０は、複数の誘電体層１１１を長さ方向に積層してから焼成したもので、隣接する誘電体層１１１間の境界は走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど一体化されていることができる。

このようなセラミック本体１１０の形状は、特に制限されないが、例えば、六面体状を有することができる。

また、本実施形態では、説明の便宜のために、セラミック本体１１０において、厚さ方向で対向する表面を第１及び第２主面、上記第１及び第２主面101, 102を連結し、長さ方向で対向する表面を第１及び第２端面103, 104及び幅方向で対向する表面を第１及び第２側面105, 106と定義する。

誘電体層１１１は、高誘電率のセラミック材料を含むことができる。例えば、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック粉末などを含むことができるが、十分な静電容量が得られるものであれば、本発明はこれに限定されない。

また、誘電体層１１１には、上記セラミック粉末とともに、必要に応じて、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などのような多様な種類のセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などがさらに添加されることができる。

図４は本発明の一実施形態によるアレイ型積層セラミックキャパシタのキャパシタ部及びバッファ層の積層構造を示した分解斜視図である。

図４を参照すると、本実施形態のキャパシタ部は、セラミック本体１１０の長さ方向に誘電体層１１１、第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８が積層された構造を有する。

本発明とは異なって、第１及び第２内部電極が厚さ方向に積層されると、同一容量を具現することはできるが、それぞれのキャパシタ部の容量を異なるようにする場合、それぞれのキャパシタ別に内部電極の面積を変更しなければならない。

しかし、本実施形態では、第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８を長さ方向に積層して垂直に構成することで、第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８の積層数を異ならせて複数のキャパシタが異なる容量を有するように容易に具現することができる。

即ち、内部電極が水平構成されたアレイ型積層セラミックキャパシタは、多様な容量の組み合わせを有するアレイを製作する場合、それぞれのキャパシタ部別に内部電極のパターンを異ならせて設計かつ形成しなければならないため、工程上の問題が発生する可能性がある。これに対し、本実施形態では、キャパシタ部別に内部電極の積層数のみを異ならせれば十分であるため、追加工程または設備なしに多様な容量の組み合わせを有するアレイ型積層セラミックキャパシタを容易に製作することができる。

また、内部電極が水平に構成されたアレイ型積層セラミックキャパシタは、外部電極によって連結される部分が狭く形成されるため、外部電極との連結性が低下し、ＥＳＲが高く具現される可能性があるが、本実施形態では、セラミック本体１１０の第１及び第２側面に露出する第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８の長さが相対的に長いため、外部電極と第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８との連結性が向上し、ＥＳＲが相対的にさらに低く具現できるのみならず、固着強度も向上できる効果がある。

なお、内部電極が水平に構成されたアレイ型積層セラミックキャパシタは、電流パス（ｐａｓｓ）がセラミック本体の中間部分を通過するが、本実施形態では、電流のパスが第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８の下部に沿って流れることから、上記内部電極が水平に構成されたアレイ型積層セラミックキャパシタに比べて電流パスが短いため、さらに低いＥＳＲを具現できる効果がある。

このとき、上記それぞれのキャパシタ部は、必要に応じて、高誘電率のＢＴ(BaTiO₃) 母材を用いた誘電体層を含むことができ、これとは反対に、低誘電率のＣＴ(CaTiO₃) 母材を主原料とする誘電体層を含んで構成することもできる。

また、上記複数のキャパシタ部は、全て同一の材料及び誘電率を有する誘電体層からなるか、そのうち一部または全部が異なる材料及び誘電率を有する誘電体層を含むように構成することができる。

他の例として、上記それぞれのキャパシタ部は、容量を考慮して、高容量のキャパシタ部には高誘電率のＢＴ母材を用いた誘電体層が含まれるようにし、低容量のキャパシタ部には低誘電率のＣＴ母材を用いた誘電体層が含まれるように構成することが好ましい。

しかし、本発明のキャパシタ部では、高容量のキャパシタ部であっても、ＥＳＲ値を高めるために、低誘電率の誘電体層を使用し、誘電体層の積層数を高めて構成するなど多様な形態及び構造によって変更されることができる。

上記キャパシタ部は、上記それぞれのキャパシタ部の間に複数のセラミックシートで構成されたバッファ層１１３、１１４、１１５が介在されてセラミック本体１１０の長さ方向に沿って所定間隔で配置され、セラミック本体１１０の長さ方向の両端部には複数のセラミックシートで構成されたカバー層１１２、１１６が配置される。

バッファ層１１３、１１４、１１５及びカバー層１１２、１１６は、内部電極が形成されていないことを除いては、上記キャパシタ部の誘電体層１１１と同一構造を有するように構成されることができる。

しかし、本発明はこれに限定されず、バッファ層１１３、１１４、１１５を構成する誘電体層は、必要に応じて、上記キャパシタ部の誘電体層１１１より相対的に低い誘電率を有する材料を適用して形成することができる。

この場合、上記それぞれのキャパシタ部間に発生する寄生キャパシタンス（ｃａｐａｃｉｔａｎｃｅ）をより効果的に除去することができる。

上記それぞれのキャパシタ部の第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８は、異なる極性を有する電極であり、誘電体層１１１を形成するセラミックシートを介して対向するように交互に配置されてセラミック本体１１０の第１及び第２側面を通じて交互に露出するように形成される。

このとき、第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８は、その間に配置された誘電体層１１１によって電気的に絶縁されることができる。

また、第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８は、導電性金属で形成され、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つまたはこれらの合金からなるものを用いることができるが、本発明はこれに限定されない。

このとき、本発明とは異なって、第１及び第２内部電極が厚さ方向に積層されると、それぞれのキャパシタ部に適用される誘電体層には全て同一の材料が適用されなければならない。しかし、本発明のキャパシタ部は、セラミック本体１１０の長さ方向に沿ってバッファ層１１３、１１４、１１５によって区分されているため、誘電体層１１１の材料を他のキャパシタ部の誘電体層１１１の材料と異なるように形成することができる。

これにより、上記それぞれのキャパシタ部は、このような誘電体層１１１を構成する材料の特性差により、異なる容量を具現するとき、一つのアレイ型積層セラミック電子部品においてより多様な容量の組み合わせが可能になる効果を有する。

第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８は、セラミック本体１１０の長さ方向に沿って所定間隔で配置され、セラミック本体１１０の第１及び第２側面、好ましくは、上記それぞれのキャパシタ部に対応する位置に配置される。

これにより、第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８は、上記複数のキャパシタ部におけるセラミック本体１１０の第１及び第２側面を通じて露出した第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８の端部とそれぞれ接触されて電気的に連結される。

このとき、第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８は、下面実装面を提供するために、セラミック本体１１０の第１及び第２側面から実装面である第２主面の少なくとも一部まで延長されるように形成されることができる。

また、第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８は、セラミック本体１１０の第１及び第２側面105, 106から第１主面101の一部まで延長されるように形成されることができる。

このように、第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８がセラミック本体１１０の実装面と対向する反対面である第１主面101の一部まで延長されるように形成されてアレイ型積層セラミックキャパシタ１００の内部及び外部構造を上下対称になるように形成する場合、キャパシタの方向性を除去することができるため、キャパシタの表面実装時にセラミック本体１１０の第１及び第２主面101, 102のうちいずれも実装面として提供されることができる。

これにより、アレイ型積層セラミックキャパシタ１００を印刷回路基板に実装するとき、実装面の方向を考慮しなくてもよいという長所がある。

第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８は、導電性金属で形成され、例えば、銀（Ａｇ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）などで形成されることができる。

このような第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８は、上記導電性金属粉末にガラスフリットを添加して用意された導電性ペーストを塗布してから焼成することで形成されることができるが、本発明はこれに限定されない。

また、本実施形態では、セラミック本体１１０の実装面である第２主面に形成された第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８の表面に、必要に応じて、めっき層（図示せず）が形成されることができる。上記めっき層は、アレイ型積層セラミックキャパシタ１００を印刷回路基板にはんだで実装するとき、相互間の接着強度を高めるためのものである。

上記めっき層は、例えば、セラミック本体１１０の第２主面における第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８の表面に形成されたニッケル（Ｎｉ）めっき層と、上記ニッケルめっき層上に形成されたすず（Ｓｎ）めっき層と、を含むことができるが、本発明はこれに限定されない。

また、上記めっき層は、必要に応じて、セラミック本体１１０の第１主面101に形成された第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８の表面にも形成されることができる。

以下では、本発明の一実施形態によるアレイ型積層セラミックキャパシタの製造方法について説明する。

まず、複数のセラミックシートを用意する。

上記セラミックシートは、セラミック本体の誘電体層を形成するためのもので、セラミック粉末、バインダー及び溶剤などを混合してスラリーを製造し、上記スラリーをドクターブレードなどの工法を通じて数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。

次に、上記それぞれのセラミックシートの一面に所定の厚さで導電性ペーストを印刷することで第１及び第２内部電極を形成する。

上記導電性ペーストの印刷方法は、スクリーン印刷法やグラビア印刷法などを用いることができ、上記導電性ペーストは、金属粉末、セラミック粉末及びシリカ（ＳｉＯ_２）粉末などを含むことができる。

また、上記金属粉末は、銀（Ａｇ）、鉛（Ｐｂ）、白金などの貴金属材料及びニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）及び銅（Ｃｕ）のうち少なくとも一つまたはこれらの合金を用いることができる。

その後、第１及び第２内部電極が形成された複数のセラミックシートを、上記セラミックシートを介して上記第１及び第２内部電極が対向配置されるように積層して複数のキャパシタ部を形成する。

このとき、上記複数のキャパシタ部は異なる容量を有するように形成する。

一例として、上記複数のキャパシタ部は、それぞれのキャパシタ部別に第１及び第２内部電極が形成されたセラミックシートの数を調節することで、それぞれのキャパシタ部別に異なる容量を有するようにすることができる。

また、上記それぞれのキャパシタ部は、誘電率が異なるセラミックシートにそれぞれ形成されることができる。これにより、上記それぞれのキャパシタ部は、このようなセラミックシートの誘電率差により、異なる容量を具現するとき、一つのアレイ型積層セラミック電子部品においてより多様な容量の組合せが可能になる。

次いで、上記それぞれのキャパシタ部の間に複数のセラミックシートで構成されたバッファ層が配置されるようにした後、上記複数のキャパシタ部を長さ方向に積層して加圧し、長さ方向に沿って所定間隔で配置された複数のキャパシタ部を含む積層体を用意する。

このとき、上記バッファ層のセラミックシートは、上記キャパシタ部のセラミックシートより低誘電率の材料で形成することができる。

その後、上記積層体を一つのチップに対応する領域に切断及び焼成して、対向する厚さ方向の第１及び第２主面101, 102、長さ方向の第１及び第２端面103, 103、上記第１及び第２内部電極が交互に露出した幅方向の第１及び第２側面105, 106を有するセラミック本体を用意する。

次いで、上記セラミック本体の第１及び第２側面に、上記複数のキャパシタ部の第１及び第２内部電極と接触されて上記複数のキャパシタ部とそれぞれ電気的に連結されるように上記セラミック本体の長さ方向に沿って所定間隔で複数の第１及び第２外部電極を形成する。

このとき、上記第１及び第２外部電極は、下面実装のために、上記セラミック本体の第１及び第２側面105, 106から第１または第２主面101, 102の一部に延長して形成することができる。

また、上記第１及び第２外部電極は、実装時に実装面の方向を考慮しなくてもよいように、キャパシタの方向性を除去して上記セラミック本体の第１及び第２側面105, 106から第１及び第２主面101, 102の一部まで延長して形成することができる。

一方、セラミック本体１１０の実装面に形成された上記第１及び第２外部電極の表面に、必要に応じて、めっき層をさらに形成することができる。上記めっき層は、完成されたアレイ型積層セラミックキャパシタを印刷回路基板にはんだで実装するとき、相互間の接着強度を高めるためのものである。

アレイ型積層セラミックキャパシタの実装基板

図５は本発明の一実施形態によるアレイ型積層セラミックキャパシタが印刷回路基板に実装された形状を概略的に示した斜視図であり、図６は図５の平面図である。

図５及び図６を参照すると、本実施形態によるアレイ型積層セラミックキャパシタの実装基板２００は、印刷回路基板２１０と、第１及び第２電極パッド２２１、２２２と、を含む。

印刷回路基板２１０は、上面にアレイ型積層セラミックキャパシタ１００のセラミック本体１１０の第２主面が実装される。

第１及び第２電極パッド２２１、２２２は、印刷回路基板２１０の上面に幅方向に相対し、長さ方向に沿って所定間隔で配置される。

即ち、複数の第１及び第２電極パッド２２１、２２２は、印刷回路基板２１０の上面においてアレイ型積層セラミックキャパシタ１００のそれぞれのキャパシタ部の第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８とそれぞれ対応する位置に形成されることができる。

これにより、アレイ型積層セラミックキャパシタ１００は、第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８の第２主面が複数の第１及び第２電極パッド２２１、２２２上にそれぞれ接触されるように位置した状態で、はんだ（図示せず）によって印刷回路基板２１０と電気的に連結されることができる。

他の実施形態

図７は駆動電源が必要な所定の端子にバッテリー及び電力管理部を通じて駆動電源を供給する駆動電源供給システムを示した図面である。

図７を参照すると、上記駆動電源供給システムは、バッテリー３００、第１電源安定化部４００、電力管理部５００及び第２電源安定化部６００を含むことができる。

バッテリー３００は、電力管理部５００に電源を供給することができる。ここで、バッテリー３００が電力管理部５００に供給する電源を第１電源と定義する。

第１電源安定化部４００は、上記第１電源Ｖ１を安定化させ、安定化された第１電源を電力管理部５００に供給することができる。具体的には、第１電源安定化部４００は、バッテリー３００及び電力管理部５００の連結端子と接地との間に形成されたキャパシタＣ１を含むことができる。上記キャパシタＣ１は、第１電源に含まれたノイズを減少させることができる。

また、上記キャパシタＣ１は、電荷を充電することができる。また、電力管理部５００が瞬間的に大きい電流を消費する場合、上記キャパシタＣ１は、充電された電荷を放電させることで、電力管理部５００の電圧変動を抑制することができる。

上記キャパシタＣ１は、高容量キャパシタであることが好ましい。

電力管理部５００は、電子機器に入力される電力をその電子機器に適するように変換させ、電力を分配、充電、制御する役割をする。したがって、電力管理部５００は、一般的にＤＣ／ＤＣコンバータを備えることができる。

また、電力管理部５００は、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＰＭＩＣ）で具現されることができる。

電力管理部５００は、上記第１電源Ｖ１を第２電源Ｖ２に変換することができる。上記第２電源Ｖ２は、電力管理部５００の出力端と連結されて駆動電源の供給を受ける所定の素子が求める電源となることができる。

第２電源安定化部６００は、上記第２電源Ｖ２を安定化させ、安定化された第２電源を出力端Ｖｄｄに伝達することができる。上記出力端Ｖｄｄには、電力管理部５００から駆動電源の供給を受ける所定の素子が連結されることができる。

具体的には、第２電源安定化部６００は、電力管理部５００と出力端Ｖｄｄとの間に直列連結されたインダクタＬ１を含むことができる。また、第２電源安定化部６００は、電力管理部５００及び出力端Ｖｄｄの連結端子と接地との間に形成されたキャパシタＣ２を含むことができる。

第２電源安定化部６００は、上記第２電源Ｖ２に含まれたノイズを減少させることができる。

また、第２電源安定化部６００は、出力端Ｖｄｄに安定的に電源を供給することができる。

上記インダクタＬ１は、大容量電流に適用されることができるパワーインダクタであることが好ましい。

また、上記キャパシタＣ２は、高容量キャパシタであることが好ましい。

図８は駆動電源供給システムの配置パターンを示した図面である。

図８を参照すると、電力管理部５００、インダクタＬ１、第１キャパシタＣ１及び第２キャパシタＣ２の配置パターンを確認することができる。

一般に、電力管理部（５００、ＰＭＩＣ）は、数個から数十個のＤＣ／ＤＣコンバータを備えることができる。また、上記ＤＣ／ＤＣコンバータの機能を具現するために、一つのＤＣ／ＤＣコンバータごとにパワーインダクタ及び高容量キャパシタを必要とする。

図８を参照すると、電力管理部５００は、所定の端子Ｎ１、Ｎ２、Ｎ３を備えることができる。電力管理部５００は、第２端子Ｎ２を通じてバッテリーから電源の供給を受けることができる。また、電力管理部５００は、バッテリーから供給された電源を変換し、第１端子Ｎ１を通じて変換された電源を供給することができる。なお、上記第３端子Ｎ３は、接地端子であることができる。

ここで、第１キャパシタＣ１は、バッテリー及び電力管理部５００の連結端子と接地との間に形成されて第１電源安定化部の機能を行うことができる。

また、インダクタＬ１及び第２キャパシタＣ２は、第１端子Ｎ１から第２電源の供給を受け、これを安定化させて第４端子Ｎ４に駆動電源を供給するため、第２電源安定化部の機能を行うことができる。

図８に示された第５から第８端子Ｎ５からＮ８は、第１から４端子Ｎ１からＮ４と同一機能を行うため、具体的な説明は省略する。

駆動電源供給システムのパターンを設計するにあたり、十分に考慮しなければならない点は、電力管理部、インダクタ素子及びキャパシタ素子をできる限り近くに配置しなければならないことである。また、電源線の配線を短くかつ厚く設計する必要がある。

これは、上記のような要件を満たさなければ、部品の配置面積を減少させることができず、ノイズ発生も抑制させることができないためである。

電力管理部５００の出力端の個数が少ない場合は、インダクタ素子及びキャパシタ素子を近くに配置するのに大きな問題がない。しかし、電源管理部５００の多様な出力端子を用いる場合は、部品が密集してインダクタ素子及びキャパシタ素子の配置が正常的に行われることができない。また、電源の優先順位によってインダクタ素子及びキャパシタ素子を最適ではない状態に配置しなければならなくなる状況が発生しかねない。

例えば、実際に素子を配置するとき、パワーインダクタ素子及び高容量キャパシタ素子のサイズが大きいことが原因で、電源線及び信号線が不可避に長くなるという状況が発生する可能性がある。

パワーインダクタ及び高容量キャパシタが最適ではない状態に配置される場合、各素子の間隔及び電源線が長くなるため、ノイズが発生しかねない。上記ノイズは、電源供給システムに悪影響を及ぼすおそれがある。

図９は本発明の一実施形態によるアレイ型積層セラミック電子部品の回路図を示した図面である。

図９を参照すると、アレイ型積層セラミック電子部品７００は、第１電源安定化部及び第２電源安定化部を含むことができる。

上記第１電源安定化部は、第１蓄電素子である第１キャパシタ部Ｃ１を含むことができる。また、上記第２電源安定化部は、第２蓄電素子である第２キャパシタ部Ｃ２を含むことができる。このとき、第１キャパシタ部及び第２キャパシタ部は、一つのセラミック本体内に含まれた一つのチップで構成されることができる。なお、上記第２電源安定化部は、第１パワーインダクタＬ１を含むことができる。

また、アレイ型積層セラミック電子部品７００は、上記した第１電源安定化部及び第２電源安定化部の機能を全て行うことができる素子である。

このようなアレイ型積層セラミック電子部品７００は、バッテリーから第１電源の供給を受け、上記第１電源を安定化させて電力管理部に供給することができる。このとき、バッテリーから第１電源の供給を受ける端子Ａ及び電力管理部に第１電源を供給する端子Ａは同一端子であることができる。即ち、第１端子（Ａ、第１入力端子）は、上記バッテリーから第１電源の供給を受け、上記第１電源を電力管理部に供給することができる。

また、アレイ型積層セラミック電子部品７００は、第２端子（Ｂ、第２入力端子）を通じて上記電力管理部から変換された第２電源の供給を受けることができる。

なお、アレイ型積層セラミック電子部品７００は、上記第２電源を安定化させて駆動電源を第３端子（Ｃ、出力端子）に伝達することができる。

図９を参照すると、上記第１パワーインダクタＬ１及び上記第２キャパシタ部Ｃ２が第３端子を共有することで、第１パワーインダクタＬ１と第２キャパシタ部Ｃ２との間隔を減らすことができる。

一方、アレイ型積層セラミック電子部品７００は、上記第１キャパシタ部Ｃ１及び上記第２キャパシタ部Ｃ２を接地と連結させることができる第４端子（Ｄ、接地端子）を含むことができる。上記第４端子Ｄは、一つの端子で具現されることができる。

このように、アレイ型積層セラミック電子部品７００は、電力管理部５００の入力電源端に備えられる高容量の第１キャパシタと、電力管理部５００の出力電源端に備えられ、上記第１キャパシタ部と異なる容量を有する第２キャパシタ部とを一つのセラミック本体内部に一つの部品（チップ）として具現し、ここにパワーインダクタを含ませたもので、本実施形態によるアレイ型積層セラミック電子部品７００は素子の集積度を向上させることができる。

図１０は本発明の一実施形態による複合電子部品が適用された駆動電源供給システムの配置パターンを示した図面である。

図１０を参照すると、図８に示された第１キャパシタＣ１及び第２キャパシタＣ２が本発明の一実施形態によるアレイ型積層セラミック電子部品に代替されたことが確認できる。

上記の通り、上記アレイ型積層セラミック電子部品は、第１電源安定部及び第２電源安定部の機能を行うことができる。

また、従来の個別に構成された第１キャパシタＣ１及び第２キャパシタＣ２を本発明の一実施形態によるアレイ型積層セラミック電子部品に代替することで、配線の長さを最小限にすることができる。なお、配置される素子の個数が減少するため、最適化された素子の配置が可能となる。

即ち、本発明の一実施形態によると、電力管理部及びパワーインダクタをできる限り近くに配置することができ、第１及び第２キャパシタ部を一つのチップに構成することで、電源線の配線を短くかつ厚く設計することが可能になる。

一方、電子機器製造メーカーでは、消費者のニーズを満たすために、電子機器に備えられるＰＣＢサイズを減らすよう取り組んでいる。つまり、ＰＣＢに実装されるＩＣの集積度を高めることが求められている。本発明の一実施形態による複合電子部品のように複数個の素子を一つの複合電子部品として構成することで、そのようなニーズを満たすことができる。

また、本発明の一実施形態によると、第１キャパシタ及び第２キャパシタを一つのチップに構成し、ここにパワーインダクタを含ませて一つの複合電子部品として具現することで、ＰＣＢ実装面積を減少させることができる。本実施形態によると、従来の配置パターンに対して実装面積が約３０〜５０％減少する効果がある。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

１００ アレイ型積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１１２、１１６ カバー層
１１３、１１４、１１５ バッファ層
１２１、１２３、１２５、１２７ 第１内部電極
１２２、１２４、１２６、１２８ 第２内部電極
１３１、１３３、１３５、１３７ 第１外部電極
１３２、１３４、１３６、１３８ 第２外部電極
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド

Claims (18)

1. 複数の誘電体層が長さ方向に積層されたセラミック本体と、
   異なる容量を有し、前記セラミック本体の長さ方向に沿って所定間隔で配置され、前記セラミック本体の両側面に交互に露出するように前記誘電体層を介して形成された複数の第１及び第２内部電極を含む複数のキャパシタ部と、
   前記セラミック本体の長さ方向に沿って所定間隔で配置され、前記セラミック本体の両側面に形成されて前記複数のキャパシタ部の第１及び第２内部電極と連結された複数の第１及び第２外部電極と、を含み、
   前記複数のキャパシタ部は、内部電極の積層数が異なる、アレイ型積層セラミック電子部品。
2. 前記それぞれのキャパシタ部は、異なる材料を有する誘電体層を含む、請求項１に記載のアレイ型積層セラミック電子部品。
3. 前記それぞれのキャパシタ部は、ＢＴ母材を用いた誘電体層を含む、請求項１または２に記載のアレイ型積層セラミック電子部品。
4. 前記それぞれのキャパシタ部は、ＣＴ母材を用いた誘電体層を含む、請求項１または２に記載のアレイ型積層セラミック電子部品。
5. 前記それぞれのキャパシタ部は、ＢＴ母材を用いた誘電体層を含む高容量のキャパシタ部と、ＣＴ母材を用いた誘電体層を含む低容量のキャパシタ部と、を含む、請求項１または２に記載のアレイ型積層セラミック電子部品。
6. 前記第１及び第２外部電極は、前記セラミック本体の両側面から少なくとも一主面の一部まで延長されるように形成される、請求項１から５のいずれか１項に記載のアレイ型積層セラミック電子部品。
7. 前記第１及び第２外部電極は、前記セラミック本体の両側面から両主面の一部までそれぞれ延長されるように形成される、請求項１から６のいずれか１項に記載のアレイ型積層セラミック電子部品。
8. 前記セラミック本体において前記それぞれのキャパシタ部を区分するバッファ層は、前記それぞれのキャパシタ部の誘電体層より低誘電率の誘電体層で形成される、請求項１から７のいずれか１項に記載のアレイ型積層セラミック電子部品。
9. 低周波帯域におけるノイズを除去する第１キャパシタ部と、
   高周波帯域におけるノイズを除去する第２キャパシタ部と、を一つのチップに含み、
   前記第１キャパシタ部の容量が前記第２キャパシタ部の容量より大きい、アレイ型積層セラミック電子部品。
10. 前記第１及び第２キャパシタ部は、相互独立的に動作する、請求項９に記載のアレイ型積層セラミック電子部品。
11. 前記第１キャパシタ部は、瞬間的な電圧降下を補償する、請求項９または１０に記載のアレイ型積層セラミック電子部品。
12. 前記第１キャパシタ部は、直流電圧を平滑化する、請求項９から１１のいずれか１項に記載のアレイ型積層セラミック電子部品。
13. バッテリーから第１電源の供給を受け、第１蓄電素子を用いて前記第１電源を安定化させて電力管理部に供給する第１電源安定化部と、
    前記電力管理部から変換された第２電源の供給を受け、第２蓄電素子を用いて前記第２電源を安定化させて駆動電源を供給する第２電源安定化部と、を含み、
    前記第１及び第２蓄電素子は、一つのチップで構成され、異なる容量を有する、アレイ型積層セラミック電子部品。
14. 前記第１電源安定化部は、前記バッテリーから第１電源の供給を受け、前記第１電源を電力管理部に供給する第１端子を含む、請求項１３に記載のアレイ型積層セラミック電子部品。
15. 前記第２電源安定化部は、前記電力管理部から変換された第２電源の供給を受ける第２端子と、前記駆動電源を供給する第３端子と、を含む、請求項１３または１４に記載のアレイ型積層セラミック電子部品。
16. 前記第１電源安定化部は、前記第１電源のノイズを減少させる、請求項１３から１５のいずれか１項に記載のアレイ型積層セラミック電子部品。
17. 前記第２電源安定化部は、前記第２電源のノイズを減少させる、請求項１３から１６のいずれか１項に記載のアレイ型積層セラミック電子部品。
18. 上面に幅方向に相対し、長さ方向に沿って所定間隔で配置された複数の第１及び第２電極パッドを有する印刷回路基板と、
    前記複数の第１及び第２電極パッド上に実装された請求項１から１２のいずれか一項に記載のアレイ型積層セラミック電子部品と、を含む、アレイ型積層セラミック電子部品の実装基板。

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