JP2015082113A - 画素駆動回路及びディスプレイ装置 - Google Patents

Abstract

【課題】表示画面の使用寿命を延長する。【解決手段】本発明は、画素駆動回路及びディスプレイ装置を提供し、前記駆動回路は、制御ユニット、キャパシタ、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを含んでおり、複数の薄膜トランジスタに対する制御により、駆動薄膜トランジスタの閾値電圧の変化を有効に補償し、電流の不均一による表示画面の光度の不均一を防止する。【選択図】図３

Description

本発明は、ディスプレイ装置に関し、特にディスプレイ装置の駆動回路に関する。

有機発光ディスプレイ装置は、自体発光する特性を具備し、極薄い有機材料コーティング層とガラス基板とを使用し、電流を流すと、有機材料は発光を行う。また、有機発光ディスプレイ装置の表示画面の視野角が大きく、電気エネルギーを顕著に節減することができる。そのため、有機発光ディスプレイ装置は、多くの液晶ディスプレイ装置とは比べられないほどの利点を有する。

有機発光ディスプレイ装置は、受動マトリクス型（Ｐａｓｓｉｖｅ Ｍａｔｔｒｉｘ）と能動マトリクス型（Ａｃｔｉｖｅ Ｍａｔｔｒｉｘ）に分けられ、受動マトリクス型の場合は、画素はスキャンラインと信号線が相互に交差する位置でマトリクス形式で配置され、能動マトリクス型の場合は、各画素はスイッチのように動作する薄膜トランジスタ（ＴＦＴ）によって制御される。

図１は、既存の有機発光ディスプレイ装置の画素回路の回路図である。
図１を参照にすると、既存の有機発光ディスプレイ装置における画素回路には、複数の同一方向に延長されるスキャンラインＧ１〜Ｇｎと、複数の同一方向に延長されるデータラインＳ１〜Ｓｍと、複数の同一方向に延長される共通パワーラインＤ１〜Ｄｍと、複数の画素ユニット（１０１）とが含まれる。データラインの本数は、共通パワーラインの本数と同様である。複数のデータラインＳ１〜Ｓｍは、複数のスキャンラインＧ１〜Ｇｎと交差し、且つ絶縁される。複数の共通パワーラインＤ１〜Ｄｍは、複数のスキャンラインＧ１〜Ｇｎと交差し、且つ絶縁される。それぞれの画素ユニット（１０１）は、スキャンライン、データライン及び共通パワーラインにより囲まれる領域によって規定される。

画素ユニット（１０１）の回路図は、図２と同様である。それぞれの画素ユニット（１０１）には、スイッチ薄膜トランジスタ（１０８）と、駆動薄膜トランジスタ（１１２）と、キャパシタ（１１０）と、有機発光ダイオード（１１４）とが含まれる。画素（１０１）は、スキャンライン（１０２）、データライン（１０４）及び共通パワーライン（１０６）により囲まれる領域よって規定される。

有機発光ダイオード（１１４）には、画素電極と、画素電極に形成された有機発射層と、有機発射層に形成されたコモン電極とが含まれる。画素電極を正孔注入電極の陽極とし、コモン電極を電子注入電極の陰極とする。変形例において、有機発光ディスプレイ装置の駆動方法によれば、画素電極は、陰極であることが可能であり、コモン電極は、陽極であることが可能である。正孔と電子は、それぞれ画素電極とコモン電極から有機発射層に注入され、励起子（Ｅｘｃｉｔｏｎｓ）を形成する。励起子が励起状態から基底状態へ変わるとき、発光を行う。

スイッチ薄膜トランジスタ（１０８）には、スイッチ半導体層（未図示）と、スイッチゲート電極（１０７）、スイッチソース電極（１０３）と、スイッチドレイン電極（１０５）とが含まれる。駆動薄膜トランジスタ（１１２）には、駆動半導体層（未図示）と、駆動ゲート電極（１１５）と、駆動ソース電極（１１３）と、駆動ドレイン電極（１１７）とが含まれる。

キャパシタ（１１０）には、第１のサステイン電極（１０９）と、第２のサステイン電極（１１１）とが含まれ、第１のサステイン電極（１０９）と第２のサステイン電極（１１１）の間には、層間絶縁層が設置されている。

スイッチ薄膜トランジスタ（１０８）は、画素発光を選択するためのスイッチである。スイッチゲート電極（１０７）は、スキャンライン（１０２）に接続される。スイッチソース電極（１０３）は、データライン（１０４）に接続される。スイッチドレイン電極（１０５）は、スイッチソース電極（１０３）と所定距離をもって離隔するように配置され、スイッチドレイン電極（１０５）は、第１のサステイン電極（１０９）に接続される。

駆動薄膜トランジスタ（１１２）は、選択された画素中の有機発光ダイオード（１１４）の有機発射層が発光するように、画素電極に駆動パワー印加する。駆動ゲート電極（１１５）は、第１のサステイン電極に接続される。駆動ソース電極（１１３）と第２のサステイン電極（１１１）は、それぞれ共通パワーライン（１０６）に接続される。駆動ドレイン電極（１１７）は、接続ホールを通じて有機発光ダイオード（１１４）の画素電極に接続される。

上述の構造を利用して、スキャンライン（１０２）に印加されたゲート電圧によりスイッチ薄膜トランジスタ（１０８）を駆動することによって、データライン（１０４）に印加されたデータ電圧を駆動薄膜トランジスタ（１１２）に伝送する。共通パワーライン（１０６）から駆動薄膜トランジスタ（１１２）に伝送されたコモン電圧とスイッチ薄膜トランジスタ（１０８）を通じて伝送されたデータ電圧との間の電圧差に対応する電圧が、キャパシタ（１１０）に貯蔵され、キャパシタ（１１０）に貯蔵された電圧に対応する電流が、駆動薄膜トランジスタ（１１２）を経過して有機発光ダイオード（１１４）へ流れこむ。それにより、有機発光ダイオード（１１４）が発光する。

さらに、有機発光ディスプレイ装置の電圧源は、光度に影響する主な原因であるため、電圧源の安定度は、有機発光ディスプレイ装置の特性に影響を与える重要な一つの指標である。

今のところ、高解像度の有機発光ディスプレイ装置は、必然的な発展方向であるが、高解像度パネルによって、充電時間が短縮され、データラインの数が増加される。この二つの要素は、いずれも有機発光ディスプレイ装置の電圧源が干渉を受けて、本来の安定した電位に復帰できないようにする可能性がある。

具体的には、能動マトリクスの有機発光ディスプレイ装置において、光度は、有機発光ダイオードを流す電流によって決められ、有機発光ディスプレイ装置の均一な光度を維持するため、有機発光ダイオードの電流を±１％の範囲内に制御しなければならない。しかしながら、既存のＩＣ回路は、いずれも電流信号ではなく、電圧信号を伝送するため、能動マトリクスの有機発光ディスプレイ装置において、画素は一つのフレーム（Ｆｒａｍｅ）周期内に電圧を電流信号も変換しなければならず、また各画素が安定且つ均一でなければならないが、これはかなり困難な任務である。その中、有機発光ダイオードの駆動回路において、駆動薄膜トランジスタの閾値電圧は、電流に影響する重要な要素の一つである。

本発明が提供する画素駆動回路は、データライン、共通パワーライン、第１のスキャンライン及び第１のノードにそれぞれ接続され、前記第１のスキャンラインの入力信号を利用して、前記第１のノードの電圧を前記データラインの電圧または前記共通パワーラインの電圧になるように制御する制御ユニットと、第１のサステイン電極が前記第１のノードに接続され、第２のサステイン電極が第２のノードに接続されるキャパシタと、ソースが前記共通パワーラインに接続され、ゲートが第２のスキャンラインに接続され、ドレインが第２のトランジスタのドレインに接続される第１のトランジスタと、ソースが第３のノードに接続され、ゲートが前記第２のノードに接続され、ドレインが前記第１のトランジスタのドレインに接続される第２のトランジスタと、ソースが前記第３のノードに接続され、ゲートが第１の入力端に接続され、ドレインが前記第２のノードに接続される第３のトランジスタと、ソースが前記第３のノードに接続され、ゲートが第２の入力端に接続され、ドレインが発光ダイオードの陽極に接続される第４のトランジスタと、を含むことを特徴とする。

前記第１の入力端は、基準信号を受信するように配置され、前記第２の入力端は、発光信号を受信するように配置されることが好ましい。

前記制御ユニットは、ソースが前記データラインに接続され、ゲートが前記第１のスキャンラインに接続され、ドレインが前記第１のノードに接続される第５のトランジスタと、ソースが前記第１のノードに接続され、ゲートが前記第１のスキャンラインに接続され、ドレインが前記共通パワーラインに接続される第６のトランジスタと、を含むことが好ましい。

前記第５のトランジスタは、ＰＭＯＳ構造であり、前記第６のトランジスタは、ＮＭＯＳ構造であり、前記第１のスキャンラインからハイレベルが入力される場合、前記第５のトランジスタが遮断され、前記第６のトランジスタが導通されて、前記共通パワーラインの電圧が前記第１のノードに印加され、前記第１のスキャンラインからローレベルが入力される場合、前記第５のトランジスタが導通され、前記第６のトランジスタが遮断されて、前記データラインの電圧が前記第１のノードに印加されることが好ましい。

前記第１のトランジスタは、ＮＭＯＳ構造であり、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは、ＰＭＯＳ構造であることが好ましい。

前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ及び前記第６のトランジスタは、ポリシリコン薄膜トランジスタまたは非晶質シリコン薄膜トランジスタのうちの一つであることが好ましい。

前記第５のトランジスタは、ＮＭＯＳ構造であり、前記第６のトランジスタは、ＰＭＯＳ構造であり、前記第１のスキャンラインからハイレベルが入力される場合、前記第５のトランジスタが導通され、前記第６のトランジスタが遮断されて、前記データラインの電圧が前記第１のノードに印加され、前記第１のスキャンラインからローレベルが入力される場合、前記第５のトランジスタが遮断され、前記第６のトランジスタが導通されて、前記共通パワーラインの電圧が前記第１のノードに印加されることが好ましい。

前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは、ＰＭＯＳ構造であることが好ましい。

前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ及び前記第６のトランジスタは、ポリシリコン薄膜トランジスタまたは非晶質シリコン薄膜トランジスタのうちの一つであることが好ましい。

前記キャパシタは、セラミックキャパシタであることが好ましい。
本発明の他の局面によりさらに提供するディスプレイ装置は、複数のスキャンラインと、前記複数のスキャンラインと交差し、且つ電気的に絶縁される共通パワーラインと、前記複数のスキャンラインと交差し、且つ電気的に絶縁されるデータラインと、前記複数のスキャンライン、データライン及び共通パワーラインにより囲まれた領域よって規定される複数の画素ユニットと、を含み、前記画素ユニットは、発光ダイオード及び画素駆動回路を含み、前記画素駆動回路は、前記データライン、前記共通パワーライン、第１のスキャンライン及び第１のノードにそれぞれ接続され、前記第１のスキャンラインの入力信号を利用して、前記第１のノードの電圧を前記データラインの電圧または前記共通パワーラインの電圧になるように制御する制御ユニットと、第１のサステイン電極が前記第１のノードに接続され、第２のサステイン電極が第２のノードに接続されるキャパシタと、ソースが前記共通パワーラインに接続され、ゲートが第２のスキャンラインに接続され、ドレインが第２のトランジスタのドレインに接続される第１のトランジスタと、ソースが第３のノードに接続され、ゲートが前記第２のノードに接続され、ドレインが前記第１のトランジスタのドレインに接続される第２のトランジスタと、ソースが前記第３のノードに接続され、ゲートが第１の入力端に接続され、ドレインが前記第２のノードに接続される第３のトランジスタと、ソースが前記第３のノードに接続され、ゲートが第２の入力端に接続され、ドレインが発光ダイオードの陽極に接続される第４のトランジスタと、を含み、前記画素駆動回路に接続される第１のスキャンラインは、前記画素駆動回路に隣接する画素駆動回路の第２のスキャンラインであることを特徴とする。

前記第１の入力端は、基準信号を受信するように配置され、前記第２の入力端は、発光信号を受信するように配置されることが好ましい。

前記制御ユニットは、ソースが前記データラインに接続され、ゲートが前記第１のスキャンラインに接続され、ドレインが前記第１のノードに接続される第５のトランジスタと、ソースが前記第１のノードに接続され、ゲートが前記第１のスキャンラインに接続され、ドレインが前記共通パワーラインに接続される第６のトランジスタとを含むことが好ましい。

前記第５のトランジスタは、ＰＭＯＳ構造であり、前記第６のトランジスタは、ＮＭＯＳ構造であり、前記第１のスキャンラインからハイレベルが入力される場合、前記第５のトランジスタが遮断され、前記第６のトランジスタが導通されて、前記共通パワーラインの電圧が前記第１のノードに印加され、前記第１のスキャンラインからローレベルが入力される場合、前記第５のトランジスタが導通され、前記第６のトランジスタが遮断されて、前記データラインの電圧が前記第１のノードに印加されることが好ましい。

前記第１のトランジスタは、ＮＭＯＳ構造であり、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは、ＰＭＯＳ構造であることが好ましい。

前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ及び前記第６のトランジスタは、ポリシリコン薄膜トランジスタまたは非晶質シリコン薄膜トランジスタのうちの一つであることが好ましい。

前記第５のトランジスタは、ＮＭＯＳ構造であり、前記第６のトランジスタは、ＰＭＯＳ構造であり、前記第１のスキャンラインからハイレベルが入力される場合、前記第５のトランジスタが導通され、前記第６のトランジスタが遮断されて、前記データラインの電圧が前記第１のノードに印加され、前記第１のスキャンラインからローレベルが入力される場合、前記第５のトランジスタが遮断され、前記第６のトランジスタが導通されて、前記共通パワーラインの電圧が前記第１のノードに印加されることが好ましい。

前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは、ＰＭＯＳ構造であることが好ましい。

前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ及び前記第６のトランジスタは、ポリシリコン薄膜トランジスタまたは非晶質シリコン薄膜トランジスタのうちの一つであることが好ましい。

前記発光ダイオードは、有機発光ダイオードであることが好ましい。
本発明によれば、複数の薄膜トランジスタと、１個のキャパシタを有する画素ユニットと、スキャンラインと、基準信号と、発光信号とを利用することによって、複数の薄膜トランジスタを制御して駆動薄膜トランジスタの閾値電圧の変化を有効に補償し、電流の不均一による表示画面の光度の不均一を防止しながら、表示画面の使用寿命を延長することができる。

本発明の上述及びその他の特徴と利点は、図面を参照して例示した実施の形態を詳細に説明することにより、より明確になるだろう。

図１は、従来技術における有機発光ディスプレイ装置の画素駆動回路を模式的示した回路図である。 図２は、従来技術における有機発光ディスプレイ装置の画素駆動回路の各画素ユニット模式的示した回路図である。 図３は、本発明の第１実施例に係る有機発光ディスプレイ装置の画素駆動回路の各画素ユニット模式的示した回路図である。 図４は、本発明の第１実施例に係る有機発光ディスプレイ装置の画素駆動回路の入力信号の波形図である。 図５は、本発明の第２実施例に係る有機発光ディスプレイ装置の画素駆動回路の各画素ユニットを模式的示した回路図である。 図６は、本発明の第２実施例に係る有機発光ディスプレイ装置の画素駆動回路の入力信号の波形図である。 図７は、本発明で提供した有機発光ディスプレイ装置を示した模式図である。

図面を参照して、例示した実施形態より全面的に説明することにする。但し、例示した実施形態は、多種の形式で実施されることができ、本発明は、ここで説明する実施形態に限定されるものではない。逆に、このような実施形態を提供することによって、本発明はより全面的、且つ完璧になり、また例示した実施形態の構想をより全面的に当業者に伝えることができる。図面において、明確のため、領域と層の厚さを拡大して示している。図面における同一の符号は同一または類似の構造を示しており、それに対する詳細な説明は省略することにする。

図３は、本発明の第１実施例に係る有機発光ディスプレイ装置の画素回路の各画素ユニットを模式的示した回路図である。画素ユニット（２００）には、制御ユニット（２１４）と、キャパシタ（２３４）と、第１のトランジスタ（２２８）と、第２のトランジスタ（２２６）と、第３のトランジスタ（２２４）と、第４のトランジスタ（２３０）と、及び発光ダイオード（２３２）とが含まれる。

制御ユニット（２１４）は、データライン（２０４）、共通パワーライン（２０２）、第１のスキャンライン（２０６）及び第１のノード（２２０）のそれぞれに接続（ｃｏｕｐｌｉｎｇ）される。具体的には、制御ユニット（２１４）には、第５のトランジスタ（２１６）及び第６のトランジスタ（２１８）が含まれる。第５のトランジスタ（２１６）のソースは、データライン（２０４）に接続され、そのゲートは、第１のスキャンライン（２０６）に接続され、そのドレインは、第１のノード（２２０）に接続される。第６のトランジスタ（２１８）のソースは、第１のノード（２２０）に接続され、そのゲートは、第１のスキャンライン（２０６）に接続され、そのドレインは、共通パワーライン（２０２）に接続される。本実施例において、第５のトランジスタ（２１６）は、ＰＭＯＳ（Ｐ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造であり、第６のトランジスタ（２１８）は、ＮＭＯＳ（Ｎ−Ｍｅｎｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造である。

キャパシタ（２３４）には、第１のサステイン電極及び第２のサステイン電極が設置され、キャパシタ（２３４）の第１のサステイン電極は、第１のノード（２２０）に接続され，キャパシタの第２のサステイン電極は、第２のノード（２２２）接続される。

第１のトランジスタ（２２８）には、ソースと、ゲートと、及びドレインとが設置されている。第１のトランジスタ（２２８）のソースは、共通パワーライン（２０２）に接続され、そのゲートは、第２のスキャンライン（２０８）に接続され、そのドレインは、第２のトランジスタ（２２６）のドレインに接続される。本実施例において、第１のトランジスタ（２２８）は、ＮＭＯＳ構造である。

第２のトランジスタ（２２６）には、ソースと、ゲートと、及びドレインとが設置されている。第２のトランジスタ（２２６）のソースは、第３のノード（２３６）に接続され、そのゲートは、第２のノード（２２２）に接続され、そのドレインは、第１のトランジスタ（２２８）のドレインに接続される。本実施例において、第２のトランジスタ（２２６）は、ＰＭＯＳ構造である。

第３のトランジスタ（２２４）には、ソースと、ゲートと、及びドレインとが設置されている。第３のトランジスタ（２２４）のソースは、第３のノード（２３６）に接続され、そのゲートは、第１の入力端（２１０）に接続され、ドレインは、第２のノード（２２２）接続される。第１の入力端（２１０）は、基準信号を受信するように配置される。本実施例において、第３のトランジスタ（２２４）は、ＰＭＯＳ構造である。

第４のトランジスタ（２３０）には、ソースと、ゲートと、及びドレインが設置されている。第４のトランジスタ（２３０）のソースは、第３のノード（２３６）に接続され、そのゲートは、第２の入力端（２１２）に接続され、そのドレインは、発光ダイオード（２３２）の陽極に接続される。本実施例において、第４のトランジスタ（２３０）は、ＰＭＯＳ構造である。

発光ダイオード（２３２）の陽極は、第４のトランジスタ（２３０）のドレインに接続され、その陰極は接地される。発光ダイオード（２３２）は、有機発光ダイオードであることが好ましい。

本実施例において、各トランジスタは、ポリシリコン薄膜トランジスタまたは非晶質シリコン薄膜トランジスタである可能である。

その中、第２のトランジスタ（２２６）は、画素ユニットの駆動トランジスタであり、本実施例においては、発光信号、基準信号及び走査信号を利用して、キャパシタ（２３４）両端の電圧を制御する。さらに、発光ダイオードを通過する電流が、駆動トランジスタの閾値電圧の影響を受けないようにする。

具体的には、制御ユニット（２１４）は、第１のスキャンライン（２０６）の入力信号を利用して、第１のノード（２２０）の電圧をデータライン（２０４）の電圧または共通パワーライン（２０２）の電圧になるように制御する。第５のトランジスタ（２１６）が、ＰＭＯＳ構造であり、第６のトランジスタ（２１８）が、ＮＭＯＳ構造であるため、第１のスキャンライン（２０６）からハイレベルが入力される場合、第５のトランジスタ（２１６）が遮断され、第６のトランジスタ（２１８）が導通されて、共通パワーライン（２０２）の電圧は、第１のノード（２２０）に印加される。第１のスキャンライン（２０６）からローレベルが入力される場合、第５のトランジスタ（２１６）が導通され、第６のトランジスタ（２１８）が遮断されて、データライン（２０４）の電圧は、第１のノード（２２０）に印加される。第２のスキャンライン（２０８）の入力信号及び第１の入力端（２１０）の基準信号は、第２のノード（２２２）に印加される電圧を制御する。

さらに、図４に図示した本発明の第１実施例に係る有機発光ディスプレイ装置の画素回路の入力信号の波形図に結合して、画素ユニットの各トランジスタの動作状態について説明することにする。

本実施例において、フレーム時間毎の各信号の変化は、三つの部分に分けられて行われる。

まず、第１部分（４０２）において、画素ユニットについて初期化処理を行う。
第１のスキャンライン（Ｓｉ）からハイレベルが入力されると、第５のトランジスタが遮断され、第６のトランジスタが導通され、共通パワーラインの電圧（Ｖ_{ＥＬＶＤＤ}）は、第１のノード、即ちキャパシタの第１のサステイン電極に印加される。

第２のスキャンライン（Ｓｉ−１）からローレベルが入力されると、第１のトランジスタが遮断される。基準信号（Ｒｅｆｉ）からローレベルが入力されると、第３のトランジスタが導通される。発光信号（Ｅｍｉ）からローレベルが入力されると、第４のトランジスタが導通される。第２のノード（２２２）の電圧は、有機発光ダイオードがオフ（ｏｆｆ）の時の電圧に該当する。即ち、キャパシタの第２のサステイン電極の電圧は、有機発光ダイオードがオフの時の電圧に該当する。

第２部分（４０４）において、データ信号を画素ユニットに書き込む。
第１のスキャンライン（Ｓｉ）からローレベルが入力されると、第５のトランジスタが導通され、第６のトランジスタが遮断され、データラインの電圧（Ｖ_ＤＡＴＡ）は、第１のノードに印加される。即ち、キャパシタの第１のサステイン電極に印加される。

第２のスキャンライン（Ｓｉ−１）からハイレベルが入力されると、第１のトランジスタが導通される。基準信号（Ｒｅｆｉ）からローレベルが入力されると、第３のトランジスタが導通される。発光信号（Ｅｍｉ）からハイレベルが入力されると、第４のトランジスタは、遮断される。第２のノードの電圧は、共通パワーラインの電圧から第２のトランジスタの閾値電圧を引いた値（Ｖ_{ＥＬＶＤＤ}−Ｖ_ｔｈ）であり、つまり、キャパシタの第２のサステイン電極の電圧（Ｖ_{ＥＬＶＤＤ}−Ｖ_ｔｈ）である。その中、Ｖ_ｔｈは、第２のトランジスタの閾値電圧である。

第３部分（４０６）は、画素ユニットの発光を制御する。
第１のスキャンライン（Ｓｉ）からハイレベルが入力されると、第５のトランジスタが遮断され、第６のトランジスタが導通される。第１のノードの電圧は、Ｖ_ＤＡＴＡからＶ_{ＥＬＶＤＤ}に変化される。即ち、キャパシタの第１のサステイン電極の電圧は、Ｖ_ＤＡＴＡからＶ_{ＥＬＶＤＤ}に変化される。

第２のスキャンライン（Ｓｉ−１）からハイレベルが入力されると、第１のトランジスタが導通される。基準信号（Ｒｅｆｉ）からハイレベルが入力されると、第３のトランジスタが遮断される。発光信号（Ｅｍｉ）からローレベルが入力されると、第４のトランジスタが導通される。また、第２のトランジスタが導通される。第２のノードの電圧は、Ｖ_{ＥＬＶＤＤ}−Ｖ_ｔｈ−（Ｖ_ＤＡＴＡ−Ｖ_{ＥＬＶＤＤ}）である。即ち、キャパシタの第２のサステイン電極の電圧は、Ｖ_{ＥＬＶＤＤ}−Ｖ_ｔｈ−（Ｖ_ＤＡＴＡ−Ｖ_{ＥＬＶＤＤ}）である。

発光ダイオードに流れる電流は、下記の式により計算することができる。
Ｉ_ＯＬＥＤ＝β＊（Ｖ_ＳＧ−Ｖ_ｔｈ）^２，
その中、Ｉ_ＯＬＥＤは、発光ダイオードに流れる電流であり、β＝１／２μＣｏｘＷ／Ｌであり、Ｖ_ＳＧは、第２のトランジスタのソースとドレインとの電圧差であり、且つＶ_ＳＧ＝Ｖ_ｔｈ＋（Ｖ_ＤＡＴＡ−Ｖ_{ＥＬＶＤＤ}）であり、Ｖ_ｔｈは、第２のトランジスタの閾値電圧である。

従って、上記の式に代入すると、
Ｉ_ＯＬＥＤ＝β＊（Ｖ_ＤＡＴＡ−Ｖ_{ＥＬＶＤＤ}）^２である。

上記の式に基づき、最終的には、発光ダイオードに流れる電流は、駆動トランジスタの閾値電圧の影響を受けないことになる。

図５は、本発明の第２実施例に係る有機発光ディスプレイ装置の画素回路の各画素ユニットを模式的に示した回路図である。図３に図示した第１実施例と類似して、画素ユニット（３００）には、制御ユニット（３１４）と、キャパシタ（３３４）と、第１のトランジスタ（３２８）と、第２のトランジスタ（３２６）と、第３のトランジスタ（３２４）と、第４のトランジスタ（３３０）と、及び発光ダイオード（３３２）とが含まれる。制御ユニット（３１４）には、第５のトランジスタ（３１６）及び第６のトランジスタ（３１８）が含まれる。各素子の間の接続関係は、図３に図示した第１実施例と同一である。具体的には、本実施例において、第１のトランジスタ（３２８）、第２のトランジスタ（３２６）、第３のトランジスタ（３２４）、第４のトランジスタ（３３０）、及び第６のトランジスタ（３１８）は、ＰＭＯＳ構造であり、第５のトランジスタ（３１６）は、ＮＭＯＳ構造である。発光ダイオード（３３２）は、有機発光ダイオードであることが好ましい。

本実施例において、各トランジスタは、ポリシリコン薄膜トランジスタまたは非晶質シリコン薄膜トランジスタであることができる。

その中、第２のトランジスタ（３２６）は、画素ユニットの駆動トランジスタであり、本実施例では、発光信号（第２の入力端（３１２））と、基準信号（第１の入力端（３１０））と、及び第１のスキャンライン（３０６）と第２のスキャンライン（３０８）の信号を利用して、データライン（３０４）、共通パワーライン（３０２）、及びグラウンド（３３８）が、第１のノード（３２０）及び第２のノード（３２２）に印加した電圧を制御する。即ち、キャパシタ（３３４）両端の電圧を制御する。さらに、発光ダイオードに流れる電流が駆動トランジスタの閾値電圧の影響を受けないようにする。

具体的には、制御ユニット（３１４）は、第１のスキャンライン（３０６）の入力信号を利用して、第１のノード（３２０）の電圧をデータライン（２０４）の電圧または共通パワーライン（３０２）の電圧になるように制御する。第５のトランジスタ（３１６）がＮＭＯＳ構造であり、第６のトランジスタ（３１８）がＰＭＯＳ構造であるため、第１のスキャンライン（３０６）からハイレベルが入力される場合、第５のトランジスタ（３１６）が導通され、第６のトランジスタ（３１８）が遮断されて、データライン（３０４）の電圧は、第１のノード（３２０）に印加される。第１のスキャンライン（３０６）からローレベルが入力される場合、第５のトランジスタ（３１６）が遮断され、第６のトランジスタ（３１８）が導通されて、共通パワーライン（３０２）の電圧は、第１のノード（３２０）に印加される。第２のスキャンライン（３０８）の入力信号及び第１の入力端（３１０）の基準信号は、第２のノード（３２２）に印加される電圧を制御する。

さらに、図６に図示した本発明の第２実施例に係る有機発光ディスプレイ装置の画素回路の入力信号の波形図に結合して、画素ユニットの各トランジスタの動作状態について説明することにする。

本実施例において、フレーム時間毎の各信号の変化は、三つの部分に分けられて行われる。

まず、第１部分（６０２）において、画素ユニットについて初期化処理を行う。
第１のスキャンライン（Ｓｉ）からローレベルが入力されると、第５のトランジスタが遮断され、第６のトランジスタが導通され、共通パワーラインの電圧（Ｖ_{ＥＬＶＤＤ}）は、第１のノード、即ちキャパシタの第１のサステイン電極に印加される。

第２のスキャンライン（Ｓｉ−１）からハイレベルが入力されると、第１のトランジスタが遮断される。基準信号（Ｒｅｆｉ）からローレベルが入力されると、第３のトランジスタが導通される。発光信号（Ｅｍｉ）からローレベルが入力されると、第４のトランジスタが導通される。第２のノード（２２２）の電圧は、有機発光ダイオードがオフ（ＯＦＦ）の時の電圧に該当する。即ち、キャパシタの第２のサステイン電極の電圧は、有機発光ダイオードがオフの時の電圧に該当する。

第２部分（６０４）において、データ信号を画素ユニットに書き込む。
第１のスキャンライン（Ｓｉ）からハイレベルが入力されると、第５のトランジスタが導通され、第６のトランジスタが遮断され、データラインの電圧Ｖ_ＤＡＴＡは、第１のノードに印加される。即ち、キャパシタの第１のサステイン電極に印加される。

第２のスキャンライン（Ｓｉ−１）からローレベルが入力されると、第１のトランジスタが導通される。基準信号（Ｒｅｆｉ）からローレベルが入力されると、第３のトランジスタが導通される。発光信号（Ｅｍｉ）からハイレベルが入力されると、第４のトランジスタが遮断される。第２のノードの電圧は、共通パワーラインの電圧から第２のトランジスタの閾値電圧を引いた値（Ｖ_{ＥＬＶＤＤ}−Ｖ_ｔｈ）であり、つまり、キャパシタの第２のサステイン電極の電圧（Ｖ_{ＥＬＶＤＤ}−Ｖ_ｔｈ）である。その中、Ｖ_ｔｈは、第２のトランジスタの閾値電圧である。

第３部分（６０６）は、画素ユニットの発光を制御する。
第１のスキャンライン（Ｓｉ）からローレベルが入力されると、第５のトランジスタが遮断され、第６のトランジスタが導通される。第１のノードの電圧は、Ｖ_ＤＡＴＡからＶ_{ＥＬＶＤＤ}に変化される。即ち、キャパシタの第１のサステイン電極の電圧は、Ｖ_ＤＡＴＡからＶ_{ＥＬＶＤＤ}に変化される。

第２のスキャンライン（Ｓｉ−１）からローレベルが入力されると、第１のトランジスタが導通される。基準信号（Ｒｅｆｉ）からハイレベルが入力されると、第３のトランジスタが遮断される。発光信号（Ｅｍｉ）からローレベルが入力されると、第４のトランジスタが導通される。また、第２のトランジスタが導通される。第２のノードの電圧は、Ｖ_{ＥＬＶＤＤ}−Ｖ_ｔｈ−（Ｖ_ＤＡＴＡ−Ｖ_{ＥＬＶＤＤ}）である。即ち、キャパシタの第２のサステイン電極の電圧は、Ｖ_{ＥＬＶＤＤ}−Ｖ_ｔｈ−（Ｖ_ＤＡＴＡ−Ｖ_{ＥＬＶＤＤ}）である。

発光ダイオードに流れる電流は、下記の式により計算することができる。
Ｉ_ＯＬＥＤ＝β＊（Ｖ_ＳＧ−Ｖ_ｔｈ）^２，
その中、Ｉ_ＯＬＥＤは、発光ダイオードに流れる電流であり、β＝１／２μＣｏｘＷ／Ｌであり、Ｖ_ＳＧは、第２のトランジスタのソースとドレインとの電圧差であり、且つＶ_ＳＧ＝Ｖ_ｔｈ＋（Ｖ_ＤＡＴＡ−Ｖ_{ＥＬＶＤＤ}）であり、Ｖ_ｔｈは、第２のトランジスタの閾値電圧である。

従って、上記の式に代入すると、
Ｉ_ＯＬＥＤ＝β＊（Ｖ_ＤＡＴＡ−Ｖ_{ＥＬＶＤＤ}）^２である。

上記の式に基づき、最終的には、発光ダイオードに流れる電流は、駆動トランジスタの閾値電圧の影響を受けないことになる。

図７は、本発明において提供した有機発光ディスプレイ装置を示す模式図である。ディスプレイ装置には、複数のスキャンラインＳ１〜Ｓｎと、複数のスキャンラインと交差し、且つ電気的に絶縁されるＥＬＶＤＤ電圧を提供するための共通パワーラインと、複数のスキャンラインと交差し、且つ電気的に絶縁されるデータラインＤ１〜Ｄｍと、複数のスキャンライン、データライン及び共通パワーラインにより囲まれた領域によって規定される複数の画素ユニット（１０）とが含まれる。スキャンラインＳ１〜Ｓｎの走査信号は、走査駆動装置（２０）によって制御される。データラインＤ１〜Ｄｍのデータ信号は、データ駆動装置によって制御される。本実施例には、さらに発光（フィードバック）信号制御駆動装置を例示しており、これは、各画素ユニット（１０）に相応する発光制御信号及び発光制御信号を提供するためのものである。

その中、画素ユニットＰＸｉｉｉｊ（第ｉｉｉｊ目の画素ユニット（１０））は、二つのスキャンライン（Ｓｉ及びＳｉ−１）の信号と、フィードバック信号（Ｒｅｆｉ）と、発光制御信号（Ｅｍｉ）と、データライン（Ｄｊ）の信号を受信するとともに、二つの電位ＥＬＶＤＤ及びＥＬＶＳＳにそれぞれ接続される。

各画素ユニット（１０）の回路は、図３に図示した第１実施例または図５に図示した第２実施例と同一である。スキャンライン（Ｓｉ及びＳｉ−１）の信号、フィードバック信号（Ｒｅｆｉ）及び発光制御信号（Ｅｍｉ）の波形は、それぞれ図４に図示した第１実施例または図６に図示した第２実施例と同一である。

本発明が提供した有機発光ディスプレイ装置によれば、上述の信号に基づいて駆動薄膜トランジスタの閾値電圧の変化を有効に補償し、電流の不均一による表示画面の光度の不均一を防止しながら、表示画面の使用寿命を延長することができる。

以上、本発明の例示的な実施形態を具体的に記載及び説明した。本発明は、開示された実施形態のみに限定されず、本発明の特許請求の範囲の精神及び範囲内に入る、各種の変更及び均等な配置を含むことを意図している。

１０１： 画素ユニット
１０２： スキャンライン
１０４： データライン
１０６： 共通パワーライン
１０８： スイッチ薄膜トランジスタ
１０３： スイッチ薄膜トランジスタのソース電極
１０５： スイッチ薄膜トランジスタのドレイン電極
１０７： スイッチ薄膜トランジスタのゲート電極
１１０： キャパシタ
１０９： 第１のサステイン電極
１１１： 第２のサステイン電極
１１２： 駆動薄膜トランジスタ
１１７： 駆動薄膜トランジスタのソース電極
１１３： 駆動薄膜トランジスタのドレイン電極
１１５： 駆動薄膜トランジスタのゲート電極
１１４： 発光ダイオード
２００， ３００： 画素ユニット
２０２， ３０２： 共通パワーライン
２０４， ３０４： データライン
２０６， ３０６： 第１のスキャンライン
２０８， ３０８： 第２のスキャンライン
２１０， ３１０： 第１の入力端
２１２， ３１２： 第２の入力端
２１４， ３１４： 制御ユニット
２２０， ３２０： 第１のノード
２２２， ３２２： 第２のノード
２３６： 第３のノード
２２８， ３２８： 第１のトランジスタ
２２６， ３２６： 第２のトランジスタ
２２４， ３２４： 第３のトランジスタ
２３０， ３３０： 第４のトランジスタ
２１６， ３１６： 第５のトランジスタ
２１８， ３１８： 第６のトランジスタ
２３４， ３３４： キャパシタ
２３２， ３３２： 発光ダイオード
２３８， ３３８： グラウンド
４０２， ６０２： 信号波形図第１部分
４０４， ６０４： 信号波形図第２部分
４０６， ６０６： 信号波形図第３部分
１０： 画素ユニット
２０： 走査駆動装置
３０： データ駆動装置
４０： 発光（参照）信号駆動装置

Claims (14)

1. データライン、共通パワーライン、第１のスキャンライン及び第１のノードにそれぞれ接続され、前記第１のスキャンラインの入力信号を利用して、前記第１のノードの電圧を前記データラインの電圧または前記共通パワーラインの電圧になるように制御する制御ユニットと、
   第１のサステイン電極が前記第１のノードに接続され、第２のサステイン電極が第２のノードに接続されるキャパシタと、
   ソースが前記共通パワーラインに接続され、ゲートが第２のスキャンラインに接続され、ドレインが第２のトランジスタのドレインに接続される第１のトランジスタと、
   ソースが第３のノードに接続され、ゲートが前記第２のノードに接続され、ドレインが前記第１のトランジスタのドレインに接続される第２のトランジスタと、
   ソースが前記第３のノードに接続され、ゲートが第１の入力端に接続され、ドレインが前記第２のノードに接続される第３のトランジスタと、
   ソースが前記第３のノードに接続され、ゲートが第２の入力端に接続され、ドレインが発光ダイオードの陽極に接続される第４のトランジスタと
   を含むことを特徴とする画素駆動回路。
2. 請求項１に記載の画素駆動回路において、
   前記第１の入力端は、基準信号を受信するように配置され、前記第２の入力端は、発光信号を受信するように配置されることを特徴とする画素駆動回路。
3. 請求項１に記載の画素駆動回路において、
   前記制御ユニットは、
   ソースが前記データラインに接続され、ゲートが前記第１のスキャンラインに接続され、ドレインが前記第１のノードに接続される第５のトランジスタと、
   ソースが前記第１のノードに接続され、ゲートが前記第１のスキャンラインに接続され、ドレインが前記共通パワーラインに接続される第６のトランジスタと
   を含むことを特徴とする画素駆動回路。
4. 請求項３に記載の画素駆動回路において、
   前記第５のトランジスタは、ＰＭＯＳ構造であり、
   前記第６のトランジスタは、ＮＭＯＳ構造であり、
   前記第１のスキャンラインからハイレベルが入力される場合、前記第５のトランジスタが遮断され、前記第６のトランジスタが導通されて、前記共通パワーラインの電圧が前記第１のノードに印加され、
   前記第１のスキャンラインからローレベルが入力される場合、前記第５のトランジスタが導通され、前記第６のトランジスタが遮断されて、前記データラインの電圧が前記第１のノードに印加されることを特徴とする画素駆動回路。
5. 請求項４に記載の画素駆動回路において、
   前記第１のトランジスタは、ＮＭＯＳ構造であり、
   前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは、ＰＭＯＳ構造であることを特徴とする画素駆動回路。
6. 請求項３に記載の画素駆動回路において、
   前記第５のトランジスタは、ＮＭＯＳ構造であり、
   前記第６のトランジスタは、ＰＭＯＳ構造であり、
   前記第１のスキャンラインからハイレベルが入力される場合、前記第５のトランジスタが導通され、前記第６のトランジスタが遮断されて、前記データラインの電圧が前記第１のノードに印加され、
   前記第１のスキャンラインからローレベルが入力される場合、前記第５のトランジスタが遮断され、前記第６のトランジスタが導通されて、前記共通パワーラインの電圧が前記第１のノードに印加されることを特徴とする画素駆動回路。
7. 請求項６に記載の画素駆動回路において、
   前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは、ＰＭＯＳ構造であることを特徴とする画素駆動回路。
8. 複数のスキャンラインと、前記複数のスキャンラインと交差し、且つ電気的に絶縁される共通パワーラインと、前記複数のスキャンラインと交差し、且つ電気的に絶縁されるデータラインと、前記複数のスキャンライン、データライン及び共通パワーラインにより囲まれた領域よって規定される複数の画素ユニットと、を含み、
   前記画素ユニットは、発光ダイオード及び画素駆動回路を含み、
   前記画素駆動回路は、
   前記データライン、前記共通パワーライン、第１のスキャンライン及び第１のノードにそれぞれ接続され、前記第１のスキャンラインの入力信号を利用して、前記第１のノードの電圧を前記データラインの電圧または前記共通パワーラインの電圧になるように制御する制御ユニットと、
   第１のサステイン電極が前記第１のノードに接続され、第２のサステイン電極が第２のノードに接続されるキャパシタと、
   ソースが前記共通パワーラインに接続され、ゲートが第２のスキャンラインに接続され、ドレインが第２のトランジスタのドレインに接続される第１のトランジスタと、
   ソースが第３のノードに接続され、ゲートが前記第２のノードに接続され、ドレインが前記第１のトランジスタのドレインに接続される第２のトランジスタと、
   ソースが前記第３のノードに接続され、ゲートが第１の入力端に接続され、ドレインが前記第２のノードに接続される第３のトランジスタと、
   ソースが前記第３のノードに接続されゲートが第２の入力端に接続され、ドレインが発光ダイオードの陽極に接続される第４のトランジスタと、を含み、
   前記画素駆動回路に接続される第１のスキャンラインは、前記画素駆動回路に隣接する画素駆動回路の第２のスキャンラインであることを特徴とするディスプレイ装置。
9. 請求項８に記載のディスプレイ装置において、
   前記第１の入力端は、基準信号を受信するように配置され、前記第２の入力端は、発光信号を受信するように配置されることを特徴とするディスプレイ装置。
10. 請求項８に記載のディスプレイ装置において、
    前記制御ユニットは、
    ソースが前記データラインに接続され、ゲートが前記第１のスキャンラインに接続され、ドレインが前記第１のノードに接続される第５のトランジスタと、
    ソースが前記第１のノードに接続され、ゲートが前記第１のスキャンラインに接続され、ドレインが前記共通パワーラインに接続される第６のトランジスタと
    を含むことを特徴とするディスプレイ装置。
11. 請求項１０に記載のディスプレイ装置において、
    前記第５のトランジスタは、ＰＭＯＳ構造であり、
    前記第６のトランジスタは、ＮＭＯＳ構造であり、
    前記第１のスキャンラインからハイレベルが入力される場合、前記第５のトランジスタが遮断され、前記第６のトランジスタが導通されて、前記共通パワーラインの電圧が前記第１のノードに印加され、
    前記第１のスキャンラインからローレベルが入力される場合、前記第５のトランジスタが導通され、前記第６のトランジスタが遮断されて、前記データラインの電圧が前記第１のノードに印加されることを特徴とするディスプレイ装置。
12. 請求項１１に記載のディスプレイ装置において、
    前記第１のトランジスタは、ＮＭＯＳ構造であり、
    前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは、ＰＭＯＳ構造であることを特徴とするディスプレイ装置。
13. 請求項１０に記載のディスプレイ装置において、
    前記第５のトランジスタは、ＮＭＯＳ構造であり、
    前記第６のトランジスタは、ＰＭＯＳ構造であり、
    前記第１のスキャンラインからハイレベルが入力される場合、前記第５のトランジスタが導通され、前記第６のトランジスタが遮断されて、前記データラインの電圧が前記第１のノードに印加され、
    前記第１のスキャンラインからローレベルが入力される場合、前記第５のトランジスタが遮断され、前記第６のトランジスタが導通されて、前記共通パワーラインの電圧が前記第１のノードに印加されることを特徴とするディスプレイ装置。
14. 請求項１３に記載のディスプレイ装置において、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは、ＰＭＯＳ構造であることを特徴とするディスプレイ装置。

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