JP2015070087A - 半導体装置および半導体装置の実装方法 - Google Patents

Abstract

【課題】ウエハテスト時のプローブの折れを抑制すると共に、ワイヤボンディング時のパッドの割れを抑制することを可能とする半導体装置、およびこの半導体装置の実装方法を提供する。【解決手段】ソース端子用電極３は、プローブコンタクト領域３６の厚みよりワイヤボンディング領域３９の厚みが大きく形成されている。同様に、ドレイン端子用電極４は、プローブコンタクト領域３７の厚みよりワイヤボンディング領域４０の厚みが大きく形成されている。【選択図】図１

Description

本発明は、高電圧かつ大電流にて使用される、パワーデバイス等の半導体装置、およびこの半導体装置の実装方法に関する。特に、本発明は、ウエハテスト時におけるプローブの折れ、およびワイヤボンディング時におけるパッドの割れが抑制された半導体装置、およびこの半導体装置の実装方法に関する。

パワーデバイス等に代表される、高電圧かつ大電流にて使用される半導体装置では、数十〜数百アンペアの電流容量を確保するために、３００μｍ径程度の太いワイヤが使用される。このとき、パッド面積の合計は、１００ｍｍ^２程度、もしくはそれ以上となる。このことは、半導体装置のチップ面積、ひいては半導体装置の製造コストの増大を引き起こす。

そこで近年、半導体装置のチップ面積を小さくして半導体装置の製造コストの増大を抑制するために、エリアパッド方式と呼ばれる技術が採用されている。エリアパッド方式とは、半導体素子上に、金属電極から成るパッドを構成する方式である。

図６および図７は、エリアパッド方式の半導体装置の一般的な構成を示す平面図である。

図６および図７に示す半導体装置１００は、パワートランジスタ（半導体素子）１０１の上に、ゲート端子用電極（パッド）１０２、ソース端子用電極（パッド）１０３、およびドレイン端子用電極（パッド）１０４が構成されている。

図６には、ウエハテスト時に、ゲート端子用電極１０２にゲート端子用プローブ１０５を、ソース端子用電極１０３にソース端子用プローブ群１０６を、ドレイン端子用電極１０４にドレイン端子用プローブ群１０７を接触させる様子を示している。

図７には、ワイヤボンディング時に、ゲート端子用電極１０２にゲート端子用ワイヤ１０８を、ソース端子用電極１０３にソース端子用ワイヤ１０９を、ドレイン端子用電極１０４にドレイン端子用ワイヤ１１０を取り付ける様子を示している。

ところで、エリアパッド方式の半導体装置では、ワイヤボンディング時の圧力によってパッドに割れが生じるパッドクラックの問題が生じ得る。また、パッドクラックの程度が大きい場合、下地の半導体素子にも機械的なダメージを与え、このダメージが半導体装置の品質低下に繋がる恐れがある。

特に、プローブコンタクト領域（ウエハテスト時にプローブを接触させる領域）とワイヤボンディング領域（ワイヤボンディング時にワイヤを取り付ける領域）とが分離されることなく重複している場合、以下の問題が生じやすい。ワイヤボンディング時に、プローブコンタクト領域に残ったプローブ痕およびその周辺を起点としてパッドに亀裂が入ることによって、パッドクラックが生じる問題である。

図８および図９は、パッドクラックが生じるメカニズムを示す断面図である。

なお、図８および図９に示す半導体装置２００は、ゲート端子用電極１０２、ソース端子用電極１０３、およびドレイン端子用電極１０４を保護するためのパッシベーション膜１１１を備えている。ただし、半導体装置の主要部の構成は半導体装置１００と半導体装置２００とで同じである。また、図示の便宜上、本願の断面図では、ゲート端子用電極１０２と、ゲート端子用プローブ１０５またはゲート端子用ワイヤ１０８との図示を省略している。

半導体装置２００では、ウエハテスト時に、ソース端子用プローブ群１０６によってソース端子用電極１０３の表面が削られる場合がある。これにより、ソース端子用電極１０３上のプローブコンタクト領域において、ソース端子用電極１０３の削りカス１１２が生じる。そして、ワイヤボンディング時に、ソース端子用ワイヤ１０９によって削りカス１１２がソース端子用電極１０３に押さえつけられることにより、削りカス１１２を起点としてソース端子用電極１０３にパッドクラックが生じる。ドレイン端子用プローブ群１０７によってドレイン端子用電極１０４の表面が削られる（削りカス１１３が生じる）場合、およびゲート端子用プローブ１０５によってゲート端子用電極１０２の表面が削られる場合も同様の原理によってパッドクラックが生じる。

他にも、ワイヤボンディングの前に発生した微小なクラック１１４を起点として、より規模の大きなパッドクラックが生じるケース、パッド内にて強度が低いまたは大きな圧力が加わる部分を起点としてパッドクラックが生じるケース等が考えられる。特に、パッドの厚みが薄い場合、パッドクラックの発生が顕著となる傾向にある。

そこで、エリアパッド方式を採用する際、パッドを厚く形成する必要がある。このとき、パッドの厚みは、５μｍを超える厚みとするのが好ましい（図１０の半導体装置２００´を参照）。

しかしながら、パッドを厚く形成すると、ウエハテスト時において、パッドに接触させたプローブの針先が折れてしまう恐れが高くなる。

図１１は、プローブの折れが生じるメカニズムを示す断面図である。

ソース端子用電極１０３が厚い場合、ソース端子用プローブ群１０６（便宜上、本願の断面図ではうち１本のみを図示）がソース端子用電極１０３を掘り下げやすくなる。そのとき、ソース端子用プローブ群１０６には、ソース端子用電極１０３の上面に対して平行な方向にも荷重が生じ、この荷重に起因してソース端子用プローブ群１０６が折れてしまう（符号１１５参照）。同様に、ドレイン端子用電極１０４が厚い場合、ドレイン端子用プローブ群１０７（便宜上、本願の断面図ではうち１本のみを図示）がドレイン端子用電極１０４を掘り下げやすくなる。そのとき、ドレイン端子用プローブ群１０７には、ドレイン端子用電極１０４の上面に対して平行な方向にも荷重が生じ、この荷重に起因してドレイン端子用プローブ群１０７が折れてしまう。

なお、本願が対象とする半導体装置では、例えば６００〜１０００Ｖの電圧を印加する必要がある。このことから、空気放電を防止すべく、プローブの先端は長く、１０ｍｍ程度であるのが一般的である。プローブの折れの原因としては、プローブの先端が長いということも挙げられる。また、プローブの接触時に、上述した削りカス１１２および１１３、ならびに微小なクラック１１４が生じる場合もある。ウエハテスト時におけるプローブの折れを抑制するためには、パッドの厚みを薄く（例えば３μｍ以下）とするのが好ましい（図１２参照）。

そこで、パッドを厚くすることなく（３μｍ以下の厚みで）パッドに対するダメージを低減するための技術として、プローブコンタクト領域とワイヤボンディング領域とを別々に設ける技術が採用されている。

図１３および図１４は、プローブコンタクト領域とワイヤボンディング領域とを別々に設けた構成を示す平面図である。

図１３および図１４に示す半導体装置３００は、半導体装置１００と下記の構成が異なっており、それ以外は半導体装置１００と同じ構成である。

すなわち、半導体装置３００は、図１３に示すとおり、ソース端子用電極１０３にワイヤボンディング領域３０９が設けられており、ドレイン端子用電極１０４にワイヤボンディング領域３１０が設けられている。ワイヤボンディング領域３０９にはソース端子用ワイヤ１０９が取り付けられ、ワイヤボンディング領域３１０にはドレイン端子用ワイヤ１１０が取り付けられる。

また、半導体装置３００は、図１４に示すとおり、ソース端子用電極１０３にプローブコンタクト領域３０６が設けられており、ドレイン端子用電極１０４にプローブコンタクト領域３０７が設けられている。プローブコンタクト領域３０６にはソース端子用プローブ群１０６が接触され、プローブコンタクト領域３０７にはドレイン端子用プローブ群１０７が接触される。

図１３および図１４から明らかであるとおり、ソース端子用電極１０３において、ワイヤボンディング領域３０９とプローブコンタクト領域３０６とが異なる箇所に設けられている。また、図１３および図１４から明らかであるとおり、ドレイン端子用電極１０４において、ワイヤボンディング領域３１０とプローブコンタクト領域３０７とが異なる箇所に設けられている。

プローブコンタクト領域とワイヤボンディング領域とを別々に設ける技術により、パッドクラックが生じる恐れを低減することができる。しかしながら、パッドに加わる圧力を低減することは難しいので、この技術によっても十分な対策が講じられたとは言えない。また、プローブコンタクト領域とワイヤボンディング領域とを別々に設けるため、パッドの面積が増大し、これに伴い、半導体装置のチップ面積が増大する恐れもある。

また、パッドの面積が増大すると、窒化ガリウム等の化合物半導体においては、ドレイン−ソース間の寄生容量が増大し、化合物半導体の特長でもある高速スイッチング動作の性能が劣化する恐れがある。

図１５は、化合物半導体を用いたパワートランジスタの回路図である。

図１５に示すパワートランジスタ４０１は、ゲート端子４０２、ソース端子４０３、およびドレイン端子４０４を有している。また、パワートランジスタ４０１は、チップ構造上、ドレイン端子４０４とソース端子４０３との間に寄生容量４０５が形成される。寄生容量４０５の容量値ｃｄｓは数十ｐＦ程度であるが、パッドの面積が大きくなると、それに比例して容量値ｃｄｓも大きくなる。この容量値ｃｄｓの増大が、パワートランジスタ４０１における高速スイッチング性能劣化の原因となる。

半導体装置のチップ面積を増大させることなく、またパッドを厚くすることなく、ワイヤボンディング時におけるパッドクラックを抑制する技術として、パッドにスリットを設ける技術が提案されている。これにより、ワイヤボンディング時における応力を吸収し、パッドに対するダメージを低減することが可能である。

図１６および図１７は、パッドにスリットを設ける技術を概略的に示す平面図である。図１６には、プローブコンタクト領域とワイヤボンディング領域とを共通に設けた例を、図１７には、プローブコンタクト領域とワイヤボンディング領域とを別々に設けた例を、それぞれ示している。

図１６に示す半導体装置５００は、半導体装置１００と下記の構成が異なっており、それ以外は半導体装置１００と同じ構成である。また、図１７に示す半導体装置６００は、半導体装置３００と下記の構成が異なっており、それ以外は半導体装置３００と同じ構成である。

すなわち、半導体装置５００および６００は、ソース端子用電極１０３の縁にスリット５０３が設けられており、ドレイン端子用電極１０４の縁にスリット５０４が設けられている。

パッドにスリットを設ける技術は、特許文献１に開示されている。

特開２００８−１４０９６９号公報（２００８年６月１９日公開） 特開２０００−１１４３０９号公報（２０００年４月２１日公開）

パッドクラック対策としては、あくまでも、パッドを厚く形成することが最も有効であると考えられる。このため、パッドにスリットを設ける技術によっても、パッドを厚く形成した場合に比べて、パッドクラックの改善効果は小さい。

本発明は、上記の課題に鑑みて為されたものであり、その目的は、プローブの折れを抑制すると共に、パッドの割れを抑制することを可能とする半導体装置、およびこの半導体装置の実装方法を提供することにある。

上記の課題を解決するために、本発明の一態様に係る半導体装置は、半導体素子と、上記半導体素子の上に設けられたパッドとを備えている半導体装置であって、上記パッドは、プローブを接触させるためのプローブコンタクト領域と、ワイヤが取り付けられるワイヤボンディング領域とを有しており、上記プローブコンタクト領域の厚みより上記ワイヤボンディング領域の厚みが大きく形成されていることを特徴としている。

また、上記の課題を解決するために、本発明の一態様に係る半導体装置の実装方法は、上記半導体装置を実装する、半導体装置の実装方法であって、上記プローブコンタクト領域に上記プローブを接触させ、上記半導体素子の電気的性能を測定するウエハテスト工程と、上記ウエハテスト工程の後、上記ワイヤボンディング領域に上記ワイヤを取り付けるワイヤボンディング工程とを含んでいることを特徴としている。

本発明の一態様によれば、プローブの折れを抑制すると共に、パッドの割れを抑制することが可能であるという効果を奏する。

本発明の一実施の形態に係る半導体装置の構成を示す平面図である。 本発明の一実施の形態に係る半導体装置の構成を示す平面図である。 プローブの折れおよびパッドクラックが抑制されるメカニズムを示す断面図である。 プローブの折れおよびパッドクラックが抑制されるメカニズムを示す断面図である。 本発明の別の実施の形態に係る半導体装置の構成を示す平面図である。 エリアパッド方式の半導体装置の一般的な構成を示す平面図である。 エリアパッド方式の半導体装置の一般的な構成を示す平面図である。 パッドクラックが生じるメカニズムを示す断面図である。 パッドクラックが生じるメカニズムを示す断面図である。 パッドを厚く形成する例を示す断面図である。 プローブの折れが生じるメカニズムを示す断面図である。 プローブの折れが生じるメカニズムを示す断面図である。 プローブコンタクト領域とワイヤボンディング領域とを別々に設けた構成を示す平面図である。 プローブコンタクト領域とワイヤボンディング領域とを別々に設けた構成を示す平面図である。 化合物半導体を用いたパワートランジスタの回路図である。 パッドにスリットを設ける技術を概略的に示す平面図である。 パッドにスリットを設ける技術を概略的に示す平面図である。

〔発明の要旨〕
一般に、半導体装置のチップ面積を小さくするために、パッドは、半導体素子の上に設けられる（エリアパッド方式）。エリアパッド方式の場合、ウエハテスト時においてパッドにプローブを接触させること、およびワイヤボンディング時においてパッドにワイヤを取り付けることに起因して、パッドクラックが生じ得る。パッドの厚みが３μｍ以下である場合、パッドクラックにより、半導体素子にダメージが与えられる恐れがある。半導体素子にダメージが与えられた場合、半導体装置が不良となる恐れがある。パッドクラックは、プローブの接触時に生じる、パッドの削りカスおよび／または微小なクラックに対して、ワイヤボンディング時のダメージが加わることで発生することが多い。ただし、パッドが厚み３μｍ以下の薄膜である場合、パッドの削りカスまたは微小なクラックが存在しなくても、パッドクラックが生じるケースがある（図９参照）。

パッドを厚く形成することによって、パッドクラックを抑制することが可能である（図１０参照）。

高電圧の電圧条件にてウエハテストを行う半導体装置では、プローブ−半導体装置間での空気放電を防止するために、プローブの先端を１０ｍｍ程度と長くする必要がある。プローブの先端を長くした場合、パッドの厚みが大きければプローブの折れが生じる恐れがある。パッドは通常、金、アルミニウム、または銅等の、硬度の低い金属材料を用いて構成される。一方、プローブは一般的に、レニウムタングステン等の、硬度の高い金属によって構成されている。そのため、パッドの厚みが大きければ、プローブの接触時にパッドの掘れ量が大きくなる。そして、プローブの先端が長い場合において、横方向（パッドの上面に対して平行な方向）にプローブの接触による荷重が加わると、プローブの折れが発生する（図１１および図１２参照）。

プローブの折れが発生しにくい厚み３μｍ以下の薄膜のパッドにおいて、パッドクラックを抑制する手法として、プローブコンタクト領域とワイヤボンディング領域とを別々に設ける手法が挙げられる（図１３および図１４参照）。

上記手法の場合、半導体装置のチップ面積の増大を引き起こす。また、半導体素子が窒化ガリウム等の化合物半導体から構成される場合、パッドの面積の増大によってドレイン−ソース間の寄生容量の容量値が増大し、半導体素子における高速スイッチングの性能が劣化される恐れがある（図１５参照）。また、パッドの厚みが３μｍであるため、パッドクラックについても十分抑制できない。

パッドクラックを十分抑制するためには、パッドの厚みを５μｍ以上にすることが理想である。これはパッドの縁にスリットを入れた構造でも同じである（図１６および図１７参照）。

本実施の形態では、プローブコンタクト領域の厚みを３μｍ以下とすることでプローブの折れを抑制し、またワイヤボンディング領域については厚みを５μｍ以上とすることでパッドクラックを十分抑制することをポイントとしている。

〔実施の形態１〕
図１および図２は、本実施の形態に係る半導体装置の構成を示す平面図である。

図１および図２に示す半導体装置３０は、パワートランジスタ（半導体素子）１の上に、ゲート端子用電極２、ソース端子用電極（パッド）３、およびドレイン端子用電極（パッド）４が構成されている。

パワートランジスタ１は、例えば、窒化ガリウム等の化合物半導体から構成されている。なお、本願明細書では、化合物半導体を含む能動的領域を有する基板を、パワートランジスタ１と称している。

ゲート端子用電極２、ソース端子用電極３、およびドレイン端子用電極４はいずれも、パワートランジスタ１の上面（上）に設けられており、パワートランジスタ１と電気的に接続されている。ゲート端子用電極２、ソース端子用電極３、およびドレイン端子用電極４は、それぞれ、パワートランジスタ１のゲート領域、ソース領域、およびドレイン領域と電気的に接続されており、半導体装置３０のゲート端子、ソース端子、およびドレイン端子に相当する。ゲート端子用電極２、ソース端子用電極３、およびドレイン端子用電極４はいずれも、金、アルミニウム、または銅等の、硬度の低い金属材料を用いて構成されるのが一般的である。

ソース端子用電極３およびドレイン端子用電極４はいずれも、その厚みが５μｍ以上である。

図１には、ウエハテスト（ウエハテスト工程）時に、ゲート端子用電極２にゲート端子用プローブ５を、ソース端子用電極３にソース端子用プローブ群（プローブ）６を、ドレイン端子用電極４にドレイン端子用プローブ群（プローブ）７を接触させる様子を示している。

ゲート端子用プローブ５、ソース端子用プローブ群６、およびドレイン端子用プローブ群７は、ウエハテスト時において、図示しない試験装置とパワートランジスタ１とを電気的に接続するものである。

図２には、ワイヤボンディング（ワイヤボンディング工程）時に、ゲート端子用電極２にゲート端子用ワイヤ８を、ソース端子用電極３にソース端子用ワイヤ（ワイヤ）９を、ドレイン端子用電極４にドレイン端子用ワイヤ（ワイヤ）１０を取り付ける様子を示している。

ゲート端子用ワイヤ８、ソース端子用ワイヤ９、およびドレイン端子用ワイヤ１０は、ワイヤボンディング時において、図示しない他の部品と半導体装置３０とを物理的および電気的に接続するものである。

ここで、半導体装置３０は、ソース端子用電極３にプローブコンタクト領域３６が設けられており、ドレイン端子用電極４にプローブコンタクト領域３７が設けられている。プローブコンタクト領域３６にはソース端子用プローブ群６が接触され、プローブコンタクト領域３７にはドレイン端子用プローブ群７が接触される。

ウエハテストは、プローブコンタクト領域３６および３７に、それぞれ、ソース端子用プローブ群６およびドレイン端子用プローブ群７を接触させ、上記試験装置によりパワートランジスタ１の電気的性能を測定することで行われる。

また、半導体装置３０は、ソース端子用電極３にワイヤボンディング領域３９が設けられており、ドレイン端子用電極４にワイヤボンディング領域４０が設けられている。ワイヤボンディング領域３９にはソース端子用ワイヤ９が取り付けられ、ワイヤボンディング領域４０にはドレイン端子用ワイヤ１０が取り付けられる。

ワイヤボンディングは、ウエハテストの後、ワイヤボンディング領域３９および４０に、それぞれ、ソース端子用ワイヤ９およびドレイン端子用ワイヤ１０を取り付けることで行われる。

通常、プローブコンタクト領域３６およびワイヤボンディング領域３９はソース端子用電極３の上面に設けられ、プローブコンタクト領域３７およびワイヤボンディング領域４０はドレイン端子用電極４の上面に設けられる。

図１から明らかであるとおり、ソース端子用電極３において、プローブコンタクト領域３６が設けられた箇所とワイヤボンディング領域３９が設けられた箇所とが異なっている。同様に、図１から明らかであるとおり、ドレイン端子用電極４において、プローブコンタクト領域３７が設けられた箇所とワイヤボンディング領域４０が設けられた箇所とが異なっている。

ソース端子用電極３は、プローブコンタクト領域３６の厚みよりワイヤボンディング領域３９の厚みが大きく形成されている。同様に、ドレイン端子用電極４は、プローブコンタクト領域３７の厚みよりワイヤボンディング領域４０の厚みが大きく形成されている。

厚みの具体例は、プローブコンタクト領域３６および３７の厚みは３μｍ以下であり、ワイヤボンディング領域３９および４０の厚みは５μｍ以上である。ワイヤボンディング領域３９および４０の厚みは、それぞれ、ソース端子用電極３およびドレイン端子用電極４の厚みと同じであってもよい。

プローブコンタクト領域３６はソース端子用電極３に対してエッチング処理を施すことによって形成することができる。すなわち、ワイヤボンディング領域３９の厚みと同じ厚みを有するソース端子用電極３に対してエッチング処理を施す。そして、エッチング処理を施していない領域のうち任意の領域をワイヤボンディング領域３９とし、エッチング処理を施した領域をプローブコンタクト領域３６とすればよい。

同様に、プローブコンタクト領域３７はドレイン端子用電極４に対してエッチング処理を施すことによって形成することができる。すなわち、ワイヤボンディング領域４０の厚みと同じ厚みを有するドレイン端子用電極４に対してエッチング処理を施す。そして、エッチング処理を施していない領域のうち任意の領域をワイヤボンディング領域４０とし、エッチング処理を施した領域をプローブコンタクト領域３７とすればよい。

上記の構成によれば、プローブコンタクト領域３６および３７の厚みが３μｍ以下であるため、ソース端子用プローブ群６およびドレイン端子用プローブ群７の折れを抑制することができる。また、ワイヤボンディング領域３９および４０については厚みが５μｍ以上であるため、パッドクラックを十分抑制することができる。

ソース端子用電極３において、ワイヤボンディング領域３９は点在して複数設けられており、隣接する２つのワイヤボンディング領域３９の間に凹部４６が設けられており、この凹部４６の底面がプローブコンタクト領域３６の上面となっている。換言すれば、プローブコンタクト領域３６およびワイヤボンディング領域３９は、格子状に配置されている（ワイヤボンディング領域３９が格子の枠の部分となる）。以上の構成により、図２に示すとおり、ワイヤボンディング領域３９にソース端子用ワイヤ９を取り付けると、プローブコンタクト領域３６はソース端子用ワイヤ９の下方に位置することになる。また、取り付け後のソース端子用ワイヤ９はプローブコンタクト領域３６に接触しない。

同様に、ドレイン端子用電極４において、ワイヤボンディング領域４０は点在して複数設けられており、隣接する２つのワイヤボンディング領域４０の間に凹部４７が設けられており、この凹部４７の底面がプローブコンタクト領域３７の上面となっている。換言すれば、プローブコンタクト領域３７およびワイヤボンディング領域４０は、格子状に配置されている（ワイヤボンディング領域４０が格子の枠の部分となる）。以上の構成により、図２に示すとおり、ワイヤボンディング領域４０にドレイン端子用ワイヤ１０を取り付けると、プローブコンタクト領域３７はドレイン端子用ワイヤ１０の下方に位置することになる。また、取り付け後のドレイン端子用ワイヤ１０はプローブコンタクト領域３７に接触しない。

なお、エリアパッド方式は通常、ソース端子およびドレイン端子に対してのみ適用され、ゲート端子に適用されない。よって、ゲート端子については、ソース端子およびドレイン端子と同様の構成を適用しない。

図３および図４は、プローブの折れおよびパッドクラックが抑制されるメカニズムを示す断面図である。

なお、図３および図４に示す半導体装置１３０は、ゲート端子用電極２、ソース端子用電極３、およびドレイン端子用電極４を保護するためのパッシベーション膜１１を備えている。ただし、半導体装置の主要部の構成は半導体装置３０と半導体装置１３０とで同じである。また、図示の便宜上、本願の断面図において、ゲート端子用電極２と、ゲート端子用プローブ５またはゲート端子用ワイヤ８との図示を省略している。

図３に示すとおり、半導体装置１３０では、ウエハテスト時に、ソース端子用プローブ群６（便宜上、本願の断面図ではうち１本のみを図示）を、プローブコンタクト領域３６に、すなわち凹部４６の底面に接触させる。プローブコンタクト領域３６の厚みは３μｍ以下であることから、ソース端子用プローブ群６の折れは抑制される。

また、図４に示すとおり、半導体装置１３０では、ウエハテストの後、ソース端子用ワイヤ９を、ワイヤボンディング領域３９（図１参照）に取り付ける。

ここで、ソース端子用プローブ群６をプローブコンタクト領域３６に接触させた際、プローブコンタクト領域３６の上に、ソース端子用電極３の削りカス１２および／または微小なクラック１５が生じる場合がある。

一方、上述したとおり、プローブコンタクト領域３６は、凹部４６の底面にあるため、ソース端子用ワイヤ９の下方に位置し、かつ、取り付け後のソース端子用ワイヤ９と接触しない。従って、ソース端子用ワイヤ９によって、削りカス１２が、ソース端子用電極３に押さえつけられることを防ぐことができる。結果、削りカス１２を起点としてソース端子用電極３にパッドクラックが生じることを抑制することができる。さらに、ソース端子用電極３がソース端子用ワイヤ９に押さえつけられる面積が小さくなるため、微小なクラック１５を起点としてより規模の大きなパッドクラックが生じたり、ソース端子用電極３内にて強度が低いまたは大きな圧力が加わる部分を起点としてパッドクラックが生じたりすることも抑制することができる。

なお、半導体装置１３０では、プローブコンタクト領域３６とソース端子用ワイヤ９とが接触しない分、ソース端子用電極３とソース端子用ワイヤ９との接触面積が小さくなる。該接触面積が小さくなることは、パワートランジスタ１の電流容量に影響を及ぼす要因となり得る。該電流容量は、該接触面積と、ソース端子用ワイヤ９の面積（太さ）との小さい方に律則される。通常、該接触面積はソース端子用ワイヤ９の面積（太さ）より大きくされているため、本実施の形態の構成を採用する場合、該接触面積をソース端子用ワイヤ９の面積（太さ）より小さくしないことが重要である。

同様に、図３に示すとおり、半導体装置１３０では、ウエハテスト時に、ドレイン端子用プローブ群７（便宜上、本願の断面図ではうち１本のみを図示）を、プローブコンタクト領域３７に、すなわち凹部４７の底面に接触させる。プローブコンタクト領域３７の厚みは３μｍ以下であることから、ドレイン端子用プローブ群７の折れは抑制される。

また、図４に示すとおり、半導体装置１３０では、ウエハテストの後、ドレイン端子用ワイヤ１０を、ワイヤボンディング領域４０（図１参照）に取り付ける。

ここで、ドレイン端子用プローブ群７をプローブコンタクト領域３７に接触させた際、プローブコンタクト領域３７の上に、ドレイン端子用電極４の削りカス１３および／または微小なクラック１４が生じる場合がある。

一方、上述したとおり、プローブコンタクト領域３７は、凹部４７の底面にあるため、ドレイン端子用ワイヤ１０の下方に位置し、かつ、取り付け後のドレイン端子用ワイヤ１０と接触しない。従って、ドレイン端子用ワイヤ１０によって、削りカス１３が、ドレイン端子用電極４に押さえつけられることを防ぐことができる。結果、削りカス１３を起点としてドレイン端子用電極４にパッドクラックが生じることを抑制することができる。さらに、ドレイン端子用電極４がドレイン端子用ワイヤ１０に押さえつけられる面積が小さくなるため、微小なクラック１４を起点としてより規模の大きなパッドクラックが生じたり、ドレイン端子用電極４内にて強度が低いまたは大きな圧力が加わる部分を起点としてパッドクラックが生じたりすることも抑制することができる。

なお、半導体装置１３０では、プローブコンタクト領域３７とドレイン端子用ワイヤ１０とが接触しない分、ドレイン端子用電極４とドレイン端子用ワイヤ１０との接触面積が小さくなる。該接触面積が小さくなることは、パワートランジスタ１の電流容量に影響を及ぼす要因となり得る。該電流容量は、該接触面積と、ドレイン端子用ワイヤ１０の面積（太さ）との小さい方に律則される。通常、該接触面積はドレイン端子用ワイヤ１０の面積（太さ）より大きくされているため、本実施の形態の構成を採用する場合、該接触面積をドレイン端子用ワイヤ１０の面積（太さ）より小さくしないことが重要である。

〔実施の形態２〕
図５は、図１および図２とは別の実施の形態に係る半導体装置の構成を示す平面図である。

図５に示す半導体装置２３０は、半導体装置３０と下記の構成が異なっており、それ以外は半導体装置３０と同じ構成である。

すなわち、半導体装置２３０において、ワイヤボンディング領域３９は１つである。これに伴い、プローブコンタクト領域３６は、ワイヤボンディング領域３９に対して紙面上側に隔離された位置に設けられている。換言すれば、プローブコンタクト領域３６およびワイヤボンディング領域３９は、互いに隔離されており、格子状に配置されていない。

同様に、半導体装置２３０において、ワイヤボンディング領域４０は１つである。これに伴い、プローブコンタクト領域３７は、ワイヤボンディング領域４０に対して紙面下側に隔離された位置に設けられている。換言すれば、プローブコンタクト領域３７およびワイヤボンディング領域４０は、互いに隔離されており、格子状に配置されていない。

半導体装置の製造コストに影響せず、かつ、容量値ｃｄｓが上昇してパワートランジスタ１における高速スイッチングの性能が劣化しなければ、ソース端子用電極３およびドレイン端子用電極４の面積を大きくすることが可能である。この場合、図５に示すように、プローブコンタクト領域３６とワイヤボンディング領域３９とを隔離して設け、プローブコンタクト領域３７とワイヤボンディング領域４０とを隔離して設けてもよい。

上記の構成によっても、プローブコンタクト領域３６および３７の厚みが３μｍ以下であるため、ソース端子用プローブ群６およびドレイン端子用プローブ群７の折れを抑制することができる。また、ワイヤボンディング領域３９および４０については厚みが５μｍ以上であるため、パッドクラックを十分抑制することができる。

〔効果の要旨〕
各実施の形態に係る半導体装置において、プローブコンタクト領域をプローブ折れが生じない厚み（例えば、３μｍ以下）とし、ワイヤボンディング領域をパッドクラックを十分抑制することができる厚み（例えば、５μｍ以上）とする。このため、ウエハテスト時におけるプローブの折れ防止と、ワイヤボンディング時におけるパッドクラック防止との両方を実現することが可能となる。

特に、図１および図２に示す実施の形態に係る半導体装置では、隣接する２つのワイヤボンディング領域の間にプローブコンタクト領域（凹部の底面）を設ける。これにより、半導体装置のチップ面積の増大による半導体装置の製造コストの増大、および半導体素子のソース−ドレイン間に形成された寄生容量の容量値の増大に起因する、半導体素子における高速スイッチングの性能劣化を抑制することができる。

そして、各実施の形態に係る半導体装置では、生産工具（プローブ等）のロス、パッドクラックによる半導体装置の品質低下、および半導体素子における高速スイッチングの性能劣化を抑制することができる。この結果、半導体装置の低コスト化、高品質化、および高性能化を全て実現することができる。

〔付記事項〕
以上の各実施の形態に係る半導体装置は、プローブコンタクト領域とワイヤボンディング領域とにおいて、互いに異なる電極厚のパッド（金属電極）構造とするものであると解釈することができる。

図１等に示すとおり、ソース端子用プローブ群およびドレイン端子用プローブ群は、厳密には複数のプローブを含むものである。そして、プローブコンタクト領域は、対応する各プローブと１対１になるよう、複数設けられている。プローブコンタクト領域の配置数および１つ当たりの面積は、各実施の形態に係る半導体装置にとって必要な電流値とプローブ１本当たりの電流量とから決定すればよい。

図１および図２に示す実施の形態に係る半導体装置のように、ワイヤボンディング領域にソース端子用ワイヤを取り付ける際、プローブコンタクト領域にソース端子用ワイヤが直接接触しないのが好ましい。ソース端子用ワイヤの断面積以上の面積にてソース端子用電極とソース端子用ワイヤとが接触していれば、ソース端子用電極において十分な電流容量を確保することができる。ワイヤボンディング領域にドレイン端子用ワイヤを取り付ける際に関しても同様である。

さらに、プローブコンタクト領域にプローブを接触させ、半導体素子の電気的性能を測定した（ウエハテスト工程）後、ワイヤボンディング領域にワイヤを取り付ける（ワイヤボンディング工程）、以上の各実施の形態に係る半導体装置の実装方法についても本発明の範疇に入る。

〔まとめ〕
本発明の態様１に係る半導体装置は、半導体素子（パワートランジスタ１）と、上記半導体素子の上に設けられたパッド（ソース端子用電極３およびドレイン端子用電極４）とを備えている半導体装置であって、上記パッドは、プローブ（ソース端子用プローブ群６およびドレイン端子用プローブ群７）を接触させるためのプローブコンタクト領域と、ワイヤ（ソース端子用ワイヤ９およびドレイン端子用ワイヤ１０）が取り付けられるワイヤボンディング領域とを有しており、上記プローブコンタクト領域の厚みより上記ワイヤボンディング領域の厚みが大きく形成されている。

上記の構成によれば、プローブコンタクト領域の厚みよりワイヤボンディング領域の厚みを大きくする。これにより、厚みが小さい方のプローブコンタクト領域においては、プローブの折れを抑制することができる。厚みが大きい方のワイヤボンディング領域においては、パッドの割れを十分抑制することができる。

従って、プローブの折れを抑制すると共に、パッドの割れを抑制することが可能である。そしてこれにより、生産工具（プローブ等）のロス、パッドの割れによる半導体装置の品質低下を抑制することができるため、半導体装置の低コスト化および高品質化が期待できる。

本発明の態様２に係る半導体装置は、上記態様１において、上記パッドを３つ備えており、３つの上記パッドのうち、２つの上記パッドにおいて、上記プローブコンタクト領域の厚みより上記ワイヤボンディング領域の厚みが大きく形成されていてもよい。

本発明の態様３に係る半導体装置は、上記態様１または２において、上記プローブコンタクト領域の厚みは３μｍ以下であり、上記ワイヤボンディング領域の厚みは５μｍ以上である。

上記の構成によれば、プローブコンタクト領域の厚みを３μｍ以下とすることでプローブの折れを抑制し、また、ワイヤボンディング領域の厚みを５μｍ以上とすることでパッドの割れを十分抑制することができる。

本発明の態様４に係る半導体装置は、上記態様１から３のいずれかにおいて、上記ワイヤボンディング領域が点在して複数設けられており、隣接する２つの上記ワイヤボンディング領域の間に凹部が設けられており、上記凹部の底面が上記プローブコンタクト領域の上面である。

プローブをプローブコンタクト領域に接触させた際、プローブコンタクト領域の上に、パッドの削りカスおよび／または微小な割れが生じる場合がある。

一方、上記の構成によれば、プローブコンタクト領域は、凹部の底面にあるため、ワイヤの下方に位置し、かつ、取り付け後のワイヤと接触しない。従って、ワイヤによって削りカスがパッドに押さえつけられることを防ぐことができる。結果、削りカスを起点としてパッドに割れが生じることを抑制することができる。

さらに、パッドがワイヤに押さえつけられる面積が小さくなるため、微小な割れを起点としてより規模の大きな割れが生じたり、パッド内にて強度が低いまたは大きな圧力が加わる部分を起点としてパッドの割れが生じたりすることも抑制することができる。

そしてこれにより、半導体素子における高速スイッチングの性能劣化を抑制することができるため高性能化が期待できる。

本発明の態様５に係る半導体装置の実装方法は、上記半導体装置を実装する、半導体装置の実装方法であって、上記プローブコンタクト領域に上記プローブを接触させ、上記半導体素子の電気的性能を測定するウエハテスト工程と、上記ウエハテスト工程の後、上記ワイヤボンディング領域に上記ワイヤを取り付けるワイヤボンディング工程とを含んでいる。

上記の構成によれば、厚みが小さい方のプローブコンタクト領域にプローブを接触させてウエハテスト工程を行うことにより、プローブの折れを抑制することができる。また、厚みが大きい方のワイヤボンディング領域にワイヤを取り付けることにより、パッドの割れを十分抑制することができる。

従って、プローブの折れを抑制すると共に、パッドの割れを抑制することが可能である。そしてこれにより、生産工具（プローブ等）のロス、パッドの割れによる半導体装置の品質低下を抑制することができるため、半導体装置の低コスト化および高品質化が期待できる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

本発明は、高電圧かつ大電流にて使用される、パワーデバイス等の半導体装置、およびこの半導体装置の実装方法に利用することができる。特に、本発明は、ウエハテスト時におけるプローブの折れ、およびワイヤボンディング時におけるパッドの割れが抑制された半導体装置、およびこの半導体装置の実装方法に利用することができる。

１ パワートランジスタ（半導体素子）
３ ソース端子用電極（パッド）
４ ドレイン端子用電極（パッド）
６ ソース端子用プローブ群（プローブ）
７ ドレイン端子用プローブ群（プローブ）
９ ソース端子用ワイヤ（ワイヤ）
１０ ドレイン端子用ワイヤ（ワイヤ）
３０、１３０、および２３０ 半導体装置
３６および３７ プローブコンタクト領域
３９および４０ ワイヤボンディング領域
４６および４７ 凹部

Claims (5)

1. 半導体素子と、
   上記半導体素子の上に設けられたパッドとを備えている半導体装置であって、
   上記パッドは、
   プローブを接触させるためのプローブコンタクト領域と、ワイヤが取り付けられるワイヤボンディング領域とを有しており、
   上記プローブコンタクト領域の厚みより上記ワイヤボンディング領域の厚みが大きく形成されていることを特徴とする半導体装置。
2. 上記パッドを３つ備えており、
   ３つの上記パッドのうち、２つの上記パッドにおいて、上記プローブコンタクト領域の厚みより上記ワイヤボンディング領域の厚みが大きく形成されていることを特徴とする請求項１に記載の半導体装置。
3. 上記プローブコンタクト領域の厚みは３μｍ以下であり、
   上記ワイヤボンディング領域の厚みは５μｍ以上であることを特徴とする請求項１または２に記載の半導体装置。
4. 上記ワイヤボンディング領域が点在して複数設けられており、
   隣接する２つの上記ワイヤボンディング領域の間に凹部が設けられており、
   上記凹部の底面が上記プローブコンタクト領域の上面であることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
5. 請求項１から４のいずれか１項に記載の半導体装置を実装する、半導体装置の実装方法であって、
   上記プローブコンタクト領域に上記プローブを接触させ、上記半導体素子の電気的性能を測定するウエハテスト工程と、
   上記ウエハテスト工程の後、上記ワイヤボンディング領域に上記ワイヤを取り付けるワイヤボンディング工程とを含んでいることを特徴とする半導体装置の実装方法。

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