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JP2015061065A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】トランジスタとダイオードとを１チップ化できるＧａＮ系半導体の半導体装置を提供する。
【解決手段】半導体装置１００は、第１導電型の第１のＧａＮ系半導体層１２と、第１のＧａＮ系半導体層１２上に設けられる第１導電型の第２のＧａＮ系半導体層１４と、第２のＧａＮ系半導体層１４上の一部領域に設けられる第２導電型の第３のＧａＮ系半導体層１６と、第３のＧａＮ系半導体層１６上に設けられる第１導電型の第４のＧａＮ系半導体層１８と、第２のＧａＮ系半導体層１４、第３のＧａＮ系半導体層１６、および、第４のＧａＮ系半導体層１８上に設けられるゲート絶縁膜２０と、ゲート絶縁膜２０上に設けられるゲート電極２２と、第４のＧａＮ系半導体層１８上に設けられる第１の電極２４と、第１のＧａＮ系半導体層１２の裏面側に設けられる第２の電極２６と、第２のＧａＮ系半導体層１４上に設けられる第３の電極２８と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
高い絶縁破壊強度を有するＧａＮ系半導体は、パワーエレクトロニクス用半導体装置、もしくは、高周波パワー半導体装置などへの応用が期待されている。ＧａＮ系半導体を用いたシステムの小型化および低消費電力化のため、複数のＧａＮ系半導体の素子、例えば、トランジスタとダイオードとを１チップ化する要請がある。
一方、ＧａＮ系半導体では、イオン注入により導入した不純物の活性化率を高くすることが困難である。このため、不純物層の層構造が異なるトランジスタとダイオードとを１チップ化することは困難である。
特開２００９−２７８０６７号公報 特開２０１１−１２９７７５号公報
本発明が解決しようとする課題は、トランジスタとダイオードとを１チップ化できるＧａＮ系半導体の半導体装置およびその製造方法を提供することにある。
実施形態の半導体装置は、第１導電型の第１のＧａＮ系半導体層と、第１のＧａＮ系半導体層上に設けられ、第１のＧａＮ系半導体層よりも第１導電型の不純物濃度が低い第１導電型の第２のＧａＮ系半導体層と、第２のＧａＮ系半導体層上の一部領域に設けられる第２導電型の第３のＧａＮ系半導体層と、第３のＧａＮ系半導体層上に設けられ、エピタキシャル成長層であり、第２のＧａＮ系半導体層よりも第１導電型の不純物濃度が高い第１導電型の第４のＧａＮ系半導体層と、第２のＧａＮ系半導体層、第３のＧａＮ系半導体層、および、第４のＧａＮ系半導体層上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられるゲート電極と、第４のＧａＮ系半導体層上に設けられる第１の電極と、第１のＧａＮ系半導体層の第２のＧａＮ系半導体層と反対側に設けられる第２の電極と、第２のＧａＮ系半導体層上に設けられる第３の電極と、を備える。
第１の実施形態の半導体装置の構成を示す模式断面図である。 第１の実施形態の半導体装置の回路図である。 第１の実施形態の半導体装置の第１の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の第１の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の第１の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の第１の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の第１の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の第２の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の第２の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の第２の製造方法を示す模式断面図である。 半導体装置の耐圧を実現するための不純物濃度とＧａＮ層の膜厚の関係を示す図である。 第２の実施形態の半導体装置の構成を示す模式断面図である。 第２の実施形態の半導体装置の第１の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の第１の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の第１の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の第１の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の第１の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の第１の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の第２の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の第２の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の第２の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の第２の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の第２の製造方法を示す模式断面図である。 第３の実施形態の半導体装置の構成を示す模式断面図である。 第４の実施形態の半導体装置の構成を示す模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）およびそれらの中間組成を備える半導体の総称である。また、本明細書中、ＡｌＧａＮとは、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）の組成式で表される半導体を意味する。
また、以下の説明において、ｎ＋、ｎ、ｎ−および、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、第１導電型の第１のＧａＮ系半導体層と、第１のＧａＮ系半導体層上に設けられ、第１のＧａＮ系半導体層よりも第１導電型の不純物濃度が低い第１導電型の第２のＧａＮ系半導体層と、第２のＧａＮ系半導体層上の一部領域に設けられる第２導電型の第３のＧａＮ系半導体層と、第３のＧａＮ系半導体層上に設けられ、エピタキシャル成長層であり、第２のＧａＮ系半導体層よりも第１導電型の不純物濃度が高い第１導電型の第４のＧａＮ系半導体層と、第２のＧａＮ系半導体層、第３のＧａＮ系半導体層、および、第４のＧａＮ系半導体層上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられるゲート電極と、第４のＧａＮ系半導体層上に設けられる第１の電極と、第１のＧａＮ系半導体層の第２のＧａＮ系半導体層と反対側に設けられる第２の電極と、第２のＧａＮ系半導体層上に設けられる第３の電極と、を備える。
図１は、本実施形態の半導体装置の構成を示す模式断面図である。図２は、本実施形態の半導体装置の回路図である。
半導体装置１００は、トランジスタとダイオードとが１チップ化されている。図２に示すように、トランジスタのソース電極とダイオードのアノード電極が共通化され、トランジスタのドレイン電極とダイオードのカソード電極が共通化されている。ダイオードは、トランジスタに過電流が流れることを防止するのに有益である。
トランジスタは、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。また、ダイオードは、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）である。
本実施形態では、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。したがって、トランジスタは、電子をキャリアとするｎチャネル型トランジスタである。また、トランジスタは、キャリアを半導体基板の表面側のソース電極と、裏面側のドレイン電極との間で移動させる縦型トランジスタである。
半導体装置１００は、ｎ＋型のＧａＮ層（第１のＧａＮ系半導体層）１２上に、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４を備えている。
ｎ＋型のＧａＮ層１２は、トランジスタのドレイン領域、ダイオードのカソード領域として機能する。ｎ＋型のＧａＮ層１２は、例えば、Ｓｉ（シリコン）をｎ型不純物として含有する。
ｎ＋型のＧａＮ層１２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。
ｎ−型のＧａＮ層１４は、いわゆるドリフト層である。ｎ−型のＧａＮ層１４は、例えば、Ｓｉ（シリコン）をｎ型不純物として含有する。ｎ−型のＧａＮ層１４のｎ型不純物濃度は、例えば、１×１０１４ｃｍ−３以上１×１０１８ｃｍ−３以下である。ｎ−型のＧａＮ層１４のｎ型不純物濃度は、ｎ＋型のＧａＮ層１２のｎ型不純物濃度よりも低い。ｎ−型のＧａＮ層１４の膜厚は、例えば、１μｍ以上２０μｍ以下である。
ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４上の一部領域に、ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６を備えている。ｐ型のＧａＮ層１６は、例えば、Ｍｇ（マグネシウム）をｐ型不純物として含有する。ｐ型のＧａＮ層１６は、エピタキシャル成長層である。ｐ型のＧａＮ層１６は、トランジスタのチャネル領域（ベース領域）として機能する。
ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６上に、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８が設けられる。ｎ＋型のＧａＮ層１８は、トランジスタのソース領域として機能する。
ｎ＋型のＧａＮ層１８は、エピタキシャル成長層である。ｎ＋型のＧａＮ層１８は、ｎ−型のＧａＮ層１４よりもｎ型不純物濃度が高い。
ｎ＋型のＧａＮ層１８は、例えば、Ｓｉ（シリコン）をｎ型不純物として含有する。ｎ＋型のＧａＮ層１８のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２３ｃｍ−３以下である。
ｐ型のＧａＮ層１６とｎ＋型のＧａＮ層１８は、メサ構造を備えている。すなわち、ｐ型のＧａＮ層１６とｎ＋型のＧａＮ層１８は、ｎ−型のＧａＮ層１４上に突出し、断面が台形形状である。なお、メサ構造の側面は、必ずしもテーパ形状でなくとも、垂直な面であっても良い。
ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４、ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６、および、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８上に、連続的にゲート絶縁膜２０が設けられる。ゲート絶縁膜２０は、例えば、シリコン酸化膜やシリコン窒化膜である。
ゲート絶縁膜２０上には、ゲート電極２２が形成されている。ゲート電極２２は、２つのメサ構造の間の領域に設けられる。ゲート電極２２は、例えば、Ｎｉ（ニッケル）やＴｉ（チタン）などの金属である。ゲート電極２２には、金属以外にも、金属シリサイド、ポリシリコン等も適用可能である。
ゲート電極２２上には、例えば、シリコン酸化膜やシリコン窒化膜で形成される図示しない層間絶縁膜が形成されている。
そして、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８にソース電極（第１の電極）２４が設けられる。ソース電極２４は、例えば、Ｎｉ（ニッケル）を含む金属である。
本実施形態では、ソース電極（第１の電極）２４が、一端がｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８に位置し、他端がｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６に位置する溝内に設けられる。そして、ｐ型のＧａＮ層１６に接する。
この構成により、ソース電極２４が、チャネル領域（ベース領域）への電位を印加する電極としても機能する。いいかえれば、ソース電極２４とチャネル電極（ベース電極）を共通化し、簡易かつ小面積で、２つのコンタクトを実現している。
なお、ソース電極２４とチャネル電極（ベース電極）を個別に設ける構成としてもかまわない。その場合は、上記溝を設けず、ソース電極２４が、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８の表面で接続される構成とすればよい。
なお、トランジスタのオン電流を増大させる観点から、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８とソース電極（第１の電極）２４は、オーミック接続することが望ましい。
また、ｎ＋型のＧａＮ層（第１のＧａＮ系半導体層）１２のｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４と反対側に、ドレイン電極（第２の電極）２６が設けられる。ドレイン電極２６は、ダイオードのカソード電極としても機能する。ドレイン電極２６は、例えば、Ｎｉを含む金属である。
トランジスタのオン電流を増大させ、かつ、ダイオードの順方向電流を増大させる観点から、ｎ＋型のＧａＮ層（第１のＧａＮ系半導体層）１２とドレイン電極（第２の電極）２６は、オーミック接続することが望ましい。
ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４上に、アノード電極（第３の電極）２８が設けられる。ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４とアノード電極（第３の電極）２８は、ショットキー接続する。アノード電極２８は、例えば、Ｎｉ（ニッケル）／Ａｕ（金）の積層構造を備える。
ソース電極（第１の電極）２４とアノード電極（第３の電極）２８は、それぞれのコンタクト特性を最適化する観点から、異なる材料で形成されることが望ましい。
なお、ソース電極２４とアノード電極２８は、図示しない配線により共通化され同じ電位を与える構成であっても、共通化せず異なる電位を与える構成であってもかまわない。
次に、本実施形態の半導体装置の第１の製造方法について説明する。
本実施形態の半導体装置の第１の製造方法は、第１のＧａＮ系半導体層上に、エピタキシャル成長法により第１のＧａＮ系半導体層よりも第１導電型の不純物濃度が低い第１導電型の第２のＧａＮ系半導体層を形成し、第２のＧａＮ系半導体層上に、エピタキシャル成長法により第２導電型の第３のＧａＮ系半導体層を形成し、第３のＧａＮ系半導体層上に、エピタキシャル成長法により、第２のＧａＮ系半導体層よりも第１導電型の不純物濃度が高い第１導電型の第４のＧａＮ系半導体層を形成し、第４のＧａＮ系半導体層と第３のＧａＮ系半導体層との一部領域をエッチングし、第２のＧａＮ系半導体層の一部領域を露出させるとともに、第３のＧａＮ系半導体層と第４のＧａＮ系半導体層との積層構造の複数の第１の凸部を形成し、第２のＧａＮ系半導体層、第３のＧａＮ系半導体層、および、第４のＧａＮ系半導体層上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、第４のＧａＮ系半導体層上に第１の電極を形成し、第１のＧａＮ系半導体層の第２のＧａＮ系半導体層と反対側に第２の電極を形成し、第２のＧａＮ系半導体層上に第３の電極を形成する。
図３〜図７は、本実施形態の半導体装置の第１の製造方法を示す模式断面図である。
まず、ｎ型不純物としてＳｉ（シリコン）を、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下含む、ｎ＋型のＧａＮ層（第１のＧａＮ系半導体層）１２を準備する。ｎ＋型のＧａＮ層１２は、エピタキシャル成長の基板となる。
次に、ｎ＋型のＧａＮ層１２上にエピタキシャル成長法により、ｎ型不純物として、例えばＳｉを５×１０１５ｃｍ−３以上５×１０１７ｃｍ−３以下含み、膜厚が例えば、０．５μｍ以上３０μｍ以下の高抵抗のｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４を形成する。エピタキシャル成長は、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により行う。
次に、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４上に、エピタキシャル成長法により、ｐ型不純物を含むｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６を形成する。ｐ型不純物は、例えば、Ｍｇ（マグネシウム）である。また、ソースガスは、例えば、トリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）であり、ソースガス中のｐ型ドーパントは、例えば、シクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）である。
次に、エピタキシャル成長法により、ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６上に、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８を形成する。ｎ＋型のＧａＮ層１８は、ｎ型不純物としてＳｉ（シリコン）を、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下含む。
以上により、ｎ＋型のＧａＮ層（第１のＧａＮ系半導体層）１２、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４、ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８の積層構造が形成される（図３）。
次に、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８およびｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６の一部領域をエッチングし、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）を露出させるとともに、ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６とｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８の積層構造の第１の凸部を形成する。
具体的には、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８上に、例えば、リソグラフィー技術を用いてマスク材３０を形成する（図４）。マスク材３０は、レジストである。
次に、マスク材３０をマスクに、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８およびｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６をエッチングし、メサ構造（第１の凸部）を形成する（図５）。エッチングは、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により行う。
次に、マスク材３０を剥離する（図６）。
２つのメサ構造（第１の凸部）の間の、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４、ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６、および、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８上に、ゲート絶縁膜２０を形成する（図７）。ゲート絶縁膜２０は、例えば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン窒化膜を堆積することにより形成する。
次に、ゲート絶縁膜２０上にゲート電極２２を形成する。ゲート電極２２の形成においては、例えば、ゲート絶縁膜２０上にフォトリソグラフィー技術を用いてレジストマスクを形成する。その後、蒸着法およびリフトオフ法により、パターニングされた箇所にのみゲート電極２２を形成する。
その後、公知のプロセスを用いて、ソース電極（第１の電極）２４、ドレイン電極（第２の電極）２６、アノード電極（第３の電極）２８が形成される。
以上の製造方法により、図１に示す本実施形態の半導体装置が製造される。
次に、本実施形態の半導体装置の第２の製造方法について説明する。
本実施形態の半導体装置の第２の製造方法は、第１のＧａＮ系半導体層上に、エピタキシャル成長法により第１のＧａＮ系半導体層よりも第１導電型の不純物濃度が低い第１導電型の第２のＧａＮ系半導体層を形成し、第２のＧａＮ系半導体層上の一部領域を第１のマスク材により被覆し、選択エピタキシャル成長法により第２導電型の第３のＧａＮ系半導体層を形成し、第３のＧａＮ系半導体層上の少なくとも一部領域に、選択エピタキシャル成長法により、第２のＧａＮ系半導体層よりも第１導電型の不純物濃度が高い第１導電型の第４のＧａＮ系半導体層を形成し、第２のＧａＮ系半導体層、第３のＧａＮ系半導体層、および、第４のＧａＮ系半導体層上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、第４のＧａＮ系半導体層上に第１の電極を形成し、第１のＧａＮ系半導体層の第２のＧａＮ系半導体層と反対側に第２の電極を形成し、第２のＧａＮ系半導体層上に第３の電極を形成する。
図８〜図１０は、本実施形態の半導体装置の第２の製造方法を示す模式断面図である。なお、第１の製造方法と重複する内容については記述を省略する。
まず、第１の製造方法同様に、ｎ＋型のＧａＮ層１２上にエピタキシャル成長法により、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４を形成する。
次に、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４上の一部領域を、マスク材３２（第１のマスク材）で被覆する（図８）。マスク材３２は、公知の膜堆積法、フォトリソグラフィーおよびエッチングによるパターニングにより、形成される。マスク材３２は、例えば、シリコン酸化膜である。
次に、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４上に、選択エピタキシャル成長法により、ｐ型不純物を含むｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６を形成する。ｐ型不純物は、例えば、Ｍｇ（マグネシウム）である。また、ソースガスは、例えば、トリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）であり、ソースガス中のｐ型ドーパントは、例えば、シクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）である。
次に、選択エピタキシャル成長法により、ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６上に、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８を形成する。ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８は、ｎ型不純物としてＳｉ（シリコン）を、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下含む。
ｐ型のＧａＮ層１６とｎ＋型のＧａＮ層１８の選択エピタキシャル成長により、メサ構造が形成される（図９）。
次に、マスク材３２を剥離する（図１０）。マスク材３２の剥離は、例えば、ウェットエッチングにより行う。
その後、第１の製造方法と同様に、ゲート絶縁膜２０、ゲート電極２２、ソース電極（第１の電極）２４、ドレイン電極（第２の電極）２６、アノード電極（第３の電極）２８を形成する。
以上の製造方法により、図１に示す本実施形態の半導体装置が製造される。
本実施形態によれば、トランジスタとダイオードとが１チップ化することにより、集積度が向上する。したがって、小型化および低消費電力化が可能な半導体装置が実現される。
特に、本実施形態では、不純物層にイオン注入で形成される半導体層を用いない。このため、活性化率の高い不純物層が実現される。したがって、半導体層と電極とのコンタクト抵抗を低減でき、かつ、半導体層の抵抗も低減される。よって、オン電流の高い高性能な半導体装置を実現できる。
また、本実施形態によれば、簡便な構造および製造方法で、層構造の異なるトランジスタとダイオードを１チップ化することが可能となる。
図１１は、半導体装置の耐圧を実現するための不純物濃度とＧａＮ層の膜厚の関係を示す図である。横軸がＧａＮ層の不純物濃度（ドーピング濃度）、縦軸がＧａＮ層の膜厚でありる。実現すべき耐圧が１．５ＭＶ／ｃｍの場合と、３．３ＭＶ／ｃｍの場合を示す。半導体装置の動作マージンを考慮すると、耐圧を１．５ＭＶ／ｃｍと設定することが望ましい。
本実施形態では、半導体装置の耐圧はｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４の条件で決定される。したがって、１．５ＭＶ／ｃｍの耐圧を実現する観点から、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）の膜厚が１μｍ以上２０μｍ以下、ｎ型の不純物濃度が１×１０１６ｃｍ−３以上２×１０１７ｃｍ−３以下であることが望ましい。
（第２の実施形態）
本実施形態の半導体装置は、第２のＧａＮ系半導体層上の一部領域に、第１の電極または第３の電極を囲み、それぞれが分離して複数設けられ、第３のＧａＮ系半導体層と第２導電型の不純物濃度が略同一の第２導電型の第５のＧａＮ系半導体層を、さらに備える点で、第１の実施形態と異なっている。また、第２のＧａＮ系半導体層上の一部領域に、第３の電極に接し、第３のＧａＮ系半導体層および第５のＧａＮ系半導体層と第２導電型の不純物濃度が略同一の第２導電型の第６のＧａＮ系半導体層を、さらに備える点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
図１２は、本実施形態の半導体装置の構成を示す模式断面図である。本実施形態の半導体装置２００は、第１の実施形態の構造に加え、ｐ型の終端構造（第５のＧａＮ系半導体層）４０と、ｐ型の終端部（第６のＧａＮ系半導体層）４２を備えている。
ｐ型の終端構造（第５のＧａＮ系半導体層）４０は、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４上の一部領域に、ソース電極（第１の電極）２４またはアノード電極（第３の電極）２８を囲むように複数設けられる。それぞれのｐ型の終端構造４０は、互いに分離している。
ｐ型の終端構造４０は、いわゆるガードリングである。ｐ型の終端構造４０を設けることにより、トランジスタのドレイン側、または、ダイオードのカソード側に印加される電界が緩和され、トランジスタまたはダイオードの耐圧が向上する。
ｐ型の終端部（第６のＧａＮ系半導体層）４２は、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４上の一部領域に、アノード電極（第３の電極）２８に接して設けられる。終端部４２を設けることにより、アノード電極（第３の電極）２８の電界が緩和され、ダイオードの耐圧が向上する。
ｐ型の終端構造（第５のＧａＮ系半導体層）４０、および、ｐ型の終端部（第６のＧａＮ系半導体層）４２は、ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６と略同一の半導体層で形成される。したがって、ｐ型の終端構造（第５のＧａＮ系半導体層）４０、ｐ型の終端部（第６のＧａＮ系半導体層）４２は、ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６と略同一のｐ型不純物濃度を備える。
次に、本実施形態の半導体装置の第１の製造方法について説明する。
本実施形態の半導体装置の第１の製造方法は、第４のＧａＮ系半導体層と第３のＧａＮ系半導体層の一部領域をエッチングし、それぞれが分離される第３のＧａＮ系半導体層の複数の第２の凸部を形成する点、および、第２の凸部の第３のＧａＮ系半導体層の一部領域をエッチングし、第２のＧａＮ系半導体層を露出し、第３の電極を形成する点で、第１の実施形態の半導体装置の第１の製造方法と異なっている。以下、第１の実施形態の半導体装置の第１の製造方法と重複する内容については一部記述を省略する。
図１３〜図１８は、本実施形態の半導体装置の第１の製造方法を示す模式断面図である。
ｎ＋型のＧａＮ層（第１のＧａＮ系半導体層）１２、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４、ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８の形成までは、第１の実施形態と同様である。
次に、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８上に、マスク材４４を形成する（図１３）。マスク材４４は、例えば、公知のフォトリソグラフィー技術により、形成される。マスク材４４は、レジストである。
次に、マスク材４４をマスクに、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８およびｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６をエッチングする（図１４）。エッチングは、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により行う。
次に、マスク材４４を剥離する。その後、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８の一部領域が露出するようマスク材４５を形成する（図１５）。マスク材４５は、例えば、公知のフォトリソグラフィー技術により、形成される。マスク材４５は、レジストである。
次に、マスク材４５をマスクに、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８の一部領域をエッチングする（図１６）。エッチングは、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により行う。
次に、マスク材４５を剥離する（図１７）。
上記プロセスにより、トランジスタのメサ構造、トランジスタまたはダイオードのｐ型の終端構造（第５のＧａＮ系半導体層）４０、および、ダイオードのｐ型の終端部（第６のＧａＮ系半導体層）４２が形成される。トランジスタのメサ構造が第１の凸部、ダイオードのｐ型の終端構造４０、および、ダイオードのｐ型の終端部（第６のＧａＮ系半導体層）４２が第２の凸部に対応する。
ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４、ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８、ｐ型の終端構造（第５のＧａＮ系半導体層）４０、および、ｐ型の終端部（第６のＧａＮ系半導体層）４２上に、ゲート絶縁膜２０を形成する（図１８）。ゲート絶縁膜２０は、例えば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン窒化膜を堆積することにより形成する。
次に、ゲート絶縁膜２０上にゲート電極２２を形成する。ゲート電極２２の形成においては、例えば、ゲート絶縁膜２０上にフォトリソグラフィー技術を用いてレジストマスクを形成する。その後、蒸着法およびリフトオフ法により、パターニングされた箇所にのみゲート電極２２を形成する。
その後、公知のプロセスを用いて、ソース電極（第１の電極）２４、ドレイン電極（第２の電極）２６、アノード電極（第３の電極）２８が形成される。
なお、アノード電極（第３の電極）２８は、ｐ型の終端部（第６のＧａＮ系半導体層）４２のｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６の一部領域をエッチングし、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４を露出させることにより形成される。
以上の製造方法により、図１２に示す本実施形態の半導体装置が製造される。
次に、本実施形態の半導体装置の第２の製造方法について説明する。
本実施形態の半導体装置の第２の製造方法は、第４のＧａＮ系半導体層を形成する際に、第３のＧａＮ系半導体層上の一部領域を第２のマスク材で被覆する点で、第１の実施形態の半導体装置の第２の製造方法と異なっている。以下、第１の実施形態の半導体装置の第２の製造方法と重複する内容については一部記述を省略する。
図１９〜図２３は、本実施形態の半導体装置の第２の製造方法を示す模式断面図である。なお、第１の製造方法と重複する内容については記述を省略する。
まず、第１の製造方法同様に、ｎ＋型のＧａＮ層（第１のＧａＮ系半導体層）１２上にエピタキシャル成長法により、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４を形成する。
次に、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４上の一部領域を、マスク材（第１のマスク材）４６により被覆する（図１９）。マスク材４６は、公知の膜堆積法、フォトリソグラフィーおよびエッチングによるパターニングにより、形成される。マスク材４６は、例えば、シリコン酸化膜である。
次に、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４上に、選択エピタキシャル成長法により、ｐ型不純物を含むｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６を形成する（図２０）。ｐ型不純物は、例えば、Ｍｇ（マグネシウム）である。また、ソースガスは、例えば、トリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）であり、ソースガス中のｐ型ドーパントは、例えば、シクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）である。
次に、ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６上の一部領域を、マスク材（第２のマスク材）４８により被覆する（図２１）。マスク材４８は、公知の膜堆積法、フォトリソグラフィーおよびエッチングによるパターニングにより、形成される。マスク材４６は、例えば、シリコン酸化膜である。
次に、選択エピタキシャル成長法により、ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６上に、ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８を形成する（図２２）。ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）１８は、ｎ型不純物としてＳｉ（シリコン）を、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下含む。
次に、マスク材４６、４８を剥離する（図２３）。マスク材４６、４８の剥離は、例えば、ウェットエッチングにより行う。
その後、第１の製造方法と同様に、ゲート絶縁膜２０、ゲート電極２２、ソース電極（第１の電極）２４、ドレイン電極（第２の電極）２６、アノード電極（第３の電極）２８を形成する。
以上の製造方法により、図１２に示す本実施形態の半導体装置が製造される。
本実施形態によれば、第１の実施形態の効果に加え、さらに、トランジスタとダイオードの耐圧が向上する。したがって、さらに高耐圧の半導体装置が実現される。
なお、半導体装置２００の耐圧を向上させる観点から、ｐ型のＧａＮ層（第３のＧａＮ系半導体層）１６、ｐ型の終端構造（第５のＧａＮ系半導体層）４０、および、ｐ型の終端部（第６のＧａＮ系半導体層）４２のｐ型の不純物濃度が、ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）１４のｎ型の不純物濃度よりも一桁以上高いことが望ましい。
（第３の実施形態）
本実施形態の半導体装置は、第１導電型の第１のＧａＮ系半導体層と、第２の電極との間に、第１導電型のＳｉ（シリコン）基板を備えること以外は、第２の実施形態と同様である。したがって、第２の実施形態と同様の内容については記述を省略する。
図２４は、本実施形態の半導体装置の構成を示す模式断面図である。本実施形態の半導体装置３００は、第１の実施形態の構造に加え、ｎ＋型のＧａＮ層（第１のＧａＮ系半導体層）１２とドレイン電極（第２の電極）２６との間に、ｎ型のＳｉ（シリコン）基板５２を備えている。
本実施形態の半導体装置は、ｎ型のＳｉ（シリコン）基板５２上にヘテロエピタキシャル成長によりＧａＮ系半導体層を形成する。ｎ＋型のＧａＮ層（第１のＧａＮ系半導体層）１２は、バッファ層として機能する。
本実施形態によっても第２の実施形態と同様の効果が得られる。本実施形態は、エピタキシャル成長の基板として、ｎ型のＳｉ（シリコン）基板５２を用いることが可能となり、半導体装置４００のコストを低減できるとともにウェハの大口径化も容易となる。
（第４の実施形態）
本実施形態の半導体装置は、ｎ型のＳｉ（シリコン）基板にｎ＋型のＧａＮ層（第１のＧａＮ系半導体層）に達する凹部が設けられること以外は、第４の実施形態と同様である。したがって、第４の実施形態と同様の内容については記述を省略する。
図２５は、本実施形態の半導体装置の構成を示す模式断面図である。本実施形態の半導体装置４００は、第４の実施形態の構造に加え、ｎ型のＳｉ（シリコン）基板５２に、ｎ＋型のＧａＮ層（第１のＧａＮ系半導体層）１２に達する凹部が設けられる。そして、その凹部にドレイン電極２６が設けられる。凹部はエッチングにより設けられる。
本実施形態によっても第４の実施形態と同様の効果が得られる。さらに、ｎ型のＳｉ（シリコン）基板５２に、凹部を設けてドレイン電極２６を形成することで、オン抵抗が低減される。
なお、ｎ型のＳｉ（シリコン）基板５２を全て、エッチングまたは研磨により除去する構成とすることも可能である。この場合、素子構造は、第２の実施形態と同様となる。
実施形態では、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とする構成をとることも可能である。
実施形態では、１個のトランジスタと１個のダイオードを１チップ化する場合を例に説明したが、１個のトランジスタと複数のダイオード、複数のトランジスタと複数のダイオード、または、複数のトランジスタと複数のダイオードを１チップ化する構成とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ ｎ＋型のＧａＮ層（第１のＧａＮ系半導体層）
１４ ｎ−型のＧａＮ層（第２のＧａＮ系半導体層）
１６ ｐ型のＧａＮ層（第３のＧａＮ系半導体層）
１８ ｎ＋型のＧａＮ層（第４のＧａＮ系半導体層）
２０ ゲート絶縁膜
２２ ゲート電極
２４ ソース電極（第１の電極）
２６ ドレイン電極（第２の電極）
２８ アノード電極（第３の電極）
４０ ｐ型の終端構造（第５のＧａＮ系半導体層）
４２ ｐ型の終端部（第６のＧａＮ系半導体層）
１００ 半導体装置
２００ 半導体装置
３００ 半導体装置
４００ 半導体装置

Claims (15)

  1. 第１導電型の第１のＧａＮ系半導体層と、
    前記第１のＧａＮ系半導体層上に設けられ、前記第１のＧａＮ系半導体層よりも第１導電型の不純物濃度が低い第１導電型の第２のＧａＮ系半導体層と、
    前記第２のＧａＮ系半導体層上の一部領域に設けられる第２導電型の第３のＧａＮ系半導体層と、
    前記第３のＧａＮ系半導体層上に設けられ、エピタキシャル成長層であり、前記第２のＧａＮ系半導体層よりも第１導電型の不純物濃度が高い第１導電型の第４のＧａＮ系半導体層と、
    前記第２のＧａＮ系半導体層、第３のＧａＮ系半導体層、および、第４のＧａＮ系半導体層上に設けられるゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられるゲート電極と、
    前記第４のＧａＮ系半導体層上に設けられる第１の電極と、
    前記第１のＧａＮ系半導体層の前記第２のＧａＮ系半導体層と反対側に設けられる第２の電極と、
    前記第２のＧａＮ系半導体層上に設けられる第３の電極と、
    を備えることを特徴とする半導体装置。
  2. 前記第２のＧａＮ系半導体層上の一部領域に、前記第１の電極または前記第３の電極を囲み、それぞれが分離して複数設けられ、前記第３のＧａＮ系半導体層と第２導電型の不純物濃度が略同一の第２導電型の第５のＧａＮ系半導体層を、さらに備えることを特徴とする請求項１記載の半導体装置。
  3. 前記第２のＧａＮ系半導体層上の一部領域に、前記第３の電極に接し、前記第３のＧａＮ系半導体層および前記第５のＧａＮ系半導体層と第２導電型の不純物濃度が略同一の第２導電型の第６のＧａＮ系半導体層を、さらに備えることを特徴とする請求項２記載の半導体装置。
  4. 前記第１の電極が、一端が前記第４のＧａＮ系半導体層に位置し、他端が前記第３のＧａＮ系半導体層に位置する溝内に設けられ、前記第３のＧａＮ系半導体層に接することを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第２のＧａＮ系半導体層の膜厚が１μｍ以上２０μｍ以下、前記第２のＧａＮ系半導体層の第１導電型の不純物濃度が１×１０１６ｃｍ−３以上２×１０１７ｃｍ−３以下であることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第３のＧａＮ系半導体層の膜厚が０．１μｍ以上２μｍ以下であることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第３のＧａＮ系半導体層、第５のＧａＮ系半導体層、および、第６のＧａＮ系半導体層の第２導電型の不純物濃度が、前記第２のＧａＮ系半導体層の第１導電型の不純物濃度よりも一桁以上高いことを特徴とする請求項３記載の半導体装置。
  8. 前記第１の電極と前記第３の電極が異なる材料であることを特徴とする請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第２のＧａＮ系半導体層と前記第３の電極がショットキー接続することを特徴とする請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記第４のＧａＮ系半導体層と前記第１の電極、および、前記第１のＧａＮ系半導体層と前記第２の電極がオーミック接続することを特徴とする請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 第１のＧａＮ系半導体層上に、エピタキシャル成長法により前記第１のＧａＮ系半導体層よりも第１導電型の不純物濃度が低い第１導電型の第２のＧａＮ系半導体層を形成し、
    前記第２のＧａＮ系半導体層上に、エピタキシャル成長法により第２導電型の第３のＧａＮ系半導体層を形成し、
    前記第３のＧａＮ系半導体層上に、エピタキシャル成長法により、前記第２のＧａＮ系半導体層よりも第１導電型の不純物濃度が高い第１導電型の第４のＧａＮ系半導体層を形成し、
    前記第４のＧａＮ系半導体層と前記第３のＧａＮ系半導体層との一部領域をエッチングし、前記第２のＧａＮ系半導体層の一部領域を露出させるとともに、前記第３のＧａＮ系半導体層と前記第４のＧａＮ系半導体層との積層構造の複数の第１の凸部を形成し、
    前記第２のＧａＮ系半導体層、第３のＧａＮ系半導体層、および、第４のＧａＮ系半導体層上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記第４のＧａＮ系半導体層上に第１の電極を形成し、
    前記第１のＧａＮ系半導体層の前記第２のＧａＮ系半導体層と反対側に第２の電極を形成し、
    前記第２のＧａＮ系半導体層上に第３の電極を形成することを特徴とする半導体装置の製造方法。
  12. 前記第４のＧａＮ系半導体層と前記第３のＧａＮ系半導体層との一部領域をエッチングし、それぞれが分離される前記第３のＧａＮ系半導体層の複数の第２の凸部を形成することを特徴とする請求項１１記載の半導体装置の製造方法。
  13. 前記第２の凸部の前記第３のＧａＮ系半導体層の一部領域をエッチングし、前記第２のＧａＮ系半導体層を露出し、前記第３の電極を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
  14. 第１のＧａＮ系半導体層上に、エピタキシャル成長法により前記第１のＧａＮ系半導体層よりも第１導電型の不純物濃度が低い第１導電型の第２のＧａＮ系半導体層を形成し、
    前記第２のＧａＮ系半導体層上の一部領域を第１のマスク材により被覆し、選択エピタキシャル成長法により第２導電型の第３のＧａＮ系半導体層を形成し、
    前記第３のＧａＮ系半導体層上の少なくとも一部領域に、選択エピタキシャル成長法により、前記第２のＧａＮ系半導体層よりも第１導電型の不純物濃度が高い第１導電型の第４のＧａＮ系半導体層を形成し、
    前記第２のＧａＮ系半導体層、第３のＧａＮ系半導体層、および、第４のＧａＮ系半導体層上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記第４のＧａＮ系半導体層上に第１の電極を形成し、
    前記第１のＧａＮ系半導体層の前記第２のＧａＮ系半導体層と反対側に第２の電極を形成し、
    前記第２のＧａＮ系半導体層上に第３の電極を形成することを特徴とする半導体装置の製造方法。
  15. 前記第４のＧａＮ系半導体層を形成する際に、前記第３のＧａＮ系半導体層上の一部領域を第２のマスク材で被覆することを特徴とする請求項１４記載の半導体装置の製造方法。
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