JP2015043388A - Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus - Google Patents
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Abstract
【課題】低いコストで製造することが可能な構造の薄膜トランジスタを有する半導体装置を提供する。
【解決手段】基材上に形成された、真性半導体であるシリコン層と、このシリコン層の両端部にそれぞれ電気的に接続されたチタン層と、ゲート電極と、シリコン層とゲート電極の間に形成されたゲート絶縁層を有し、シリコン層をチャネル層として、チタン層をソース・ドレインとして、シリコン層、チタン層、ゲート電極、ゲート絶縁層により、薄膜トランジスタが構成されている、半導体装置とする。
【選択図】図1A semiconductor device including a thin film transistor having a structure that can be manufactured at low cost is provided.
A silicon layer which is an intrinsic semiconductor formed on a base material, a titanium layer electrically connected to both ends of the silicon layer, a gate electrode, and a gap between the silicon layer and the gate electrode. A semiconductor device having a formed gate insulating layer, in which a thin film transistor is configured by a silicon layer, a channel layer, a titanium layer as a source / drain, and a silicon layer, a titanium layer, a gate electrode, and a gate insulating layer. .
[Selection] Figure 1
Description
本発明は、薄膜トランジスタを有する半導体装置、この半導体装置の製造方法、半導体装置を備えた電子機器に係わる。 The present invention relates to a semiconductor device having a thin film transistor, a method for manufacturing the semiconductor device, and an electronic apparatus including the semiconductor device.
スマートフォン、小型ゲーム機、ディジタルカメラ、パーソナルコンピュータなどには、LCD(液晶ディスプレイ)パネルやOLED(有機EL)パネルが使われている。
従来から、これらのパネルの駆動には、薄膜トランジスタが用いられている。
LCD (liquid crystal display) panels and OLED (organic EL) panels are used in smartphones, small game machines, digital cameras, personal computers, and the like.
Conventionally, thin film transistors have been used to drive these panels.
LTPS(Low Temperature Poly Si)を用いた薄膜トランジスタは、易動度が高く、有機ELも駆動でき、高い信頼性を有する(例えば、特許文献1を参照)。このことから、LTPSを用いた薄膜トランジスタは、小型で高解像度のアクティブなディスプレイに用いられている。
さらに、LTPSを用いた薄膜トランジスタは、機能性を有する回路をガラスなどの基板上に搭載させることが可能であるため、パネル上にパネルの画面を制御する制御回路を搭載した、システムオンパネルの研究が進められている。
A thin film transistor using LTPS (Low Temperature Poly Si) has high mobility, can drive an organic EL, and has high reliability (see, for example, Patent Document 1). For this reason, thin film transistors using LTPS are used in small and high-resolution active displays.
In addition, since thin film transistors using LTPS can be mounted on a substrate such as glass with a functional circuit, research on a system-on-panel in which a control circuit for controlling the screen of the panel is mounted on the panel. Is underway.
しかしながら、LTPSなど、ポリシリコンを用いた薄膜トランジスタは、製造する際に、CVD(化学的気相成長)法、イオン注入及び注入したイオンの活性化アニール、エキシマレーザアニールなど、非常にコストのかかる製法を用いるため、大面積のパネルでは生産コストがかさむ。 However, thin film transistors using polysilicon such as LTPS are manufactured at a very high cost such as CVD (chemical vapor deposition), ion implantation, activation annealing of implanted ions, and excimer laser annealing. Therefore, the production cost increases for large-area panels.
また、最近、有機半導体や酸化物半導体を用いた薄膜トランジスタが、製造コストの低減の可能性から、期待されている。
しかしながら、これらのシリコンではない材料を用いた薄膜トランジスタでは、高い易動度を得ることが困難であり、また、光による劣化など、特性の信頼性が大きな課題となっている。
Recently, a thin film transistor using an organic semiconductor or an oxide semiconductor is expected from the possibility of reducing the manufacturing cost.
However, it is difficult to obtain high mobility in a thin film transistor using a material that is not silicon, and reliability of characteristics such as deterioration due to light is a major issue.
薄膜トランジスタを大面積のパネルなどに適用するために、薄膜トランジスタの構造や製法を改善して、製造コストを低減させることが望まれている。 In order to apply a thin film transistor to a large-area panel or the like, it is desired to improve the structure and manufacturing method of the thin film transistor to reduce the manufacturing cost.
薄膜トランジスタの一般的な製法において、不純物のイオン注入(またはイオンシャワードーピング)などが、高い製造コストの要因と考えられる。
イオン注入は、トランジスタのn型やp型のソース/ドレインを形成するために重要な工程であるが、装置や工程のコストが高い。
In a general manufacturing method of a thin film transistor, ion implantation (or ion shower doping) of impurities is considered to be a factor of high manufacturing cost.
Ion implantation is an important process for forming an n-type or p-type source / drain of a transistor, but the cost of the apparatus and process is high.
上述した問題の解決のために、本発明においては、低いコストで製造することが可能な構造の薄膜トランジスタを有する半導体装置を提供する。また、薄膜トランジスタを低いコストで製造することが可能な、半導体装置の製造方法を提供する。さらに、薄膜トランジスタを有する半導体装置を備えた電子機器を提供する。 In order to solve the above problems, the present invention provides a semiconductor device having a thin film transistor having a structure that can be manufactured at low cost. In addition, the present invention provides a method for manufacturing a semiconductor device capable of manufacturing a thin film transistor at a low cost. Furthermore, an electronic device including a semiconductor device including a thin film transistor is provided.
本発明の半導体装置は、基材上に形成された、真性半導体であるシリコン層と、このシリコン層の両端部にそれぞれ電気的に接続されたチタン層と、ゲート電極と、シリコン層とゲート電極の間に形成されたゲート絶縁層を有し、シリコン層をチャネル層として、チタン層をソース・ドレインとして、シリコン層、チタン層、ゲート電極、ゲート絶縁層により、薄膜トランジスタが構成されているものである。 The semiconductor device of the present invention includes an intrinsic semiconductor silicon layer formed on a substrate, a titanium layer electrically connected to both ends of the silicon layer, a gate electrode, a silicon layer, and a gate electrode. A thin film transistor is composed of a silicon layer, a channel layer, a titanium layer as a source / drain, a silicon layer, a titanium layer, a gate electrode, and a gate insulating layer. is there.
本発明の半導体装置において、好ましくは、シリコン層がポリシリコン層である構成とする。 In the semiconductor device of the present invention, the silicon layer is preferably a polysilicon layer.
本発明の半導体装置の製造方法は、基材上に、真性半導体であるシリコン層を形成する工程と、このシリコン層上に、シリコン層と電気的に接続されるように、チタン層を形成する工程を少なくとも有し、真性半導体であるシリコン層、チタン層、ゲート電極、シリコン層とゲート電極の間のゲート絶縁層により、薄膜トランジスタが構成されている半導体装置を製造する。 In the method for manufacturing a semiconductor device of the present invention, a silicon layer that is an intrinsic semiconductor is formed on a base material, and a titanium layer is formed on the silicon layer so as to be electrically connected to the silicon layer. A semiconductor device in which a thin film transistor is formed by a silicon layer, which is an intrinsic semiconductor, a titanium layer, a gate electrode, and a gate insulating layer between the silicon layer and the gate electrode is manufactured.
本発明の半導体装置の製造方法において、好ましくは、シリコン層を形成する工程を、アモルファスシリコン層を形成した後に、アモルファスシリコン層を結晶化してポリシリコン層を形成する工程とする。
さらに好ましくは、アモルファスシリコン層をスパッタ法により形成して、青色半導体レーザを用いたレーザアニールによって、アモルファスシリコン層を結晶化してポリシリコン層を形成する。
In the method for manufacturing a semiconductor device of the present invention, preferably, the step of forming the silicon layer is a step of forming the polysilicon layer by crystallizing the amorphous silicon layer after forming the amorphous silicon layer.
More preferably, an amorphous silicon layer is formed by sputtering, and the amorphous silicon layer is crystallized by laser annealing using a blue semiconductor laser to form a polysilicon layer.
本発明の電子機器は、上記本発明の半導体装置を備え、半導体装置の薄膜トランジスタによって駆動されるものである。 An electronic apparatus of the present invention includes the semiconductor device of the present invention and is driven by a thin film transistor of the semiconductor device.
上述の本発明の半導体装置によれば、真性半導体であるシリコン層をチャネル層として、このシリコン層の両端部に電気的に接続されたチタン層をソース・ドレインとして薄膜トランジスタが構成されている。チタンは仕事関数が比較的小さいため、チタンをシリコンと接続したときの電子に対してのショットキーバリアを低くすることができる。これにより、比較的低い電圧でチタン層からシリコン層へ電子を注入することができ、また、シリコン層に不純物を注入しなくてもチタン層で薄膜トランジスタのソース・ドレインを構成することができる。なお、電子に対してのメタル・シリコン間のバリアが低くなるように、仕事関数の値が低い金属であれば、同様の効果が期待できるが、チタンは、加熱蒸着でも容易に堆積が可能であり、その後の低温での熱処理でも比較的安定であり、加工も困難ではなく、ソース(ドレイン)電極として好ましい。
そして、シリコン層に不純物を注入しなくても薄膜トランジスタのソース・ドレインを構成できるので、半導体装置を製造する際に、シリコン層への不純物の注入工程や注入した不純物の活性化(熱アニールやRTA(急速加熱)もしくはレーザアニール)工程などが不要になり、低いコストで製造することが可能になる。
According to the above-described semiconductor device of the present invention, the thin film transistor is configured with the silicon layer which is an intrinsic semiconductor as the channel layer and the titanium layers electrically connected to both ends of the silicon layer as the source / drain. Since titanium has a relatively small work function, a Schottky barrier against electrons when titanium is connected to silicon can be lowered. As a result, electrons can be injected from the titanium layer to the silicon layer at a relatively low voltage, and the source / drain of the thin film transistor can be formed of the titanium layer without injecting impurities into the silicon layer. Note that the same effect can be expected if the metal has a low work function so that the barrier between metal and silicon against electrons is low, but titanium can also be easily deposited by thermal evaporation. In addition, it is relatively stable even in a subsequent heat treatment at a low temperature, is not difficult to process, and is preferable as a source (drain) electrode.
Further, since the source / drain of the thin film transistor can be formed without implanting impurities into the silicon layer, an impurity implantation process into the silicon layer and activation of the implanted impurities (thermal annealing or RTA) can be performed when manufacturing a semiconductor device. A (rapid heating) or laser annealing step is not required, and it is possible to manufacture at a low cost.
本発明の半導体装置において、シリコン層がポリシリコン層である構成としたときには、薄膜トランジスタが高い易動度を有しており、また、特性が安定していて高い信頼性を有する。 In the semiconductor device of the present invention, when the silicon layer is a polysilicon layer, the thin film transistor has high mobility, stable characteristics, and high reliability.
上述の本発明の半導体装置の製造方法によれば、真性半導体であるシリコン層上に、シリコン層と電気的に接続されるように、チタン層を形成して、真性半導体であるシリコン層、チタン層、ゲート電極、シリコン層とゲート電極の間のゲート絶縁層により、薄膜トランジスタが構成されている半導体装置を製造する。
これにより、シリコン層に不純物を注入しないで、真性半導体のままで薄膜トランジスタを構成するので、シリコン層への不純物の注入工程や注入した不純物の活性化工程が不要になり、低いコストで製造することが可能になる。
また、チタンが比較的低い仕事関数を有するので、前述したように、チタン層を真性半導体であるシリコン層に電気的に接続して形成するだけで、薄膜トランジスタのソース・ドレインを構成することができる。
According to the semiconductor device manufacturing method of the present invention described above, a titanium layer is formed on a silicon layer that is an intrinsic semiconductor so as to be electrically connected to the silicon layer. A semiconductor device in which a thin film transistor is formed is manufactured by the layer, the gate electrode, and the gate insulating layer between the silicon layer and the gate electrode.
As a result, the thin film transistor is formed as an intrinsic semiconductor without injecting impurities into the silicon layer, so that the process of injecting impurities into the silicon layer and the step of activating the implanted impurities are not required, and the manufacturing is performed at low cost. Is possible.
In addition, since titanium has a relatively low work function, as described above, the source / drain of the thin film transistor can be formed simply by electrically connecting the titanium layer to the silicon layer that is an intrinsic semiconductor. .
本発明の半導体装置の製造方法において、シリコン層を形成する工程を、アモルファスシリコン層を形成した後に、アモルファスシリコン層を結晶化してポリシリコン層を形成する工程としたときには、高い易動度を有し、高い信頼性を有する薄膜トランジスタを形成することができる。 In the method of manufacturing a semiconductor device according to the present invention, when the step of forming the silicon layer is a step of forming the polysilicon layer by crystallization of the amorphous silicon layer after forming the amorphous silicon layer, high mobility is obtained. Thus, a highly reliable thin film transistor can be formed.
さらに、アモルファスシリコン層をスパッタ法により形成して、青色半導体レーザを用いたレーザアニールによって、アモルファスシリコン層を結晶化してポリシリコン層を形成したときには、スパッタ法によって低温でアモルファスシリコン層を形成することができる。これにより、基材に樹脂などの耐熱性の低い材料を使用することが可能になる。
また、青色半導体レーザを用いたレーザアニールによって結晶化を行うので、エキシマレーザを用いたレーザアニールと比較して、製造装置のコストを低減することができ、かつ、平坦性や結晶性の良好なポリシリコン層を形成することができる。
Furthermore, when an amorphous silicon layer is formed by sputtering and the polysilicon layer is formed by crystallizing the amorphous silicon layer by laser annealing using a blue semiconductor laser, the amorphous silicon layer is formed at a low temperature by sputtering. Can do. This makes it possible to use a material having low heat resistance such as a resin for the base material.
In addition, since crystallization is performed by laser annealing using a blue semiconductor laser, the cost of the manufacturing apparatus can be reduced compared to laser annealing using an excimer laser, and flatness and crystallinity are good. A polysilicon layer can be formed.
上述の本発明の電子機器の構成によれば、本発明の半導体装置を備え、この半導体装置の薄膜トランジスタによって駆動されるので、半導体装置の製造コストを低減することができる。これにより、半導体装置を備えた電子機器の製造コストも低減することが可能になる。 According to the configuration of the electronic device of the present invention described above, since the semiconductor device of the present invention is provided and driven by the thin film transistor of the semiconductor device, the manufacturing cost of the semiconductor device can be reduced. Thereby, the manufacturing cost of the electronic device provided with the semiconductor device can be reduced.
本発明によれば、薄膜トランジスタを有する半導体装置を、低いコストで製造することが可能になり、この半導体装置を備えた電子機器の製造コストも低減することが可能になる。
従って、大面積の表示装置のパネルなどに、薄膜トランジスタを適用することが可能になる。
According to the present invention, a semiconductor device having a thin film transistor can be manufactured at a low cost, and the manufacturing cost of an electronic apparatus including the semiconductor device can also be reduced.
Accordingly, the thin film transistor can be applied to a panel of a display device having a large area.
本発明において、特に、薄膜トランジスタを構成するシリコン層をポリシリコン層とした場合には、ポリシリコン層により高い易動度と高い信頼性を有する薄膜トランジスタを実現することができる。また、従来のポリシリコンを用いた薄膜トランジスタと比較して、製造コストを低減することが可能になる。
従って、例えば、大画面の表示装置においても、高機能や高画質を実現することが可能になる。
In the present invention, in particular, when the silicon layer constituting the thin film transistor is a polysilicon layer, a thin film transistor having high mobility and high reliability can be realized by the polysilicon layer. In addition, the manufacturing cost can be reduced as compared with a conventional thin film transistor using polysilicon.
Therefore, for example, even in a large-screen display device, it is possible to realize high functions and high image quality.
また、本発明の製造方法において、特に、スパッタ法によりアモルファスシリコン層を形成した後に、青色半導体レーザを用いてアモルファスシリコン層を結晶化してポリシリコン層を形成した場合には、基材に樹脂などの耐熱性の低い材料を使用することが可能になる。これにより、例えば、樹脂から成るフレキシブルな基材に、薄膜トランジスタを有する半導体装置を作製することも可能になる。
従って、例えば、高機能や高画質の表示装置を、フレキシブルパネル上に構成することが可能となる。
In addition, in the manufacturing method of the present invention, in particular, when an amorphous silicon layer is formed by sputtering and then the amorphous silicon layer is crystallized using a blue semiconductor laser to form a polysilicon layer, a resin or the like is used as the base material. It is possible to use a material having low heat resistance. Thereby, for example, it becomes possible to manufacture a semiconductor device having a thin film transistor on a flexible base made of resin.
Therefore, for example, a high-function or high-quality display device can be configured on the flexible panel.
以下、発明を実施するための最良の形態(以下、実施の形態とする)について説明する。
なお、説明は以下の順序で行う。
1.本発明の概要
2.実施の形態
3.実施例
Hereinafter, the best mode for carrying out the invention (hereinafter referred to as an embodiment) will be described.
The description will be given in the following order.
1. 1. Outline of the present invention Embodiment 3 FIG. Example
<1.本発明の概要>
まず、本発明の実施の形態の説明に先立ち、本発明の概要を説明する。
<1. Summary of the present invention>
First, prior to the description of the embodiments of the present invention, an outline of the present invention will be described.
本発明では、シリコン層をチャネル層とした薄膜トランジスタを有する半導体装置を構成する。
そして、チャネル層となるシリコン層は真性半導体であり、かつ、このシリコン層の両端部にそれぞれチタン層が電気的に接続されている構成とする。
In the present invention, a semiconductor device having a thin film transistor having a silicon layer as a channel layer is formed.
The silicon layer serving as the channel layer is an intrinsic semiconductor, and a titanium layer is electrically connected to both ends of the silicon layer.
なお、シリコン層とチタン層とは、直接接続されているか、又は、接合界面付近のごく薄いシリコン−チタン層(反応層、もしくは、混合層)を介して接続されている。 Note that the silicon layer and the titanium layer are directly connected or connected via a very thin silicon-titanium layer (reaction layer or mixed layer) near the bonding interface.
シリコン層には、ポリシリコン(多結晶シリコン)又はアモルファスシリコンを用いることができる。より好ましくは、易動度の高いポリシリコンを用いる。
なお、アモルファスシリコンには、水素が含まれていても良い。
Polysilicon (polycrystalline silicon) or amorphous silicon can be used for the silicon layer. More preferably, polysilicon with high mobility is used.
Note that amorphous silicon may contain hydrogen.
シリコン層が真性半導体であるため、ポリシリコンに不純物をイオン注入することや、アモルファスシリコンの成膜と同時に不純物をドープすることが、不要である。 Since the silicon layer is an intrinsic semiconductor, it is not necessary to ion-implant impurities into the polysilicon or dope the impurities simultaneously with the formation of amorphous silicon.
本発明では、チタンの仕事関数が比較的小さいことを利用している。
チタンの仕事関数が比較的小さく、シリコンの電子親和力に近くなるため、シリコンと接続したときの電子に対するショットキーバリアが小さくなる。
The present invention utilizes the fact that the work function of titanium is relatively small.
Since the work function of titanium is relatively small and close to the electron affinity of silicon, the Schottky barrier for electrons when connected to silicon is small.
ここで、金とチタンと真性シリコンのバンド構造を、比較して図6に示す。
図6に示すように、金の仕事関数は5.1eV、チタンの仕事関数は4.33eVであり、シリコンの電気親和力は4.05eV、シリコンのバンドギャップEgは1.17eVである。
また、真性シリコンの場合、フェルミ準位EFは伝導準位ECと価電子準位EVの中央にあり、真空準位からフェルミ準位までの差は4.635eVとなっている。
Here, the band structures of gold, titanium, and intrinsic silicon are compared and shown in FIG.
As shown in FIG. 6, the work function of gold is 5.1 eV, the work function of titanium is 4.33 eV, the electric affinity of silicon is 4.05 eV, and the band gap Eg of silicon is 1.17 eV.
Also, in the case of intrinsic silicon, Fermi level E F is located in the center of the conductive level E C and the valence electron level E V, the difference between the vacuum level up to the Fermi level has a 4.635EV.
図6より、金の仕事関数とシリコンの電気親和力の差は大きいため、金とシリコンを接続したときに形成される、電子に対するショットキーバリアが大きくなる。
そのため、金とシリコンを接続する場合には、シリコンに高濃度のn型不純物を注入する必要がある。
As shown in FIG. 6, since the difference between the work function of gold and the electric affinity of silicon is large, the Schottky barrier for electrons formed when gold and silicon are connected increases.
Therefore, when gold and silicon are connected, it is necessary to inject a high concentration n-type impurity into silicon.
これに対して、図6からわかるように、チタンの仕事関数とシリコンの電気親和力の差は小さいため、チタンとシリコンを接続したときに形成される、電子に対するショットキーバリアが小さくなる。これにより、比較的小さい電圧で電子をチタンからシリコンに注入することが可能になり、オーミックに近い注入が可能となる。
また、図6より、真性シリコンの真空準位からフェルミ準位までの差が、チタンの仕事関数よりも大きいため、チタンと真性シリコンを接続したときに、真性シリコンの伝導準位ECのバンドが接合界面付近でフェルミ準位EF側に曲がるように形成される。これにより、真性シリコンからチタンへ電子が移動しやすくなる。
On the other hand, as can be seen from FIG. 6, since the difference between the work function of titanium and the electric affinity of silicon is small, the Schottky barrier for electrons formed when titanium and silicon are connected is small. As a result, electrons can be injected from titanium into silicon with a relatively small voltage, and injection close to ohmic becomes possible.
Further, as shown in FIG. 6, since the difference between the vacuum level and the Fermi level of intrinsic silicon is larger than the work function of titanium, when titanium and intrinsic silicon are connected, the band of intrinsic silicon conduction level E C is obtained. There are formed to bend to the Fermi level E F side in the vicinity of the junction interface. This facilitates the movement of electrons from intrinsic silicon to titanium.
以上の性質を利用して、本発明の半導体装置では、真性シリコン層の両端部にそれぞれチタン層を接続して、これらのチタン層をそれぞれソースとドレインとして、真性シリコン層に対してゲート絶縁層を介してゲート電極を設けることにより、薄膜トランジスタを構成する。
そして、この構成の薄膜トランジスタは、ゲート電極にゲート電圧を印加し、ソース−ドレイン間にドレイン電圧を印加することにより、n型トランジスタとして動作させることができる。
即ち、シリコン層にn型不純物を注入しなくても、n型トランジスタとして動作させることが可能になる。
By utilizing the above properties, in the semiconductor device of the present invention, titanium layers are connected to both ends of the intrinsic silicon layer, respectively, and these titanium layers are used as a source and a drain, respectively, and a gate insulating layer with respect to the intrinsic silicon layer. A thin film transistor is formed by providing a gate electrode through the electrode.
The thin film transistor having this structure can be operated as an n-type transistor by applying a gate voltage to the gate electrode and applying a drain voltage between the source and the drain.
That is, it is possible to operate as an n-type transistor without injecting an n-type impurity into the silicon layer.
上述のように、本発明の半導体装置によれば、シリコン層に不純物を注入しなくても、薄膜トランジスタとして動作させることができるため、半導体装置を製造する際の製造工程数を削減して、低いコストで製造することが可能になる。
例えば、ポリシリコンを使用した薄膜トランジスタでは、通常、ポリシリコン層にn型不純物或いはp型不純物を注入する注入工程(イオン注入などの工程)と、注入した不純物を活性化するアニール工程を行っている。
本発明の半導体装置の構成によれば、半導体装置を製造する際に、これら注入工程及びアニール工程が不要になる。
また例えば、アモルファスシリコンを使用した薄膜トランジスタでは、通常、アモルファスシリコンの成膜と同時に、不純物をドープしている。
本発明の半導体装置の構成によれば、半導体装置を製造する際に、アモルファスシリコンの成膜時に不純物をドープする必要がない。CMOS回路として使う場合でも、イオン注入やドーピング成膜の工程を低減できる。液晶に代わって期待されている有機ELの画素を駆動するためには、薄膜トランジスタの易動度が5cm2/V・s以上(もしくは、10cm2/V・s以上)が求められるが、単チャネルで良く、工程の低コスト化において有利となる。
As described above, according to the semiconductor device of the present invention, since it can be operated as a thin film transistor without injecting impurities into the silicon layer, the number of manufacturing steps when manufacturing the semiconductor device can be reduced and low. It becomes possible to manufacture at a cost.
For example, in a thin film transistor using polysilicon, usually, an implantation process (an ion implantation process) for injecting an n-type impurity or a p-type impurity into the polysilicon layer and an annealing process for activating the implanted impurity are performed. .
According to the configuration of the semiconductor device of the present invention, the implantation step and the annealing step are not required when manufacturing the semiconductor device.
For example, in a thin film transistor using amorphous silicon, impurities are usually doped simultaneously with the formation of amorphous silicon.
According to the configuration of the semiconductor device of the present invention, it is not necessary to dope impurities when forming the amorphous silicon when manufacturing the semiconductor device. Even when used as a CMOS circuit, the steps of ion implantation and doping film formation can be reduced. In order to drive an organic EL pixel expected in place of liquid crystal, the mobility of the thin film transistor is required to be 5 cm 2 / V · s or more (or 10 cm 2 / V · s or more). This is advantageous in reducing the cost of the process.
本発明の半導体装置の製造方法では、本発明の半導体装置を製造するに当たり、真性半導体であるシリコン層を形成し、このシリコン層の両端部に電気的に接続されるようにチタン層を形成する。これにより、ソース・ドレインとしては、上述した不純物の注入工程及びアニール工程や、アモルファスシリコンの成膜時の不純物ドープが不要になる。 In the method for manufacturing a semiconductor device of the present invention, in manufacturing the semiconductor device of the present invention, a silicon layer which is an intrinsic semiconductor is formed, and a titanium layer is formed so as to be electrically connected to both ends of the silicon layer. . As a result, the impurity implantation step and the annealing step described above and impurity doping during the formation of amorphous silicon are not required for the source / drain.
また、チタン層は、蒸着法やスパッタ法により、室温付近の比較的低温で成膜することが可能である。
このように、チタン層を低温で成膜することにより、チタンと下層のシリコンの反応によるチタンシリサイドがほとんど生成されない。
従って、チタン層は、蒸着法やスパッタ法を用いて、低い温度で成膜することが望ましい。
The titanium layer can be formed at a relatively low temperature around room temperature by vapor deposition or sputtering.
Thus, by forming the titanium layer at a low temperature, titanium silicide is hardly generated by the reaction between titanium and the underlying silicon.
Therefore, it is desirable to form the titanium layer at a low temperature using a vapor deposition method or a sputtering method.
本発明の半導体装置において、薄膜トランジスタは、ゲート電極をチャネル層のシリコン層よりも上層に形成したトップゲート型と、ゲート電極をチャネル層のシリコン層よりも下層に形成したボトムゲート型の、いずれの型を採用しても良い。 In the semiconductor device of the present invention, the thin film transistor is either a top gate type in which the gate electrode is formed above the silicon layer of the channel layer or a bottom gate type in which the gate electrode is formed below the silicon layer of the channel layer. A mold may be adopted.
本発明の半導体装置及びその製造方法において、前述したように、より好ましくは、シリコン層をポリシリコン層(多結晶シリコン層)とする。
本発明の半導体装置において、薄膜トランジスタのシリコン層をポリシリコン層とすることにより、アモルファスシリコンや酸化物半導体や有機半導体を使用した薄膜トランジスタと比較して、高い移動度と高い信頼性が得られる。
また、本発明の半導体装置において、薄膜トランジスタのシリコン層をポリシリコン層とした場合には、通常のポリシリコンを使用した薄膜トランジスタと比較して、製造する際の不純物注入工程及び不純物活性化のためのアニール工程が不要になる。これにより、製造工程数を削減し、製造コストや製造に要する時間を大幅に低減することができるので、例えば、液晶や有機ELの大型のパネルに、ポリシリコンを使用した薄膜トランジスタを適用することが可能になる。
In the semiconductor device and the manufacturing method thereof according to the present invention, as described above, the silicon layer is more preferably a polysilicon layer (polycrystalline silicon layer).
In the semiconductor device of the present invention, when the silicon layer of the thin film transistor is a polysilicon layer, high mobility and high reliability can be obtained as compared with a thin film transistor using amorphous silicon, an oxide semiconductor, or an organic semiconductor.
Further, in the semiconductor device of the present invention, when the silicon layer of the thin film transistor is a polysilicon layer, compared to a thin film transistor using normal polysilicon, the impurity implantation process and the impurity activation for manufacturing are performed. An annealing process becomes unnecessary. As a result, the number of manufacturing steps can be reduced, and the manufacturing cost and time required for manufacturing can be greatly reduced. For example, a thin film transistor using polysilicon can be applied to a large panel of liquid crystal or organic EL. It becomes possible.
本発明の半導体装置の製造方法において、シリコン層をポリシリコン層(多結晶シリコン層)とする場合には、アモルファスシリコン層を形成した後に、アモルファスシリコン層を結晶化して、ポリシリコン層を形成する。 In the method of manufacturing a semiconductor device according to the present invention, when the silicon layer is a polysilicon layer (polycrystalline silicon layer), the amorphous silicon layer is formed and then the amorphous silicon layer is crystallized to form the polysilicon layer. .
より好ましくは、アモルファスシリコン層を、スパッタ法により形成する。
スパッタ法を採用することにより、CVD(化学的気相成長)法と比較して、より低温で、かつ、低いコストで、アモルファスシリコン層を形成することができる。そして、低温でアモルファスシリコン層を形成することができる。
なお、スパッタ法よりもCVD法の方が、アモルファスシリコン層としての膜質は優れており、アモルファスシリコン層を形成した後の結晶化も容易である。また、アモルファスのままでTFTを作製する場合には、水素が含まれるプラズマCVD法が、最も安定した良いTFT特性とすることが可能である。しかし、スパッタ法によりアモルファスシリコン層を形成しても、アモルファスシリコン層を結晶化してポリシリコン層を形成する際に、膜質を改善することが可能である。
More preferably, the amorphous silicon layer is formed by a sputtering method.
By adopting the sputtering method, an amorphous silicon layer can be formed at a lower temperature and at a lower cost as compared with the CVD (chemical vapor deposition) method. Then, an amorphous silicon layer can be formed at a low temperature.
Note that the CVD method has better film quality as the amorphous silicon layer than the sputtering method, and crystallization after forming the amorphous silicon layer is easy. In the case where a TFT is manufactured as it is, a plasma CVD method including hydrogen can provide the most stable and good TFT characteristics. However, even if the amorphous silicon layer is formed by sputtering, the film quality can be improved when the amorphous silicon layer is crystallized to form the polysilicon layer.
さらに好ましくは、アモルファスシリコン層を結晶化する際に、BLDA(Blue Laser Diode Annealing)、即ち、青色半導体レーザを用いたレーザアニールを採用する。
BLDAを採用することにより、ELA(Excimer Laser Annealing)などの他の結晶化方法と比較して、小型の製造装置となり、製造コストや製造装置の維持コストを低減することができ、かつ、高品質なポリシリコン薄膜を実現することが可能になる。さらに、BLDAを採用することにより、レーザの出力によってポリシリコンの結晶粒経を制御することが可能になる。特に、パルスのELAでは、微小で均一な粒径を制御することが困難である。BLDAによれば、結晶化後、シリコン膜をより平坦にすることができ、トップゲート型の薄膜トランジスタでは、より高性能化も期待できる。
また、BLDAを採用することにより、ELAと同様に、結晶化の際の基材などへの熱的影響をほとんどなくすことができる。スパッタ法によって低温でアモルファスシリコン層を形成して、BLDAによりアモルファスシリコン層を結晶化することにより、基材に樹脂などの耐熱性の低い材料を使用することが可能になる。これにより、例えば、樹脂から成るフレキシブルな基材に、薄膜トランジスタを有する半導体装置を作製することも可能になる。
従って、例えば、高機能や高画質の表示装置を、フレキシブルパネル上に構成することが可能となる。
More preferably, when crystallizing the amorphous silicon layer, BLDA (Blue Laser Diode Annealing), that is, laser annealing using a blue semiconductor laser is employed.
By adopting BLDA, compared with other crystallization methods such as ELA (Excimer Laser Annealing), it becomes a small manufacturing device, and can reduce the manufacturing cost and the maintenance cost of the manufacturing device, and it has high quality. It becomes possible to realize a simple polysilicon thin film. Further, by adopting BLDA, it becomes possible to control the crystal grain size of polysilicon by the output of the laser. In particular, in pulse ELA, it is difficult to control a minute and uniform particle size. According to BLDA, the silicon film can be flattened after crystallization, and higher performance can be expected in a top gate type thin film transistor.
In addition, by adopting BLDA, it is possible to almost eliminate the thermal influence on the base material and the like at the time of crystallization similarly to ELA. By forming an amorphous silicon layer at a low temperature by a sputtering method and crystallizing the amorphous silicon layer by BLDA, it becomes possible to use a material having low heat resistance such as a resin for the base material. Thereby, for example, it becomes possible to manufacture a semiconductor device having a thin film transistor on a flexible base made of resin.
Therefore, for example, a high-function or high-quality display device can be configured on the flexible panel.
さらに、絶縁層や配線層など、半導体装置を構成する他の層も、スパッタ法や蒸着法により形成することにより、低温で形成することができる。CVD法を使わないTFTの製法も可能となり、より安全で低コスト化が図れる。
このように、半導体装置を構成する各層を低温で形成することにより、基材への熱の影響をさらに小さくして、基材に樹脂などの耐熱性の低い材料を使用しやすくすることができる。
Furthermore, other layers constituting the semiconductor device, such as an insulating layer and a wiring layer, can be formed at a low temperature by being formed by a sputtering method or a vapor deposition method. A TFT manufacturing method that does not use the CVD method is also possible, and safer and lower cost can be achieved.
In this manner, by forming each layer constituting the semiconductor device at a low temperature, the influence of heat on the base material can be further reduced, and a low heat-resistant material such as a resin can be easily used for the base material. .
なお、本発明において、薄膜トランジスタのシリコン層をポリシリコン層とする場合には、アモルファスシリコン層の結晶化を容易に行うために、アモルファスシリコン層が平坦であることが望ましい。
従って、トップゲート型を採用するか、ボトムゲート型でゲート電極を形成した後に表面を平坦化してからアモルファスシリコン層を形成することが望ましい。
In the present invention, when the silicon layer of the thin film transistor is a polysilicon layer, the amorphous silicon layer is preferably flat in order to easily crystallize the amorphous silicon layer.
Therefore, it is desirable to adopt a top gate type or form an amorphous silicon layer after planarizing the surface after forming a gate electrode with a bottom gate type.
本発明の電子機器は、上述した本発明の半導体装置を備え、半導体装置の薄膜トランジスタにより駆動される構成である。
薄膜トランジスタを有する半導体装置の製造コストを低減することができるので、半導体装置を備えた電子機器の製造コストも低減することが可能になる。
An electronic apparatus of the present invention includes the above-described semiconductor device of the present invention and is configured to be driven by a thin film transistor of the semiconductor device.
Since the manufacturing cost of a semiconductor device having a thin film transistor can be reduced, the manufacturing cost of an electronic device including the semiconductor device can also be reduced.
電子機器の具体例としては、液晶や有機ELのパネルを用いた、表示装置(ディスプレイ)や、表示部を備えた電子機器(スマートフォン、ゲーム機、その他家電製品)などが挙げられる。 Specific examples of the electronic device include a display device (display) using a liquid crystal or organic EL panel, and an electronic device (smart phone, game machine, and other home appliances) including a display unit.
<2.実施の形態>
次に、本発明の実施の形態を説明する。
本発明の実施の形態の半導体装置の概略構成図(断面図)を、図1に示す。
<2. Embodiment>
Next, an embodiment of the present invention will be described.
FIG. 1 shows a schematic configuration diagram (cross-sectional view) of a semiconductor device according to an embodiment of the present invention.
図1に示す半導体装置は、基材11上に形成されたシリコン層13をチャネル層に用いて、薄膜トランジスタTrが構成されている。
基材11とシリコン層13との間には、バッファ層12が形成されている。
シリコン層13は、不純物の導入がなされていない、真性半導体(i型半導体)とされている。
シリコン層13の左右の端部の上には、それぞれチタン層14が形成されている。
シリコン層13及びチタン層14の周囲には、絶縁層15が形成されている。
シリコン層13の中央部の上方には、絶縁層15上に、薄膜トランジスタTrのゲート電極16が形成されている。
チタン層14の上には、絶縁層15に形成されたコンタクト孔を通じて、配線層17が接続されている。
In the semiconductor device shown in FIG. 1, a thin film transistor Tr is configured by using a silicon layer 13 formed on a base material 11 as a channel layer.
A buffer layer 12 is formed between the base material 11 and the silicon layer 13.
The silicon layer 13 is an intrinsic semiconductor (i-type semiconductor) in which no impurity is introduced.
Titanium layers 14 are respectively formed on the left and right ends of the silicon layer 13.
An insulating layer 15 is formed around the silicon layer 13 and the titanium layer 14.
A gate electrode 16 of the thin film transistor Tr is formed on the insulating layer 15 above the central portion of the silicon layer 13.
On the titanium layer 14, a wiring layer 17 is connected through a contact hole formed in the insulating layer 15.
基材11の材料としては、例えば、ガラスや樹脂を使用することができる。
バッファ層12の材料としては、例えば、SiO2(もしくは/SiN)を使用することができる。
なお、基材11の材料として、金属ホイルなどの導電材料を使用することもできる。この場合には、絶縁材料から成るバッファ層12を基材11の全面に形成して、基材11とシリコン層13を絶縁すれば良い。
As the material of the base material 11, for example, glass or resin can be used.
As a material of the buffer layer 12, for example, SiO 2 (or / SiN) can be used.
In addition, as a material of the base material 11, a conductive material such as a metal foil can be used. In this case, the buffer layer 12 made of an insulating material may be formed on the entire surface of the base material 11 to insulate the base material 11 from the silicon layer 13.
シリコン層13には、ポリシリコン(多結晶シリコン)又はアモルファスシリコンを用いることができる。なお、アモルファスシリコンには、水素が含まれていても良い。
より好ましくは、シリコン層13に、易動度の高いポリシリコンを用いる。
Polysilicon (polycrystalline silicon) or amorphous silicon can be used for the silicon layer 13. Note that amorphous silicon may contain hydrogen.
More preferably, polysilicon having high mobility is used for the silicon layer 13.
絶縁層15の材料としては、例えば、SiNを使用することができる。
ゲート電極16の材料としては、金属又は合金を使用することができる。
配線層17の材料としては、通常配線層に使用されている、金属又は合金を使用することができる。例えば、Alを配線層17に使用することができる。
As a material of the insulating layer 15, for example, SiN can be used.
As a material of the gate electrode 16, a metal or an alloy can be used.
As a material of the wiring layer 17, a metal or an alloy which is usually used for the wiring layer can be used. For example, Al can be used for the wiring layer 17.
なお、ゲート電極16及び配線層17に、同じ材料(金属又は合金)を使用することも可能である。
ゲート電極16及び配線層17に同じ材料を使用した場合には、この材料の層をチタン層14に接続して形成した後に、パターニングすることにより、ゲート電極16及び配線層17を同時に形成することができる。
It is also possible to use the same material (metal or alloy) for the gate electrode 16 and the wiring layer 17.
When the same material is used for the gate electrode 16 and the wiring layer 17, the gate electrode 16 and the wiring layer 17 are simultaneously formed by patterning after the layer of this material is connected to the titanium layer 14. Can do.
シリコン層13とチタン層14は、直接、又は、図示しないごく薄いシリコン−チタン層(反応層もしくは混合層)を介して、電気的に接続されている。
これにより、チタンが比較的仕事関数が小さいので、前述したように、チタンとシリコンを接続したときに形成される、電子に対するショットキーバリアが小さくなるので、比較的小さい電圧で電子をチタンからシリコンに注入することが可能になり、オーミックに近い注入が可能となる。
そして、ゲート電極16にゲート電圧を印加し、配線層17を通じて2つのチタン層14の間にドレイン電圧を印加することにより、薄膜トランジスタTrをn型トランジスタとして動作させることができる。
The silicon layer 13 and the titanium layer 14 are electrically connected directly or via a very thin silicon-titanium layer (reaction layer or mixed layer) (not shown).
As a result, since titanium has a relatively small work function, as described above, the Schottky barrier for electrons formed when titanium and silicon are connected is reduced, so that electrons can be transferred from titanium to silicon at a relatively low voltage. It is possible to inject into the vicinity of ohmic.
The thin film transistor Tr can be operated as an n-type transistor by applying a gate voltage to the gate electrode 16 and applying a drain voltage between the two titanium layers 14 through the wiring layer 17.
図1に示した薄膜トランジスタTrは、例えば、以下に説明するようにして、製造することができる。
なお、以下に説明する製造方法は、シリコン層13をポリシリコン層とする場合の製造方法である。
The thin film transistor Tr shown in FIG. 1 can be manufactured, for example, as described below.
The manufacturing method described below is a manufacturing method in the case where the silicon layer 13 is a polysilicon layer.
まず、基材11上に、バッファ層12を全面的に形成する。
次に、室温など、ごく低温(120℃未満)で、RFスパッタ法などにより、バッファ層12上に、アモルファスシリコン層を形成する。
次に、BLDAにより、アモルファスシリコン層を結晶化して、ポリシリコン層から成るシリコン層13を形成する。
その後、シリコン層13をパターニングして、図2Aに示すように、薄膜トランジスタTrのチャネル層となるシリコン層13を形成する。
First, the buffer layer 12 is formed over the entire surface of the substrate 11.
Next, an amorphous silicon layer is formed on the buffer layer 12 by an RF sputtering method or the like at an extremely low temperature (less than 120 ° C.) such as room temperature.
Next, the amorphous silicon layer is crystallized by BLDA to form a silicon layer 13 made of a polysilicon layer.
Thereafter, the silicon layer 13 is patterned to form a silicon layer 13 that becomes a channel layer of the thin film transistor Tr as shown in FIG. 2A.
次に、シリコン層13上に、蒸着法により、チタン層14を形成する。
さらに、チタン層14をパターニングして、図2Bに示すように、シリコン層13の両端部に残るパターンとする。
Next, a titanium layer 14 is formed on the silicon layer 13 by vapor deposition.
Further, the titanium layer 14 is patterned so as to remain on both ends of the silicon layer 13 as shown in FIG. 2B.
次に、シリコン層13及びチタン層14を覆って、室温など、ごく低温(120℃未満)で、RFスパッタ法などにより、絶縁層15を形成する。
次に、図2Cに示すように、絶縁層15に、チタン層14に達するコンタクト孔を形成する。
Next, the insulating layer 15 is formed by an RF sputtering method or the like at a very low temperature (less than 120 ° C.) such as room temperature, covering the silicon layer 13 and the titanium layer 14.
Next, as shown in FIG. 2C, a contact hole reaching the titanium layer 14 is formed in the insulating layer 15.
その後、コンタクト孔を埋めて、金属又は合金の層を形成する。
さらに、図2Dに示すように、この金属又は合金の層をパターニングして、トランジスタTrのゲート電極16及び、チタン層14に接続された配線層17を形成する。
このようにして、図1に示した薄膜トランジスタTrを製造することができる。
Thereafter, the contact hole is filled to form a metal or alloy layer.
Further, as shown in FIG. 2D, this metal or alloy layer is patterned to form a gate electrode 16 of the transistor Tr and a wiring layer 17 connected to the titanium layer 14.
In this way, the thin film transistor Tr shown in FIG. 1 can be manufactured.
なお、ゲート電極16と配線層17に、異なる材料を使用する場合には、ゲート電極16と配線層17をそれぞれ別々の工程で形成する。 In the case where different materials are used for the gate electrode 16 and the wiring layer 17, the gate electrode 16 and the wiring layer 17 are formed in separate steps.
シリコン層13をアモルファスシリコン層とする場合には、上述した製造方法のうち、アモルファスシリコンを結晶化してポリシリコン層を形成する工程が不要であり、他の工程は同様に行うことができる。 When the silicon layer 13 is an amorphous silicon layer, the step of crystallizing amorphous silicon to form a polysilicon layer is not required in the above-described manufacturing method, and other steps can be performed in the same manner.
上述した製造方法では、室温など、ごく低温(120℃未満)で、アモルファスシリコン層を形成して、BLDAにより結晶化しているので、基材11に樹脂などの耐熱性の低い材料を使用することが可能になる。そして、BLDAを採用したことにより、製造コストや製造装置の維持コストを低減することができ、かつ、高品質なポリシリコン薄膜を実現することが可能になる。さらに、レーザの出力によってポリシリコンの結晶粒経を制御することが可能になる。 In the manufacturing method described above, an amorphous silicon layer is formed and crystallized by BLDA at an extremely low temperature (less than 120 ° C.) such as room temperature. Therefore, a material having low heat resistance such as a resin should be used for the substrate 11. Is possible. By adopting BLDA, it is possible to reduce the manufacturing cost and the maintenance cost of the manufacturing apparatus, and to realize a high-quality polysilicon thin film. Further, the crystal grain size of polysilicon can be controlled by the output of the laser.
また、上述した製造方法では、チタン層14を蒸着法により形成しているので、室温付近の比較的低温で成膜することが可能である。
このように、チタン層14を低温で成膜することにより、チタン層14と下層のシリコン層13の反応によるチタンシリサイドがほとんど生成されない。
さらに、絶縁層15を室温などのごく低温(120℃未満)で形成しているので、基材11への熱の影響をさらに小さくして、基材11に樹脂などの耐熱性の低い材料を使用しやすくすることができる。
Further, in the manufacturing method described above, since the titanium layer 14 is formed by the vapor deposition method, it is possible to form the film at a relatively low temperature around room temperature.
Thus, by forming the titanium layer 14 at a low temperature, titanium silicide is hardly generated by the reaction between the titanium layer 14 and the lower silicon layer 13.
Furthermore, since the insulating layer 15 is formed at a very low temperature (less than 120 ° C.) such as room temperature, the influence of heat on the base material 11 is further reduced, and a material having low heat resistance such as a resin is applied to the base material 11. Easy to use.
上述の本実施の形態の半導体装置によれば、真性半導体であるシリコン層13の両端部上にチタン層14を接続して、シリコン層13をチャネル層として、チタン層14をソース・ドレインとして、薄膜トランジスタTrを構成している。
これにより、チタンの仕事関数が比較的小さいことから、前述したように、比較的小さい電圧で電子をチタン層14からシリコン層13に注入することが可能になり、オーミックに近い注入が可能となり、薄膜トランジスタTrをn型トランジスタとして動作させることができる。
そして、シリコン層13が不純物を注入していない真性半導体であっても、薄膜トランジスタTrとして動作させることができるため、半導体装置を製造する際の工程数を削減して、低いコストで製造することが可能になる。
According to the semiconductor device of the present embodiment described above, the titanium layer 14 is connected to both ends of the silicon layer 13 which is an intrinsic semiconductor, the silicon layer 13 is used as a channel layer, and the titanium layer 14 is used as a source / drain. A thin film transistor Tr is formed.
Thereby, since the work function of titanium is relatively small, as described above, it becomes possible to inject electrons from the titanium layer 14 to the silicon layer 13 with a relatively small voltage, and it is possible to inject near ohmic, The thin film transistor Tr can be operated as an n-type transistor.
Even if the silicon layer 13 is an intrinsic semiconductor into which impurities are not implanted, it can be operated as the thin film transistor Tr. Therefore, the number of steps for manufacturing a semiconductor device can be reduced and manufacturing can be performed at low cost. It becomes possible.
また、特に、シリコン層13をポリシリコン層とした場合には、通常のポリシリコンを使用した薄膜トランジスタと比較して、製造する際の不純物注入工程及び不純物活性化のためのアニール工程が不要になる。これにより、製造工程数を削減し、製造コストや製造に要する時間を大幅に低減することができるので、例えば、液晶や有機ELの大型のパネルに、ポリシリコンを使用した薄膜トランジスタを適用することが可能になる。 In particular, when the silicon layer 13 is a polysilicon layer, an impurity implantation step and an annealing step for activating the impurities are not necessary as compared with a thin film transistor using normal polysilicon. . As a result, the number of manufacturing steps can be reduced, and the manufacturing cost and time required for manufacturing can be greatly reduced. For example, a thin film transistor using polysilicon can be applied to a large panel of liquid crystal or organic EL. It becomes possible.
上述の実施の形態では、ゲート電極16をチタン層14よりも上方に形成しており、チタン層14を覆う絶縁層15がゲート絶縁層となる構成としていた。
本発明の半導体装置では、シリコン層の中央部上に比較的薄いゲート絶縁層を介してゲート電極を形成し、シリコン層の両端部上にチタン層を形成し、2つのチタン層の間にゲート電極を配置した構成とすることも可能である。
この構成を製造する場合は、例えば、シリコン層上にゲート絶縁層を介してゲート電極を形成した後に、ゲート電極を覆って絶縁層を形成してからチタン層を形成する。
In the above-described embodiment, the gate electrode 16 is formed above the titanium layer 14, and the insulating layer 15 covering the titanium layer 14 is the gate insulating layer.
In the semiconductor device of the present invention, a gate electrode is formed on the center of the silicon layer via a relatively thin gate insulating layer, a titanium layer is formed on both ends of the silicon layer, and a gate is formed between the two titanium layers. A configuration in which electrodes are arranged is also possible.
In the case of manufacturing this configuration, for example, after forming a gate electrode on a silicon layer via a gate insulating layer, an insulating layer is formed to cover the gate electrode, and then a titanium layer is formed.
また、上述の実施の形態では、ゲート電極16をシリコン層13よりも上層に形成したトップゲート型としていた。
本発明の半導体装置では、ゲート電極をシリコン層よりも下層に形成したボトムゲート型としても良い。
なお、シリコン層をポリシリコン層とする場合には、シリコン層が平坦である方が容易に結晶化できるため、トップゲート型を採用するか、ボトムゲート型でゲート電極を形成した後に表面を平坦化してからシリコン層を形成することが望ましい。
In the above-described embodiment, the gate electrode 16 is a top gate type formed above the silicon layer 13.
The semiconductor device of the present invention may be a bottom gate type in which the gate electrode is formed below the silicon layer.
When the silicon layer is a polysilicon layer, it is easier to crystallize if the silicon layer is flat. Therefore, the top gate type is adopted, or the surface is flat after the bottom gate type gate electrode is formed. It is desirable to form a silicon layer after conversion.
<3.実施例>
実際に、本発明の薄膜トランジスタを有する半導体装置を作製して、特性を調べた。
<3. Example>
Actually, a semiconductor device having the thin film transistor of the present invention was manufactured and the characteristics were examined.
以下に説明するようにして、図1に示した構成の薄膜トランジスタTrを有する半導体装置を作製した。
基材11として、ガラスを用意した。
そして、この基材11上に、バッファ層12として厚さ50nmのSiO2層を形成した。
次に、室温において、ネオンガスを用いたRFスパッタ法により、厚さ50nmのアモルファスシリコン層を形成した。
さらに、BLDAにより、アモルファスシリコン層を結晶化させて、ポリシリコンからなるシリコン層13を形成した。BLDAのビームのサイズは600×2.4μm2とした。
次に、シリコン層13をパターニングして、シリコン層13によるチャネル層を形成した。
次に、真空蒸着法により、シリコン層13上に、チタン層14を形成した。
次に、チタン層14をパターニングした。
続いて、室温において、RFスパッタ法により、絶縁層15として、厚さ105nmのSiN層を形成した。
さらに、チタン層14上の絶縁層15にコンタクト孔を形成した後に、真空蒸着法により、コンタクト孔を埋めて、配線層17としてAl層を形成した。
このようにして、図1に示した薄膜トランジスタTrを作製した。一例としての薄膜トランジスタTrのチャネル長は10μm、チャネル幅は5μmである。
なお、上述の製造方法によって、BLDAの際のレーザの出力を4Wとした試料を作製した。
As described below, a semiconductor device having the thin film transistor Tr having the configuration shown in FIG. 1 was manufactured.
Glass was prepared as the substrate 11.
Then, a SiO 2 layer having a thickness of 50 nm was formed as the buffer layer 12 on the substrate 11.
Next, an amorphous silicon layer having a thickness of 50 nm was formed at room temperature by RF sputtering using neon gas.
Further, the amorphous silicon layer was crystallized by BLDA to form a silicon layer 13 made of polysilicon. The size of the BLDA beam was 600 × 2.4 μm 2 .
Next, the silicon layer 13 was patterned to form a channel layer made of the silicon layer 13.
Next, a titanium layer 14 was formed on the silicon layer 13 by vacuum deposition.
Next, the titanium layer 14 was patterned.
Subsequently, a SiN layer having a thickness of 105 nm was formed as the insulating layer 15 by RF sputtering at room temperature.
Further, after forming a contact hole in the insulating layer 15 on the titanium layer 14, the contact hole was filled by a vacuum deposition method, and an Al layer was formed as the wiring layer 17.
In this way, the thin film transistor Tr shown in FIG. 1 was produced. As an example, the thin film transistor Tr has a channel length of 10 μm and a channel width of 5 μm.
In addition, the sample which made the output of the laser 4BL into BLDA with the above-mentioned manufacturing method was produced.
BLDAの前後のシリコン層13について、分光エリプソメトリによる分析を行った。分析結果として、吸収率であるk−スペクトルを、図3に示す。なお、図3において、破線はBLDAの前のアモルファスシリコン層のk−スペクトルを示している。
また、レーザの出力を4WとしてBLDAにより結晶化した試料のシリコン層13を、TEM(透過型電子顕微鏡)により観察した。得られたTEM像を、図4に示す。
The silicon layer 13 before and after BLDA was analyzed by spectroscopic ellipsometry. As an analysis result, k-spectrum which is an absorptance is shown in FIG. In FIG. 3, the broken line shows the k-spectrum of the amorphous silicon layer before BLDA.
Further, the silicon layer 13 of the sample crystallized by BLDA with a laser output of 4 W was observed with a TEM (transmission electron microscope). The obtained TEM image is shown in FIG.
図3より、BLDA後のスペクトルでは、280nmのピークが鋭くなり、シリコン層13の結晶性が向上していることがわかる。
また、図4のTEM像より、比較的小さい結晶粒のポリシリコンが形成されていることがわかる。
From FIG. 3, it can be seen that in the spectrum after BLDA, the peak at 280 nm becomes sharp and the crystallinity of the silicon layer 13 is improved.
Further, it can be seen from the TEM image in FIG. 4 that relatively small crystal grains of polysilicon are formed.
さらに、BLDAの際のレーザの出力を4Wとした試料について、作製した薄膜トランジスタTrの増幅特性を測定した。ドレイン電位Vdは1Vと0.1Vで、それぞれゲート電圧Vgを変えてドレイン電流Idの測定を行った。
測定結果として、作製した薄膜トランジスタTrの増幅特性曲線を、図5に示す。
Further, the amplification characteristics of the manufactured thin film transistor Tr were measured for a sample in which the laser output during BLDA was 4 W. The drain potential Vd was 1 V and 0.1 V, and the drain current Id was measured by changing the gate voltage Vg.
As a measurement result, an amplification characteristic curve of the manufactured thin film transistor Tr is shown in FIG.
図5より、作製した薄膜トランジスタTrが、トランジスタとして正しく動作することが確認された。
また、図5の結果より、推定される電子易動度は12.9cm2/Vsであり、ドレイン電位Vdが1Vのときの閾値電圧は7.0Vであった。しきい値は、比較的高いが、最後の電極形成前後の水素化を最適化することで低い値に下げることは可能である。
From FIG. 5, it was confirmed that the manufactured thin film transistor Tr operates correctly as a transistor.
From the results of FIG. 5, the estimated electron mobility was 12.9 cm 2 / Vs, and the threshold voltage when the drain potential Vd was 1 V was 7.0 V. Although the threshold is relatively high, it can be lowered to a low value by optimizing the hydrogenation before and after the last electrode formation.
本発明は、上述の実施の形態や実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。 The present invention is not limited to the above-described embodiments and examples, and various other configurations can be taken without departing from the gist of the present invention.
11 基材、12 バッファ層、13 シリコン層、14 チタン層、15 絶縁層、16 ゲート電極、17 配線層、Tr 薄膜トランジスタ 11 Base material, 12 Buffer layer, 13 Silicon layer, 14 Titanium layer, 15 Insulating layer, 16 Gate electrode, 17 Wiring layer, Tr Thin film transistor
Claims (10)
前記シリコン層の両端部にそれぞれ電気的に接続されたチタン層と、
ゲート電極と、
前記シリコン層と前記ゲート電極の間に形成されたゲート絶縁層を有し、
前記シリコン層をチャネル層として、前記チタン層をソース・ドレインとして、前記シリコン層、前記チタン層、前記ゲート電極、前記ゲート絶縁層により、薄膜トランジスタが構成されている
半導体装置。 A silicon layer that is an intrinsic semiconductor formed on a substrate;
A titanium layer electrically connected to both ends of the silicon layer, and
A gate electrode;
A gate insulating layer formed between the silicon layer and the gate electrode;
A semiconductor device, wherein the silicon layer is used as a channel layer, the titanium layer is used as a source / drain, and the silicon layer, the titanium layer, the gate electrode, and the gate insulating layer constitute a thin film transistor.
前記シリコン層上に、前記シリコン層と電気的に接続されるように、チタン層を形成する工程を少なくとも有し、
真性半導体である前記シリコン層、前記チタン層、ゲート電極、前記シリコン層と前記ゲート電極の間のゲート絶縁層により、薄膜トランジスタが構成されている半導体装置を製造する
半導体装置の製造方法。 Forming a silicon layer that is an intrinsic semiconductor on a substrate;
At least a step of forming a titanium layer on the silicon layer so as to be electrically connected to the silicon layer;
A method for manufacturing a semiconductor device, comprising: manufacturing a semiconductor device in which a thin film transistor is configured by the silicon layer, the titanium layer, the gate electrode, and the gate insulating layer between the silicon layer and the gate electrode, which are intrinsic semiconductors.
前記半導体装置の前記薄膜トランジスタによって駆動される
電子機器。 A silicon layer formed on a base material, which is an intrinsic semiconductor, a titanium layer electrically connected to both ends of the silicon layer, a gate electrode, and formed between the silicon layer and the gate electrode. A thin film transistor comprising a gate insulating layer, the silicon layer as a channel layer, the titanium layer as a source / drain, and the silicon layer, the titanium layer, the gate electrode, and the gate insulating layer. Equipped with equipment,
Electronic equipment driven by the thin film transistor of the semiconductor device.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017107947A (en) * | 2015-12-08 | 2017-06-15 | 国立大学法人 琉球大学 | Semiconductor device, electronic apparatus, and semiconductor device manufacturing method |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697444A (en) * | 1992-08-07 | 1994-04-08 | Sharp Corp | Thin film transistor |
| JPH08116060A (en) * | 1994-10-18 | 1996-05-07 | Furontetsuku:Kk | Field effect transistor |
| JP2002008977A (en) * | 2000-06-22 | 2002-01-11 | Toyota Central Res & Dev Lab Inc | Method for manufacturing polycrystalline thin film and method for manufacturing semiconductor device using the same |
| JP2007294915A (en) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | Nonvolatile semiconductor memory device and manufacturing method thereof |
| JP2008270773A (en) * | 2007-03-23 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| JP2009218524A (en) * | 2008-03-13 | 2009-09-24 | Hitachi Displays Ltd | Manufacturing method of flat display device, and flat display device |
| US20120064650A1 (en) * | 2010-09-13 | 2012-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor and liquid crystal display device |
| JP2012074675A (en) * | 2010-08-31 | 2012-04-12 | Univ Of Ryukyus | Method of manufacturing semiconductor device and semiconductor device |
| WO2012153365A1 (en) * | 2011-05-10 | 2012-11-15 | パナソニック株式会社 | Method for producing thin film transistor device, thin film transistor device, and display device |
-
2013
- 2013-08-26 JP JP2013174882A patent/JP2015043388A/en active Pending
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697444A (en) * | 1992-08-07 | 1994-04-08 | Sharp Corp | Thin film transistor |
| JPH08116060A (en) * | 1994-10-18 | 1996-05-07 | Furontetsuku:Kk | Field effect transistor |
| US5801398A (en) * | 1994-10-18 | 1998-09-01 | Frontec Corporation | Field effect transistor |
| JP2002008977A (en) * | 2000-06-22 | 2002-01-11 | Toyota Central Res & Dev Lab Inc | Method for manufacturing polycrystalline thin film and method for manufacturing semiconductor device using the same |
| JP2007294915A (en) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | Nonvolatile semiconductor memory device and manufacturing method thereof |
| JP2008270773A (en) * | 2007-03-23 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| JP2009218524A (en) * | 2008-03-13 | 2009-09-24 | Hitachi Displays Ltd | Manufacturing method of flat display device, and flat display device |
| JP2012074675A (en) * | 2010-08-31 | 2012-04-12 | Univ Of Ryukyus | Method of manufacturing semiconductor device and semiconductor device |
| US20120064650A1 (en) * | 2010-09-13 | 2012-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor and liquid crystal display device |
| JP2012084866A (en) * | 2010-09-13 | 2012-04-26 | Semiconductor Energy Lab Co Ltd | Method for manufacturing thin film transistor and liquid crystal display device |
| WO2012153365A1 (en) * | 2011-05-10 | 2012-11-15 | パナソニック株式会社 | Method for producing thin film transistor device, thin film transistor device, and display device |
| US20120286282A1 (en) * | 2011-05-10 | 2012-11-15 | Panasonic Corporation | Thin-film transistor device manufacturing method, thin-film transistor device, and display device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017107947A (en) * | 2015-12-08 | 2017-06-15 | 国立大学法人 琉球大学 | Semiconductor device, electronic apparatus, and semiconductor device manufacturing method |
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