JP2015041626A

JP2015041626A - Semiconductor device and method of manufacturing the same

Info

Publication number: JP2015041626A
Application number: JP2013170246A
Authority: JP
Inventors: 敢太齊野; Kanta Saino
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2013-08-20
Filing date: 2013-08-20
Publication date: 2015-03-02

Abstract

PROBLEM TO BE SOLVED: To suppress Vof a transistor from being drastically changed by a layout of the transistor and from being fluctuated, and to reduce the cost of manufacture.SOLUTION: A semiconductor device comprises: a semiconductor substrate; an element isolation region provided in the semiconductor substrate and containing oxygen atoms; a protection insulating film provided on the element isolation region and not containing oxygen atoms; a transistor; and an interlayer insulating film provided on the semiconductor substrate so as to cover the gate electrode and the protection insulating film. The transistor includes: a well provided in an active region sectionalized by the element isolation region; a gate insulating film provided on the well and having a high dielectric constant insulating film; a gate electrode provided on the gate insulating film and having a metal film; and a source and a drain provided on both sides of the gate electrode in the well.

Description

本発明は、半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

近年、半導体装置の微細化が進展している。これに伴いゲート絶緑膜の等価酸化膜厚（ＥＯＴ）も薄膜化しており、従来から用いられてきたシリコン酸化膜、シリコン酸窒化膜をベースにしたゲート絶縁膜や、ポリシリコン製のゲート電極構造では、ＥＯＴの薄膜化に伴うリーク電流の大幅な増大が問題となっている。そこで、このような問題を解決する新技術として、ＨＫＭＧトランジスタが注目されている。ＨＫＭＧトランジスタは、酸化シリコンよりも高い誘電率を有する高誘電率絶縁膜を有するゲート絶縁膜と、金属膜を有するゲート電極を備えたトランジスタである。ＨＫＭＧトランジスタでは、ゲート絶縁膜に高誘電率絶縁膜を用いることにより、ＥＯＴを薄膜化しつつゲート絶縁膜の物理的な膜厚を厚くすることでゲートリーク電流を抑制することができる。また、金属膜を有するゲート電極を用いることにより、トランジスタの動作特性を向上させることができる。 In recent years, miniaturization of semiconductor devices has progressed. Along with this, the equivalent oxide thickness (EOT) of the gate green film has also been reduced, and conventionally used silicon oxide films, gate insulating films based on silicon oxynitride films, and polysilicon gate electrodes. In the structure, a significant increase in leakage current due to the thinning of the EOT is a problem. Therefore, HKMG transistors are attracting attention as a new technology for solving such problems. The HKMG transistor is a transistor including a gate insulating film having a high dielectric constant insulating film having a higher dielectric constant than silicon oxide and a gate electrode having a metal film. In the HKMG transistor, by using a high dielectric constant insulating film as the gate insulating film, the gate leakage current can be suppressed by increasing the physical thickness of the gate insulating film while reducing the EOT thickness. Further, by using a gate electrode having a metal film, the operating characteristics of the transistor can be improved.

特許文献１（特開２００６−２４５９４号公報）および特許文献２（特開２００７−３２９３２７号公報）には、ＨＫＭＧトランジスタが開示されている。 Patent Document 1 (Japanese Patent Laid-Open No. 2006-24594) and Patent Document 2 (Japanese Patent Laid-Open No. 2007-329327) disclose HKMG transistors.

特開２００６−２４５９４号公報JP 2006-24594 A 特開２００７−３２９３２７号公報JP 2007-329327 A

図２０〜２２を参照して、従来のＨＫＭＧトランジスタを用いた半導体装置であるＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の製造方法を説明する。なお、各図は、図１Ａのメモリセル領域のＡ−Ａ’断面に相当する断面と、図１Ｂの周辺回路領域のＡ−Ａ’断面に相当する断面をつなぎ合わせたものである。図中の点線の左側がメモリセル領域、右側が周辺回路領域を表す。 A method for manufacturing a DRAM (Dynamic Random Access Memory), which is a semiconductor device using a conventional HKMG transistor, will be described with reference to FIGS. In each figure, a cross section corresponding to the A-A ′ cross section of the memory cell region of FIG. 1A and a cross section corresponding to the A-A ′ cross section of the peripheral circuit region of FIG. 1B are connected. In the drawing, the left side of the dotted line represents the memory cell region, and the right side represents the peripheral circuit region.

まず、図２０Ａに示すように、半導体基板１のメモリセル領域および周辺回路領域に、酸化シリコン膜からなる素子分離領域２を形成する。周辺回路領域に、素子分離領域２を介して絶縁分離されたＰウェル３およびＮウェル４を形成する。半導体基板１の表面に、酸化シリコン膜５１を形成する。半導体基板１のメモリセル領域内に、第３のゲート絶縁膜３７、ワード線（埋め込みゲート電極）３０を形成する。ワード線３０上には、ライナー膜３８ａおよびＳＯＤ膜３８ｂが形成される。次に、半導体基板１上の全面に、窒化シリコン膜３９を形成する。 First, as shown in FIG. 20A, element isolation regions 2 made of a silicon oxide film are formed in the memory cell region and the peripheral circuit region of the semiconductor substrate 1. In the peripheral circuit region, a P well 3 and an N well 4 that are insulated and separated through an element isolation region 2 are formed. A silicon oxide film 51 is formed on the surface of the semiconductor substrate 1. A third gate insulating film 37 and a word line (buried gate electrode) 30 are formed in the memory cell region of the semiconductor substrate 1. A liner film 38 a and an SOD film 38 b are formed on the word line 30. Next, a silicon nitride film 39 is formed on the entire surface of the semiconductor substrate 1.

図２０Ｂに示すように、リソグラフィー技術およびドライエッチング技術を利用して、メモリセル領域の窒化シリコン膜３９を除去して、メモリセル領域内にビットコン層間絶縁膜３９ａを形成する。 As shown in FIG. 20B, using the lithography technique and the dry etching technique, the silicon nitride film 39 in the memory cell region is removed, and a bit-con interlayer insulating film 39a is formed in the memory cell region.

図２１Ａに示すように、半導体基板１のＰウェル３上に、酸化シリコン膜５ａと、第１の高誘電率絶縁膜６ａ、第１の金属膜７ａ、不純物を含有するポリシリコン膜８ａを有する第１の積層膜を形成し、Ｎウェル４上に酸化シリコン膜５ｂと、第１の高誘電率絶縁膜６ｂ、第２の高誘電率絶縁膜６ｃ、第１の金属膜７ｂ、不純物を含有するポリシリコン膜８ｂを有する第２の積層膜を形成する。この際、第１の積層膜の端部１０ａと、第２の積層膜の端部１０ｂはそれぞれ、素子分離領域２上に位置する。 As shown in FIG. 21A, a silicon oxide film 5a, a first high dielectric constant insulating film 6a, a first metal film 7a, and a polysilicon film 8a containing impurities are formed on the P well 3 of the semiconductor substrate 1. A first laminated film is formed, and contains a silicon oxide film 5b, a first high dielectric constant insulating film 6b, a second high dielectric constant insulating film 6c, a first metal film 7b, and impurities on the N well 4 A second laminated film having the polysilicon film 8b to be formed is formed. At this time, the end portion 10 a of the first stacked film and the end portion 10 b of the second stacked film are respectively located on the element isolation region 2.

図２１Ｂに示すように、リソグラフィー技術およびドライエッチング技術を利用して、メモリセル領域の窒化シリコン膜３９ａ内に、半導体基板１を露出させる開口２３を設ける。この後、メモリセル領域の露出した半導体基板１に不純物を注入する。 As shown in FIG. 21B, an opening 23 for exposing the semiconductor substrate 1 is provided in the silicon nitride film 39a in the memory cell region by using a lithography technique and a dry etching technique. Thereafter, impurities are implanted into the exposed semiconductor substrate 1 in the memory cell region.

図２２Ａに示すように、半導体基板１上の全面に、不純物を含有するポリシリコン膜１１および第２の金属膜１２、およびマスク用の窒化シリコン膜１５を形成する。この後、熱処理を行うことにより、メモリセル領域に注入した不純物を拡散させてビットコンタクト領域３３を形成する。 As shown in FIG. 22A, a polysilicon film 11 and a second metal film 12 containing impurities and a silicon nitride film 15 for a mask are formed on the entire surface of the semiconductor substrate 1. Thereafter, heat treatment is performed to diffuse the impurities implanted into the memory cell region, thereby forming the bit contact region 33.

図２２Ｂに示すように、窒化シリコン膜１５をパターニングしてハードマスク１５を形成する。ハードマスク１５を用いたエッチングにより、メモリセル領域上のポリシリコン膜１１および第２の金属膜１２と、周辺回路領域上の第１および第２の積層膜ならびにポリシリコン膜１１および第２の金属膜１２と、をパターニングする。これにより、メモリセル領域ではビット線３１、周辺回路領域では、Ｐウェル３上に酸化シリコン膜５ａおよび第１の高誘電率絶縁膜６ａを有する第１のゲート絶縁膜、第１のゲート電極１７ａを形成する。また、Ｎウェル４上に酸化シリコン膜５ｂならびに第１および第２の高誘電率絶縁膜６ｂ、６ｃを有する第２のゲート絶縁膜、第２のゲート電極１７ｂを形成する。Ｐウェル３内のゲート電極を挟んだ両側にＮ型導電型の第１のソースおよびドレイン２１ａを形成する。Ｎウェル４内のゲート電極を挟んだ両側にＰ型導電型の第２のソースおよびドレイン２１ｂを形成する。これにより、Ｐウェル３、第１のゲート絶縁膜、第１のゲート電極１７ａ、第１のソースおよびドレイン２１ａを有する第１のトランジスタＴｒ１を形成する。同様に、Ｎウェル４、第２のゲート絶縁膜、第２のゲート電極１７ｂ、第２のソースおよびドレイン２１ｂを有する第２のトランジスタＴｒ２を形成する。 As shown in FIG. 22B, the silicon nitride film 15 is patterned to form a hard mask 15. By etching using the hard mask 15, the polysilicon film 11 and the second metal film 12 on the memory cell region, the first and second laminated films on the peripheral circuit region, and the polysilicon film 11 and the second metal The film 12 is patterned. Thus, in the memory cell region, the first gate insulating film and the first gate electrode 17a having the silicon oxide film 5a and the first high dielectric constant insulating film 6a on the P well 3 in the bit line 31 in the peripheral circuit region. Form. Further, a second gate insulating film having the silicon oxide film 5b and the first and second high dielectric constant insulating films 6b and 6c and the second gate electrode 17b are formed on the N well 4. First sources and drains 21a of N-type conductivity are formed on both sides of the P-well 3 with the gate electrode interposed therebetween. P-type conductivity type second source and drain 21b are formed on both sides of the N-well 4 with the gate electrode interposed therebetween. As a result, the first transistor Tr1 having the P well 3, the first gate insulating film, the first gate electrode 17a, the first source and the drain 21a is formed. Similarly, a second transistor Tr2 having an N well 4, a second gate insulating film, a second gate electrode 17b, a second source and a drain 21b is formed.

図２２Ａの熱処理を行う工程の時、周辺回路領域の第１および第２の積層膜の端部１０ａ、１０ｂはそれぞれ、隣接する素子分離領域２に接していた。このため、素子分離領域２中の酸化シリコンから、酸素原子がＰウェル３と接する第１の高誘電率絶縁膜６ａを介して、その上の第１の金属膜７ａ等に拡散することとなっていた。同様に、素子分離領域２中の酸化シリコンから、酸素原子がＮウェル４と接する第１の高誘電率絶縁膜６ｂ、第２の高誘電率絶縁膜６ｃを介して、その上の第１の金属膜７ｂ等に拡散することとなっていた。従って、第１の金属膜７ａ、７ｂ等の仕事関数が変化し易くなっていた。また、第１の金属膜７ａと第１の高誘電率絶縁膜６ａの界面、および第１の金属膜７ｂと第１および第２の高誘電率絶縁膜６ｂ、６ｃの界面の双極子モーメントが変化し易くなっていた。この結果、図２２Ａの工程で素子分離領域２上に位置する端部１０ａ、１０ｂの面積や、第１および第２のゲート電極１７ａ、１７ｂのゲート長Ｌ、チャネル幅Ｗ等のゲート電極のレイアウトによって、第１および第２のトランジスタＴｒ１、Ｔｒ２の閾値電圧（以下、Ｖ_tと記載する）が大きく変化し、Ｖ_tのバラツキが許容できないレベルに達していた。また、Ｖ_tの制御ができないため、チャネル用の不純物の注入や、第１および第２のソースおよびドレイン２１ａ、２１ｂ用の不純物を注入するためのマスクを余分に設ける必要が生じるなど、製造コストを増加させるといった問題が生じていた。 In the step of performing the heat treatment of FIG. 22A, the end portions 10a and 10b of the first and second laminated films in the peripheral circuit region were in contact with the adjacent element isolation regions 2, respectively. For this reason, oxygen atoms diffuse from the silicon oxide in the element isolation region 2 to the first metal film 7a and the like on the first high dielectric constant insulating film 6a in contact with the P well 3. It was. Similarly, from the silicon oxide in the element isolation region 2, the first high dielectric constant insulating film 6 b and the second high dielectric constant insulating film 6 c in which oxygen atoms are in contact with the N well 4 are passed through the first high dielectric constant insulating film 6 c. It was to diffuse into the metal film 7b and the like. Therefore, the work functions of the first metal films 7a and 7b and the like are easily changed. Further, the dipole moments at the interface between the first metal film 7a and the first high dielectric constant insulating film 6a and at the interface between the first metal film 7b and the first and second high dielectric constant insulating films 6b and 6c are It was easy to change. As a result, the layout of the gate electrodes such as the areas of the end portions 10a and 10b located on the element isolation region 2 in the step of FIG. 22A, the gate length L and the channel width W of the first and second gate electrodes 17a and 17b. Accordingly, the first and second transistors Tr1, Tr2 threshold voltage (hereinafter referred to as V _t) is greatly changed, the variation in V _t has reached an unacceptable level. Moreover, because it can not control the V _t, inject and impurity for channel, such as first and second source and drain 21a, is necessary to provide extra mask for implanting the impurity for 21b occurs, the manufacturing cost There was a problem of increasing

一実施形態は、
半導体基板と、
前記半導体基板内に設けられ、酸素原子を含有する素子分離領域と、
前記素子分離領域上に設けられた酸素原子を含有しない保護絶縁膜と、
前記素子分離領域によって区画された活性領域内に設けられたウェルと、前記ウェル上に設けられた高誘電率絶縁膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に設けられた金属膜を有するゲート電極と、前記ウェル内の前記ゲート電極を挟んだ両側に設けられたソースおよびドレインと、を有するトランジスタと、
前記ゲート電極および保護絶縁膜を覆うように、前記半導体基板上に設けられた層間絶縁膜と、
を有する半導体装置に関する。 One embodiment is:
A semiconductor substrate;
An element isolation region provided in the semiconductor substrate and containing oxygen atoms;
A protective insulating film not containing oxygen atoms provided on the element isolation region;
A well provided in an active region partitioned by the element isolation region; a gate insulating film having a high dielectric constant insulating film provided on the well; and a metal film provided on the gate insulating film. A transistor having a gate electrode, and a source and a drain provided on both sides of the gate electrode in the well;
An interlayer insulating film provided on the semiconductor substrate so as to cover the gate electrode and the protective insulating film;
The present invention relates to a semiconductor device having

他の実施形態は、
半導体基板内に、酸素原子を含有する素子分離領域を形成する工程と、
前記半導体基板内の、前記素子分離領域によって区画された活性領域内にウェルを形成する工程と、
前記素子分離領域上に、酸素原子を含有しない保護絶縁膜を形成する工程と、
（１）前記ウェル上および（２）前記ウェルに隣接する素子分離領域上に位置する前記保護絶縁膜上に、連続した高誘電率絶縁膜を有するゲート絶縁材料膜および連続した金属膜を有するゲート電極材料膜を、この順に形成する工程と、
前記ゲート絶縁材料膜、ゲート電極材料膜および素子分離領域上に、連続した導電膜を形成する工程と、
前記ウェルおよび保護絶縁膜上に連続したゲート絶縁材料膜およびゲート電極材料膜を配置させた状態で、前記半導体基板に熱処理を行う工程と、
前記ゲート絶縁材料膜、ゲート電極材料膜、および導電膜をパターニングすることにより、前記ウェル上に、前記ゲート絶縁材料膜を有するゲート絶縁膜ならびに前記ゲート電極材料膜および導電膜を有するゲート電極を形成する工程と、
前記ウェル内の前記ゲート電極を挟んだ両側にソースおよびドレインを形成する工程と、
前記ゲート電極および保護絶縁膜を覆うように、前記半導体基板上に層間絶縁膜を形成する工程と、
を有する、前記ウェル、ゲート絶縁膜、ゲート電極ならびにソースおよびドレインを備えたトランジスタを有する半導体装置の製造方法に関する。 Other embodiments are:
Forming an element isolation region containing oxygen atoms in a semiconductor substrate;
Forming a well in an active region defined by the element isolation region in the semiconductor substrate;
Forming a protective insulating film containing no oxygen atom on the element isolation region;
(1) A gate having a gate insulating material film having a continuous high dielectric constant insulating film and a continuous metal film on the well and (2) the protective insulating film located on an element isolation region adjacent to the well. A step of forming an electrode material film in this order;
Forming a continuous conductive film on the gate insulating material film, the gate electrode material film, and the element isolation region;
Performing a heat treatment on the semiconductor substrate in a state where a continuous gate insulating material film and a gate electrode material film are disposed on the well and the protective insulating film;
A gate insulating film having the gate insulating material film and a gate electrode having the gate electrode material film and the conductive film are formed on the well by patterning the gate insulating material film, the gate electrode material film, and the conductive film. And a process of
Forming a source and a drain on both sides of the gate electrode in the well;
Forming an interlayer insulating film on the semiconductor substrate so as to cover the gate electrode and the protective insulating film;
The present invention relates to a method of manufacturing a semiconductor device having a transistor having the well, the gate insulating film, the gate electrode, and the source and drain.

トランジスタのレイアウトによって、トランジスタのＶ_tが大きく変化して、Ｖ_tのバラツキが発生することを抑制できる。また、製造コストを低減することができる。 It is possible to suppress the occurrence of variations in V _t due to a large change in V _{t of the} transistor due to the layout of the transistor. In addition, the manufacturing cost can be reduced.

第１実施例の半導体装置を表す平面図である。It is a top view showing the semiconductor device of 1st Example. 第１実施例の半導体装置を表す断面図である。It is sectional drawing showing the semiconductor device of 1st Example. 第１実施例の半導体装置を表す断面図である。It is sectional drawing showing the semiconductor device of 1st Example. 第１実施例の半導体装置を表す断面図である。It is sectional drawing showing the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the semiconductor device of 1st Example. 従来の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法を表す図である。It is a figure showing the manufacturing method of the conventional semiconductor device.

本発明の半導体装置およびその製造方法の一例では、酸素原子を含有する素子分離領域上に、実質的に酸素原子を含有しない保護絶縁膜を有する。また、完成前の製造工程において、ゲート絶縁材料膜およびゲート電極材料膜の端部が、保護絶縁膜を介して素子分離領域上に位置する状態で、半導体基板に対して熱処理を行う。この際、保護絶縁膜によって、素子分離領域からゲート絶縁材料膜を通ってゲート電極材料膜まで酸素原子が拡散することを防止できる。この結果、完成後のトランジスタにおいて、ゲート電極を構成する金属膜中まで拡散した酸素原子によって金属膜の仕事関数が変化したり、金属膜とゲート絶縁膜を構成する高誘電率絶縁膜の界面の双極子モーメントが変化することを防止できる。そして、図２０〜２２で前述したように、完成前の製造工程において、素子分離領域と接するゲート絶縁材料膜およびゲート電極材料膜の端部の面積や、ゲート長Ｌ、チャネル幅Ｗなどのゲート電極のレイアウトによって、トランジスタのＶ_tが大きく変化し、Ｖ_tのバラツキが発生することを抑制できる。また、Ｖ_tの制御ができないことに起因する、チャネル用の不純物の注入や、ＬＤＤ領域ならびにソースおよびドレイン用の不純物を注入するためのマスクを余分に設けるといったことがなくなる。この結果、製造コストを低減することができる。 In an example of the semiconductor device and the manufacturing method thereof according to the present invention, the protective insulating film substantially not containing oxygen atoms is provided on the element isolation region containing oxygen atoms. In addition, in the manufacturing process before completion, the semiconductor substrate is subjected to heat treatment in a state where the end portions of the gate insulating material film and the gate electrode material film are located on the element isolation region through the protective insulating film. At this time, the protective insulating film can prevent oxygen atoms from diffusing from the element isolation region to the gate electrode material film through the gate insulating material film. As a result, in the completed transistor, the work function of the metal film is changed by oxygen atoms diffused into the metal film constituting the gate electrode, or at the interface between the metal film and the high dielectric constant insulating film constituting the gate insulating film. It is possible to prevent the dipole moment from changing. Then, as described above with reference to FIGS. 20 to 22, in the manufacturing process before completion, the gate insulating material film and the gate electrode material film in contact with the element isolation region, the gate length L, the channel width W, and the like. the layout of the electrode, can be suppressed V _t of the transistor is large changes, variation in V _t is generated. Further, due to the inability to control the V _t, inject and impurity for channel, thereby preventing such a mask for implanting the impurity for LDD regions and the source and drain extra provision. As a result, the manufacturing cost can be reduced.

以下に、本発明を適用した実施例である半導体装置及びその製造方法について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。 Hereinafter, a semiconductor device which is an embodiment to which the present invention is applied and a manufacturing method thereof will be described with reference to the drawings. This embodiment is a specific example shown for a deeper understanding of the present invention, and the present invention is not limited to this specific example. Moreover, the same code | symbol is attached | subjected to the same member and description is abbreviate | omitted or simplified. Further, the same members will be appropriately omitted. The drawings used in the following description are schematic, and the ratios of length, width, and thickness in each drawing are not necessarily the same as the actual ones, and the length, width, and thickness in each drawing are not the same. The ratios may not match each other. In the following examples, the concretely shown conditions such as materials and dimensions are merely examples.

なお、下記実施例において、「第１のトランジスタ」とは、周辺回路領域に形成されたＮチャネル型のＭＯＳトランジスタ（以下、ＮＭＯＳと記載する場合がある）を表す。「第２のトランジスタ」とは、周辺回路領域に形成されたＰチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳと記載する場合がある）を表す。「第３のトランジスタ」とは、メモリセル領域に形成されたトランジスタを表す。 In the following embodiments, the “first transistor” represents an N-channel MOS transistor (hereinafter sometimes referred to as NMOS) formed in the peripheral circuit region. The “second transistor” represents a P-channel MOS transistor (hereinafter sometimes referred to as PMOS) formed in the peripheral circuit region. The “third transistor” represents a transistor formed in the memory cell region.

「導電膜」は、不純物を含有するポリシリコン膜１１および第２の金属膜１２を表す（例えば、図１６参照）。
「第１のゲート絶縁材料膜」は、第１の高誘電率絶縁膜６ａを表す（例えば、図１４参照）。「第２のゲート絶縁材料膜」は、第１および第２の高誘電率絶縁膜６ｂ、６ｃを表す（例えば、図１４参照）。「第１のゲート電極材料膜」は、第１の金属膜７ａおよび不純物を含有するポリシリコン膜８ａを表す（例えば、図１４参照）。「第２のゲート電極材料膜」は、第１の金属膜７ｂおよび不純物を含有するポリシリコン膜８ｂを表す（例えば、図１４参照）。
また、「第１の積層膜」は、第１の高誘電率絶縁膜６ａ、第１の金属膜７ａおよび不純物を含有するポリシリコン膜８ａを表す（例えば、図１４参照）。「第２の積層膜」は、第１および第２の高誘電率絶縁膜６ｂ、６ｃ、第１の金属膜７ｂならびに不純物を含有するポリシリコン膜８ｂを表す（例えば、図１４参照）。 The “conductive film” represents the polysilicon film 11 and the second metal film 12 containing impurities (see, for example, FIG. 16).
The “first gate insulating material film” represents the first high dielectric constant insulating film 6a (see, for example, FIG. 14). The “second gate insulating material film” represents the first and second high dielectric constant insulating films 6b and 6c (see, for example, FIG. 14). The “first gate electrode material film” represents the first metal film 7a and the polysilicon film 8a containing impurities (for example, see FIG. 14). The “second gate electrode material film” represents the first metal film 7b and the polysilicon film 8b containing impurities (for example, see FIG. 14).
The “first laminated film” represents the first high dielectric constant insulating film 6a, the first metal film 7a, and the polysilicon film 8a containing impurities (for example, see FIG. 14). The “second stacked film” represents the first and second high dielectric constant insulating films 6b and 6c, the first metal film 7b, and the polysilicon film 8b containing impurities (for example, see FIG. 14).

（第１実施例）
１．半導体装置
本実施例は、本発明の構造を適用した半導体装置であるＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に関するものである。 (First embodiment)
1. Semiconductor Device This embodiment relates to a DRAM (Dynamic Random Access Memory) which is a semiconductor device to which the structure of the present invention is applied.

図１および２は本実施例の半導体装置を表す図であり、図１Ａはメモリセル領域の平面図、図１Ｂは周辺回路領域の平面図である。図２Ａは図１ＡのＡ−Ａ’方向の断面図と図１ＢのＡ−Ａ’方向の断面図をつなぎ合わせたものであり、点線の左側が図１ＡのＡ−Ａ’方向の断面図、点線の右側が図１ＢのＡ−Ａ’方向の断面図を表す。図２Ｂおよび図２Ｃはそれぞれ、図１ＢのＢ−Ｂ’方向の断面図およびＣ−Ｃ’方向の断面図を表し、ハードマスク１５よりも上の構造は省略している。なお、図１の平面図では半導体装置の主要な構造しか示していない。 1 and 2 are diagrams showing a semiconductor device according to the present embodiment. FIG. 1A is a plan view of a memory cell region, and FIG. 1B is a plan view of a peripheral circuit region. 2A is a cross-sectional view taken along the line AA ′ in FIG. 1A and the cross-sectional view taken along the line AA ′ in FIG. 1B, and the left side of the dotted line is a cross-sectional view in the direction AA ′ in FIG. The right side of the dotted line represents a cross-sectional view in the AA ′ direction of FIG. 1B. 2B and 2C respectively show a cross-sectional view in the B-B ′ direction and a cross-sectional view in the C-C ′ direction in FIG. 1B, and a structure above the hard mask 15 is omitted. Note that only the main structure of the semiconductor device is shown in the plan view of FIG.

本実施例のＤＲＡＭは、図１Ａに示すメモリセル領域と、図１Ｂに示す周辺回路領域とから構成されており、６Ｆ２セル配置（Ｆは最少加工寸法）となっている。 The DRAM of this embodiment is composed of a memory cell region shown in FIG. 1A and a peripheral circuit region shown in FIG. 1B, and has a 6F2 cell arrangement (F is the minimum processing size).

（メモリセル領域）
図１Ａに示すように、ＤＲＡＭのメモリセル領域には、酸化シリコンからなる素子分離領域（ＳＴＩ）２と活性領域１ａがＹ方向に所定間隔で交互に複数、形成されている。素子分離領域２および活性領域１ａはそれぞれ、図１Ａに示すＸ’方向に延在している。また、活性領域１ａを縦断するように、ワード線となる埋め込みゲート電極３０およびダミーワード線３０’が、Ｙ方向に延在し、Ｘ方向に所定の間隔で半導体基板１内に埋め込まれることで形成されている。さらに、ワード線３０およびダミーワード線３０’と直交するＸ方向に複数のビット線３１が延在し、Ｙ方向に所定の間隔で配置されている。そして、ワード線３０と活性領域１ａとが交差する領域にそれぞれメモリセルが形成されている。メモリセルは、第３のトランジスタＴｒ３と図示しないキャパシタとから構成されている。第３のトランジスタＴｒ３は、活性領域１ａ、第３のソースおよびドレインとなる容量コンタクト領域３２ａおよびビットコンタクト領域３３、ワード線３０および図示しない第３のゲート絶縁膜とから構成されている。 (Memory cell area)
As shown in FIG. 1A, a plurality of element isolation regions (STI) 2 made of silicon oxide and active regions 1a are alternately formed at predetermined intervals in the Y direction in a DRAM memory cell region. The element isolation region 2 and the active region 1a each extend in the X ′ direction shown in FIG. 1A. In addition, the embedded gate electrode 30 and the dummy word line 30 ′ serving as word lines extend in the Y direction and are embedded in the semiconductor substrate 1 at predetermined intervals in the X direction so as to cut the active region 1a vertically. Is formed. Further, a plurality of bit lines 31 extend in the X direction orthogonal to the word lines 30 and the dummy word lines 30 ′, and are arranged at predetermined intervals in the Y direction. Memory cells are formed in regions where the word line 30 and the active region 1a intersect. The memory cell includes a third transistor Tr3 and a capacitor (not shown). The third transistor Tr3 includes an active region 1a, a capacitor contact region 32a serving as a third source and drain, a bit contact region 33, a word line 30, and a third gate insulating film (not shown).

ワード線３０とダミーワード線３０’は、同一の構造を有しているが、機能が異なっている。ワード線３０は第３のトランジスタＴｒ３のゲート電極として用いられるのに対して、ダミーワード線３０’は所定の電位をかけて隣接する第３のトランジスタＴｒ３間を分離するために設けられている。すなわち、同一の活性領域１ａ上で隣接する第３のトランジスタＴｒ３間は、ダミーワード線３０’を所定の電位に維持することで、寄生トランジスタをオフ状態として分離する。また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ（図１Ａには図示せず）が設けられている。各キャパシタは、各トランジスタの容量コンタクト領域３２ａに電気的に接続された容量コンタクトプラグ３２ｂおよび３２ｄ、容量コンタクトプラグ３２ｂおよび３２ｄに電気的に接続された容量コンタクトパッド３２ｃを介して、容量コンタクト領域３２ａに電気的に接続されている。容量コンタクトプラグ３２ｂおよび３２ｄは、図１Ａに示すように、それぞれが重ならないようにメモリセル領域内に、所定の間隔で配置されている。また、個々のメモリセルは、ビットコンタクト領域３３を介して、ビット線３１に接続されている。 The word line 30 and the dummy word line 30 'have the same structure but have different functions. The word line 30 is used as the gate electrode of the third transistor Tr3, while the dummy word line 30 'is provided to isolate the adjacent third transistors Tr3 by applying a predetermined potential. That is, the third transistors Tr3 adjacent on the same active region 1a are separated by maintaining the dummy word line 30 'at a predetermined potential so that the parasitic transistors are turned off. In addition, a plurality of memory cells are formed in the entire memory cell region, and each memory cell is provided with a capacitor (not shown in FIG. 1A). Each capacitor is connected to a capacitor contact region 32a via a capacitor contact plug 32b and 32d electrically connected to the capacitor contact region 32a of each transistor and a capacitor contact pad 32c electrically connected to the capacitor contact plugs 32b and 32d. Is electrically connected. As shown in FIG. 1A, the capacitor contact plugs 32b and 32d are arranged at predetermined intervals in the memory cell region so as not to overlap each other. Each memory cell is connected to the bit line 31 via the bit contact region 33.

図２Ａの点線の左側部分に示すように、メモリセル領域において、各メモリセルは、第３のトランジスタＴｒ３とキャパシタ４８とから形成されている。第３のトランジスタＴｒ３は、半導体基板１内に埋め込まれた埋め込みゲート電極からなるワード線３０と、半導体基板１とワード線３０の間に設けられた第３のゲート絶縁膜３７、および半導体基板１の主面に設けられ第３のソースおよびドレインとなる容量コンタクト領域３２ａおよびビットコンタクト領域３３とから構成されている。ワード線３０は例えば、窒化チタン膜からなるバリアメタル膜３０ａと、タングステン膜からなるメタルゲート膜３０ｂとから構成されている。ワード線３０の上面は、半導体基板１の上面よりも低くなるように形成されている。ワード線３０上には、窒化シリコン膜からなるライナー膜３８ａとＳＯＤ（ＳｐｉｎｏｎＤｉｅｌｅｃｔｒｉｃ）膜３８ｂが設けられている。 As shown on the left side of the dotted line in FIG. 2A, each memory cell is formed of a third transistor Tr3 and a capacitor 48 in the memory cell region. The third transistor Tr3 includes a word line 30 made of an embedded gate electrode embedded in the semiconductor substrate 1, a third gate insulating film 37 provided between the semiconductor substrate 1 and the word line 30, and the semiconductor substrate 1 The capacitor contact region 32a and the bit contact region 33 which are provided on the main surface and serve as the third source and drain. The word line 30 includes, for example, a barrier metal film 30a made of a titanium nitride film and a metal gate film 30b made of a tungsten film. The upper surface of the word line 30 is formed to be lower than the upper surface of the semiconductor substrate 1. On the word line 30, a liner film 38a made of a silicon nitride film and an SOD (Spin on Dielectric) film 38b are provided.

半導体基板１上には、シリコン窒化膜からなるビットコン層間絶縁膜３９ａが設けられている。ビットコンタクト領域３３上のビットコン層間絶縁膜３９ａは開口しており、ビットコンタクト領域３３に接するようにビット線３１が設けられている。ビット線３１は例えば、半導体基板１に近い側から順に、不純物を含有するポリシリコン膜１１ｃ、窒化タングステン膜とタングステン膜の積層膜１２ｃとから構成される。ビット線３１上には、窒化シリコン膜からなるハードマスク１５が設けられている。ビットコン層間絶縁膜３９ａ上と、ビット線３１およびハードマスク１５の側面上には、窒化シリコン膜からなるライナー膜４３が設けられている。ライナー膜４３上には、ＳＯＤ膜（層間絶縁膜）２２が設けられている。 On the semiconductor substrate 1, a bit-con interlayer insulating film 39a made of a silicon nitride film is provided. The bit contact interlayer insulating film 39 a on the bit contact region 33 is opened, and the bit line 31 is provided so as to be in contact with the bit contact region 33. The bit line 31 includes, for example, a polysilicon film 11c containing impurities, a laminated film 12c of a tungsten nitride film and a tungsten film in order from the side closer to the semiconductor substrate 1. A hard mask 15 made of a silicon nitride film is provided on the bit line 31. A liner film 43 made of a silicon nitride film is provided on the bit-con interlayer insulating film 39 a and on the side surfaces of the bit line 31 and the hard mask 15. An SOD film (interlayer insulating film) 22 is provided on the liner film 43.

ＳＯＤ膜２２、ライナー膜４３およびビットコン層間絶縁膜３９ａを貫通して、容量コンタクト領域３２ａに電気的に接続されるように容量コンタクトプラグ３２ｂおよび３２ｄが設けられている。ＳＯＤ膜２２上には更に、容量コンタクトプラグ３２ｂおよび３２ｄに電気的に接続されるように容量コンタクトパッド３２ｃが設けられている。容量コンタクトパッド３２ｃを覆うように、ＳＯＤ膜２２上には窒化シリコン膜からなるストッパー膜４５が設けられている。また、容量コンタクトパッド３２ｃに電気的に接続されるように、キャパシタ４８が設けられている。キャパシタ４８は、容量コンタクトプラグ３２ｂおよび３２ｄ、容量コンタクトパッド３２ｃを介して、容量コンタクト領域３２ａに電気的に接続されている。なお、容量コンタクトパッド３２ｃは形成されなくても良い。その場合、キャパシタ４８は適宜、容量コンタクトプラグ３２ｄ上に形成される。キャパシタ４８は、下部電極４８ａ、容量絶縁膜４８ｂ、および上部電極４８ｃがこの順に積層されることで形成されている。 Capacitance contact plugs 32b and 32d are provided through the SOD film 22, liner film 43, and bit-con interlayer insulating film 39a so as to be electrically connected to the capacitor contact region 32a. A capacitive contact pad 32c is further provided on the SOD film 22 so as to be electrically connected to the capacitive contact plugs 32b and 32d. A stopper film 45 made of a silicon nitride film is provided on the SOD film 22 so as to cover the capacitor contact pad 32c. A capacitor 48 is provided so as to be electrically connected to the capacitor contact pad 32c. The capacitor 48 is electrically connected to the capacitor contact region 32a via the capacitor contact plugs 32b and 32d and the capacitor contact pad 32c. Note that the capacitor contact pad 32c may not be formed. In that case, the capacitor 48 is appropriately formed on the capacitor contact plug 32d. The capacitor 48 is formed by laminating a lower electrode 48a, a capacitive insulating film 48b, and an upper electrode 48c in this order.

（周辺回路領域）
図１Ｂに示すように、周辺回路領域には、ＮＭＯＳが形成される領域Ｃｎと、ＰＭＯＳが形成される領域Ｃｐが設けられている。領域ＣｎとＣｐの周囲には、これらの領域を区画するように素子分離領域（ＳＴＩ）２が配置されている。それぞれの領域ＣｎとＣｐには、半導体基板１の表面が露出した活性領域１ａが配置されている。領域ＣｎとＣｐの活性領域１ａ内にはそれぞれ、Ｐウェル３およびＮウェル４が設けられている。メモリセル領域のビット線３１と同時に形成される第１のゲート電極１７ａ、第２のゲート電極１７ｂがそれぞれ、Ｐウェル３およびＮウェル４を２分するように設けられている。領域Ｃｎにおいて第１のゲート電極１７ａの両側のＰウェル３内には、図示しない低濃度の不純物が導入されたＬＤＤ領域と、高濃度の不純物が導入された第１のソースおよびドレイン２１ａが設けられている。領域Ｃｐにおいて第２のゲート電極１７ｂの両側のＮウェル４内には、図示しない低濃度の不純物が導入されたＬＤＤ領域と、高濃度の不純物が導入された第２のソースおよびドレイン２１ｂが設けられている。領域Ｃｎ上に形成された、Ｐウェル３、第１のゲート電極１７ａ、図示しないＬＤＤ領域、第１のソースおよびドレイン２１ａ、および図示しない第１のゲート絶縁膜は、周辺回路領域の第１のトランジスタＴｒ１を構成する。同様に、領域Ｃｐ上に形成された、Ｎウェル４、第２のゲート電極１７ｂ、図示しないＬＤＤ領域、第２のソースおよびドレイン２１ｂ、および図示しない第２のゲート絶縁膜は、周辺回路領域の第２のトランジスタＴｒ２を構成する。 (Peripheral circuit area)
As shown in FIG. 1B, in the peripheral circuit region, a region Cn where NMOS is formed and a region Cp where PMOS is formed are provided. An element isolation region (STI) 2 is disposed around the regions Cn and Cp so as to partition these regions. In each of the regions Cn and Cp, an active region 1a where the surface of the semiconductor substrate 1 is exposed is disposed. A P well 3 and an N well 4 are provided in the active regions 1a of the regions Cn and Cp, respectively. A first gate electrode 17a and a second gate electrode 17b, which are formed simultaneously with the bit line 31 in the memory cell region, are provided so as to divide the P well 3 and the N well 4, respectively. In the P well 3 on both sides of the first gate electrode 17a in the region Cn, an LDD region into which a low concentration impurity is introduced and a first source and drain 21a into which a high concentration impurity is introduced are provided. It has been. In the region Cp, in the N well 4 on both sides of the second gate electrode 17b, an LDD region into which a low concentration impurity (not shown) is introduced and a second source and drain 21b into which a high concentration impurity is introduced are provided. It has been. The P well 3, the first gate electrode 17a, the LDD region (not shown), the first source and drain 21a, and the first gate insulating film (not shown) formed on the region Cn are the first in the peripheral circuit region. The transistor Tr1 is configured. Similarly, the N well 4, the second gate electrode 17b, the LDD region (not shown), the second source and drain 21b, and the second gate insulating film (not shown) formed on the region Cp are formed in the peripheral circuit region. The second transistor Tr2 is configured.

図２Ａの点線の右側部分、図２Ｂおよび図２Ｃに示すように、本実施例の半導体装置の周辺回路領域は、Ｐウェル３およびＮウェル４を有する。Ｐウェル３とＮウェル４は、酸化シリコンからなる素子分離領域２によって区画された活性領域１ａ内に設けられている。Ｐウェル３上には、第１のゲート絶縁膜としての酸化シリコン膜５ａ、酸化ハフニウム膜（第１の高誘電率絶縁膜）６ａがこの順に設けられている。第１のゲート絶縁膜上には、窒化チタン膜（第１の金属膜）７ａ、不純物を含有するポリシリコン膜８ａ、１１ａ、窒化タングステン膜およびタングステン膜の積層膜（第２の金属膜）１２ａからなる第１のゲート電極１７ａが設けられている。Ｎウェル４上には、第２のゲート絶縁膜としての酸化シリコン膜５ｂ、酸化ハフニウム膜（第１の高誘電率絶縁膜）６ｂおよび酸化アルミニウム膜（第２の高誘電率絶縁膜）６ｃがこの順に設けられている。第２のゲート絶縁膜上には、窒化チタン膜（第１の金属膜）７ｂ、不純物を含有するポリシリコン膜８ｂ、１１ｂ、窒化タングステン膜およびタングステン膜の積層膜（第２の金属膜）１２ｂからなる第２のゲート電極１７ｂが設けられている。第１および第２のゲート電極１７ａ、１７ｂ上にはそれぞれ、窒化シリコン膜からなるハードマスク１５が設けられている。第１および第２のゲート電極１７ａ、１７ｂの両側面上にはそれぞれ順に、窒化シリコン膜からなるオフセットスペーサ２６ａ、酸化シリコン膜からなるサイドウォールスペーサ２６ｂが設けられている。 As shown in the right part of the dotted line in FIG. 2A, FIGS. 2B and 2C, the peripheral circuit region of the semiconductor device of this embodiment has a P well 3 and an N well 4. The P well 3 and the N well 4 are provided in an active region 1a partitioned by an element isolation region 2 made of silicon oxide. On the P well 3, a silicon oxide film 5a as a first gate insulating film and a hafnium oxide film (first high dielectric constant insulating film) 6a are provided in this order. On the first gate insulating film, a titanium nitride film (first metal film) 7a, polysilicon films 8a and 11a containing impurities, a tungsten nitride film and a laminated film (second metal film) 12a of tungsten film A first gate electrode 17a is provided. On the N well 4, a silicon oxide film 5b, a hafnium oxide film (first high dielectric constant insulating film) 6b, and an aluminum oxide film (second high dielectric constant insulating film) 6c as a second gate insulating film are formed. They are provided in this order. On the second gate insulating film, a titanium nitride film (first metal film) 7b, polysilicon films 8b and 11b containing impurities, a stacked film of tungsten nitride film and tungsten film (second metal film) 12b A second gate electrode 17b made of is provided. A hard mask 15 made of a silicon nitride film is provided on each of the first and second gate electrodes 17a and 17b. On both side surfaces of the first and second gate electrodes 17a and 17b, an offset spacer 26a made of a silicon nitride film and a side wall spacer 26b made of a silicon oxide film are provided in this order.

Ｐウェル３内の第１のゲート電極１７ａを挟んだ両側には、Ｎ型導電型のＬＤＤ領域１９ａ、Ｎ型導電型の第１のソースおよびドレイン２１ａが形成されている。Ｎウェル４内の第２のゲート電極１７ｂを挟んだ両側には、Ｐ型導電型のＬＤＤ領域１９ｂ、Ｐ型導電型の第２のソースおよびドレイン２１ｂが形成されている。Ｐウェル３、第１のゲート絶縁膜５ａ、６ａ、第１のゲート電極１７ａ、Ｎ型導電型のＬＤＤ領域１９ａ、および第１のソースおよびドレイン２１ａは、第１のトランジスタＴｒ１であるＮＭＯＳを構成する。また、Ｎウェル４、第２のゲート絶縁膜５ｂ、６ｂ、６ｃ、第２のゲート電極１７ｂ、Ｐ型導電型のＬＤＤ領域１９ｂ、および第２のソースおよびドレイン２１ｂは第２のトランジスタＴｒ２であるＰＭＯＳを構成する。 An N-type conductivity type LDD region 19 a and an N-type conductivity type first source and drain 21 a are formed on both sides of the first gate electrode 17 a in the P well 3. A P-type conductivity type LDD region 19b, and a P-type conductivity type second source and drain 21b are formed on both sides of the N well 4 with the second gate electrode 17b interposed therebetween. The P well 3, the first gate insulating films 5a and 6a, the first gate electrode 17a, the N-type conductivity type LDD region 19a, and the first source and drain 21a constitute an NMOS which is the first transistor Tr1. To do. The N well 4, the second gate insulating films 5b, 6b and 6c, the second gate electrode 17b, the P-type conductivity type LDD region 19b, and the second source and drain 21b are the second transistor Tr2. A PMOS is formed.

周辺回路領域の素子分離領域２上には、窒化シリコン膜からなる保護絶縁膜３９ｂが設けられている。周辺回路領域上には、保護絶縁膜３９ｂを覆うように、ＳＯＤ膜２２、ストッパー膜４５および酸化シリコンからなる層間絶縁膜１８が設けられている。 A protective insulating film 39b made of a silicon nitride film is provided on the element isolation region 2 in the peripheral circuit region. On the peripheral circuit region, an SOD film 22, a stopper film 45, and an interlayer insulating film 18 made of silicon oxide are provided so as to cover the protective insulating film 39b.

本実施例の半導体装置では、素子分離領域２は酸化シリコンから形成され、素子分離領域２上には窒化シリコン膜からなる保護絶縁膜３９ｂが設けられている。後述するように、完成前の製造工程において、第１および第２のゲート絶縁材料膜と第１および第２のゲート電極材料膜を、Ｐウェル３、Ｎウェル４および保護絶縁膜３９ｂ上に形成した状態で、半導体基板１に対して熱処理を行う。このため、第１および第２のゲート絶縁材料膜と素子分離領域２の間のほとんどの領域には保護絶縁膜３９ｂが介在して配置されており、第１および第２のゲート絶縁材料膜は直接、素子分離領域２と接していない。従って、保護絶縁膜３９ｂによって、素子分離領域２中の酸素原子がゲート絶縁材料膜（第１の高誘電率絶縁膜６ａ、第１および第２の高誘電率絶縁膜６ｂ、６ｃ）を通ってゲート電極材料膜（主に、第１の金属膜７ａ、７ｂ）まで拡散することを防止できる。 In the semiconductor device of this embodiment, the element isolation region 2 is made of silicon oxide, and a protective insulating film 39b made of a silicon nitride film is provided on the element isolation region 2. As will be described later, the first and second gate insulating material films and the first and second gate electrode material films are formed on the P well 3, the N well 4 and the protective insulating film 39b in the manufacturing process before completion. In this state, the semiconductor substrate 1 is heat treated. For this reason, the protective insulating film 39b is disposed in most of the region between the first and second gate insulating material films and the element isolation region 2, and the first and second gate insulating material films are It is not in direct contact with the element isolation region 2. Therefore, the protective insulating film 39b allows oxygen atoms in the element isolation region 2 to pass through the gate insulating material film (first high dielectric constant insulating film 6a, first and second high dielectric constant insulating films 6b, 6c). Diffusion to the gate electrode material film (mainly the first metal films 7a and 7b) can be prevented.

この結果、完成後のトランジスタにおいて、第１の金属膜７ａ、７ｂ中まで拡散した酸素原子によって第１の金属膜７ａ、７ｂの仕事関数が変化したり、第１の金属膜７ａと第１の高誘電率絶縁膜６ａの界面および第１の金属膜７ｂと第１および第２の高誘電率絶縁膜６ｂ、６ｃの界面の双極子モーメントが変化することを防止できる。そして、完成前の製造工程において、素子分離領域２上に配置された第１および第２のゲート絶縁材料膜と第１および第２のゲート電極材料膜の面積や、第１および第２のゲート電極１７ａ、１７ｂのゲート長Ｌ、チャネル幅Ｗなどのゲート電極のレイアウトによって、第１および第２のトランジスタＴｒ１、Ｔｒ２のＶ_tが大きく変化してＶ_tのバラツキが発生することを抑制できる。また、Ｖ_tの制御ができないことに起因する、チャネル用の不純物の注入や、ＬＤＤ領域１９ａ、１９ｂならびに第１および第２のソースおよびドレイン２１ａ、２１ｂ用の不純物を注入するためのマスクを余分に設けるといったことがなくなる。この結果、製造コストを低減することができる。 As a result, in the completed transistor, the work functions of the first metal films 7a and 7b are changed by the oxygen atoms diffused into the first metal films 7a and 7b, or the first metal film 7a and the first metal film 7a. It is possible to prevent the dipole moment from changing at the interface of the high dielectric constant insulating film 6a and the interfaces of the first metal film 7b and the first and second high dielectric constant insulating films 6b and 6c. In the manufacturing process before completion, the areas of the first and second gate insulating material films and the first and second gate electrode material films disposed on the element isolation region 2, and the first and second gates electrodes 17a, 17b of the gate length L, the layout of the gate electrode, such as the channel width W, can be suppressed variations in the first and second transistors Tr1, Tr2 of V _t is greater changes to V _t is generated. Further, due to the inability to control the V _t, inject and impurity for channel, LDD regions 19a, 19b and the first and second source and drain 21a, a mask for implanting the impurity for 21b extra There will be no such thing. As a result, the manufacturing cost can be reduced.

２．半導体装置の製造方法
以下、図１〜１８を参照して、本実施例の半導体装置の製造方法を説明する。なお、図３〜１８において、Ａ図は図１ＡのＡ−Ａ’方向に相当する断面図と図１ＢのＡ−Ａ’方向に相当する断面図をつなぎ合わせたものであり、点線の左側が図１ＡのＡ−Ａ’方向に相当する断面図、点線の右側が図１ＢのＡ−Ａ’方向に相当する断面図を表す。図３〜１８において、Ｂ図およびＣ図はそれぞれ、図１ＢのＢ−Ｂ’方向に相当する断面図およびＣ−Ｃ’方向に相当する断面図を表す。 2. Semiconductor Device Manufacturing Method A semiconductor device manufacturing method of this embodiment will be described below with reference to FIGS. 3 to 18, A is a cross-sectional view corresponding to the AA ′ direction in FIG. 1A and a cross-sectional view corresponding to the AA ′ direction in FIG. 1B. 1A is a cross-sectional view corresponding to the AA ′ direction, and the right side of the dotted line represents a cross-sectional view corresponding to the AA ′ direction of FIG. 1B. 3 to 18, B and C respectively represent a cross-sectional view corresponding to the BB ′ direction and a cross-sectional view corresponding to the CC ′ direction in FIG. 1B.

まず、図３に示すように、半導体基板１内のメモリセル領域および周辺回路領域に、酸化シリコン膜からなる素子分離領域（ＳＴＩ）２を形成する（図３Ａのメモリセル領域中には、素子分離領域は図示していない）。これにより、メモリセル領域および周辺回路領域では素子分離領域２で区画された活性領域１ａが規定される。また、公知の方法により、周辺回路領域の活性領域１ａ内にＰウェル３およびＮウェル４を形成する。メモリセル領域の半導体基板１内に不純物を注入して、不純物拡散層を形成する。続いて、半導体基板１の主面を熱酸化することにより酸化シリコン膜５１を形成し、酸化シリコン膜５１上に窒化シリコン膜５２を形成する。メモリセル領域上の酸化シリコン膜５１及び窒化シリコン膜５２をパターニングすることでハードマスクパターンを設ける。ハードマスクパターンを用いたエッチングにより、半導体基板１内に、素子分離領域と交差する方向に延在する溝状のトレンチ５５を形成する。このトレンチ５５の形成により、予め形成した不純物拡散層が分断されて、容量コンタクト領域３２ａとビットコンタクト領域３３ａが形成される。後述する工程で、ビットコンタクト領域３３ａには更に不純物が注入される。 First, as shown in FIG. 3, an element isolation region (STI) 2 made of a silicon oxide film is formed in the memory cell region and the peripheral circuit region in the semiconductor substrate 1 (in the memory cell region of FIG. The separation area is not shown). As a result, the active region 1a defined by the element isolation region 2 is defined in the memory cell region and the peripheral circuit region. Further, the P well 3 and the N well 4 are formed in the active region 1a of the peripheral circuit region by a known method. Impurities are implanted into the semiconductor substrate 1 in the memory cell region to form an impurity diffusion layer. Subsequently, a silicon oxide film 51 is formed by thermally oxidizing the main surface of the semiconductor substrate 1, and a silicon nitride film 52 is formed on the silicon oxide film 51. A hard mask pattern is provided by patterning the silicon oxide film 51 and the silicon nitride film 52 on the memory cell region. A groove-like trench 55 extending in a direction intersecting with the element isolation region is formed in the semiconductor substrate 1 by etching using the hard mask pattern. By forming the trench 55, the previously formed impurity diffusion layer is divided, and the capacitor contact region 32a and the bit contact region 33a are formed. Impurities are further implanted into the bit contact region 33a in a process described later.

図４に示すように、トレンチ５５の内壁をＩＳＳＧ（ｉｎ−ｓｉｔｕｓｔｅａｍｇｅｎｅｒａｔｉｏｎ）法により酸化して、酸化シリコン膜からなる第３のゲート絶縁膜３７を形成する。次に、トレンチ５５の内壁上に窒化チタン膜等のバリア膜３０ａを形成する。 As shown in FIG. 4, the inner wall of the trench 55 is oxidized by an ISSG (in-situ steam generation) method to form a third gate insulating film 37 made of a silicon oxide film. Next, a barrier film 30 a such as a titanium nitride film is formed on the inner wall of the trench 55.

図５に示すように、トレンチ５５内をタングステン膜等のメタルゲート膜３０ｂで埋め込む。 As shown in FIG. 5, the trench 55 is filled with a metal gate film 30b such as a tungsten film.

図６に示すように、エッチバックによりバリア膜３０ａ及びメタルゲート膜３０ｂの上面を半導体基板１の主面よりも後退させて、ワード線（埋め込みゲート電極）３０を形成する。この際、周辺回路領域のバリア膜３０ａ及びメタルゲート膜３０ｂは除去される。 As shown in FIG. 6, the upper surfaces of the barrier film 30 a and the metal gate film 30 b are made to recede from the main surface of the semiconductor substrate 1 by etch back, thereby forming a word line (buried gate electrode) 30. At this time, the barrier film 30a and the metal gate film 30b in the peripheral circuit region are removed.

図７に示すように、半導体基板１の全面に窒化シリコン膜からなるライナー膜３８ａを形成した後、半導体基板１の全面に更にＳＯＤ膜３８ｂを形成する。その後、ライナー膜３８ａの上面が露出するまで、ＳＯＤ膜３８ｂにＣＭＰ処理を施す。 As shown in FIG. 7, after a liner film 38 a made of a silicon nitride film is formed on the entire surface of the semiconductor substrate 1, an SOD film 38 b is further formed on the entire surface of the semiconductor substrate 1. Thereafter, CMP processing is performed on the SOD film 38b until the upper surface of the liner film 38a is exposed.

図８に示すように、ドライエッチングにより、ライナー膜３８ａおよびＳＯＤ膜３８ｂの上部を除去する。次に、ウェットエッチングにより、窒化シリコン膜５２（図示していない）を除去する。 As shown in FIG. 8, the upper portions of the liner film 38a and the SOD film 38b are removed by dry etching. Next, the silicon nitride film 52 (not shown) is removed by wet etching.

図９に示すように、半導体基板１の全面に、窒化シリコン膜からなる絶縁膜３９を形成する。 As shown in FIG. 9, an insulating film 39 made of a silicon nitride film is formed on the entire surface of the semiconductor substrate 1.

図１０に示すように、フォトリソグラフィ法およびエッチング法を利用して、周辺回路領域の素子分離領域２上に絶縁膜３９が残留するように、絶縁膜３９の一部を除去する。エッチング後、メモリセル領域の絶縁膜３９はビットコン層間絶縁膜３９ａを構成し、一部を除去後の周辺回路領域の絶縁膜３９は保護絶縁膜３９ｂを構成する。周辺回路領域において露出した酸化シリコン膜５１を除去する。 As shown in FIG. 10, using the photolithography method and the etching method, a part of the insulating film 39 is removed so that the insulating film 39 remains on the element isolation region 2 in the peripheral circuit region. After the etching, the insulating film 39 in the memory cell region forms a bit-con interlayer insulating film 39a, and the insulating film 39 in the peripheral circuit region after removing a part forms a protective insulating film 39b. The silicon oxide film 51 exposed in the peripheral circuit region is removed.

図１１に示すように、周辺回路領域のＰウェル３およびＮウェル４の表面を熱酸化することによりそれぞれ、酸化シリコン膜５ａおよび５ｂを形成する。ＣＶＤ法により、半導体基板１上の全面に、酸化ハフニウム膜（第１の高誘電率絶縁膜）６を形成する。この後、半導体基板１上の全面に、窒化チタン膜（第１の金属膜）７ａ、不純物を含有するポリシリコン膜８ａ、および酸化シリコン膜５８ａを形成する。 As shown in FIG. 11, silicon oxide films 5a and 5b are formed by thermally oxidizing the surfaces of P well 3 and N well 4 in the peripheral circuit region, respectively. A hafnium oxide film (first high dielectric constant insulating film) 6 is formed on the entire surface of the semiconductor substrate 1 by CVD. Thereafter, a titanium nitride film (first metal film) 7a, a polysilicon film 8a containing impurities, and a silicon oxide film 58a are formed on the entire surface of the semiconductor substrate 1.

図１２に示すように、リソグラフィー技術およびドライエッチング技術を用いて、酸化シリコン膜５８ａのパターニングを行い、Ｐウェル３を覆うように酸化シリコン膜５８ａからなるハードマスクを形成する。ハードマスク５８ａを用いて、ポリシリコン膜８ａ、および第１の金属膜７ａのウェットエッチングを行う。これにより、Ｐウェル３上には、第１の金属膜７ａおよびポリシリコン膜８ａが設けられる。この際、メモリセル領域に堆積されたハードマスク５８ａ、ポリシリコン膜８ａ、および第１の金属膜７ａも同時に除去される。 As shown in FIG. 12, the silicon oxide film 58 a is patterned using a lithography technique and a dry etching technique to form a hard mask made of the silicon oxide film 58 a so as to cover the P well 3. Using the hard mask 58a, the polysilicon film 8a and the first metal film 7a are wet etched. Thus, the first metal film 7a and the polysilicon film 8a are provided on the P well 3. At this time, the hard mask 58a, the polysilicon film 8a, and the first metal film 7a deposited in the memory cell region are also removed at the same time.

図１３に示すように、ＡＬＤ、もしくはＰＶＤ法により、半導体基板１上の全面に、酸化アルミニウム膜（第２の高誘電率絶縁膜）６ｃを形成する。この後、半導体基板１上の全面に、窒化チタン膜（第１の金属膜）７ｂ、不純物を含有するポリシリコン膜８ｂ、および酸化シリコン膜５８ｂを形成する。 As shown in FIG. 13, an aluminum oxide film (second high dielectric constant insulating film) 6c is formed on the entire surface of the semiconductor substrate 1 by ALD or PVD. Thereafter, a titanium nitride film (first metal film) 7b, a polysilicon film 8b containing impurities, and a silicon oxide film 58b are formed on the entire surface of the semiconductor substrate 1.

図１４に示すように、リソグラフィー技術およびドライエッチング技術を用いて、酸化シリコン膜５８ｂ（図示していない）のパターニングを行い、Ｎウェル４を覆うように酸化シリコン膜５８ｂからなるハードマスクを形成する。ハードマスク５８ｂを用いて、ポリシリコン膜８ｂ、第１の金属膜７ｂ、および酸化ハフニウム膜６ｂおよび酸化アルミニウム膜６ｃのドライエッチングを行う。続いて、ウェットエッチングにより、露出した酸化ハフニウム膜６を除去する。これにより、Ｎウェル４上には、酸化シリコン膜５ｂ、酸化ハフニウム膜６ｂおよび酸化アルミニウム膜６ｃと、第１の金属膜７ｂおよびポリシリコン膜８ｂが設けられる。また、Ｐウェル３上には酸化ハフニウム膜６ａが形成される。なお、この際、メモリセル領域に堆積された、酸化シリコン膜５８ｂ、ポリシリコン膜８ｂ、第１の金属膜７ｂ、および酸化ハフニウム膜６ｂおよび酸化アルミニウム膜６ｃも除去され、ビットコン層間絶縁膜３９ａが露出する。 As shown in FIG. 14, the silicon oxide film 58 b (not shown) is patterned by using a lithography technique and a dry etching technique, and a hard mask made of the silicon oxide film 58 b is formed so as to cover the N well 4. . Using the hard mask 58b, the polysilicon film 8b, the first metal film 7b, the hafnium oxide film 6b, and the aluminum oxide film 6c are dry-etched. Subsequently, the exposed hafnium oxide film 6 is removed by wet etching. Thus, a silicon oxide film 5b, a hafnium oxide film 6b and an aluminum oxide film 6c, a first metal film 7b and a polysilicon film 8b are provided on the N well 4. A hafnium oxide film 6 a is formed on the P well 3. At this time, the silicon oxide film 58b, the polysilicon film 8b, the first metal film 7b, the hafnium oxide film 6b, and the aluminum oxide film 6c deposited in the memory cell region are also removed, and the bit-con interlayer insulating film 39a is formed. Exposed.

この時点で、酸化ハフニウム膜６ａ、ポリシリコン膜８ａ、および第１の金属膜７ａの端部１０ｃは、保護絶縁膜３９ｂを間に介して素子分離領域２上に位置する。また、酸化ハフニウム膜６ｂ、酸化アルミニウム膜６ｃ、ポリシリコン膜８ｂ、および第１の金属膜７ｂの端部１０ｄは、保護絶縁膜３９ｂを間に介して素子分離領域２上に位置する。ここで、酸化ハフニウム膜６ａは、第１のゲート絶縁材料膜を構成する。ポリシリコン膜８ａ、および第１の金属膜７ａは、第１のゲート電極材料膜を構成する。酸化ハフニウム膜６ｂ、酸化アルミニウム膜６ｃは、第２のゲート絶縁材料膜を構成する。ポリシリコン膜８ｂ、および第１の金属膜７ｂは、第２のゲート電極材料膜を構成する。また、酸化ハフニウム膜６ａ、ポリシリコン膜８ａ、および第１の金属膜７ａは、第１の積層膜を構成する。酸化ハフニウム膜６ｂ、酸化アルミニウム膜６ｃ、ポリシリコン膜８ｂ、および第１の金属膜７ｂは、第２の積層膜を構成する。 At this time, the hafnium oxide film 6a, the polysilicon film 8a, and the end portion 10c of the first metal film 7a are located on the element isolation region 2 with the protective insulating film 39b interposed therebetween. Further, the hafnium oxide film 6b, the aluminum oxide film 6c, the polysilicon film 8b, and the end portion 10d of the first metal film 7b are located on the element isolation region 2 with the protective insulating film 39b interposed therebetween. Here, the hafnium oxide film 6a constitutes a first gate insulating material film. The polysilicon film 8a and the first metal film 7a constitute a first gate electrode material film. The hafnium oxide film 6b and the aluminum oxide film 6c constitute a second gate insulating material film. The polysilicon film 8b and the first metal film 7b constitute a second gate electrode material film. Further, the hafnium oxide film 6a, the polysilicon film 8a, and the first metal film 7a constitute a first laminated film. The hafnium oxide film 6b, the aluminum oxide film 6c, the polysilicon film 8b, and the first metal film 7b constitute a second laminated film.

図１５に示すように、リソグラフィー技術およびドライエッチング技術を用いて、ビットコン層間絶縁膜３９ａ内に、ビットコンタクト領域３３ａを露出させるように開口２３を形成する。次に、露出したビットコンタクト領域３３内に不純物を注入する。更にウェットエッチングを用いてハードマスク５８ａおよび５８ｂを除去する。 As shown in FIG. 15, using the lithography technique and the dry etching technique, the opening 23 is formed in the bit contact interlayer insulating film 39a so as to expose the bit contact region 33a. Next, impurities are implanted into the exposed bit contact region 33. Further, the hard masks 58a and 58b are removed using wet etching.

図１６に示すように、半導体基板１上の全面に、不純物を含有するポリシリコン膜１１、窒化タングステン膜およびタングステン膜の積層膜（第２の金属膜）１２を形成する。ポリシリコン膜１１および第２の金属膜１２は、導電膜を構成する。次に、第２の金属膜１２上に、窒化シリコン膜１５を形成する。この後、半導体基板１の熱処理を行うことにより、図１５の工程で注入した不純物を拡散させてビットコンタクト領域３３を形成する。この際、周辺回路領域の素子分離領域２上には、保護絶縁膜３９ｂを介して、端部１０ｃおよび１０ｄが設けられている。従って、熱処理時に、酸化シリコンからなる素子分離領域２中の酸素原子が端部１０ｃおよび１０ｄ内の第１の金属膜７ａ、７ｂ等に拡散することを、保護絶縁膜３９ｂによって効果的に防止することができる。この結果、完成後のトランジスタにおいて、第１の金属膜７ａ、７ｂ中まで拡散した酸素原子によって第１の金属膜７ａ、７ｂの仕事関数が変化したり、第１の金属膜７ａと第１の高誘電率絶縁膜６ａの界面および、第１の金属膜７ｂと第１および第２の高誘電率絶縁膜６ｂ、６ｃの界面の双極子モーメントが変化することを防止できる。そして、素子分離領域２上に配置された第１の高誘電率絶縁膜６ａ、６ｂ、第２の高誘電率絶縁膜６ｃおよび第１の金属膜７ａ、７ｂの面積や、後の工程で形成する第１および第２のゲート電極１７ａ、１７ｂのゲート長Ｌ、チャネル幅Ｗなどのゲート電極のレイアウトによって、第１および第２のトランジスタＴｒ１、Ｔｒ２のＶ_tが大きく変化してＶ_tのバラツキが発生することを抑制できる。また、Ｖ_tの制御ができないことに起因する、チャネル用の不純物の注入や、ＬＤＤ領域１９ａ、１９ｂならびに第１および第２のソースおよびドレイン２１ａ、２１ｂ用の不純物を注入するためのマスクを余分に設けるといったことがなくなる。この結果、製造コストを低減することができる。 As shown in FIG. 16, a polysilicon film 11 containing impurities, a tungsten nitride film, and a laminated film (second metal film) 12 of a tungsten film are formed on the entire surface of the semiconductor substrate 1. The polysilicon film 11 and the second metal film 12 constitute a conductive film. Next, a silicon nitride film 15 is formed on the second metal film 12. Thereafter, the semiconductor substrate 1 is heat-treated to diffuse the impurity implanted in the step of FIG. 15 to form the bit contact region 33. At this time, end portions 10c and 10d are provided on the element isolation region 2 in the peripheral circuit region via the protective insulating film 39b. Therefore, the protective insulating film 39b effectively prevents oxygen atoms in the element isolation region 2 made of silicon oxide from diffusing into the first metal films 7a and 7b in the end portions 10c and 10d during the heat treatment. be able to. As a result, in the completed transistor, the work functions of the first metal films 7a and 7b are changed by the oxygen atoms diffused into the first metal films 7a and 7b, or the first metal film 7a and the first metal film 7a. It is possible to prevent the dipole moment at the interface between the high dielectric constant insulating film 6a and the interface between the first metal film 7b and the first and second high dielectric constant insulating films 6b and 6c from changing. Then, the areas of the first high dielectric constant insulating films 6a and 6b, the second high dielectric constant insulating film 6c and the first metal films 7a and 7b arranged on the element isolation region 2 and formed in a later process. first and second gate electrodes 17a, gate length L of the 17b, the layout of the gate electrode, such as the channel width W, the variation of the first and second transistors Tr1, Tr2 of V _t is greater changes to V _t to Can be prevented from occurring. Further, due to the inability to control the V _t, inject and impurity for channel, LDD regions 19a, 19b and the first and second source and drain 21a, a mask for implanting the impurity for 21b extra There will be no such thing. As a result, the manufacturing cost can be reduced.

図１７に示すように、リソグラフィー技術およびドライエッチング技術を用いて、窒化シリコン膜１５のパターニングを行い、周辺回路領域のＰウェル３、およびＮウェル４上と、メモリセル領域のビットコンタクト領域３３上にそれぞれ、窒化シリコン膜１５からなるハードマスクを形成する。ハードマスクを用いて、第２の金属膜１２、ポリシリコン膜８ａ、８ｂ、１１、第１の金属膜７ａ、７ｂ、酸化ハフニウム膜６ａ、６ｂ、酸化アルミニウム膜６ｃ、酸化シリコン膜５ａ、５ｂのドライエッチングを行う。これにより、周辺回路領域のＰウェル３上には、第１のゲート絶縁膜として酸化シリコン膜５ａおよび酸化ハフニウム膜６ａが形成され、第１の金属膜７ａ、ポリシリコン膜８ａ、１１ａおよび第２の金属膜１２ａを有する第１のゲート電極（第１の配線）１７ａが形成される。周辺回路領域のＮウェル４上には、第２のゲート絶縁膜として酸化シリコン膜５ｂ、酸化ハフニウム膜６ｂおよび酸化アルミニウム膜６ｃが形成され、第１の金属膜７ｂ、ポリシリコン膜８ｂ、１１ｂおよび第２の金属膜１２ｂを有する第２のゲート電極（第２の配線）１７ｂが形成される。また、メモリセル領域では、ビットコンタクト領域３３上に、ポリシリコン膜１１ｃおよび第２の金属膜１２ｃを有するビット線３１が形成される。 As shown in FIG. 17, the silicon nitride film 15 is patterned using a lithography technique and a dry etching technique, on the P well 3 and the N well 4 in the peripheral circuit region, and on the bit contact region 33 in the memory cell region. Then, a hard mask made of the silicon nitride film 15 is formed. Using the hard mask, the second metal film 12, the polysilicon films 8a, 8b, and 11, the first metal films 7a and 7b, the hafnium oxide films 6a and 6b, the aluminum oxide film 6c, and the silicon oxide films 5a and 5b. Perform dry etching. As a result, the silicon oxide film 5a and the hafnium oxide film 6a are formed as the first gate insulating film on the P well 3 in the peripheral circuit region, and the first metal film 7a, the polysilicon films 8a, 11a, and the second A first gate electrode (first wiring) 17a having the metal film 12a is formed. A silicon oxide film 5b, a hafnium oxide film 6b, and an aluminum oxide film 6c are formed as a second gate insulating film on the N well 4 in the peripheral circuit region, and the first metal film 7b, the polysilicon films 8b, 11b, and A second gate electrode (second wiring) 17b having the second metal film 12b is formed. In the memory cell region, the bit line 31 having the polysilicon film 11 c and the second metal film 12 c is formed on the bit contact region 33.

図１８に示すように、半導体基板１の全面に、窒化シリコン膜を形成した後、リソグラフィー技術およびウェットエッチング技術を用いてメモリセル領域に堆積された窒化シリコン膜を選択的に除去する。この後、周辺回路領域の窒化シリコン膜をエッチバックすることによって、第１および第２のゲート電極１７ａ、１７ｂの両側面上に、オフセットスペーサ２６ａを形成する。ハードマスク１５およびオフセットスペーサ２６ａをマスクに用いて、Ｐウェル３内にＮ型導電型の不純物を注入することにより、ＬＤＤ領域１９ａを形成する。ハードマスク１５およびオフセットスペーサ２６ａをマスクに用いて、Ｎウェル４内にＰ型導電型の不純物を注入することにより、ＬＤＤ領域１９ｂを形成する。 As shown in FIG. 18, after a silicon nitride film is formed on the entire surface of the semiconductor substrate 1, the silicon nitride film deposited in the memory cell region is selectively removed using a lithography technique and a wet etching technique. Thereafter, the silicon nitride film in the peripheral circuit region is etched back to form offset spacers 26a on both side surfaces of the first and second gate electrodes 17a and 17b. An LDD region 19a is formed by implanting an N-type conductivity type impurity into the P well 3 using the hard mask 15 and the offset spacer 26a as a mask. An LDD region 19b is formed by implanting P-type conductivity type impurities into the N well 4 using the hard mask 15 and the offset spacer 26a as a mask.

図１９に示すように、半導体基板１の全面に、酸化シリコン膜を形成した後、酸化シリコン膜をエッチバックすることによって、第１および第２のゲート電極１７ａ、１７ｂの両側面上に、サイドウォールスペーサ２６ｂを形成する。ハードマスク１５、オフセットスペーサ２６ａおよびサイドウォールスペーサ２６ｂをマスクに用いて、Ｐウェル３内にＮ型導電型の不純物を注入することにより、第１のソースおよびドレイン２１ａを形成する。ハードマスク１５、オフセットスペーサ２６ａおよびサイドウォールスペーサ２６ｂをマスクに用いて、Ｎウェル４内にＰ型導電型の不純物を注入することにより、第２のソースおよびドレイン２１ｂを形成する。半導体基板１の全面に、メモリセル領域のビット線３１を覆うように、窒化シリコン膜からなるライナー膜４３を形成した後、周辺回路領域上のライナー膜４３を除去する。半導体基板１上の全面に塗布系絶縁膜を形成した後、アニール処理を行うことにより、ＳＯＤ膜２２を形成する。次に、ＳＯＤ膜２２、ライナー膜４３、およびビットコン層間絶縁膜３９ａを貫通して、容量コンタクト領域３２ａを露出させるようにコンタクトホールを形成する。ポリシリコンを用いてコンタクトホール内を埋設後、ポリシリコンおよびＳＯＤ膜２２のＣＭＰ処理を行い、平坦化を行う。更にポリシリコン膜をエッチバックしてその上面を後退させることで容量コンタクトプラグ３２ｂを形成する。コンタクトホール内を埋設するようにＳＯＤ膜２２上に、タングステン等の導電膜を形成する。この後、導電膜をパターニングすることにより、容量コンタクトプラグ３２ｂ上に容量コンタクトパッド３２ｄと、容量コンタクトパッド３２ｄに接するように容量コンタクトパッド３２ｃを形成する。 As shown in FIG. 19, after a silicon oxide film is formed on the entire surface of the semiconductor substrate 1, the silicon oxide film is etched back, so that side surfaces are formed on both side surfaces of the first and second gate electrodes 17a and 17b. Wall spacers 26b are formed. By using the hard mask 15, the offset spacer 26a and the side wall spacer 26b as masks, N-type conductivity type impurities are implanted into the P well 3, thereby forming the first source and drain 21a. By using the hard mask 15, the offset spacer 26a and the side wall spacer 26b as a mask, a P-type conductivity type impurity is implanted into the N well 4, thereby forming the second source and drain 21b. A liner film 43 made of a silicon nitride film is formed on the entire surface of the semiconductor substrate 1 so as to cover the bit lines 31 in the memory cell region, and then the liner film 43 on the peripheral circuit region is removed. After forming a coating insulating film on the entire surface of the semiconductor substrate 1, an SOD film 22 is formed by performing an annealing process. Next, a contact hole is formed through the SOD film 22, the liner film 43, and the bit contact interlayer insulating film 39a so as to expose the capacitor contact region 32a. After filling the contact hole with polysilicon, CMP treatment is performed on the polysilicon and the SOD film 22 to perform planarization. Further, the polysilicon film is etched back and the upper surface thereof is retracted to form the capacitor contact plug 32b. A conductive film such as tungsten is formed on the SOD film 22 so as to fill the contact hole. Thereafter, by patterning the conductive film, the capacitor contact pad 32d and the capacitor contact pad 32c are formed on the capacitor contact plug 32b so as to be in contact with the capacitor contact pad 32d.

図１および２に示すように、容量コンタクトパッド３２ｃを覆うように、窒化シリコン膜からなるストッパー膜４５および層間絶縁膜１８を形成する。層間絶縁膜１８およびストッパー膜４５内に容量コンタクトパッド３２ｃを露出させるように、シリンダーホールを形成した後、シリンダーホールの内壁面上に下部電極４８ａを形成する。この後、メモリセル領域の層間絶縁膜１８を除去して、下部電極４８ａの外側面を露出させる。下部電極４８ａの露出した表面上に、容量絶縁膜４８ｂを形成した後、更に、下部電極４８ａと容量絶縁膜４８ｂを覆うように上部電極４８ｃを形成する。これにより、下部電極４８ａ、容量絶縁膜４８ｂおよび上部電極４８ｃからなるクラウン型のキャパシタ４８が完成する。 As shown in FIGS. 1 and 2, a stopper film 45 and an interlayer insulating film 18 made of a silicon nitride film are formed so as to cover the capacitor contact pad 32c. After forming the cylinder hole so that the capacitor contact pad 32c is exposed in the interlayer insulating film 18 and the stopper film 45, the lower electrode 48a is formed on the inner wall surface of the cylinder hole. Thereafter, the interlayer insulating film 18 in the memory cell region is removed to expose the outer surface of the lower electrode 48a. After the capacitor insulating film 48b is formed on the exposed surface of the lower electrode 48a, an upper electrode 48c is further formed so as to cover the lower electrode 48a and the capacitor insulating film 48b. As a result, a crown-type capacitor 48 including the lower electrode 48a, the capacitive insulating film 48b, and the upper electrode 48c is completed.

本実施例では、図１０の工程において、素子分離領域２表面の大部分を覆うように保護絶縁膜３９ｂを形成した。しかし、素子分離領域２の表面と端部１０ｃ、１０ｄの間の少なくとも一部に保護絶縁膜３９ｂが存在すれば、素子分離領域２から第１および第２のゲート電極１７ａ、１７ｂへの酸素原子の拡散は抑制されるため、保護絶縁膜３９ｂは素子分離領域２の表面の少なくとも一部を覆うように形成すれば良い。すなわち、保護絶縁膜３９ｂは、素子分離領域２の表面を完全に覆うように形成しても良いし、素子分離領域２の表面の一部を覆うように形成しても良い。好ましくは、素子分離領域２から第１および第２のゲート電極１７ａ、１７ｂへの酸素原子の拡散を最も効果的に抑制できるため、素子分離領域２の全表面を覆うように、素子分離領域２上に保護絶縁膜３９ｂを設けるのが良い。 In this embodiment, the protective insulating film 39b is formed so as to cover most of the surface of the element isolation region 2 in the step of FIG. However, if the protective insulating film 39b exists at least partly between the surface of the element isolation region 2 and the end portions 10c and 10d, oxygen atoms from the element isolation region 2 to the first and second gate electrodes 17a and 17b Therefore, the protective insulating film 39b may be formed so as to cover at least part of the surface of the element isolation region 2. That is, the protective insulating film 39b may be formed so as to completely cover the surface of the element isolation region 2, or may be formed so as to cover a part of the surface of the element isolation region 2. Preferably, since the diffusion of oxygen atoms from the element isolation region 2 to the first and second gate electrodes 17a and 17b can be most effectively suppressed, the element isolation region 2 is formed so as to cover the entire surface of the element isolation region 2. A protective insulating film 39b is preferably provided thereover.

本実施例では、保護絶縁膜３９ｂを窒化シリコン膜の単層から形成したが、複数の層からなる保護絶縁膜３９ｂとしても良い。この場合、酸素原子の拡散を抑制する観点から、少なくとも最上層の膜（半導体基板から最も離れた膜）は酸素原子を含有しない膜とする必要があるが、その他の膜は酸素原子を含有した膜であっても、酸素原子を含有しない膜であっても良い。好ましくは、最も酸素原子の拡散を抑制できるため、全ての膜が酸素原子を含有しない膜であるのが良い。 In this embodiment, the protective insulating film 39b is formed from a single layer of a silicon nitride film, but may be a protective insulating film 39b made up of a plurality of layers. In this case, from the viewpoint of suppressing the diffusion of oxygen atoms, at least the uppermost film (the film farthest from the semiconductor substrate) needs to be a film that does not contain oxygen atoms, but the other films contain oxygen atoms. Even if it is a film | membrane, the film | membrane which does not contain an oxygen atom may be sufficient. Preferably, since the diffusion of oxygen atoms can be most suppressed, all films should be films that do not contain oxygen atoms.

本実施例では、酸化シリコンからなる素子分離領域２を形成したが、素子分離領域２は酸素原子を含有する限り、酸化シリコン以外の絶縁材料を含んでいても良く、その材料は特に限定されない。素子分離領域２としては例えば、酸化シリコン膜、酸窒化シリコン（ＳｉＯＮ）膜、これらの膜と窒化シリコン膜の積層膜等を使用することができる。 In this embodiment, the element isolation region 2 made of silicon oxide is formed. However, the element isolation region 2 may contain an insulating material other than silicon oxide as long as it contains oxygen atoms, and the material is not particularly limited. As the element isolation region 2, for example, a silicon oxide film, a silicon oxynitride (SiON) film, a stacked film of these films and a silicon nitride film, or the like can be used.

本実施例では、第１の金属膜６ａと６ｂは同じ材料から構成されても良いし、互いに異なる材料から構成されても良い。例えば、第１の金属膜６ａと６ｂの材料を異なるものとして、夫々の仕事関数を設定する場合には、ＮＭＯＳを窒化チタン膜以外の材料、例えばＴａＮを含む第１のゲート電極から構成し、ＰＭＯＳを、窒化チタン膜を含む第２のゲート電極で構成しても良い。また、第１および第２のゲート電極を共にＴｉＮ、ポリシリコンを含み、ＰＭＯＳにＡｌを含み、ＮＭＯＳにＬａやＭｇを含ませても良い。また、同一の材料を用いる場合には、例えば第１および第２のゲート電極に、ＴｉＳｉＮ、ＴａＮまたはＴｉＮ等の同じ材料を用い、夫々の厚さを変更させてそれぞれの仕事関数を設定してもよい。 In the present embodiment, the first metal films 6a and 6b may be made of the same material or different materials. For example, when different work materials are set for the first metal films 6a and 6b, the NMOS is composed of a material other than the titanium nitride film, for example, a first gate electrode containing TaN. The PMOS may be composed of a second gate electrode including a titanium nitride film. Further, both the first and second gate electrodes may include TiN and polysilicon, the PMOS may include Al, and the NMOS may include La and Mg. When the same material is used, for example, the same material such as TiSiN, TaN or TiN is used for the first and second gate electrodes, and the respective work functions are set by changing the respective thicknesses. Also good.

本実施例で使用した高誘電率絶縁膜の材料としては、酸化シリコンよりも高い誘電率を有するものであれば特に限定されないが、例えば、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ₂、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ₂Ｏ₅、Ｎｂ₂Ｏ₅、Ａｌ₂Ｏ₃、ＨｆＯ₂、ＳｃＯ₃、Ｙ₂Ｏ₃、Ｌａ₂Ｏ₃、ＣｅＯ₃、Ｐｒ₂Ｏ₃、Ｎｄ₂Ｏ₃、Ｓｍ₂Ｏ₃、Ｅｕ₂Ｏ₃、Ｇｄ₂Ｏ₃、Ｔｂ₂Ｏ₃、Ｄｙ₂Ｏ₃、Ｈｏ₂Ｏ₃、Ｅｒ₂Ｏ₃、Ｔｍ₂Ｏ₃、Ｙｂ₂Ｏ₃、及びＬｕ₂Ｏ₃からなる群から選択された少なくとも一種の絶縁材料を用いることができる。 The material of the high dielectric constant insulating film used in this example is not particularly limited as long as it has a dielectric constant higher than that of silicon oxide. For example, HfSiO, HfSiON, ZrO ₂ , ZrSiO, ZrSiON, Ta ₂ O ₅ , Nb ₂ O ₅ , Al ₂ O ₃ , HfO ₂ , ScO ₃ , Y ₂ O ₃ , La ₂ O ₃ , CeO ₃ , Pr ₂ O ₃ , Nd ₂ O ₃ , Sm ₂ O ₃ , Eu ₂ O ₃ , Gd ₂ O ₃ , Tb ₂ O ₃ , Dy ₂ O ₃ , Ho ₂ O ₃ , Er ₂ O ₃ , Tm ₂ O ₃ , Yb ₂ O ₃ , and Lu ₂ O ₃ Any insulating material can be used.

本実施例で使用する第２の金属膜は特に限定されないが、第１実施例で示したもの以外にも例えば、タングステンシリサイド膜、窒化タングステン膜、およびタングステン膜の積層膜を使用することができる。 The second metal film used in this embodiment is not particularly limited. For example, a tungsten silicide film, a tungsten nitride film, and a stacked film of a tungsten film can be used in addition to those shown in the first embodiment. .

１半導体基板
１ａ活性領域
２素子分離領域
５１、５８ａ、５８ｂ酸化シリコン膜
３Ｐウェル
４Ｎウェル
５ａ、５ｂ酸化シリコン膜
６ａ、６ｂ酸化ハフニウム膜（第１の高誘電率絶縁膜）
６ｃ酸化アルミニウム膜（第２の高誘電率絶縁膜）
７ａ、７ｂ第１の金属膜
８ａ、８ｂ、１１、１１ａ、１１ｂ、１１ｃ不純物を含有するポリシリコン膜
１０ａ、１０ｂ、１０ｃ、１０ｄ端部
１２、１２ａ、１２ｂ、１２ｃ第２の金属膜
１５窒化シリコン膜
１７ａ第１のゲート電極
１７ｂ第２のゲート電極
１８層間絶縁膜
１９ａ、１９ｂＬＤＤ領域
２１ａ第１のソースおよびドレイン
２１ｂ第２のソースおよびドレイン
２２ＳＯＤ膜
２３開口
２４コンタクトプラグ
２６ａオフセットスペーサ
２６ｂサイドウォールスペーサ
３０ワード線（埋め込みゲート電極）
３０’ ダミーワード線
３０ａバリアメタル膜
３０ｂメタルゲート膜
３１ビット線
３２ａ容量コンタクト領域
３２ｂ、３２ｄ容量コンタクトプラグ
３２ｃ容量コンタクトパッド
３３、３３ａビットコンタクト領域
３７第３のゲート絶縁膜
３８ａライナー膜
３８ｂＳＯＤ膜
３９絶縁膜
３９ａビットコン層間絶縁膜
３９ｂ保護絶縁膜
４３ライナー膜
４５ストッパー膜
４８キャパシタ
４８ａ下部電極
４８ｂ容量絶縁膜
４８ｃ上部電極
５２窒化シリコン膜
５５トレンチ
ＣｎＮＭＯＳが形成される領域
ＣｐＰＭＯＳが形成される領域
Ｔｒ１第１のトランジスタ
Ｔｒ２第２のトランジスタ
Ｔｒ３第３のトランジスタ DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 1a Active region 2 Element isolation region 51, 58a, 58b Silicon oxide film 3 P well 4 N well 5a, 5b Silicon oxide film 6a, 6b Hafnium oxide film (1st high dielectric constant insulating film)
6c Aluminum oxide film (second high dielectric constant insulating film)
7a, 7b First metal films 8a, 8b, 11, 11a, 11b, 11c Polysilicon films 10a, 10b, 10c, 10d containing impurities Ends 12, 12a, 12b, 12c Second metal film 15 Silicon nitride Film 17a First gate electrode 17b Second gate electrode 18 Interlayer insulating film 19a, 19b LDD region 21a First source and drain 21b Second source and drain 22 SOD film 23 Opening 24 Contact plug 26a Offset spacer 26b Side wall Spacer 30 Word line (buried gate electrode)
30 'dummy word line 30a barrier metal film 30b metal gate film 31 bit line 32a capacitive contact region 32b, 32d capacitive contact plug 32c capacitive contact pad 33, 33a bit contact region 37 third gate insulating film 38a liner film 38b SOD film 39 Insulating film 39a Bit-con interlayer insulating film 39b Protective insulating film 43 Liner film 45 Stopper film 48 Capacitor 48a Lower electrode 48b Capacitor insulating film 48c Upper electrode 52 Silicon nitride film 55 Trench Cn Region where NMOS is formed Cp Region where PMOS is formed Tr1 First transistor Tr2 Second transistor Tr3 Third transistor

Claims

A semiconductor substrate;
An element isolation region provided in the semiconductor substrate and containing oxygen atoms;
A protective insulating film not containing oxygen atoms provided on the element isolation region;
A well provided in an active region partitioned by the element isolation region; a gate insulating film having a high dielectric constant insulating film provided on the well; and a metal film provided on the gate insulating film. A transistor having a gate electrode, and a source and a drain provided on both sides of the gate electrode in the well;
An interlayer insulating film provided on the semiconductor substrate so as to cover the gate electrode and the protective insulating film;
A semiconductor device.

The semiconductor device according to claim 1, wherein the protective insulating film is a silicon nitride film.

As the transistor,
An N-channel first transistor having a P well, a first gate insulating film, a first gate electrode, and a first source and drain;
A P-channel second transistor having an N-well, a second gate insulating film, a second gate electrode, and a second source and drain;
The semiconductor device according to claim 1, comprising:

A peripheral circuit region having the first and second transistors, the element isolation region, and the protective insulating film;
A memory cell region comprising a memory cell having a third transistor having a third source and drain and a capacitor electrically connected to one of the third source and drain;
The semiconductor device according to claim 3, comprising:

5. The gate insulating film according to claim 1, wherein the gate insulating film includes a silicon oxide film provided on the well and one or more high dielectric constant insulating films provided on the silicon oxide film. 2. A semiconductor device according to item 1.

The high dielectric constant insulating film includes HfSiO, HfSiON, ZrO ₂ , ZrSiO, ZrSiON, Ta ₂ O ₅ , Nb ₂ O ₅ , Al ₂ O ₃ , HfO ₂ , ScO ₃ , Y ₂ O ₃ , La ₂ O ₃ , CeO ₃ , Pr ₂ O ₃ , Nd ₂ O ₃ , Sm ₂ O ₃ , Eu ₂ O ₃ , Gd ₂ O ₃ , Tb ₂ O ₃ , Dy ₂ O ₃ , Ho ₂ O ₃ , Er ₂ O ₃ , Tm ₂ The semiconductor device according to claim 1, comprising at least one insulating material selected from the group consisting of O ₃ , Yb ₂ O ₃ , and Lu ₂ O ₃ .

The said gate electrode has a 1st metal film, the polysilicon film containing an impurity, and the 2nd metal film which were provided in order on the said gate insulating film of any one of Claims 1-6. Semiconductor device.

Forming an element isolation region containing oxygen atoms in a semiconductor substrate;
Forming a well in an active region defined by the element isolation region in the semiconductor substrate;
Forming a protective insulating film containing no oxygen atom on the element isolation region;
(1) A gate having a gate insulating material film having a continuous high dielectric constant insulating film and a continuous metal film on the well and (2) the protective insulating film located on an element isolation region adjacent to the well. A step of forming an electrode material film in this order;
Forming a continuous conductive film on the gate insulating material film, the gate electrode material film, and the element isolation region;
Performing a heat treatment on the semiconductor substrate in a state where a continuous gate insulating material film and a gate electrode material film are disposed on the well and the protective insulating film;
A gate insulating film having the gate insulating material film and a gate electrode having the gate electrode material film and the conductive film are formed on the well by patterning the gate insulating material film, the gate electrode material film, and the conductive film. And a process of
Forming a source and a drain on both sides of the gate electrode in the well;
Forming an interlayer insulating film on the semiconductor substrate so as to cover the gate electrode and the protective insulating film;
A method of manufacturing a semiconductor device having a transistor having the well, the gate insulating film, the gate electrode, and the source and drain.

The method for manufacturing a semiconductor device according to claim 8, wherein the protective insulating film is a silicon nitride film.

In the step of forming the well,
Forming P and N wells;
The step of forming the gate insulating material film and the gate electrode material film,
(1a) a first gate insulating material film and a first gate electrode material film on the P well and (2a) the protective insulating film located on the element isolation region adjacent to the P well. Forming a laminated film of
(1b) a second gate insulating material film and a second gate electrode material film on the N-type well and (2b) the protective insulating film located on the element isolation region adjacent to the N-well. Forming a laminated film of 2;
Have
In the step of forming the gate insulating film and the gate electrode,
A first gate insulating film having the first gate insulating material film by patterning the first laminated film and the conductive film so that the first laminated film and the conductive film remain on the P well; Forming a first gate electrode having the first gate electrode material film and a conductive film;
A second gate insulating film having the second gate insulating material film by patterning the second laminated film and the conductive film so that the second laminated film and the conductive film remain on the N well; Forming a second gate electrode having the second gate electrode material film and a conductive film;
The step of forming the source and drain includes
Forming N-type conductivity type first source and drain on both sides of the first gate electrode in the P well;
Forming a P-type conductivity type second source and drain on both sides of the second gate electrode in the N well;
The method for manufacturing a semiconductor device according to claim 8, comprising:

In the memory cell area,
Forming a third transistor having a third source and drain;
Forming a capacitor electrically connected to any one of the third source and drain,
The well, the element isolation region, the protective insulating film, the gate insulating film, the gate electrode, and a source and a drain located on both sides of the gate electrode are disposed in a peripheral circuit region. 11. A method for manufacturing a semiconductor device according to any one of 10 above.

The semiconductor according to any one of claims 8 to 11, wherein the gate insulating material film includes a silicon oxide film and one or more high dielectric constant insulating films in order from the one closer to the semiconductor substrate and the protective insulating film. Device manufacturing method.

The high dielectric constant insulating film includes HfSiO, HfSiON, ZrO ₂ , ZrSiO, ZrSiON, Ta ₂ O ₅ , Nb ₂ O ₅ , Al ₂ O ₃ , HfO ₂ , ScO ₃ , Y ₂ O ₃ , La ₂ O ₃ , CeO ₃ , Pr ₂ O ₃ , Nd ₂ O ₃ , Sm ₂ O ₃ , Eu ₂ O ₃ , Gd ₂ O ₃ , Tb ₂ O ₃ , Dy ₂ O ₃ , Ho ₂ O ₃ , Er ₂ O ₃ , Tm ₂ The method for manufacturing a semiconductor device according to claim 8, comprising at least one insulating material selected from the group consisting of O ₃ , Yb ₂ O ₃ , and Lu ₂ O ₃ .

14. The semiconductor device according to claim 8, wherein the gate electrode material film includes a first metal film and a polysilicon film containing impurities in order from the side closer to the gate insulating material film. Manufacturing method.

The method of manufacturing a semiconductor device according to claim 8, wherein the conductive film includes a polysilicon film containing impurities and a second metal film in order from the side closer to the semiconductor substrate.